JP2007013003A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが１チップ上に形成された半導体装置であって、小型化で安価な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板４の主面側にソース領域が形成され、半導体基板４の裏面側にドレイン領域が形成され、ソース領域とドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層４ａをドリフト層とする縦型ＭＯＳトランジスタを備えた半導体装置であって、高濃度Ｎ導電型領域をソースおよびドレインとする縦型ＭＯＳトランジスタ（Ｎチャネル）１１Ｎと高濃度Ｐ導電型領域をソースおよびドレインとする縦型ＭＯＳトランジスタ（Ｐチャネル）１１Ｐとが、半導体基板４に一体形成されてなる半導体装置１０１とする。
【選択図】 図１

Description

本発明は、縦型ＭＯＳトランジスタを備えた半導体装置に関する。

縦型ＭＯＳトランジスタは、横型ＭＯＳトランジスタに較べて高集積化することができ、電力制御等の電力用途に適している。

図１６は、一般的な縦型ＭＯＳトランジスタの一例で、図１６（ａ）はＮチャネル縦型ＭＯＳトランジスタ９Ｎの模式的な断面図であり、図１６（ｂ）はＰチャネル縦型ＭＯＳトランジスタ９Ｐの模式的な断面図である。

図１６（ａ）に示すＮチャネル縦型ＭＯＳトランジスタ９Ｎは、高濃度Ｎ導電型（Ｎ＋）の半導体基板１ｄを裏面側のドレイン領域とし、半導体基板１ｄ上に形成された低濃度Ｎ導電型（Ｎ−）のエピタキシャル層１ａをドリフト領域としている。また、エピタキシャル層１ａの表層部に形成された中濃度Ｐ導電型（Ｐ）のウエル１ｃをチャネル領域とし、ウエル１ｃ内に形成された高濃度Ｎ導電型（Ｎ＋）の領域１ｓを主面側のソース領域としている。

反対に、図１６（ｂ）に示すＰチャネル縦型ＭＯＳトランジスタ９Ｐは、高濃度Ｐ導電型（Ｐ＋）の半導体基板２ｄを裏面側のドレイン領域とし、半導体基板２ｄ上に形成された低濃度Ｐ導電型（Ｐ−）のエピタキシャル層２ａをドリフト領域としている。また、エピタキシャル層２ａの表層部に形成された中濃度Ｎ導電型（Ｎ）のウエル２ｃをチャネル領域とし、ウエル２ｃ内に形成された高濃度Ｐ導電型（Ｐ＋）の領域２ｓを主面側のソース領域としている。

図１６（ａ），（ｂ）の縦型ＭＯＳトランジスタ９Ｎ，９Ｐは、低オン抵抗が得られるトレンチゲート構造を有しており、各ゲートが、それぞれ図に示すようにチャネル領域であるウエル１ｃ，２ｃを貫通し、ドリフト領域であるエピタキシャル層１ａ，２ａに突き出るように形成されている。

近年、電力用途に用いられる半導体装置の分野では、高耐圧で低オン抵抗が可能なＰＮコラム層からなるスーパージャンクション（ＳＪ）構造部を持つ縦型ＭＯＳトランジスタが知られており、例えば、特開２０００−２６０９８４号公報（特許文献１）に開示されている。

図１７は、特許文献１に開示されたＳＪ構造部を持つＮチャネル縦型ＭＯＳトランジスタ１０Ｎを模式的に示した斜視図である。尚、図１７のＮチャネル縦型ＭＯＳトランジスタ１０Ｎにおいて、図１６（ａ）のＮチャネル縦型ＭＯＳトランジスタ９Ｎの各構成要素と対応する部分に、同じ符号を付けた。

図１７に示すＮチャネル縦型ＭＯＳトランジスタ１０Ｎは、半導体基板３の断面中間部に形成され、基板断面において短冊状となり、基板面内においてｐ導電型領域とｎ導電型領域がストライプ状の繰り返しパターンとなるｐｎコラム層３ａを有している。ｐｎコラム層３ａは、ドリフト層として機能する。

図１７のＳＪ構造部を持つＮチャネル縦型ＭＯＳトランジスタ１０Ｎでは、ソース領域１ｓから流れ出た電子が、トレンチゲートＧの周囲にあるｐ導電型領域１ｃに形成されるチャネルを通って、ドリフト領域であるｐｎコラム層３ａのｎ導電型領域に流れ込む。従って、ドリフト領域であるｎ導電型領域の不純物濃度を高くすることで、図１７のＮチャネル縦型ＭＯＳトランジスタ１０Ｎのオン抵抗を低くすることができる。一方、オフ状態では、ｐｎコラム層３ａを完全に空乏化して、高耐圧にすることができる。このようにして、ｐｎコラム層の幅、深さおよび不純物濃度を適宜設定することで、所望のオン抵抗と耐圧を持つＮチャネル縦型ＭＯＳトランジスタが得られる。同様にして、図１７に示すＮチャネル縦型ＭＯＳトランジスタ１０Ｎの各構成要素の導電型を全て逆転することにより、ＳＪ構造部を持つＰチャネル縦型ＭＯＳトランジスタが得られる。
特開２０００−２６０９８４号公報

縦型ＭＯＳトランジスタを電力制御等の電力用途に適用するにあたって、図１６（ａ）のＮチャネルＭＯＳトランジスタ９Ｎと図１６（ｂ）のＰチャネルＭＯＳトランジスタ９Ｐの両方を必要とする場合がある。

図１８は、上記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの両方を必要とする半導体装置の例で、モータ等を駆動するためのＨ型ブリッジ回路が形成された半導体装置９０の等価回路図である。

図１８に示すＨ型ブリッジ回路が形成された半導体装置９０では、電源ＶｄｄとグランドＧＮＤ間で、モータ（Ｍ）および２個のＰチャネル縦型ＭＯＳトランジスタ９Ｐと２個のＮチャネル縦型ＭＯＳトランジスタ９Ｎが、図のようにＨ型をなすように回路構成されている。ＮチャネルＭＯＳトランジスタ９ＮとＰチャネルＭＯＳトランジスタ９Ｐは、各々電流回路のスイッチとなっている。ローサイドスイッチであるＮチャネルＭＯＳトランジスタ９ＮとハイサイドスイッチであるＰチャネル縦型ＭＯＳトランジスタ９ｐを適宜切り替えることで、図中の太線矢印のようにモータＭに逆向きの電流を流し、モータを反転駆動させることができる。

一方、Ｈ型ブリッジ回路を構成している２個のＮチャネル縦型ＭＯＳトランジスタ９Ｎと２個のＰチャネル縦型ＭＯＳトランジスタ９Ｐとでは、図１６（ａ），（ｂ）に示すように、各構成要素の導電型が完全に逆転している。このため、両チャネルの縦型ＭＯＳトランジスタ９Ｎ，９Ｐを１チップ上に形成することは困難で、従来の半導体装置９０においては、Ｎチャネル縦型ＭＯＳトランジスタ９ＮとＰチャネル縦型ＭＯＳトランジスタ９Ｐをそれぞれ別のチップで形成し、それらを組み合わせて使用している。従って、従来の半導体装置９０においては、トランジスタを別に実装する必要があり、さらに各トランジスタを繋ぐ配線も長くなることから、小型化の制約、製造コストの増大、配線の寄生インダクタンスの増大などの問題がある。

そこで本発明は、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが１チップ上に形成された半導体装置であって、小型化で安価な半導体装置およびその製造方法を提供することを目的としている。

請求項１に記載した本発明の半導体装置は、半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備えた半導体装置であって、高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成されてなることを特徴としている。

上記本発明の半導体装置は、ＰＮコラム層を持つ縦型ＭＯＳトランジスタが形成された半導体装置であって、ＮチャネルとＰチャネルでＰＮコラム層が同じであることを利用して、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタを同じ半導体基板上に形成するものである。このため、上記半導体装置は、Ｐチャネル縦型ＭＯＳトランジスタとＮチャネル縦型ＭＯＳトランジスタが１チップ上に形成された半導体装置であって、小型化で安価な半導体装置とすることができる。また、上記半導体装置におけるＰＮコラム層は、スーパージャンクション（ＳＪ）構造部として利用することができる。このため、上記半導体装置を構成するＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタを、高耐圧で低オン抵抗のトランジスタとすることができる。

請求項２と３に記載のように、上記半導体装置において、前記繰り返しパターンは、例えばストライプ状の繰り返しパターンであってもよいし、円もしくは多角形の繰り返しパターンであってもよい。上記いずれの繰り返しパターンであってもＰＮコラム層をＳＪ構造部として機能させることができ、上記半導体装置を構成するＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタを、高耐圧で低オン抵抗のトランジスタとすることができる。

請求項４に記載のように、上記半導体装置においては、前記縦型ＭＯＳトランジスタのゲート構造が、トレンチゲート構造であり、前記Ｎチャネル縦型ＭＯＳトランジスタのトレンチゲートおよび前記Ｐチャネル縦型ＭＯＳトランジスタのトレンチゲートが、それぞれ、前記基板の主面側に形成されたＰ導電型ウエルおよびＮ導電型ウエルを貫通し、前記ＰＮコラム層におけるＮ導電型領域およびＰ導電型領域に突き出るように形成されてなるよううに構成することができる。

上記のようなトレンチゲート構造を採用することにより、縦型ＭＯＳトランジスタのゲート構造を平面ゲート構造とする場合に較べて、高集積化、および単位面積当りのオン抵抗を低減することができる。

尚、請求項５に記載のように、前記トレンチゲートと前記繰り返しパターンをいずれもストライプ状として、トレンチゲートのストライプと繰り返しパターンのストライプが平行になるように配置することができる。この場合には、ＰＮコラム層に対する最短電流経路で、最大電流を確保することができる。また、請求項６に記載のように、トレンチゲートのストライプと繰り返しパターンのストライプが交わるように配置することができる。この場合には、ＰＮコラム層に対してトレンチゲートを精密にアライメントする必要がなく、当該半導体装置を安価に製造することができる。

また、請求項７に記載のように、前記縦型ＭＯＳトランジスタのゲート構造を、平面ゲート構造とし、前記Ｎチャネル縦型ＭＯＳトランジスタおよび前記Ｐチャネル縦型ＭＯＳトランジスタのチャネル領域が、それぞれ、前記基板の主面側の前記ＰＮコラム層上にある、Ｎ導電型領域内のＰ導電型ウエルの表層部およびＰ導電型領域内のＮ導電型ウエルの表層部であるように構成することもできる。

平面ゲート構造の場合には、平面ゲートとＰＮコラム層が離れるため、トレンチゲート構造の場合ほどには、平面ゲートとＰＮコラム層のアライメント精度は要求されない。しかしながら、平面ゲートと繰り返しパターンをいずれもストライプ状とした場合には、トレンチゲートの場合と同様に、次の効果を得ることができる。すなわち、請求項８に記載のように、平面ゲートのストライプと繰り返しパターンのストライプを平行になるように配置する場合には、ＰＮコラム層に対する最短電流経路で、最大電流を確保することができる。また、請求項９に記載のように、平面ゲートのストライプと繰り返しパターンのストライプを交わるように配置する場合には、ＰＮコラム層に対して平面ゲートを精密にアライメントする必要がなく、当該半導体装置を安価に製造することができる。

上記半導体装置においては、半導体基板に一体形成されるＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタの終端部を共有化して近接配置し、請求項１０に記載のように、所定の基板断面において、前記Ｐ導電型ウエルとＮ導電型ウエルの外周最短間隔が、前記ＰＮコラム層深の２倍より、小さく設定されてなるように構成することができる。

これにより、当該半導体装置を小型化することができる。

請求項１１に記載の発明は、前記基板の裏面側において、前記縦型ＭＯＳトランジスタのドレイン領域が、支持基板である真性半導体層と前記ＰＮコラム層の間に形成されてなり、前記真性半導体層を貫通し、前記ドレイン領域に達するトレンチが形成され、当該トレンチ内に、金属が埋め込まれてなるように半導体装置を構成することを特徴としている。

上記半導体装置においては、ドレイン領域に達するトレンチ内に埋め込まれた金属によって、ドレイン電極が形成される。従って、上記半導体装置においては、ＰＮコラム層下の基板の裏面側にドレイン領域を配置するにあたって、基板の裏面側を研削・研磨してウエハを薄くする
必要がない。このため、製造が容易で、安価な半導体装置とすることができる。

上記半導体装置においては、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタのドレイン領域を短絡して共通化してもよいが、請求項１２に記載のように、前記基板の裏面側に、前記ＰＮコラム層に達する絶縁分離トレンチを形成し、当該絶縁分離トレンチにより、少なくとも一つの前記縦型ＭＯＳトランジスタのドレイン領域が、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離されてなるように構成してもよい。また、請求項１３に記載のように、前記基板の裏面側に、表面から前記ＰＮコラム層に達する真性半導体領域を形成し、当該真性半導体領域により、少なくとも一つの前記縦型ＭＯＳトランジスタのドレイン領域が、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離されてなるように構成してもよい。

これらにより、同じ半導体基板に一体形成されたＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタの任意の組み合わせ接続が可能となり、種々の回路を構成することができる。

上記半導体装置は、請求項１４に記載のように、一つの前記Ｎチャネル縦型ＭＯＳトランジスタと一つの前記Ｐチャネル縦型ＭＯＳトランジスタを一組とする縦型ＭＯＳトランジスタのペアが、前記半導体基板に２組形成されてなり、前記２組のペアのドレイン領域が、前記絶縁分離トレンチまたは前記真性半導体領域により、互いに絶縁分離されてなり、前記２組のペアにより、Ｈ型ブリッジ回路が形成されてなる半導体装置として好適である。

また、上記半導体装置は、請求項１５に記載のように、一つの前記Ｎチャネル縦型ＭＯＳトランジスタと一つの前記Ｐチャネル縦型ＭＯＳトランジスタを一組とする縦型ＭＯＳトランジスタのペアにおいて、前記Ｎチャネル縦型ＭＯＳトランジスタのゲートと前記Ｐチャネル縦型ＭＯＳトランジスタのゲートが短絡され、前記ペアにより、ＣＭＯＳインバータ回路が形成されてなる半導体装置として、好適である。

請求項１６と１７に記載の発明は、上記半導体装置の製造方法に関する発明である。

請求項１６に記載の製造方法は、半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備え、高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成されてなる半導体装置の製造方法であって、半導体基板の一方の面側に形成されたＮ導電型層またはＰ導電型層にトレンチを形成し、前記トレンチに異なる導電型のエピタキシャル層を埋め込んで、前記ＰＮコラム層とするＰＮコラム層形成工程と、前記ＰＮコラム層の表面を研磨して平坦化した後、ＰＮコラム層上にエピタキシャル層を形成するエピタキシャル層形成工程と、前記エピタキシャル層に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の主面側のソース領域とするソース領域形成工程と、前記半導体基板をもう一方の面側から研削・研磨して、前記ＰＮコラム層下にある半導体基板を所定の厚さに設定し、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の裏面側のドレイン領域とするドレイン領域形成工程とを有することを特徴としている。

これによって、請求項１〜１０に記載の半導体装置が製造される。

また、請求項１７に記載の製造方法は、半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備え、高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成され、前記基板の裏面側において、前記縦型ＭＯＳトランジスタのドレイン領域が、支持基板である真性半導体層と前記ＰＮコラム層の間に形成されてなり、前記真性半導体層を貫通し、前記ドレイン領域に達するトレンチが形成され、当該トレンチ内に、金属が埋め込まれてなる半導体装置の製造方法であって、真性半導体基板の一方の表面に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の裏面側のドレイン領域とするドレイン領域形成工程と、前記半導体基板の一方の表面上に、Ｎ導電型またはＰ導電型のエピタキシャル層を形成した後、前記Ｎ導電型またはＰ導電型のエピタキシャル層にトレンチを形成し、前記トレンチに異なる導電型のエピタキシャ層を埋め込んで、前記ＰＮコラム層とするＰＮコラム層形成工程と、前記ＰＮコラム層の表面を研磨して平坦化した後、ＰＮコラム層上にエピタキシャル層を形成するエピタキシャル層形成工程と、前記エピタキシャル層に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の主面側のソース領域とするソース領域形成工程と、前記半導体基板のもう一方の表面に、前記ドレイン領域に達するトレンチを形成し、当該トレンチ内に金属を埋め込んでドレイン電極とするドレイン電極形成工程とを有することを特徴としている。

これによって、請求項１１に記載の半導体装置が製造される。

尚、請求項１６と１７の製造方法により製造される半導体装置の効果については、それぞれ前述したとおりであり、その説明は省略する。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の半導体装置の一例で、半導体装置１０１の模式的な断面図である。

図１に示す半導体装置１０１は、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐとが、同じ半導体基板４に一体形成されてなる半導体装置である。図１の半導体装置１０１に形成されたＮチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐにおいて、それぞれ、図１６（ａ），（ｂ）のＮチャネル縦型ＭＯＳトランジスタ９ＮとＰチャネル縦型ＭＯＳトランジスタ９Ｐの各構成要素と対応する部分に、同じ符号を付けた。

図１の半導体装置１０１を構成するＮチャネル縦型ＭＯＳトランジスタ１１Ｎは、半導体基板４の主面側に形成された高濃度Ｎ導電型領域１ｓをソース領域とし、半導体基板４の裏面側に形成された高濃度Ｎ導電型領域１ｄをドレイン領域とする縦型のＭＯＳトランジスタである。Ｐチャネル縦型ＭＯＳトランジスタ１１Ｐは、半導体基板４の主面側に形成された高濃度Ｐ導電型領域２ｓをソース領域とし、半導体基板４の裏面側に形成された高濃度Ｐ導電型領域２ｄをドレイン領域とする縦型のＭＯＳトランジスタである。Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐは、いずれも、ソース領域１ｓ，２ｓとドレイン領域１ｄ，２ｄに挟まれ、基板断面において短冊状となり、基板面内においてＰ導電型領域とＮ導電型領域が繰り返しパターンとなっているＰＮコラム層４ａを、共通のドリフト層としている。

Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐのゲート構造は、トレンチゲート構造である。Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１ＰのトレンチゲートとＰＮコラム層４ａの繰り返しパターンの基板面内における形状はストライプ状で、トレンチゲートのストライプと繰り返しパターンのストライプが平行になるように配置されている。これによって、ＰＮコラム層４ａに対する最短電流経路で、最大電流を確保することができる。

また、Ｎチャネル縦型ＭＯＳトランジスタ１１Ｎのトレンチゲートは、ＰＮコラム層４ａ上に形成された極低濃度Ｐ導電型（Ｐ−−）領域４ｂ内のチャネル領域であるＰ導電型ウエル１ｃを貫通し、ＰＮコラム層４ａにおけるＮ導電型領域に突き出るように形成されている。Ｐチャネル縦型ＭＯＳトランジスタ１１Ｐのトレンチゲートは、ＰＮコラム層４ａ上に形成された極低濃度Ｎ導電型（Ｎ−−）領域４ｃ内のチャネル領域であるＮ導電型ウエル２ｃを貫通し、ＰＮコラム層４ａにおけるＰ導電型領域に突き出るように形成されている。このようなトレンチゲート構造を採用することにより、後述する平面ゲート構造を採用する場合に較べて、縦型ＭＯＳトランジスタ１１Ｎ，１１Ｐの高集積化と単位面積当りのオン抵抗を低減することができる。尚、両縦型ＭＯＳトランジスタ１１Ｎ，１１Ｐのチャネル領域であるＰ導電型ウエル１ｃとＮ導電型ウエル２ｃの先端は、ＰＮコラム層４ａに達している。このため、ＰＮコラム層４ａ上にある低濃度Ｐ導電型領域４ｂと低濃度Ｎ導電型領域４ｃは、極低濃度であれば任意の導電型の共通層でもよく、導電性のない真性半導体層であってもよい。

図１の半導体装置１０１は、ＰＮコラム層４ａを持つ縦型のＭＯＳトランジスタが形成された半導体装置であって、ＮチャネルとＰチャネルでＰＮコラム層４ａが同じであることを利用して、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを同じ半導体基板４上に形成するものである。

半導体装置１０１におけるＰＮコラム層４ａは、スーパージャンクション（ＳＪ）構造部として利用することができる。このため、上記半導体装置を構成するＮチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを、高耐圧で低オン抵抗のトランジスタとすることができる。

図２（ａ），（ｂ）は、図１の半導体装置１０１を図１８のＨ型ブリッジ回路に適用した場合において、その動作状態を説明する図である。図２（ａ）は、ローサイドスイッチであるＮチャネル縦型ＭＯＳトランジスタ１１Ｎがオンした時の状態を示しており、図２（ｂ）は、ハイサイドスイッチであるＰチャネル縦型ＭＯＳトランジスタ１１Ｐがオンした時の状態を示している。

図２（ａ）に示すように、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮのゲートＧがオンした時は、Ｎチャネル縦型ＭＯＳトランジスタ１１Ｎのドレイン領域１ｄから、ＰＮコラム層４ａのＮ導電型領域を経由して、ソース領域１ｓに向かって電流が流れる。この時、Ｐチャネル縦型ＭＯＳトランジスタ１１Ｐおよびその周囲は、完全空乏化され、Ｐチャネル縦型ＭＯＳトランジスタ１１Ｐの耐圧がＰＮコラム層４ａによって支えられる。逆に、図２（ｂ）に示すように、Ｐチャネル縦型ＭＯＳトランジスタ１１ＰのゲートＧがオンした時は、Ｐチャネル縦型ＭＯＳトランジスタ１１Ｐのソース領域２ｓから、ＰＮコラム層４ａのＰ導電型領域を経由して、ドレイン領域２ｄに向かって電流が流れる。この時、Ｎチャネル縦型ＭＯＳトランジスタ１１Ｎおよびその周囲は、完全空乏化され、Ｎチャネル縦型ＭＯＳトランジスタ１１Ｎの耐圧がＰＮコラム層４ａによって支えられる。このように、図１の半導体装置１０１においては、同じ半導体基板４上に形成されたＮチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを、独立にオン、オフさせることができる。

従って、図１８のＨ型ブリッジ回路のようにＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタの両方が必要な回路であっても、従来のように、図１６（ａ），（ｂ）のＮチャネル縦型ＭＯＳトランジスタ９ＮとＰチャネル縦型ＭＯＳトランジスタ９Ｐを、それぞれ別のチップで形成する必要がない。このように、従来、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタの２つのＭＯＳトランジスタが必要であったシステムにおいて、部品数を１つにすることができ、システムの小型化が可能となる。さらに、図１の半導体装置１０１においては、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐの一体化により、ドレイン間の配線が不要となるため、寄生インダクタンス、寄生容量も低減することができる。

図３は、別の半導体装置の例で、半導体装置１０１ａの模式的な断面図である。

図３の半装置装置１０１ａでは、２個のＮチャネル縦型ＭＯＳトランジスタ１１Ｎと２個のＰチャネル縦型ＭＯＳトランジスタ１１Ｐが交互に配置され、同じ半導体基板４に一体形成されている。尚、図３の半装置装置１０１ａでは、ＰＮコラム層４ａ上にある層を、共通した導電性のない真性（Ｉ）半導体層４ｃとしている。

図３の半導体装置１０１ａでは、半導体基板４に一体形成されるＮチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐの終端部を共有化し、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを近接配置している。従って、図３のように、所定の基板断面において、Ｐ導電型ウエル１ｃとＮ導電型ウエル２ｃの外周最短間隔Ｌ１〜Ｌ３が、ＰＮコラム層４ａの深さｄの２倍より、小さく設定されるように配置することができる。これにより、図３の半装置装置１０１ａのように、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが同じ半導体基板に一体形成されてなる半導体装置を、さらに小型化することができる。

次に、図１に示す半導体装置１０１の製造方法を説明する。

図４（ａ）〜（ｅ）は、半導体装置１０１の製造方法を示す工程別断面図である。

最初に、図４（ａ）に示すように、一方の面側に形成されたＮ導電型層４ｎが形成された半導体基板４を準備する。このＮ導電型層４ｎが形成された半導体基板４は、シリコン（Ｓｉ）単結晶基板にＮ導電型のエピタキシャル層４ｎを形成しものであってもよいし、全体がＮ導電型の単結晶基板であってもよい。また、Ｎ導電型層４ｎではなく、Ｐ導電型層が一方の面側に形成された半導体基板であってもよい。

次に、図４（ｂ）に示すように、Ｎ導電型層（またはＰ導電型層）４ｎにトレンチを形成し、トレンチに異なる導電型のエピタキシャ層を埋め込んで、ＰＮコラム層を形成する。ＰＮコラム層４ａの形成後には、ＰＮコラム層４ａの表面を研磨して、平坦化する。

次に、図４（ｃ）に示すように、ＰＮコラム層４ａ上に、極低濃度Ｐ導電型（Ｐ−−）のエピタキシャル層を形成した後、部分的にＮ導電型不純物をイオン注入する。これにより、ＰＮコラム層４ａ上に、極低濃度Ｐ導電型（Ｐ−−）領域４ｂと極低濃度Ｎ導電型（Ｎ−−）領域４ｃが形成される。

次に、図４（ｄ）に示すように、ＰＮコラム層４ａ上のエピタキシャル層に形成された極低濃度Ｐ導電型（Ｐ−−）領域４ｂと極低濃度Ｎ導電型（Ｎ−−）領域４ｃに、Ｐ導電型およびＮ導電型の不純物をイオン注入しＰ導電型ウエルおよびＮ導電型ウエルを形成し、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、Ｐ導電型ソースおよびＮ導電型ソースを形成する。
これによって、チャネル領域であるＰ導電型ウエル１ｃとＮ導電型ウエル２ｃおよびソース領域である高濃度Ｎ導電型領域１ｓと高濃度Ｐ導電型領域２ｓ等を形成する。また所定位置に、ＰＮコラム層４ａのＰ導電型領域とＮ導電型領域に達するトレンチゲートを形成する。

次に、ソース配線およびゲート配線等を形成して、図４（ｄ）に示す半導体基板４の主面側における工程が終了する。

次に、図４（ｅ）に示すように、半導体基板４を裏面側から研削・研磨して薄くし、ＰＮコラム層４ａ下にある半導体基板を所定の厚さに設定する。次に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、ドレイン領域である高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄを基板４の裏面側に形成する。

次に、ドレイン配線を形成して、図４（ｅ）に示す半導体基板４の裏面側における工程が終了する。

以上で、図１に示す半導体装置１０１が製造される。

図４（ａ）〜（ｅ）に示す半導体装置１０１の製造方法においては、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを別々に形成する必要がなくなり、製造工程が簡素化される。

以上のようにして、図１に示す半導体装置１０１は、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐが１チップ上に形成された半導体装置であって、小型化で安価な半導体装置とすることができる。

図１の半導体装置１０１において、ＳＪ構造部として機能するＰＮコラム層４ａは、基板断面において短冊状となり、基板面内においてＰ導電型領域とＮ導電型領域が繰り返しパターンとなっている。この基板面内における繰り返しパターンは、例えばストライプ状の繰り返しパターンであってもよいし、円もしくは多角形の繰り返しパターンであってもよい。

図５は、上記基板面内における繰り返しパターンの例で、図５（ａ）では、基板面内においてＰ導電型領域とＮ導電型領域がストライプ状の繰り返しパターンとなっている。図５（ｂ）では、基板面内においてＮ導電型領域が円の繰り返しパターンとなっている。また、図５（ｃ）では、基板面内においてＰ導電型領域が正方形の繰り返しパターンとなっており、図５（ｄ）では、基板面内においてＮ導電型領域が六角形の繰り返しパターンとなっている。図５（ｂ）〜（ｄ）に示す繰り返しパターンは、Ｐ導電型領域もしくはＮ導電型領域のいずれか一方が、他方中に対称的にドット状に配置された繰り返しパターンであり、Ｐ導電型領域とＮ導電型領域が逆転していてもよい。また、ドットの形状は、特に限定されない。

図５（ａ）〜（ｄ）に示すいずれの繰り返しパターンも、基板面内においてＰ導電型領域とＮ導電型領域の少なくとも一方が繰り返しパターンとなっており、図１に示すように、基板断面において短冊状となる。図５（ａ）〜（ｄ）のいずれの繰り返しパターンであっても、図１に示すＰＮコラム層４ａをＳＪ構造部として機能させることができ、半導体装置１０１を構成するＮチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐを、高耐圧で低オン抵抗のトランジスタとすることができる。

図６〜図８は、別の半導体装置１０２〜１０４の断面を示した斜視図である。

図６〜図８に示す半導体装置１０２〜１０４においては、いずれも、ＰＮコラム層４ａが、図５（ａ）に示す基板面内においてストライプ状の繰り返しパターンとなっている。また、各半導体装置１０２〜１０４に形成されたＮチャネル縦型ＭＯＳトランジスタ１２Ｎ〜１４ＮとＰチャネル縦型ＭＯＳトランジスタ１２Ｐ〜１４Ｐは、いずれも、ストライプ状のトレンチゲートを有している。一方、各半導体装置１０２〜１０４は、それぞれ、Ｎチャネル縦型ＭＯＳトランジスタ１２Ｎ〜１４ＮとＰチャネル縦型ＭＯＳトランジスタ１２Ｐ〜１４Ｐの配置関係が異っている。

図６の半導体装置１０２では、図１の半導体装置１０１と同様に、Ｎチャネル縦型ＭＯＳトランジスタ１２ＮおよびＰチャネル縦型ＭＯＳトランジスタ１２Ｐのストライプ状のトレンチゲートが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、平行に配置されている。図１の半導体装置１０１では、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮとＰチャネル縦型ＭＯＳトランジスタ１１Ｐが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、横に並んで配置されている。これに対して、図６の半導体装置１０２では、Ｎチャネル縦型ＭＯＳトランジスタ１２ＮとＰチャネル縦型ＭＯＳトランジスタ１２Ｐが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、縦に並んで配置されている。

一方、図７，８の半導体装置１０３，１０４では、図１，６の半導体装置１０１，１０２と異なり、Ｎチャネル縦型ＭＯＳトランジスタ１３Ｎ，１４ＮおよびＰチャネル縦型ＭＯＳトランジスタ１３Ｐ，１４Ｐのストライプ状のトレンチゲートが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、直交するように配置されている。また、図７の半導体装置１０３では、Ｎチャネル縦型ＭＯＳトランジスタ１３ＮとＰチャネル縦型ＭＯＳトランジスタ１３Ｐが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、横に並んで配置されている。これに対して、図８の半導体装置１０４では、Ｎチャネル縦型ＭＯＳトランジスタ１４ＮとＰチャネル縦型ＭＯＳトランジスタ１４Ｐが、ＰＮコラム層４ａのストライプ状の繰り返しパターンに対して、縦に並んで配置されている。

図７，８に示す半導体装置１０３，１０４のように、トレンチゲートのストライプとＰＮコラム層４ａの繰り返しパターンのストライプが交わるように配置した場合には、ＰＮコラム層４ａに対してトレンチゲートを精密にアライメントする必要がない。このため、図７，８に示す半導体装置１０３，１０４は、安価に製造することができる。

図９（ａ），（ｂ）は、それぞれ、別の半導体装置１０５ａ，１０５ｂの断面を示した斜視図である。尚、図９（ａ），（ｂ）の半導体装置１０５ａ，１０５ｂにおいて、図１の半導体装置１０１の各構成要素と対応する部分に、同じ符号を付けた。

図９（ａ），（ｂ）に示す半導体装置１０５ａ，１０５ｂは、いずれも、Ｎチャネル縦型ＭＯＳトランジスタ１５ａＮ，１５ｂＮとＰチャネル縦型ＭＯＳトランジスタ１５ａＰ，１５ｂＰのゲートを、平面ゲート構造としている。図９（ａ）の半導体装置１０５ａにおいては、Ｎチャネル縦型ＭＯＳトランジスタ１５ａＮとＰチャネル縦型ＭＯＳトランジスタ１５ａＰのストライプ状の平面ゲートが、基板面内におけるＰＮコラム層４ａの繰り返しパターンのストライプと平行になるように配置されている。図９（ｂ）の半導体装置１０５ｂにおいては、Ｎチャネル縦型ＭＯＳトランジスタ１５ｂＮとＰチャネル縦型ＭＯＳトランジスタ１５ｂＰのストライプ状の平面ゲートが、基板面内におけるＰＮコラム層４ａの繰り返しパターンのストライプと交わるように配置されている。

平面ゲート構造の場合には、平面ゲートとＰＮコラム層４ａが離れるため、トレンチゲート構造の場合ほどには、平面ゲートとＰＮコラム層４ａのアライメント精度は要求されない。しかしながら、トレンチゲートの場合と同様に、次の効果を得ることができる。すなわち、図９（ａ）に示す半導体装置１０５ａのように、平面ゲートのストライプとＰＮコラム層４ａの繰り返しパターンのストライプを平行になるように配置する場合には、ＰＮコラム層４ａに対する最短電流経路で、最大電流を確保することができる。また、図９（ｂ）に示す半導体装置１０５ｂのように、平面ゲートのストライプとＰＮコラム層４ａの繰り返しパターンのストライプを交わるように配置する場合には、ＰＮコラム層４ａに対して平面ゲートを精密にアライメントする必要がなく、半導体装置１０５ｂを安価に製造することができる。

図１０は、別の半導体装置の例で、半導体装置１０６の模式的な断面図である。尚、図１０の半導体装置１０６において、図１の半導体装置１０１の各構成要素と対応する部分に、同じ符号を付けた。

図１０の半装置装置１０６では、基板の裏面側において、縦型ＭＯＳトランジスタ１６Ｎ，１６Ｐのドレイン領域である高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄが、支持基板である真性半導体（Ｉ）層５ｄとＰＮコラム層４ａの間に形成されている。また、真性半導体層５ｄを貫通し、ドレイン領域１ｄ，２ｄに達するトレンチが形成され、トレンチ内に、金属５ｍが埋め込まれている。尚、支持基板である真性半導体（Ｉ）層５ｄは、十分に大きな抵抗値を有していれば、極低濃度の不純物を含有する層（基板）であってもよい。

図１の半装置装置１０１では、半導体基板４の裏面側を研削・研磨した後、Ｎ導電型とＰ導電型の不純物をイオン注入してドレイン領域１ｄ，２ｄを形成するため、半導体基板４が全体的に薄くなっていた。これに対して、図１０の半装置装置１０６では、以下に示すように、半導体基板５の裏面側を研削・研磨することなく厚いままで利用し、ドレイン領域１ｄ，２ｄに達するトレンチ内に埋め込まれた金属５ｍによって、ドレイン電極が形成される。

図１１（ａ）〜（ｄ）は、半導体装置１０６の製造方法を示す工程別断面図である。

最初に、図１１（ａ）に示すように、真性半導体（Ｉ）基板５ｄの一方の表面に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、ドレイン領域である高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄを形成する。次に、高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄが形成された真性半導体（Ｉ）基板５ｄ上に、Ｎ導電型のエピタキシャル層４ｎを形成する。Ｎ導電型のエピタキシャル層４ｎではなく、Ｐ導電型のエピタキシャル層を形成してもよい。

次の図１１（ｂ）に示すＰＮコラム層４ａの形成工程と、図１１（ｃ）に示す半導体基板５の半導体基板５の主面側における工程は、図４（ｂ）〜（ｄ）で説明した工程と同様であり、その説明は省略する。

次に、図１１（ｄ）に示すように、半導体基板５の裏面側の表面に、ドレイン領域１ｄ，２ｄに達するトレンチを形成し、トレンチ内に金属５ｍを埋め込んでドレイン電極とする。

次に、ドレイン配線を形成して、図１１（ｄ）に示す半導体基板５の裏面側における工程が終了する。

以上で、図１０に示す半導体装置１０６が製造される。

図１０の半導体装置１０６の製造においては、図１１（ａ）〜（ｄ）に示したように、ＰＮコラム層４ａ下の基板５ｄの裏面側にドレイン領域１ｄ，２ｄを配置するにあたって、基板５ｄの裏面側を研削・研磨する必要がない。このため製造が容易で、半導体装置１０６は、安価な半導体装置とすることができる。

図１２は、モータ等を駆動するためのＨ型ブリッジ回路が形成された半導体装置の例で、図１２（ａ）は、半導体装置１０７の等価回路図であり、図１２（ｂ）は、半導体装置１０７の模式的な断面図である。尚、図１２（ｂ）の半導体装置１０７において、図１の半導体装置１０１の各構成要素と対応する部分に、同じ符号を付けた。

図１２（ａ）に示すように、Ｈ型ブリッジ回路が形成された半導体装置１０７では、左側にあるＮチャネル縦型ＭＯＳトランジスタ１１ＮＬとＰチャネル縦型ＭＯＳトランジスタ１１ＰＬの短絡された共通ドレインＤ１と、右側にあるＮチャネル縦型ＭＯＳトランジスタ１１ＮＲとＰチャネル縦型ＭＯＳトランジスタ１１ＰＲの短絡された共通ドレインＤ２は、分離される必要がある。

図１２（ｂ）に示すように、半導体装置１０７においては、半導体基板４の裏面側に、ＰＮコラム層４ａに達する絶縁分離トレンチ４ｔを形成し、この絶縁分離トレンチ４ｔにより、ドレインＤ１とドレインＤ２を分離するようにしている。

このように、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが同じ半導体基４に一体形成されてなる半導体装置においては、半導体基板４の裏面側にＰＮコラム層４ａに達する絶縁分離トレンチ４ｔを形成することで、少なくとも一つの縦型ＭＯＳトランジスタのドレイン領域を、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離することができる。

図１３は、別の半導体装置の例で、半導体装置１０８の模式的な断面図である。

図１３に示すように、半導体装置１０８においては、ＰＮコラム層４ａ下にある半導体基板４の裏面側を真性半導体層４ｄとし、ドレイン領域である高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄを小さく形成して真性半導体領域４ｄ１〜４ｄ３を残している。この真性半導体領域４ｄ１〜４ｄ３によって高濃度Ｎ導電型領域１ｄと高濃度Ｐ導電型領域２ｄの各ドレイン領域が分離されている。

このように、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが同じ半導体基４に一体形成されてなる半導体装置においては、半導体基板４の裏面側にＰＮコラム層４ａに達する真性半導体領域を形成することで、少なくとも一つの縦型ＭＯＳトランジスタのドレイン領域を、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離することができる。

図１４（ａ），（ｂ）は、図１３の半導体装置１０８を用いてモータを駆動するためのＨ型ブリッジ回路を形成したときの動作状態の一例で、図１４（ａ）は、半導体装置１０８の等価回路において電流の流れを示す図であり、図１４（ｂ）は、半導体装置１０８の断面において、電流の流れと空乏化領域の形成状態を示す図である。

図１２と図１３に示す半導体装置１０７，１０８のように、絶縁分離トレンチ４ｔや真性半導体領域４ｄ１〜４ｄ３を用いて、同じ半導体基板４に一体形成されたＮチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタを絶縁分離することで、配線により任意の組み合わせ接続が可能となり、種々の回路を構成することができる。

図１２と図１３に示す半導体装置１０７，１０８のように、本発明の半導体装置は、一つのＮチャネル縦型ＭＯＳトランジスタと一つのＰチャネル縦型ＭＯＳトランジスタを一組とする縦型ＭＯＳトランジスタのペア（１１ＰＬ，１１ＮＬ），（１１ＰＲ，１１ＮＲ），（１２ＰＬ，１２ＮＬ），（１２ＰＲ，１２ＮＲ）が、半導体基板に２組（１１ＰＬ，１１ＮＬ），（１１ＰＲ，１１ＮＲ）および（１２ＰＬ，１２ＮＬ），（１２ＰＲ，１２ＮＲ）形成されてなり、この２組のペアのドレイン領域Ｄ１，Ｄ２が、絶縁分離トレンチ４ｔまたは真性半導体領域４ｄ１〜４ｄ３により、互いに絶縁分離されてなり、２組のペアにより、Ｈ型ブリッジ回路が形成されてなる半導体装置として好適である。

図１５は、図１の半導体装置１０１をＣＭＯＳインバータ回路として用いる場合の例で、図１５（ａ）は、等価回路で半導体装置１０１の配線を示す図であり、図１５（ｂ）は、断面において半導体装置１０１の配線を示す図である。

図１５に示す半導体装置１０１のように、本発明の半導体装置は、一つのＮチャネル縦型ＭＯＳトランジスタ１１Ｎと一つのＰチャネル縦型ＭＯＳトランジス１１Ｐを一組とする縦型ＭＯＳトランジスタのペア（１１Ｐ，１１Ｎ）において、Ｎチャネル縦型ＭＯＳトランジスタ１１ＮのゲートとＰチャネル縦型ＭＯＳトランジスタ１１Ｐのゲートが短絡され、ペア（１１Ｐ，１１Ｎ）により、ＣＭＯＳインバータ回路が形成されてなる半導体装置として、好適である。

以上のようにして、上記した本発明の半導体装置およびその製造方法は、Ｎチャネル縦型ＭＯＳトランジスタとＰチャネル縦型ＭＯＳトランジスタが１チップ上に形成された半導体装置であって、小型化で安価な半導体装置およびその製造方法となっている。

本発明の半導体装置の一例で、半導体装置１０１の模式的な断面図である。 図１の半導体装置１０１を図１８のＨ型ブリッジ回路に適用した場合において、その動作状態を説明する図である。（ａ）は、ローサイドスイッチであるＮチャネル縦型ＭＯＳトランジスタ１１Ｎがオンした時の状態を示しており、（ｂ）は、ハイサイドスイッチであるＰチャネル縦型ＭＯＳトランジスタ１１Ｐがオンした時の状態を示している。 別の半導体装置の例で、半導体装置１０１ａの模式的な断面図である。 （ａ）〜（ｅ）は、図１の半導体装置１０１の製造方法を示す工程別断面図である。 （ａ）〜（ｄ）は、ＰＮコラム層のＰ導電型領域とＮ導電型領域の基板面内における繰り返しパターンの例である。 別の半導体装置１０２の断面を示した斜視図である。 別の半導体装置１０３の断面を示した斜視図である。 別の半導体装置１０４の断面を示した斜視図である。 （ａ），（ｂ）は、それぞれ、別の半導体装置１０５ａ，１０５ｂの断面を示した斜視図である。 別の半導体装置の例で、半導体装置１０６の模式的な断面図である。 （ａ）〜（ｄ）は、図１０の半導体装置１０６の製造方法を示す工程別断面図である。 モータ等を駆動するためのＨ型ブリッジ回路が形成された半導体装置の例で、（ａ）は、半導体装置１０７の等価回路図であり、（ｂ）は、半導体装置１０７の模式的な断面図である。 別の半導体装置の例で、半導体装置１０８の模式的な断面図である。 図１３の半導体装置１０８を用いてモータを駆動するためのＨ型ブリッジ回路を形成したときの動作状態の一例で、（ａ）は、半導体装置１０８の等価回路において電流の流れを示す図であり、（ｂ）は、半導体装置１０８の断面において、電流の流れと空乏化領域の形成状態を示す図である。 図１の半導体装置１０１をＣＭＯＳインバータ回路として用いる場合の例で、（ａ）は、等価回路で半導体装置１０１の配線を示す図であり、（ｂ）は、断面において半導体装置１０１の配線を示す図である。 一般的な縦型ＭＯＳトランジスタの一例で、（ａ）はＮチャネル縦型ＭＯＳトランジスタ９Ｎの模式的な断面図であり、（ｂ）はＰチャネル縦型ＭＯＳトランジスタ９Ｐの模式的な断面図である。 特許文献１に開示されたＳＪ構造部を持つＮチャネル縦型ＭＯＳトランジスタ１０Ｎを模式的に示した斜視図である。 ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの両方を必要とする半導体装置の例で、モータ等を駆動するためのＨ型ブリッジ回路が形成された半導体装置９０の等価回路図である。

符号の説明

９０，１０１，１０１ａ，１０２〜１０４，１０５ａ，１０５ｂ，１０６〜１０８ 半導体装置
９Ｎ，１０Ｎ，１１Ｎ〜１４Ｎ，１５ａＮ，１５ｂＮ，１６Ｎ，１１ＮＬ，１１ＮＲ，１２ＮＬ，１２ＮＲ Ｎチャネル縦型ＭＯＳトランジスタ
９Ｐ，１１Ｐ〜１４Ｐ，１５ａＰ，１５ｂＰ，１６Ｐ，１１ＰＬ，１１ＰＲ，１２ＰＬ，１２ＰＲ Ｐチャネル縦型ＭＯＳトランジスタ
３，４，５ 半導体基板
３ａ，４ａ ＰＮコラム層（ＳＪ構造部）
１ｓ 高濃度Ｎ導電型領域（ソース領域）
１ｄ 高濃度Ｎ導電型領域（ドレイン領域）
１ｃ Ｐ導電型ウエル（チャネル領域）
２ｓ 高濃度Ｐ導電型領域（ソース領域）
２ｄ 高濃度Ｐ導電型領域（ドレイン領域）
２ｃ Ｎ導電型ウエル（チャネル領域）
４ｔ 絶縁分離トレンチ
４ｄ 真性半導体層
４ｄ１〜４ｄ３ 真性半導体領域
５ｄ 真性半導体層（支持基板）
５ｍ 金属

Claims (17)

1. 半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備えた半導体装置であって、
   高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成されてなることを特徴とする半導体装置。
2. 前記繰り返しパターンが、ストライプ状の繰り返しパターンであることを特徴とする請求項１に記載の半導体装置。
3. 前記繰り返しパターンが、円もしくは多角形の繰り返しパターンであることを特徴とする請求項１に記載の半導体装置。
4. 前記縦型ＭＯＳトランジスタのゲート構造が、トレンチゲート構造であり、
   前記Ｎチャネル縦型ＭＯＳトランジスタのトレンチゲートおよび前記Ｐチャネル縦型ＭＯＳトランジスタのトレンチゲートが、それぞれ、
   前記基板の主面側に形成されたＰ導電型ウエルおよびＮ導電型ウエルを貫通し、
   前記ＰＮコラム層におけるＮ導電型領域およびＰ導電型領域に突き出るように形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記トレンチゲートと前記繰り返しパターンが、いずれもストライプ状であり、トレンチゲートのストライプと繰り返しパターンのストライプが平行に配置されてなることを特徴とする請求項４に記載の半導体装置。
6. 前記トレンチゲートと前記繰り返しパターンが、いずれもストライプ状であり、トレンチゲートのストライプと繰り返しパターンのストライプが交わるように配置されてなることを特徴とする請求項４に記載の半導体装置。
7. 前記縦型ＭＯＳトランジスタのゲート構造が、平面ゲート構造であり、
   前記Ｎチャネル縦型ＭＯＳトランジスタおよび前記Ｐチャネル縦型ＭＯＳトランジスタのチャネル領域が、それぞれ、
   前記基板の主面側の前記ＰＮコラム層上にある、Ｎ導電型領域内のＰ導電型ウエルの表層部およびＰ導電型領域内のＮ導電型ウエルの表層部であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
8. 前記平面ゲートと前記繰り返しパターンが、いずれもストライプ状であり、平面ゲートのストライプと繰り返しパターンのストライプが平行に配置されてなることを特徴とする請求項７に記載の半導体装置。
9. 前記平面ゲートと前記繰り返しパターンが、いずれもストライプ状であり、平面ゲートのストライプと繰り返しパターンのストライプが交わるように配置されてなることを特徴とする請求項７に記載の半導体装置。
10. 所定の基板断面において、前記Ｐ導電型ウエルとＮ導電型ウエルの外周最短間隔が、前記ＰＮコラム層の深さの２倍より、小さく設定されてなることを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
11. 前記基板の裏面側において、前記縦型ＭＯＳトランジスタのドレイン領域が、支持基板である真性半導体層と前記ＰＮコラム層の間に形成されてなり、
    前記真性半導体層を貫通し、前記ドレイン領域に達するトレンチが形成され、
    当該トレンチ内に、金属が埋め込まれてなることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記基板の裏面側に、前記ＰＮコラム層に達する絶縁分離トレンチが形成され、
    当該絶縁分離トレンチにより、少なくとも一つの前記縦型ＭＯＳトランジスタのドレイン領域が、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記基板の裏面側に、表面から前記ＰＮコラム層に達する真性半導体領域が形成され、
    当該真性半導体領域により、少なくとも一つの前記縦型ＭＯＳトランジスタのドレイン領域が、他の縦型ＭＯＳトランジスタのドレイン領域から絶縁分離されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
14. 一つの前記Ｎチャネル縦型ＭＯＳトランジスタと一つの前記Ｐチャネル縦型ＭＯＳトランジスタを一組とする縦型ＭＯＳトランジスタのペアが、前記半導体基板に２組形成されてなり、
    前記２組のペアのドレイン領域が、前記絶縁分離トレンチまたは前記真性半導体領域により、互いに絶縁分離されてなり、
    前記２組のペアにより、Ｈ型ブリッジ回路が形成されてなることを特徴とする請求項１２または１３に記載の半導体装置。
15. 一つの前記Ｎチャネル縦型ＭＯＳトランジスタと一つの前記Ｐチャネル縦型ＭＯＳトランジスタを一組とする縦型ＭＯＳトランジスタのペアにおいて、
    前記Ｎチャネル縦型ＭＯＳトランジスタのゲートと前記Ｐチャネル縦型ＭＯＳトランジスタのゲートが短絡され、
    前記ペアにより、ＣＭＯＳインバータ回路が形成されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
16. 半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備え、
    高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成されてなる半導体装置の製造方法であって、
    半導体基板の一方の面側に形成されたＮ導電型層またはＰ導電型層にトレンチを形成し、前記トレンチに異なる導電型のエピタキシャル層を埋め込んで、前記ＰＮコラム層とするＰＮコラム層形成工程と、
    前記ＰＮコラム層の表面を研磨して平坦化した後、ＰＮコラム層上にエピタキシャル層を形成するエピタキシャル層形成工程と、
    前記エピタキシャル層に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の主面側のソース領域とするソース領域形成工程と、
    前記半導体基板をもう一方の面側から研削・研磨して、前記ＰＮコラム層下にある半導体基板を所定の厚さに設定し、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の裏面側のドレイン領域とするドレイン領域形成工程とを有することを特徴とする半導体装置の製造方法。
17. 半導体基板の主面側にソース領域が形成され、前記半導体基板の裏面側にドレイン領域が形成され、前記ソース領域と前記ドレイン領域に挟まれ、基板断面において短冊状となり、基板面内において少なくとも一方が繰り返しパターンとなるＰ導電型領域とＮ導電型領域で構成されるＰＮコラム層をドリフト層とする縦型ＭＯＳトランジスタを備え、
    高濃度Ｎ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｎチャネル）と、高濃度Ｐ導電型領域をソースおよびドレインとする前記縦型ＭＯＳトランジスタ（Ｐチャネル）とが、前記半導体基板に一体形成され、
    前記基板の裏面側において、前記縦型ＭＯＳトランジスタのドレイン領域が、支持基板である真性半導体層と前記ＰＮコラム層の間に形成されてなり、
    前記真性半導体層を貫通し、前記ドレイン領域に達するトレンチが形成され、
    当該トレンチ内に、金属が埋め込まれてなる半導体装置の製造方法であって、
    真性半導体基板の一方の表面に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の裏面側のドレイン領域とするドレイン領域形成工程と、
    前記半導体基板の一方の表面上に、Ｎ導電型またはＰ導電型のエピタキシャル層を形成した後、前記Ｎ導電型またはＰ導電型のエピタキシャル層にトレンチを形成し、前記トレンチに異なる導電型のエピタキシャ層を埋め込んで、前記ＰＮコラム層とするＰＮコラム層形成工程と、
    前記ＰＮコラム層の表面を研磨して平坦化した後、ＰＮコラム層上にエピタキシャル層を形成するエピタキシャル層形成工程と、
    前記エピタキシャル層に、Ｐ導電型およびＮ導電型の不純物を高濃度にイオン注入して、前記基板の主面側のソース領域とするソース領域形成工程と、
    前記半導体基板のもう一方の表面に、前記ドレイン領域に達するトレンチを形成し、当該トレンチ内に金属を埋め込んでドレイン電極とするドレイン電極形成工程とを有することを特徴とする半導体装置の製造方法。

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