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JP2016066669A - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素半導体装置 Download PDF

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透 日吉
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Abstract

【課題】ボイドの発生を抑制しつつ超接合構造を形成する。【解決手段】炭化珪素半導体装置の製造方法は、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、該第１の主面上に、第１の導電型を有し、かつ該炭化珪素基板が位置する側の反対側に位置する第３の主面を有するエピタキシャル層を形成する工程と、該エピタキシャル層内に、該第３の主面と交差する側壁と、該側壁と連なる底部とを含む溝を形成する工程と、該溝の開口部を広げる工程と、該溝内に該第１の導電型と異なる第２の導電型を有する埋込領域を形成する工程と、を備える。埋込領域に隣接するエピタキシャル層と、該埋込領域とは超接合構造を構成する。さらに当該製造方法は、埋込領域上に第２の導電型を有する不純物領域を形成する工程と、該不純物領域上に第１の電極を形成する工程と、第２の主面に接する第２の電極を形成する工程と、を備える。【選択図】図１

Description

本発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。
一般に電力用半導体装置（パワーデバイス）では、不純物濃度が低く、厚いドリフト層によって、装置の耐圧が確保されている。しかしこの構成において、装置のオン抵抗を低減するためには、ドリフト層において不純物濃度を高めるか、あるいはその厚さを薄くしなければならない。すなわちドリフト層の不純物濃度および厚さに依拠する限り、装置のオン抵抗と耐圧とはトレードオフの関係にある。
こうしたトレードオフの関係を克服するために、シリコン（Ｓｉ）を用いた電力用半導体装置では、超接合（スーパージャンクション）構造が提案されている（たとえば、非特許文献１を参照）。元来、炭化珪素（ＳｉＣ）は、Ｓｉよりも低損失、高耐圧を示す材料である。しかしさらなる特性向上を追求するならば、ＳｉＣを用いた電力用半導体装置においても、超接合構造を採用することが考えられる〔たとえば特開２００１−１４４２９２号公報（特許文献１）を参照〕。
特開２００１−１４４２９２号公報
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３６（１９９７）ｐｐ．６２５４−６２６２
超接合構造を形成するためには、ドリフト層においてカラム状の不純物領域を周期的に形成する必要がある。特許文献１では、ドリフト層となるべきｎ型エピタキシャル層にｐ型の不純物をイオン注入することにより、超接合構造を形成している。しかしＳｉＣへのイオン注入深さはせいぜい１μｍ程度であり、深いイオン注入は困難である。したがって、この方法により超接合構造を形成するためには、薄いエピタキシャル層を成長させる操作と、イオン注入とを繰り返して、多段的に不純物領域を積み上げていかねばならず、生産性は低くならざるを得ない。
そこでエピタキシャル層に深い溝を形成し、当該溝内での再エピタキシャル成長によって不純物領域（埋込領域）を形成することが考えられる。しかしこの方法によると、不純物領域にボイド（気泡）が残存してしまい、半導体装置の信頼性が損なわれることとなる。図を参照して説明する。
図５は、溝内での再エピタキシャル成長を図解する模式図である。エピタキシャル成長は、たとえば不純物の添加を伴うＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって行われる。図５を参照して、エピタキシャル層１１１の主表面１１１ａに対して垂直な側壁を有する、溝ＴＲｆ内にＣＶＤ法によって原料３２ａを堆積させていくと、溝の内部よりも溝の入口（開口部）付近での成長速度が速くなる。溝の深い部分までは原料３２ａが行き渡り難い一方、溝の入口付近には原料３２ａが潤沢に供給されるからである。この状態でエピタキシャル成長が続行されると、図６に示すように、やがて開口部が閉塞して、埋込領域３２にはボイド２が残存することになる。
それゆえ炭化珪素半導体装置において、ボイドの発生を抑制しつつ超接合構造を形成することを目的とする。
本発明の一態様に係る炭化珪素半導体装置の製造方法は、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、該第１の主面上に、第１の導電型を有し、かつ該炭化珪素基板が位置する側の反対側に位置する第３の主面を有するエピタキシャル層を形成する工程と、該エピタキシャル層内に、該第３の主面と交差する側壁と、該側壁と連なる底部とを含む溝を形成する工程と、該溝の開口部を広げる工程と、該溝内に、該第１の導電型と異なる第２の導電型を有する埋込領域を形成する工程と、を備える。埋込領域に隣接するエピタキシャル層と、該埋込領域とは超接合構造を構成する。さらに当該製造方法は、埋込領域上に第２の導電型を有する不純物領域を形成する工程と、該不純物領域上に第１の電極を形成する工程と、第２の主面に接する第２の電極を形成する工程と、を備える。
本発明の一態様に係る炭化珪素半導体装置は、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板と、該第１の主面上に形成され、第１の導電型を有し、かつ該炭化珪素基板が位置する側の反対側に位置する第３の主面を有するエピタキシャル層と、該エピタキシャル層内に形成され、該第３の主面と交差する側壁と、該側壁と連なる底部とを含む溝と、該溝内に形成され、該第１の導電型と異なる第２の導電型を有する埋込領域と、を備える。当該炭化珪素半導体装置では、溝の開口部が底部よりも広く、埋込領域に隣接するエピタキシャル層と、該埋込領域とが超接合構造を構成している。さらに当該炭化珪素半導体装置は、埋込領域上に形成され、第２の導電型を有する不純物領域と、該不純物領域上に設けられた第１の電極と、第２の主面に接する第２の電極と、を備える。
上記によれば炭化珪素半導体装置において、ボイドの発生を抑制しつつ超接合構造を形成することができる。
本発明の一態様に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。 炭化珪素基板を準備する工程を図解する模式的な部分断面図である。 第１のエピタキシャル層を形成する工程を図解する模式的な部分断面図である。 溝を形成する工程を図解する模式的な部分断面図である。 埋込領域の形成過程を図解する模式的な部分断面図である。 埋込領域の形成過程を図解する模式的な部分断面図である。 開口部を広げる工程を図解する模式的な部分断面図である。 埋込領域を形成する工程を図解する模式的な部分断面図である。 埋込領域における不純物の濃度分布を説明するための模式的な断面図である。 埋込領域における不純物の濃度分布を説明するための模式的な断面図である。 埋込領域における不純物の濃度分布を説明するための模式的な断面図である。 図１１の埋込領域の厚さ方向における不純物の濃度の推移を示すグラフである。 図１１のエピタキシャル層の厚さ方向における不純物の濃度の推移を示すグラフである。 開口部を広げる工程の第１の変形例を図解する模式的な部分断面図である。 開口部を広げる工程の第２の変形例を図解する模式的な部分断面図である。 開口部を広げる工程の第３の変形例を図解する模式的な部分断面図である。 開口部を広げる工程の第４の変形例を図解する模式的な部分断面図である。 開口部を広げる工程の第５の変形例を図解する模式的な部分断面図である。 不純物領域を形成する工程を図解する模式的な部分断面図である。 ゲート絶縁膜を形成する工程を図解する模式的な部分断面図である。 ゲート電極を形成する工程を図解する模式的な部分断面図である。 本発明の一態様に係る炭化珪素半導体装置の構成の一例を示す模式的な部分断面図である。 炭化珪素半導体装置の第１の変形例を示す模式的な部分断面図である。 炭化珪素半導体装置の第２の変形例を示す模式的な部分断面図である。 炭化珪素基板の構成の一例を示す模式的な平面図である。 超接合構造の一例を示す模式図である。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。ここで結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
本発明の一態様に係る炭化珪素半導体装置の製造方法は、
〔１〕第１の主面１０ａと、第１の主面１０ａの反対側に位置する第２の主面１０ｂとを有する炭化珪素基板１０を準備する工程（Ｓ１０１）と、第１の主面１０ａ上に、第１の導電型を有し、かつ炭化珪素基板１０が位置する側の反対側に位置する第３の主面１１ａを有するエピタキシャル層（第１のエピタキシャル層１１）を形成する工程（Ｓ１０２）と、エピタキシャル層（第１のエピタキシャル層１１）内に、第３の主面１１ａと交差する側壁ＳＷと、側壁ＳＷと連なる底部ＢＴとを含む溝ＴＲを形成する工程（Ｓ１０３）と、溝ＴＲの開口部ＯＰを広げる工程（Ｓ１０４）と、溝ＴＲ内に、第１の導電型と異なる第２の導電型を有する埋込領域３０を形成する工程（Ｓ１０５）と、を備える。埋込領域３０に隣接するエピタキシャル層（第１のエピタキシャル層１１）と、埋込領域３０とは超接合構造ＳＪを構成する。さらに当該製造方法は、埋込領域３０上に第２の導電型を有する不純物領域（第１の不純物領域１３）を形成する工程（Ｓ１０７）と、不純物領域（第１の不純物領域１３）上に第１の電極１８を形成する工程（Ｓ１１０）と、第２の主面１０ｂに接する第２の電極２０を形成する工程（Ｓ１１１）と、を備える。
上記の製造方法では、溝ＴＲ内に埋込領域３０を形成するにあたり、予め溝ＴＲの開口部ＯＰを広げる工程（Ｓ１０４）が行われる。これにより溝ＴＲ内に埋込領域３０となるべき原料を堆積させる際（Ｓ１０５）に、当該原料が溝ＴＲの開口部ＯＰから底部ＢＴに亘るまで広く行き渡るようになり、開口部ＯＰ近傍で結晶成長が先行して、開口部ＯＰが閉塞し、溝ＴＲの内部にボイドが残ることが防止される。したがってこの方法によれば、実質的にボイドを含まない埋込領域３０を形成することも可能である。
〔２〕開口部ＯＰを広げる工程（Ｓ１０４）では、側壁ＳＷが第３の主面１１ａに対して、４５°以上８０°以下傾斜するように開口部ＯＰが広げられることが好ましい。
側壁ＳＷの傾斜角が８０°を超えるとボイドの発生を十分抑制できない場合があり、４５°を下回ると装置の微細化が困難になる場合もあるからである。
〔３〕埋込領域３０は、底部ＢＴから開口部ＯＰに向かって、第２の導電型を有する不純物の濃度が減少するように形成され、エピタキシャル層（第１のエピタキシャル層１１）は、第１の主面１０ａから第３の主面１１ａに向かって、第１の導電型を有する不純物の濃度が増加するように形成されることが好ましい。
これにより開口部ＯＰが広げられた溝ＴＲ内に埋込領域３０を形成した場合であっても、逆バイアス印加時に溝ＴＲの深さ方向の広い範囲に亘って、第１の導電型（たとえばｎ型）を有する第１のエピタキシャル層１１と、第２の導電型（たとえばｐ型）を有する埋込領域３０とを共に空乏化させ、図２２等の水平方向に延びる空乏層を形成することができる。よってドリフト層（第１のエピタキシャル層１１および第２のエピタキシャル層１２）において不純物濃度を高めても、装置の耐圧を確保することができ、低オン抵抗と高耐圧とを両立させることができる。
〔４〕溝ＴＲを形成する工程（Ｓ１０３）と、開口部ＯＰを広げる工程（Ｓ１０４）とが同時に行われることが好ましい。たとえば、熱エッチングによって溝ＴＲを形成すれば、これらの工程を同時に行うことができる。また反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）等によって溝ＴＲを形成した場合にも、これらの工程を同時に行うことができる。これにより生産性が向上する。
〔５〕平面視において、溝ＴＲは＜１１−２０＞方向に沿って延びるように形成されることが好ましい。
通常、炭化珪素基板１０は所定のオフ角を有し、第１のエピタキシャル層１１は＜１１−２０＞方向に沿ったステップフロー成長によって形成される。したがって溝ＴＲを＜１１−２０＞方向に沿って形成することにより、溝ＴＲ内で相対する２つの側壁ＳＷに同じ面方位を表出させることができる。これにより埋込領域３０をエピタキシャル成長により形成する際、溝ＴＲ内で相対する２つの側壁ＳＷにおいて均等に結晶成長が起こり、ボイドの発生が抑制される。
ここで平面視とは、第３の主面１１ａの法線方向からＳｉＣ半導体装置を観たときの視野を示している。
〔６〕上記〔５〕において溝ＴＲは、ストライプ状に複数形成されることが好ましい。これにより複数の埋込領域３０を形成することができ、多重的な超接合構造ＳＪが形成され、ＳｉＣ半導体装置の耐圧をいっそう向上させることができる。
本発明の一態様に係る炭化珪素半導体装置は、
〔７〕第１の主面１０ａと、第１の主面１０ａの反対側に位置する第２の主面１０ｂとを有する炭化珪素基板１０と、第１の主面１０ａ上に形成され、第１の導電型を有し、かつ炭化珪素基板１０が位置する側の反対側に位置する第３の主面１１ａを有するエピタキシャル層（第１のエピタキシャル層１１）と、エピタキシャル層（第１のエピタキシャル層１１）内に形成され、第３の主面１１ａと交差する側壁ＳＷと、側壁ＳＷと連なる底部ＢＴとを含む溝ＴＲと、溝ＴＲ内に形成され、第１の導電型と異なる第２の導電型を有する埋込領域３０と、を備える。この炭化珪素半導体装置では、溝ＴＲの開口部ＯＰが底部ＢＴよりも広く、埋込領域３０に隣接するエピタキシャル層（第１のエピタキシャル層１１）と、埋込領域３０とが超接合構造ＳＪを構成している。さらに炭化珪素半導体装置は、埋込領域３０上に形成され、第２の導電型を有する不純物領域（第１の不純物領域１３）と、不純物領域（第１の不純物領域１３）上に設けられた第１の電極１８と、第２の主面１０ｂに接する第２の電極２０と、を備える。
このＳｉＣ半導体装置では、開口部ＯＰが底部ＢＴよりも広い溝ＴＲ内に埋込領域３０が形成されている。よって埋込領域３０を形成する際には、ボイドの発生を低減することができ、実質的にボイドを含まない埋込領域３０を形成することもできる。したがってこのＳｉＣ半導体装置は、超接合構造ＳＪを含みつつ信頼性に優れる。さらにこのＳｉＣ半導体装置では、超接合構造ＳＪによって、低オン抵抗と高耐圧とを両立することができる。
〔８〕側壁ＳＷは、第３の主面１１ａに対して４５°以上８０°以下傾斜していることが好ましい。側壁ＳＷの傾斜角を８０°以下とすることにより、ボイドの発生をいっそう低減することができ、４５°以上とすることにより、装置を微細化することができるからである。
〔９〕埋込領域３０では、底部ＢＴから開口部ＯＰに向かって、第２の導電型を有する不純物の濃度が減少し、エピタキシャル層（第１のエピタキシャル層１１）では、第１の主面１０ａから第３の主面１１ａに向かって、第１の導電型を有する不純物の濃度が増加することが好ましい。
これにより逆バイアス印加時に、溝ＴＲの深さ方向の広い範囲に亘って、埋込領域３０に隣接する第１のエピタキシャル層１１と、埋込領域３０とを共に空乏化させることができる。よってドリフト層（第１のエピタキシャル層１１および第２のエピタキシャル層１２）において不純物濃度を高めても、装置の耐圧を確保することができ、低オン抵抗と高耐圧とを両立することができる。
〔１０〕埋込領域３０は、不純物領域（第１の不純物領域１３）に接していることが好ましい。これにより電位が固定されやすくなるからである。
〔１１〕底部ＢＴは、第１の主面１０ａに接していることが好ましい。耐圧がさらに向上するからである。
〔１２〕平面視において、溝ＴＲは＜１１−２０＞方向に沿って延びることが好ましい。前述のように溝ＴＲを＜１１−２０＞方向に沿って延びるように形成することにより、埋込領域３０におけるボイドの発生を更に低減することができる。
〔１３〕溝ＴＲおよび埋込領域３０を複数備え、複数の溝ＴＲおよび埋込領域３０はストライプ状であることが好ましい。埋込領域３０を複数備える多重的な超接合構造ＳＪを形成することにより、装置の耐圧をいっそう向上させることができるからである。
[本発明の実施形態の詳細]
以下、本発明の一態様に係る実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下では、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例にとって説明するが、本実施形態はこれに限られず、たとえばＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、ＰｉＮダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）等の縦型構造を有する半導体装置に広く適用され得る。さらに以下の説明における各領域等の導電型はあくまで一例であり、第１の導電型は、ｎ型であってもよいしｐ型であってもよい（第１の導電型と異なる第２の導電型は、ｐ型であってもよいしｎ型であってもよい）。
〔第１の実施形態：炭化珪素半導体装置の製造方法〕
第１の実施形態は、ＳｉＣ半導体装置の製造方法である。図１は第１の実施形態の製造方法の概略を示すフローチャートである。図１を参照して、当該製造方法は、ＳｉＣ基板を準備する工程（Ｓ１０１）と、第１のエピタキシャル層を形成する工程（Ｓ１０２）と、溝を形成する工程（Ｓ１０３）と、溝の開口部を広げる工程（Ｓ１０４）と、溝内に埋込領域を形成する工程（Ｓ１０５）と、第２のエピタキシャル層を形成する工程（Ｓ１０６）と、不純物領域を形成する工程（Ｓ１０７）と、ゲート絶縁膜を形成する工程（Ｓ１０８）と、ゲート電極を形成する工程（Ｓ１０９）と、ソース電極を形成する工程（Ｓ１１０）と、ドレイン電極を形成する工程（Ｓ１１１）と、を備える。
この製造方法では、予め溝ＴＲの開口部ＯＰを広げた上で（Ｓ１０４）、溝ＴＲ内での再エピタキシャル成長によって埋込領域３０を形成する（Ｓ１０５）。これによりボイドの発生を抑制しつつ、超接合構造ＳＪを形成することができる。以下、各工程について説明する。
〔ＳｉＣ基板を準備する工程（Ｓ１０１）〕
図２を参照して、第１の主面１０ａと、第２の主面１０ｂとを有するＳｉＣ基板１０（ウエハ）が準備される。第１の主面１０ａは結晶成長面であり、第２の主面１０ｂはいわゆる裏面である。ＳｉＣ基板１０は、たとえば単結晶インゴットをスライスすることにより準備され得る。スライスには、たとえばワイヤーソーが使用される。ＳｉＣのポリタイプは４Ｈ−ＳｉＣが望ましい。電子移動度、絶縁破壊電界強度等に優れるからである。
結晶成長面となる第１の主面１０ａの面方位は、たとえば｛０００１｝面である。さらにＳｉＣ基板１０は、｛０００１｝面から数度のオフ角を有する、すなわち第１の主面１０ａが｛０００１｝面から数度傾けられていることが望ましい。ステップフロー成長によりポリタイプの制御を行うためである。ＳｉＣ基板１０のオフ角は、好ましくは１°以上８°以下であり、より好ましくは２°以上７°以下であり、特に好ましくは３°以上５°以下である。オフ方向は、たとえば＜１１−２０＞方向である。
〔第１のエピタキシャル層を形成する工程（Ｓ１０２）〕
図３を参照して、第１の主面１０ａ上に、第１のエピタキシャル層１１が成長させられる。第１のエピタキシャル層１１は、ＳｉＣ基板１０の位置する側と反対側に位置する第３の主面１１ａを有する。
第１のエピタキシャル層１１は、たとえばｎ型の導電型（第１の導電型）を有する。第１のエピタキシャル層１１は、たとえばＣＶＤ法によって成長させられる。たとえば、原料ガスとしてシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）、キャリアガスとして水素（Ｈ2）を用い、１４００℃〜１７００℃程度の温度下で、＜１１−２０＞方向に沿ってステップフロー成長が行われる。このときｎ型の不純物（ドーパント）として、たとえば窒素（Ｎ）もしくはリン（Ｐ）等が導入される。さらにこのとき不純物は、第１の主面１０ａから第３の主面１１ａに向かって、その濃度が増加するように導入されてもよいが、これについては後述するものとする。
第１のエピタキシャル層１１の厚さは、たとえば５μｍ以上３００μｍ以下程度であり、好ましくは１０μｍ以上２５０μｍ以下であり、特に好ましくは１５μｍ以上２００μｍ以下である。本実施形態では、第１のエピタキシャル層１１に深い溝を形成するからである。
〔溝を形成する工程（Ｓ１０３）〕
図４を参照して、第３の主面１１ａと交差する側壁ＳＷと、側壁ＳＷと連なる底部ＢＴとを含む溝ＴＲｆが形成される。溝ＴＲｆは、たとえば第３の主面１１ａ上に、フォトリソグラフィ法によって、溝が形成されるべき部分に開口を有するマスクを形成し、該マスクを介してエッチングを行うことにより形成される。
エッチングには、たとえばＲＩＥ、特に誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）-ＲＩＥを用いることができる。ＩＣＰ−ＲＩＥを行う場合、反応ガスには、たとえばＳＦ6ガス、あるいはＳＦ6とＯ2との混合ガスを用いることができる。こうした方法によれば、開口部ＯＰと底部ＢＴとの広さが略同じである溝ＴＲｆが形成される。ただし、後述するように開口部ＯＰは、当初より底部ＢＴよりも広くなるように形成することもできる。
〔開口部を広げる工程（Ｓ１０４）〕
図７を参照して、溝ＴＲｆの開口部ＯＰが広げられる。これにより開口部ＯＰが底部ＢＴよりも広い溝ＴＲが形成される。こうした加工には、たとえば熱エッチングが好適である。たとえば、少なくとも１種類のハロゲン原子を含む反応性ガス中で加熱を行うことにより、側壁ＳＷが選択的にエッチングされ、側壁ＳＷを第３の主面１１ａに対して傾斜させることができる。ここで反応性ガスは、たとえば塩素ガス（Ｃｌ2）と酸素ガス（Ｏ2）との混合ガスであり、熱処理温度は、たとえば７００℃以上１０００℃以下程度である。
このとき側壁ＳＷの第３の主面１１ａに対する傾斜角θが４５°以上８０°以下となるようにエッチングを行うことが好ましい。傾斜角θが４５°未満になると装置の微細化が難しくなり、８０°を超えるとボイドの発生を十分に抑制できない場合もあるからである。傾斜角θは、より好ましくは５０°以上７５°以下であり、特に好ましくは５５°以上７０°以下であり、最も好ましくは６０°以上６５°以下である。かかる範囲で装置を微細化しつつ、ボイドの発生をより確実に抑制できるからである。
なお当初より開口部ＯＰが広げられた溝ＴＲを形成することもできる。すなわちこの場合には、溝を形成する工程（Ｓ１０３）と、開口部を広げる工程（Ｓ１０４）とが同時に行われることとなる。こうした態様によれば、プロセスが簡略化され好適である。たとえば、熱エッチングを用いて、適宜条件を調整することにより、開口部ＯＰを広げつつ、溝ＴＲを形成することができる。またＲＩＥ等を用いて、適宜条件を調整することにより、開口部ＯＰを広げつつ、溝ＴＲを形成することもできる。
ボイドをいっそう低減するとの観点から、開口部ＯＰは、溝ＴＲの深さ方向の中央部の幅よりも広くすることがより好ましい。ただし開口部ＯＰは、底部ＢＴよりも広ければよく、溝ＴＲの断面形状は図７のような逆台形状でなくても構わない。溝の断面形状は、たとえば、図１４に示す溝ＴＲａのようなＶ字状であってもよい。また溝の断面形状は、図１５および図１６示す溝ＴＲｂおよび溝ＴＲｃのように、側壁ＳＷの傾斜が開口部ＯＰから底部ＢＴに至る途中で変化していてもよい。さらに溝の断面形状は、図１７および図１８に示す溝ＴＲｄおよび溝ＴＲｅのように、開口部ＯＰの側壁ＳＷが傾斜せず、第３の主面１１ａに対して略垂直であってもよい。
溝ＴＲの深さは、好ましくは１μｍ以上１５０μｍ以下であり、より好ましくは３μｍ以上１００μｍ以下であり、特に好ましくは５μｍ以上５０μｍ以下である。かかる範囲で、ボイドの発生を抑制しつつ、高い耐圧を示す超接合構造ＳＪを構成できるからである。
また図２６を参照して溝ＴＲは、＜１１−２０＞方向に沿って延びるように形成されることが好ましい。前述のように第１のエピタキシャル層１１が＜１１−２０＞方向に沿ったステップフロー成長により形成されている場合、溝ＴＲを＜１１−２０＞方向に沿って延びるように形成することによって、溝ＴＲ内において向かい合う２つの側壁ＳＷに同じ面方位を表出させることができるからである。そして両方の側壁に同じ面方位を表出させておくことにより、両方の側壁において均等に結晶をエピタキシャル成長させることができ、ボイドの発生を抑制することができる。＜１１−２０＞方向は、たとえば図２５を参照してＳｉＣ基板１０（ウエハ）のオリエンテーションフラットＯＦから特定できる。
さらに図２６を参照して溝ＴＲは、ストライプ状に複数形成されることが好ましい。これにより後の工程において埋込領域３０をストライプ状に形成することができ、複数のｐｎ接合から構成される多重的な超接合構造ＳＪを形成することができる。
〔溝内に埋込領域を形成する工程（Ｓ１０５）〕
図８を参照して、溝ＴＲ内に埋込領域３０が形成される。これにより埋込領域３０に隣接する第１のエピタキシャル層１１と、埋込領域３０とは超接合構造ＳＪを構成することになる。
埋込領域３０は、たとえば、溝ＴＲ内での再エピタキシャル成長によって形成される。このとき埋込領域３０には、ｐ型（第１の導電型と異なる第２の導電型）の不純物が導入される。ｐ型の不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）等である。本実施形態では、予め開口部ＯＰが広げられているため、埋込領域３０の形成過程においてボイドの発生が抑制される。なお図８中、エピタキシャル成長の過程で生じる埋込領域３０のうち第３の主面１１ａ等に延在する部分は、たとえばＭＰ（Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）あるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって除去してもよい。
ここで埋込領域３０は、溝ＴＲの底部ＢＴから開口部ＯＰに向かって、第２の導電型を有する不純物の濃度が減少するように形成されることが好ましく、第１のエピタキシャル層１１は、第１の主面１０ａから第３の主面１１ａに向かって、第１の導電型を有する不純物の濃度が増加するように形成されていることが好ましい。図を参照しつつ、その理由を説明する。
図１０は、第３の主面１１ａに対して垂直な側壁ＳＷを有する溝内に埋込領域３２を形成した構成を示す模式的な断面図である。図１０中の距離ｄｐは、埋込領域３２の中心からエピタキシャル層１１１との界面（ｐｎ接合面）までの距離を示し、距離ｄｎは、超接合構造において埋込領域３２と対になるエピタキシャル層１１１の部分の中心から埋込領域３０との界面までの距離を示している。
ここで埋込領域３２の不純物の濃度をＮａ、エピタキシャル層１１１の不純物の濃度をＮｄとするとき、次式（ｉ）：Ｎａ×ｄｐ＝Ｎｄ×ｄｎ・・・（ｉ）
が成立すれば、水平方向においてｐ型領域（埋込領域３２）とｎ型領域（エピタキシャル層１１１）とで電荷の数が等しくなり、逆バイアス印加時にｐ型領域およびｎ型領域を完全に空乏化させることができる。超接合構造では、こうして形成された空乏層が電流を制限するため、ドリフト層（エピタキシャル層１１１）の不純物の濃度を高めても耐圧を維持することができる。
次に図９を参照して、埋込領域３０が第３の主面１１ａに向かってテーパ状に開いた場合について考える。この場合、埋込領域３０の厚さ方向において、上記ｄｐに相当する距離は、図９中のｄｐ１およびｄｐ２が示すように、底部ＢＴから開口部ＯＰに向かって長くなる。同様に第１のエピタキシャル層１１の厚さ方向において、上記ｄｎに相当する距離は、図９中のｄｎ１およびｄｎ２が示すように、第１の主面１０ａから第３の主面１１ａに向かって短くなる。したがって埋込領域３０および第１のエピタキシャル層１１の不純物の濃度が、厚さ方向の全域に亘って一定であると、ｐ型領域とｎ型領域とで電荷のバランスが崩れた部分が生じ、当該部分ではｐ型領域あるいはｎ型領域を完全には空乏化できなくなる。
そこでｐ型（第２の導電型）の不純物の濃度が底部ＢＴから開口部ＯＰに向かって減少するように埋込領域３０を形成し、ｎ型（第１の導電型）の不純物の濃度が第１の主面１０ａから第３の主面１１ａに向かって増加するように第１のエピタキシャル層１１を形成する。これにより第１のエピタキシャル層１１の厚さ方向の広い範囲に亘って上記式（ｉ）が成立し、高い耐圧を維持することができる。
埋込領域３０および第１のエピタキシャル層１１における不純物の濃度は、段階的に変化してもよいし、連続的に変化してもよいが、好ましくは連続的に変化する。図１２は、図１１の矢印ＡＲ１上における不純物の濃度の連続的な変化の一例を示し、図１３は、図１１の矢印ＡＲ２上における不純物の濃度の連続的な変化の一例を示している。このように各領域で不純物の濃度を連続的に変化させれば、たとえば第１のエピタキシャル層１１の厚さ方向の全域に亘って上記式（ｉ）を成立させることも可能である。よってこうした態様によれば、耐圧をいっそう高めることができる。
ここでオン抵抗の観点から、図１３中、第１のエピタキシャル層１１における不純物の濃度の下限値ＬＬは、好ましくは１×１０14ｃｍ-3以上であり、より好ましくは２×１０14ｃｍ-3以上であり、特に好ましくは３×１０14ｃｍ-3以上であり、上限値ＵＬは、たとえば５×１０15ｃｍ-3以下である。
〔第２のエピタキシャル層を形成する工程（Ｓ１０６）〕
図１９を参照して、埋込領域３０上に、第２のエピタキシャル層１２が形成される。第２のエピタキシャル層１２は、第１のエピタキシャル層１１が位置する側と反対側に位置する第４の主面１２ａを有する。第２のエピタキシャル層１２の厚さは、たとえば０．５μｍ以上５μｍ以下程度である。
〔不純物領域を形成する工程（Ｓ１０７）〕
図１９を参照して、たとえば注入マスクを介したイオン注入法等によって、第２のエピタキシャル層１２内でかつ埋込領域３０上に、ｐ型の導電型（第２の導電型）を有するｐボディ領域１３（第１の不純物領域）、ｎ型の導電型を有するｎ+領域１４（第２の不純物領域）、およびｐ型の導電型を有するｐ+領域１７（第３の不純物領域）が形成される。
〔ゲート絶縁膜を形成する工程（Ｓ１０８）〕
図２０を参照して、第２のエピタキシャル層１２上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、たとえば熱酸化によって形成することができる。たとえば第２のエピタキシャル層１２を酸素雰囲気中、１３００℃程度で熱することにより、酸化珪素（ＳｉＯ2）膜であるゲート絶縁膜１５を形成することができる。
〔ゲート電極を形成する工程（Ｓ１０９）〕
図２１を参照してゲート絶縁膜１５上にゲート電極１６が形成される。ゲート電極１６は、たとえばＣＶＤ法等によって形成される。ゲート電極１６は、たとえばポリシリコン等から構成される。
〔ソース電極（第１の電極）を形成する工程（Ｓ１１０）〕
図２２を参照して、先ずゲート電極１６を覆うように層間絶縁膜１９が形成される。次いでｎ+領域１４およびｐ+領域１７が露出するように、エッチングが行われる。露出したｎ+領域１４およびｐ+領域１７上（すなわちｐボディ領域１３上）に、ソース電極１８（第１の電極）が形成される。ソース電極１８は、たとえばスパッタリング法等によって形成される。ソース電極１８は、たとえばニッケル（Ｎｉ）、チタン（Ｔｉ）、Ａｌ等から構成される。
〔ドレイン電極（第２の電極）を形成する工程（Ｓ１１１）〕
図２２を参照して、ＳｉＣ基板１０の第２の主面１０ｂに接するドレイン電極２０（第２の電極）が形成される。ドレイン電極２０は、たとえばスパッタリング法等によって形成される。ドレイン電極２０は、たとえばＮｉＳｉ合金等から構成される。
以上の工程を実行することにより、超接合構造においてボイドが低減されたＳｉＣ半導体装置１Ａを製造することができる。
〔第２の実施形態：炭化珪素半導体装置〕
第２の実施形態は、ＳｉＣ半導体装置である。図２２は第２の実施形態に係るＳｉＣ半導体装置の構成の一例を示す模式的な部分断面図である。ＳｉＣ半導体装置１Ａは縦型ＭＯＳＦＥＴであり、典型的には前述した第１の実施形態によって製造することができる。
図２２を参照してＳｉＣ半導体装置１Ａは、第１の主面１０ａと、第１の主面１０ａの反対側に位置する第２の主面１０ｂとを有するＳｉＣ基板１０と、第１の主面１０ａ上に形成され、ｎ型（第１の導電型）を有し、かつＳｉＣ基板１０が位置する側の反対側に位置する第３の主面１１ａを有する第１のエピタキシャル層１１とを備える。
第１のエピタキシャル層１１内には、第３の主面１１ａと交差する側壁ＳＷと、側壁ＳＷと連なる底部ＢＴとを含む溝ＴＲが形成されている。側壁ＳＷは、第３の主面１１ａに対して傾斜しており、その結果、溝ＴＲの開口部ＯＰは底部ＢＴよりも広くなっている。溝ＴＲの内部にはｐ型（第２の導電型）を有する埋込領域３０が形成されている。埋込領域３０に隣接する第１のエピタキシャル層１１と、埋込領域３０とは超接合構造ＳＪを構成している。
ＳｉＣ半導体装置１Ａでは、超接合構造ＳＪにより、第１のエピタキシャル層１１の不純物の濃度を高めつつ、高い耐圧を示すことができる。さらに溝ＴＲの開口部ＯＰが底部ＢＴよりも広いために、埋込領域３０では、その形成時にボイドの発生が低減されている。よってＳｉＣ半導体装置１Ａは信頼性にも優れる。
ここで図２６を参照して、ＳｉＣ半導体装置１Ａは、複数の溝ＴＲおよび埋込領域３０からなる多重的な超接合構造ＳＪを含むことが好ましい。装置の耐圧が向上するからである。またこのとき溝ＴＲおよび埋込領域３０はストライプ状に形成され、＜１１−２０＞方向に沿って延びることが好ましい。埋込領域３０を形成する際に、ボイドの発生がいっそう低減されるからである。
また前述のように、溝ＴＲの側壁ＳＷは、第３の主面１１ａに対して４５°以上８０°以下傾斜していることが好ましい。かかる範囲でボイドを低減しつつ、装置の微細化が可能だからである。さらに埋込領域３０では、底部ＢＴから開口部ＯＰに向かって、ｐ型（第２の導電型）を有する不純物の濃度が減少し、第１のエピタキシャル層１１では、第１の主面１０ａから第３の主面１１ａに向かって、ｎ型（第１の導電型）を有する不純物の濃度が増加することが好ましい。超接合構造ＳＪにおいてｐ型領域およびｎ型領域の双方を空乏化させるためである。
第１のエピタキシャル層１１および埋込領域３０上には、第２のエピタキシャル層１２が形成されている。第２のエピタキシャル層１２は、第１のエピタキシャル層１１が位置する側と反対側に位置する第４の主面１２ａを有する。第１のエピタキシャル層１１および第２のエピタキシャル層１２はドリフト層として機能する。第２のエピタキシャル層１２における不純物の濃度は、たとえば１×１０14以上１×１０16以下ｃｍ-3程度である。
第２のエピタキシャル層１２内には、ｐボディ領域１３（第１の不純物領域）、ｎ+領域１４（第２の不純物領域）およびｐ+領域１７（第３の不純物領域）が形成されている。ｐボディ領域１３は、ｐ型（第２の導電型）の不純物を含む。ｐボディ領域１３における不純物の濃度は、たとえば５×１０17ｃｍ-3程度である。
ｎ+領域１４は、ｎ型（第１の導電型）の不純物を含む。ｎ+領域１４における不純物の濃度は、第２のエピタキシャル層１２（ドリフト層の一部）における不純物の濃度よりも高く設定される。ｎ+領域１４における不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。
ｐ+領域１７は、ｐ型の不純物を含む。ｐ+領域１７における不純物の濃度は、ｐボディ領域１３における不純物の濃度よりも高く設定される。ｐ+領域１７における不純物の濃度は、たとえば２×１０18以上１×１０20以下ｃｍ-3程度である。
ソース電極１８（第１の電極）は、ｎ+領域１４およびｐ+領域１７と接しており、これらとオーミック接触している。すなわち第１の電極は、不純物領域上に形成されている。第２のエピタキシャル層１２の表面（第４の主面１２ａ）のうち、ソース電極１８と接していない部分にはゲート絶縁膜１５が形成されている。さらにゲート絶縁膜１５上にはゲート電極１６が形成されている。これにより、ゲート電極１６の下方でかつｎ+領域１４と第２のエピタキシャル層１２との間に挟まれたｐボディ領域１３の部分は、チャネル領域を形成することができる。チャネル領域を通る電流は、ゲート電極１６に印加される電圧によって制御される。
ゲート電極１６とソース電極１８との間は、層間絶縁膜１９によって絶縁されている。ドレイン電極２０（第２の電極）は、ＳｉＣ基板１０の第２の主面１０ｂに接して形成され、ＳｉＣ基板１０とオーミック接触している。
〔第１の変形例〕
図２３を参照して、本実施形態の第１の変形例であるＳｉＣ半導体装置１Ｂでは、溝ＴＲ（埋込領域３０）の底部ＢＴが、第１の主面１０ａに接していない。かかる構成であっても、溝ＴＲの開口部ＯＰが底部ＢＴよりも広い限り、埋込領域３０が実質的にボイドを含まない状態となり得ることから、超接合構造ＳＪによって低オン抵抗と高耐圧とを両立しつつ、高い信頼性を示すことができる。しかし、より好ましくは図２２に示すＳｉＣ半導体装置１Ａのように、溝ＴＲの底部ＢＴは第１の主面１０ａに接する。第１のエピタキシャル層１１において、より広い範囲に水平方向に延びる空乏層を形成することができ、耐圧がいっそう向上するからである。
〔第２の変形例〕
図２４を参照して、本実施形態の第２の変形例であるＳｉＣ半導体装置１Ｃでは、埋込領域３０とｐボディ領域１３（第１の不純物領域）とが離れて形成されている。かかる構成であっても、溝ＴＲの開口部ＯＰが底部ＢＴよりも広い限り、埋込領域３０が実質的にボイドを含まない状態となり得ることから、超接合構造ＳＪによって低オン抵抗と高耐圧とを両立しつつ、高い信頼性を示すことができる。しかし、より好ましくは図２２に示すＳｉＣ半導体装置１Ａのように、埋込領域３０はｐボディ領域１３（第１の不純物領域）に接する。埋込領域３０がｐボディ領域１３に接続していることにより、電位が固定されやすくなるからである。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１Ａ，１Ｂ，１Ｃ 炭化珪素（ＳｉＣ）半導体装置
２ ボイド
１０ 炭化珪素（ＳｉＣ）基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 第１のエピタキシャル層
１１ａ 第３の主面
１２ 第２のエピタキシャル層
１２ａ 第４の主面
１３ ボディ領域（第１の不純物領域）
１４ ｎ+領域（第２の不純物領域）
１５ ゲート絶縁膜
１６ ゲート電極
１７ ｐ+領域（第３の不純物領域）
１８ ソース電極（第１の電極）
１９ 層間絶縁膜
２０ ドレイン電極（第２の電極）
３０，３２ 埋込領域
３２ａ 原料
１１１ エピタキシャル層
１１１ａ 主表面
ＳＪ 超接合構造
ＴＲ，ＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ，ＴＲｅ，ＴＲｆ 溝
ＳＷ 側壁
ＢＴ 底部
ＯＰ 開口部
ＯＦ オリエンテーションフラット
θ 傾斜角
ｄｐ，ｄｐ１，ｄｐ２，ｄｎ，ｄｎ１，ｄｎ２ 距離
ＡＲ１，ＡＲ２ 矢印

Claims (13)

  1. 第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、
    前記第１の主面上に、第１の導電型を有し、かつ前記炭化珪素基板が位置する側の反対側に位置する第３の主面を有するエピタキシャル層を形成する工程と、
    前記エピタキシャル層内に、前記第３の主面と交差する側壁と、前記側壁と連なる底部とを含む溝を形成する工程と、
    前記溝の開口部を広げる工程と、
    前記溝内に、前記第１の導電型と異なる第２の導電型を有する埋込領域を形成する工程と、を備え、
    前記埋込領域に隣接する前記エピタキシャル層と、前記埋込領域とは超接合構造を構成し、さらに
    前記埋込領域上に前記第２の導電型を有する不純物領域を形成する工程と、
    前記不純物領域上に第１の電極を形成する工程と、
    前記第２の主面に接する第２の電極を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
  2. 前記開口部を広げる工程では、前記側壁が前記第３の主面に対して４５°以上８０°以下傾斜するように、前記開口部が広げられる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記埋込領域は、前記底部から前記開口部に向かって、前記第２の導電型を有する不純物の濃度が減少するように形成され、
    前記エピタキシャル層は、前記第１の主面から前記第３の主面に向かって、前記第１の導電型を有する不純物の濃度が増加するように形成される、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記溝を形成する工程と、前記開口部を広げる工程とが同時に行われる、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 平面視において、前記溝は＜１１−２０＞方向に沿って延びるように形成される、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記溝は、ストライプ状に複数形成される、請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板と、
    前記第１の主面上に形成され、第１の導電型を有し、かつ前記炭化珪素基板が位置する側の反対側に位置する第３の主面を有するエピタキシャル層と、
    前記エピタキシャル層内に形成され、前記第３の主面と交差する側壁と、前記側壁と連なる底部とを含む溝と、
    前記溝内に形成され、前記第１の導電型と異なる第２の導電型を有する埋込領域と、を備え、
    前記溝の開口部は、前記底部よりも広く、
    前記埋込領域に隣接する前記エピタキシャル層と、前記埋込領域とは超接合構造を構成し、さらに
    前記埋込領域上に形成され、前記第２の導電型を有する不純物領域と、
    前記不純物領域上に設けられた第１の電極と、
    前記第２の主面に接する第２の電極と、を備える、炭化珪素半導体装置。
  8. 前記側壁は、前記第３の主面に対して４５°以上８０°以下傾斜している、請求項７に記載の炭化珪素半導体装置。
  9. 前記埋込領域では、前記底部から前記開口部に向かって、前記第２の導電型を有する不純物の濃度が減少し、
    前記エピタキシャル層では、前記第１の主面から前記第３の主面に向かって、前記第１の導電型を有する不純物の濃度が増加する、請求項７または請求項８に記載の炭化珪素半導体装置。
  10. 前記埋込領域は、前記不純物領域に接している、請求項７〜請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 前記底部は、前記第１の主面に接している、請求項７〜請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 平面視において、前記溝は＜１１−２０＞方向に沿って延びる、請求項７〜請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 前記溝および前記埋込領域を複数備え、
    複数の前記溝および前記埋込領域はストライプ状である、請求項１２に記載の炭化珪素半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
WO2019009091A1 (ja) * 2017-07-07 2019-01-10 株式会社デンソー 半導体装置およびその製造方法
JP2020004779A (ja) * 2018-06-25 2020-01-09 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977308B (zh) * 2016-06-21 2023-06-02 华润微电子（重庆）有限公司 超级势垒整流器器件及其制备方法
EP3590138B1 (en) 2017-03-03 2020-09-16 ABB Power Grids Switzerland AG Silicon carbide superjunction power semiconductor device and method for manufacturing the same
JP7327905B2 (ja) * 2017-07-07 2023-08-16 株式会社デンソー 半導体装置およびその製造方法
CN108878534B (zh) * 2018-06-29 2020-11-24 上海华虹宏力半导体制造有限公司 超结结构及其制造方法
CN113748491B (zh) * 2019-06-10 2023-08-04 住友电气工业株式会社 碳化硅半导体器件和碳化硅半导体器件的制造方法
CN111293177A (zh) * 2020-02-28 2020-06-16 电子科技大学 一种功率半导体器件
EP4027394A1 (en) * 2021-01-11 2022-07-13 Nexperia B.V. Semiconductor device and method of manufacture
CN115566038A (zh) * 2021-07-01 2023-01-03 深圳尚阳通科技有限公司 超结器件及其制造方法
US12074196B2 (en) * 2021-07-08 2024-08-27 Applied Materials, Inc. Gradient doping epitaxy in superjunction to improve breakdown voltage
CN117334727B (zh) * 2023-12-01 2024-02-27 通威微电子有限公司 一种超级结器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010225831A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
CN101872783B (zh) * 2010-05-28 2015-01-07 上海华虹宏力半导体制造有限公司 垂直超结双扩散金属氧化物半导体器件及制造方法
CN102110716B (zh) * 2010-12-29 2014-03-05 电子科技大学 槽型半导体功率器件
JP2013069964A (ja) * 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
KR101876573B1 (ko) * 2011-12-23 2018-07-10 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
CN103151384A (zh) * 2013-03-07 2013-06-12 矽力杰半导体技术(杭州)有限公司 一种半导体装置及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010225831A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
WO2018016201A1 (ja) * 2016-07-19 2018-01-25 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP2018019053A (ja) * 2016-07-19 2018-02-01 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
TWI645561B (zh) * 2016-07-19 2018-12-21 國立研究開發法人產業技術總合研究所 Semiconductor device and method of manufacturing same
US10741648B2 (en) 2016-07-19 2020-08-11 National Institute Of Advanced Industrial Science And Technology Semiconductor device and manufacturing method thereof
WO2019009091A1 (ja) * 2017-07-07 2019-01-10 株式会社デンソー 半導体装置およびその製造方法
JP2020004779A (ja) * 2018-06-25 2020-01-09 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7181520B2 (ja) 2018-06-25 2022-12-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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