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TW201448114A - Ｓｏｉ（矽在絕緣體上）基板，彼之製法，以及半導體裝置 - Google Patents

Ｓｏｉ（矽在絕緣體上）基板，彼之製法，以及半導體裝置 Download PDF

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TW201448114A
TW201448114A TW103120696A TW103120696A TW201448114A TW 201448114 A TW201448114 A TW 201448114A TW 103120696 A TW103120696 A TW 103120696A TW 103120696 A TW103120696 A TW 103120696A TW 201448114 A TW201448114 A TW 201448114A
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crystal semiconductor
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Hideto Ohnuma
Tetsuya Kakehata
Yoichi Iikubo
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Semiconductor Energy Lab
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Publication date
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Abstract

本發明提供一種SOI基板，該SOI基板具有的SOI層於使用如玻璃基板等溫度上限低的基板的時候也可以實用。另外，本發明還提供使用這種SOI基板的半導體裝置。當對具有絕緣表面的基板或絕緣基板接合單晶半導體層時，於形成接合的一面或雙面使用以有機矽烷為原材料所成氧化矽膜。根據本發明，可以使用溫度上限為700℃以下的基板，例如，玻璃基板，來獲得堅固地接合的SOI層。亦即，可以在各邊超過一米的大面積基板上形成單晶半導體層。

Description

SOI(矽在絕緣體上)基板，彼之製法，以及半導體裝置
本發明涉及SOI(silicon-on-insulator，矽在絕緣體上)基板及由其製造的半導體裝置。本發明特別涉及SOI接合技術，並且涉及將單晶或多晶半導體層接合到如玻璃等具有絕緣表面的基板的SOI基板及利用SOI基板製造的半導體裝置。
積體電路已被開發，其利用稱為矽在絕緣體上(SOI)基板(在絕緣表面上設置有薄的單晶半導體層)的半導體基板，而非利用單晶半導體錠切成薄片所製造的矽晶圓。積體電路中的電晶體若使用SOI基板而製成，因為可以降低電晶體的汲極和基板之間的寄生電容而提高半導體積體電路的性能。所以SOI基板業已引起注意。
作為製造SOI基板的方法，氫離子植入分離法(例如見參考文獻1：US 6372609)為已知。在氫離子植入分離法中，將氫離子植入矽晶圓而在離其表面預定深度的區域中 形成微小氣泡層，並且使氫離子植入面和另外的矽晶圓重疊在一起，然後進行熱處理以該微小氣泡層為解理面造成分離，使薄的矽層(SOI層)接合至該另外的矽晶圓。除了分離SOI層的熱處理，還需要在氧化氣氛中的熱處理在SOI層形成氧化膜，然後去除該氧化膜，其次在1000℃至1300℃的還原氣氛中進行熱處理來提高接合強度並使SOI層表面上的損傷層復原。
使用SOI基板的半導體裝置的已知例之一由本申請人揭示(見參考文獻2：JP 2000-12864)。其揭示為了去除在SOI層中因應力所生的陷阱能級或缺陷，需要1050℃至1150℃的熱處理。
在現有的SOI基板的製造方法中，為了使基板與SOI層的接合堅固且使SOI層表面的損傷層復原，需要以1000℃以上的高溫度進行熱處理。因此，在用於製造液晶面板的溫度上限大約為700℃的基板(如玻璃基板)上，不能形成SOI層。假如用氫離子植入分離法將SOI層設在玻璃基板上，因為不能採用為了提高接合強度的高溫熱處理，有SOI層的接合強度欠佳的問題。
鑒於上述問題，本發明的目的在於提供一種SOI基板，該SOI基板具備即使在使用如玻璃基板等溫度上限低的基板時也可以實用的SOI層。另外，本發明的目的還在於提供使用這種SOI基板的半導體裝置。
在具有絕緣表面的基板或絕緣基板和單晶半導體層接合時，於形成接合的一面或者雙面上形成氧化矽膜，較佳為使用有機矽烷為原料。有機矽烷的例子包括含矽化合物，如四乙氧基矽烷(TEOS)(化學式Si(OC2H5)4)、四甲基矽烷(化學式Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(化學式SiH(OC2H5)3)與三(二甲胺基)矽烷(化學式SiH(N(CH3)2)3)。就是，在具有單晶半導體層(SOI層)接合至有絕緣表面的基板或絕緣基板的結構之SOI基板中，於形成接合的一面或雙面設置平滑且具有親水性表面的層作為接合面。
接合到具有絕緣表面的基板或絕緣基板的SOI層通過在單晶半導體基板中形成的離子摻雜層的解理來獲得。離子摻雜層藉由將離子植入到單晶半導體基板而形成，該離子由使用氫、氦或鹵素(典型為氟)的氣體作為來源氣體之電漿激發來生成。注意，在本說明書中的「將離子植入到單晶半導體基板」是指將經電場加速的離子照射到單晶半導體基板，使該單晶半導體基板包含該離子的元素的方法。例如，作為這種方法可以舉出離子摻雜法。在此情況下，較佳將一種離子或由相同原子構成的質量不同的多種離子照射到單晶半導體基板。當將氫離子照射到單晶半導體基板時，該氫離子較佳為含高比率H3 +離子的H+、H2 +、H3 +離子。此外，當將離子化氦照射到單晶半導體基板時，即使用不進行質量分離的離子摻雜，也可以使單晶 半導體基板中實質上只有He+離子摻雜。注意，「實質上」是指單晶半導體基板含少量離子化的大氣成分元素。另外，在本說明書中的「離子摻雜層」是指單晶半導體基板經離子照射後所形成具有微小的空洞的脆弱化區域。下文將「離子摻雜層」稱為「脆化層」。注意，在本說明書中的「解理」是指單晶半導體基板於脆化層的分離。通過進行解理可以將單晶半導體基板的一部分留在支撐基板(base substrate)上作為半導體層。
當將從單晶半導體基板分離的單晶半導體層和作為支撐的基板接合時，可以通過使用特定氧化矽膜於700℃以下的溫度形成接合。因此，即使使用溫度上限為700℃以下的基板，例如，玻璃基板，也可以獲得與基板堅固地接合的SOI層。
作為固定單晶半導體層的基板，可以使用電子業所用的各種玻璃基板，即，所謂的無鹼玻璃基板，例如，鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、硼矽酸鋇玻璃基板。易言之，可以在各邊超過一米的基板上形成單晶半導體層。通過使用這種大面積基板，不僅可以製造液晶顯示器等顯示裝置，還可以製造半導體積體電路。
100‧‧‧支撐基板
101‧‧‧半導體基板
102‧‧‧SOI層
103‧‧‧脆化層
104‧‧‧接合層
105‧‧‧氮化矽層
106‧‧‧氧化矽層
107‧‧‧氮化矽層
108‧‧‧元件隔離絕緣層
109‧‧‧閘極絕緣層
110‧‧‧閘極電極
111‧‧‧側壁絕緣層
112‧‧‧第一雜質區
113‧‧‧第二雜質區
114‧‧‧絕緣層
115‧‧‧層間絕緣層
116‧‧‧接觸孔
117‧‧‧接觸栓塞
118‧‧‧絕緣層
119‧‧‧佈線
120‧‧‧含氮絕緣層
121‧‧‧氧化矽膜
125‧‧‧阻擋層
200‧‧‧微處理器
201‧‧‧算術邏輯單元
202‧‧‧算術邏輯單元控制器
203‧‧‧指令解碼器
204‧‧‧中斷控制器
205‧‧‧時序控制器
206‧‧‧暫存器
207‧‧‧暫存器控制器
208‧‧‧匯流排界面
209‧‧‧唯讀記憶體
210‧‧‧ROM介面
211‧‧‧RFCPU
212‧‧‧類比電路部
213‧‧‧數位電路部
214‧‧‧諧振電路
215‧‧‧整流電路
216‧‧‧恆壓電路
217‧‧‧重置電路
218‧‧‧振盪電路
219‧‧‧解調電路
220‧‧‧調變電路
221‧‧‧RF介面
222‧‧‧控制暫存器
223‧‧‧時鐘控制器
224‧‧‧CPU介面
225‧‧‧中央處理單元
226‧‧‧隨機存取記憶體
227‧‧‧唯讀記憶體
228‧‧‧天線
229‧‧‧電容部
230‧‧‧電源管理電路
301‧‧‧單晶矽基板
302‧‧‧單晶矽層
303‧‧‧脆化層
304‧‧‧氧化矽膜
305‧‧‧氧氮化矽膜
306‧‧‧氮氧化矽膜
圖1A和1B是表示SOI基板的結構的截面圖。
圖2A和2B是表示SOI基板的結構的截面圖。
圖3A至3C是說明SOI基板的製造方法的截面圖。
圖4是說明SOI基板的製造方法的截面圖。
圖5A至5C是說明SOI基板的製造方法的截面圖。
圖6A至6E是說明使用SOI基板的半導體裝置的製造方法的截面圖。
圖7A和7B是說明使用SOI基板的半導體裝置的製造方法的截面圖。
圖8是表示由SOI基板獲得的微處理器的結構的方塊圖。
圖9是表示由SOI基板獲得的RFCPU的結構的方塊圖。
圖10A至10C是說明根據實施例1的SOI基板的製造方法的截面圖。
圖11A和11B是說明根據實施例1的SOI基板的製造方法的截面圖。
圖12是SOI層的整體表面的照片。
圖13A和13B是表示根據EBSP的測量數據獲得的結果圖。
圖14是氫離子種類的能量圖。
圖15是離子質譜的結果圖。
圖16是離子質譜的結果圖。
圖17是示出當將加速電壓設定為80kV時的氫於深度方向的曲線(實測值及計算值)圖。
圖18是示出當將加速電壓設定為80kV時的氫於深度方向的曲線(實測值、計算值、以及擬合函數)圖。
圖19是示出當將加速電壓設定為60kV時的氫於深度方向的曲線(實測值、計算值、以及擬合函數)圖。
圖20是示出當將加速電壓設定為40kV時的氫於深度方向的曲線(實測值、計算值、以及擬合函數)圖。
圖21是擬合參數的比率(氫原子比及氫離子種比)的列表。
圖22是表示於深度方向的氫濃度的分佈圖。
根據本發明的SOI基板的結構示於圖1A和1B。在圖1A中的支撐基板100為具有絕緣表面的基板或絕緣基板，可以使用電子業所用的各種玻璃基板，例如，鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、與硼矽酸鹽玻璃基板。此外還可以使用石英玻璃或半導體基板(例如，矽晶圓)。SOI層102為單晶半導體層，典型使用單晶矽。此外，亦可以使用可由氫離子植入分離法從多晶半導體基板分離的矽，可由氫離子植入分離法從單晶半導體基板或多晶半導體基板分離的鍺。另外還可以使用由，例如，矽鍺、鎵砷、磷化銦等化合物半導體所成的結晶性半導體基板。
在上述支撐基板100和SOI層102之間設置平滑且具有親水性表面的接合層104。氧化矽膜適合作為該接合層104。特別較佳的是使用有機矽烷氣體以化學氣相沉積法製造的氧化矽膜。可以使用的有機矽烷氣體例子包括含矽 的化合物，如四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)、四甲基矽烷(化學式Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(化學式SiH(OC2H5)3)、三(二甲胺基)矽烷(化學式SiH(N(CH3)2)3)。
上述平滑且具有親水性的表面的接合層104設置的厚度為5nm至500nm。該厚度可以使欲生成的膜表面(形成接合的面)的表面糙度平滑化，並且可以確保該膜的成長表面的平滑性。另外，通過設置接合層104，可以緩和接合的基板和SOI層的熱扭曲。也可以在支撐基板100上設置同樣的由氧化矽膜構成的接合層104。就是，當將SOI層102接合到具有絕緣表面的基板或者絕緣基板的支撐基板100時，通過於形成接合的支撐基板100的面和形成接合的SOI層102的面之一或二者上設置以有機矽烷為原材料所成氧化矽膜的接合層104，可以使支撐基板100和SOI層102堅固接合。
圖1B表示在支撐基板100上設置阻擋層125和接合層104的結構。當將SOI層102接合到支撐基板100時，通過設置阻擋層125，可以防止如鹼金屬或鹼土金屬等可移動離子之雜質從用作支撐基板100的玻璃基板擴散且污染SOI層102。此外，適當地於支撐基板100側設置接合層104。
圖2A和2B是根據本發明的SOI基板的另一結構。圖2A表示SOI層102和接合層104之間設有含氮絕緣層 120的結構。含氮絕緣層120使用由選自氮化矽膜、氮氧化矽膜、或者氧氮化矽膜中的一種構成的單層或多種構成的疊層來形成。例如，可以從SOI層102側依序層疊氧氮化矽膜與氮氧化矽膜來形成含氮絕緣層120。為了形成與支撐基板100的接合設置接合層104，其中，較佳設置含氮絕緣層120，以便防止可移動離子或水分等的雜質擴散到SOI層102且污染SOI層102。另外，可以將氮氧化矽膜和氧化矽膜，其由熱氧化形成，層疊一起來形成含氮絕緣層120。
注意，在此氧氮化矽膜是指如下之膜：在組成方面氧的含量比氮的含量多且當使用拉塞福背散射光譜法(RBS)以及氫前散射法(HFS)測量時，其包含氧、氮、矽與氫且濃度範圍各為50原子%至70原子%、0.5原子%至15原子%、25原子%至35原子%、0.1原子%至10原子%。另外，氮氧化矽膜是指如下之膜：在組成方面氮的含量比氧的含量多且當使用RBS及HFS測量時，其包含氧、氮、矽與氫且濃度範圍各為5原子%至30原子%、20原子%至55原子%、25原子%至35原子%、10原子%至30原子%。應注意，當將構成氧氮化矽或氮氧化矽的原子的總數定為100原子%時，氮、氧、矽及氫的百分比落在上述範圍內。
圖2B表示在支撐基板100上設置接合層104的結構。較佳在支撐基板100和接合層104之間設有阻擋層125。設置阻擋層125以防止如鹼金屬或鹼土金屬等可移 動離子之雜質從用作支撐基板100的玻璃基板擴散且污染SOI層102。另外，SOI層102形成有氧化矽膜121。該氧化矽膜121與接合層104形成接合，從而在支撐基板100上固定SOI層102。氧化矽膜121較佳由熱氧化而形成。此外，類似於接合層104，也可以使用TEOS以化學氣相沉積法形成氧化矽膜121。另外，可以使用化學氧化物來形成氧化矽膜121。化學氧化物可以通過利用，例如，含臭氧的水處理欲成為SOI層的半導體基板表面來形成。因為化學氧化物形成為反映半導體基板的表面形狀，所以較佳是半導體基板為平坦，使得化學氧化物也平坦。
這種SOI基板的製造方法參照圖3A至3C和圖4進行說明。
清洗圖3A中的半導體基板101，並且將以電場加速的離子照射到半導體基板101而在離其表面預定深度的區域中形成脆化層103。將欲轉移到支撐基板的SOI層厚度列入考慮而進行該離子照射。該SOI層厚度為5nm至500nm，較佳為10nm至200nm的厚度。考慮此厚度而設定對半導體基板101照射離子時的加速電壓。脆化層103通過以氫、氦或鹵素(以氟為代表)的離子照射半導體基板101來形成。在此情況下，較佳以一種離子或由相同原子構成的質量不同的多種離子照射半導體基板101。當以氫離子照射半導體基板101時，該氫離子較佳為含高比率H3 +離子的H+、H2 +、H3 +離子。提高H3 +離子的比率，可以提高植入效率，而可以縮短照射時間。這樣，通過使 H3 +離子的比率高於H+、H2 +離子的比率地進行離子的照射，來使半導體基板101包含許多氫離子，與不提高H3 +離子的比率地進行離子的照射的情況相比，可以用低離子劑量容易地進行分離。
由於以高劑量條件照射離子時，有時會使半導體基板101的表面變得粗糙。因此也可以在半導體基板101照射離子的表面利用，例如，氧化矽膜、氮化矽膜或氮氧化矽膜設置保護膜，其厚度為0.5nm至200nm。
其次，如圖3B所示，在半導體基板101與支撐基板形成接合的面上形成氧化矽膜作為接合層104。如上所述，氧化矽膜較佳使用有機矽烷氣體通過化學氣相沉積法來製造。也可以採用使用其他矽烷氣體之化學氣相沉積法來製造氧化矽膜。當以單晶半導體基板作為半導體基板101時，以化學氣相沉積法形成膜的溫度為，例如350℃以下，此溫度是形成在該基板中的脆化層103不發生脫氣的溫度(所成作為接合層104的氧化矽膜的表面不發生表面粗糙的溫度或在脆化層103中不發生裂縫的溫度)。另外，當以單晶或多晶半導體基板作為半導體基板101時，使SOI層自基板分離的熱處理採用比接合層104的形成溫度為高的溫度。
圖3C表示使支撐基板100與半導體基板101上所成接合層104的表面接觸，來使兩者接合起來的方式。對形成接合的面進行充分清洗。使支撐基板100和接合層104緊密接觸，由於凡得瓦爾力的作用而於其間形成接合，此 外，通過施壓在支撐基板100和半導體基板101上，可以形成比利用凡得瓦爾力的接合還堅固的利用氫鍵的接合。
為了形成良好的接合，也可以使形成接合的面活化。例如，對形成接合的面照射原子束或離子束。當利用原子束或離子束時，可以使用氬等惰性氣體中性原子束或惰性氣體離子束。另外，進行電漿照射或自由基處理。藉由這種表面處理，即使之後的加熱處理的溫度為200℃至400℃，也可以提高異種材料間的接合強度。
在支撐基板100和半導體基板101以夾於中間的接合層104接合之後，較佳進行加熱處理、加壓處理、或加熱處理和加壓處理二者。進行加熱處理或加壓處理可以提高接合強度。加熱處理的溫度較佳為等於或低於支撐基板100的溫度上限，且為上個離子照射步驟中使脆化層103所含元素脫離的溫度。在加壓處理中，於接合面垂直方向上施加壓力，且將支撐基板100及半導體基板101的耐壓性列入考慮。
在圖4中，將支撐基板100和半導體基板101接合在一起之後，進行熱處理使脆化層103作為解理面而從支撐基板100分離半導體基板101。熱處理較佳於接合層104的形成溫度至支撐基板100的溫度上限的範圍內之溫度進行。例如，於400℃至600℃進行熱處理，發生在脆化層103中形成的微小空洞的體積變化，從而可以沿著脆化層103進行分離。因為接合層104與支撐基板100接合，具有與半導體基板101相同的結晶性的SOI層102留在支撐 基板100上。
圖5A至5C示出在SOI基板的製造方法中，在支撐基板100側設置接合層形成SOI層的方法。圖5A示出將以電場加速的離子照射到形成有氧化矽膜121的半導體基板101上，而在離其表面預定深度的區域中形成脆化層103的步驟。關於氫、氦或以氟為代表的鹵素的離子的照射與圖3A的情況相同。在半導體基板101的表面形成氧化矽膜121，可以防止受離子照射的表面損傷且喪失平坦性。
圖5B示出有阻擋層125及接合層104的支撐基板100和有氧化矽膜121的半導體基板101之間形成接合的步驟。將接合層104置於支撐基板100上和半導體基板101上所形成的氧化矽膜121的表面接觸來形成接合。
之後，如圖5C所示，從支撐基板100分離半導體基板101。與圖4的情況同樣地進行從支撐基板100分離半導體基板101的熱處理。如此可以獲得圖2B所示的SOI基板。
像這樣，根據本方式，可以使用如玻璃基板等的溫度上限為700℃以下的基板作為支撐基板100，來獲得與支撐基板100堅固地接合的SOI層102。作為支撐基板100，可以使用鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、硼矽酸鋇玻璃基板等被稱為無鹼玻璃基板的用於電子業中的各種玻璃基板。亦即，可以在各邊超過一米的基板上形成單晶半導體層。通過使用這種大面積基板，不僅可 以製造液晶顯示器等顯示裝置，而且還可以製造半導體積體電路。
其次，使用SOI基板的半導體裝置的製造方法參照圖6A至6E和圖7A和7B進行說明。在圖6A中，在支撐基板100上設置有SOI層102，且中間夾著接合層104。在SOI層102上對應於元件形成區的區域形成氮化矽層105與氧化矽層106。氧化矽層106用作為了元件隔離而蝕刻SOI層102時的硬質掩模。氮化矽層105則於後面的步驟中用作蝕刻停止層。
SOI層102的膜厚度為5nm至500nm，較佳為10nm至200nm。通過控制在圖3A至3C中說明的脆化層103的深度，可以適當地設定SOI層102的厚度。為了控制閾值電壓，對SOI層102添加硼、鋁、鎵等p型雜質。例如可以添加作為p型雜質的硼濃度為5×1016cm-3至1×1018cm-3。
圖6B示出以氧化矽層106為掩模蝕刻SOI層102與接合層104的步驟。其次，對SOI層102及接合層104的露出端面進行電漿處理而氮化。通過該氮化處理，在SOI層102的至少一個周邊端部形成氮化矽層107。氮化矽層107具有絕緣性且具有防止漏電流在SOI層102的端面流通的效果。此外，氮化矽層107具有耐氧化性，因此可以防止氧化膜從端面成長進入SOI層102和接合層104之間而形成「鳥嘴」。
圖6C示出沉積元件隔離絕緣層108的步驟。將使用 TEOS經化學氣相沉積法沉積的氧化矽膜用作元件隔離絕緣層108。將元件隔離絕緣層108厚厚地沉積以將SOI層102掩埋。
圖6D示出除去元件隔離絕緣層108以暴露出氮化矽層105的步驟。該除去步驟可以通過乾蝕刻或化學性機械研磨處理來進行。氮化矽層105成為蝕刻停止層。留下元件隔離絕緣層108以充填SOI層102之間隙。之後去除氮化矽層105。
在圖6E中露出SOI層102之後，形成閘極絕緣層109、閘極電極110、側壁絕緣層111，並且形成第一雜質區112與第二雜質區113。絕緣層114由氮化矽形成且用作當蝕刻閘極電極110時的硬質掩模。
在圖7A中形成層間絕緣層115。形成BPSG(硼磷矽玻璃)膜後回流而平坦化以作為層間絕緣層115。另外，也可以使用TEOS形成氧化矽膜且通過化學性機械研磨處理來平坦化。在平坦化處理中，在閘極電極110上的絕緣層114用作蝕刻停止層。在層間絕緣層115中形成接觸孔116。接觸孔116形成為利用側壁絕緣層111的自對準接觸的結構。
然後，如圖7B所示，使用六氟化鎢以CVD法形成接觸栓塞117。再者形成絕緣層118，形成開口以配合接觸栓塞117，且設置佈線119。佈線119由鋁或鋁合金形成，在其上層和下層形成鉬、鉻、鈦等金屬膜作為阻擋金屬膜。
這樣，使用接合於支撐基板100的SOI層102，可以製造場效電晶體。根據本方式形成的SOI層102因為是單一晶體取向的單晶半導體，所以可以獲得具有均勻性和高性能的場效電晶體。也就是說可以抑制作為電晶體特性很重要特性值(例如，閾值電壓或遷移度)的不均勻，並且實現例如，高移動化之高性能。
圖8示出由SOI基板所得微處理器的結構，作為半導體裝置的一例。微處理器200是如上述由根據本方式的SOI基板所製造的。該微處理器200具有算術邏輯單元(ALU)201、算術邏輯單元控制器(ALU控制器)202、指令解碼器203、中斷控制器204、時序控制器205、暫存器206、暫存器控制器207、匯流排界面(匯流排I/F)208、唯讀記憶體(ROM)209、以及ROM介面(ROM I/F)210。
通過匯流排界面208輸入到微處理器200的指令被輸入到指令解碼器203，被解碼，然後被輸入到ALU控制器202、中斷控制器204、暫存器控制器207與時序控制器205。ALU控制器202、中斷控制器204、暫存器控制器207與時序控制器205根據被解碼的指令進行各種控制。具體地說，ALU控制器202產生用於控制ALU201的運作的信號。此外，當微處理器200執行程式時，中斷控制器204根據優先度或掩模狀態處理來自外部輸入/輸出裝置或週邊電路的中斷要求。暫存器控制器207產生暫存器206的位址，並且根據微處理器200的狀態進行暫存器206的數據的讀取或寫入。時序控制器205產生用於控制 ALU201、ALU控制器202、指令解碼器203、中斷控制器204、暫存器控制器207運作時序的信號。例如，時序控制器205備有內部時鐘產生器而根據參考時鐘信號CLK1產生內部時鐘信號CLK2，並將該內部時鐘信號CLK2提供給上述各種電路。顯然，在圖8中示出的微處理器200只不過是將結構簡化而示出的一例，實際的微處理器根據其用途具有各種各樣的結構。
上述微處理器200因為由接合到具有絕緣表面的基板或絕緣基板且其晶體取向為一致的單晶半導體層(SOI層)形成積體電路，所以不僅可以實現處理速度的高速化，還可以實現低耗電化。
其次，作為具備能夠以非接觸的方式進行發送/接收數據的計算功能的半導體裝置的一例，參照圖9說明利用SOI基板所得RFCPU的結構。圖9示出以無線通訊與外部裝置之間進行信號的發送/接收來工作的電腦(下面稱為RFCPU)的一例。RFCPU211具有類比電路部212和數位電路部213。類比電路部212具有帶共振電容的諧振電路214、整流電路215、恆壓電路216、重置電路217、振盪電路218、解調電路219、調變電路220、電源管理電路230。數位電路部213具有RF介面221、控制暫存器222、時鐘控制器223、CPU介面224、中央處理單元(CPU)225、隨機存取記憶體(RAM)226與唯讀記憶體(ROM)227。
具有如此結構的RFCPU211的運作如下簡述。根據天 線228所接收的信號通過諧振電路214產生感應電動勢。感應電動勢經過整流電路215儲存於電容部229中。電容部229較佳由如陶瓷電容器或雙電層電容器等電容器構成。電容部229不需要與RFCPU211為一體成形，電容部229可以作為另外的部件安裝在RFCPU211中的具有絕緣表面的基板上。
重置電路217生成使數位電路部213重置且初始化的信號。例如，重置電路217生成用作重置信號的晚於電源電壓上升而啟動的信號。振盪電路218根據恆壓電路216生成的控制信號改變時鐘信號的頻率和負載比。由低通濾波器形成的解調電路219使例如，接收的振幅調變(ASK)信號的振幅二進位化。調變電路220將振幅調變(ASK)發送信號的振幅改變之後而發送。調變電路220通過改變諧振電路214的共振點而改變通訊信號的振幅。時鐘控制器223根據中央處理單元225的電源電壓或消耗的電流而產生改變時鐘信號的頻率和負載比的控制信號。電源電壓由電源管理電路230所管理。
從天線228輸入到RFCPU211的信號在解調電路219中被解調之後，在RF介面221中被分解為到控制指令和數據等。控制指令儲存到控制暫存器222。控制指令包括讀出在唯讀記憶體227中存儲的數據；寫入數據到隨機存取記憶體226；向中央處理單元225發出的計算指令等。中央處理單元225通過CPU介面224存取唯讀記憶體227、隨機存取記憶體226與控制暫存器222。CPU介面 224根據中央處理單元225所要求的位址，具有生成存取唯讀記憶體227、隨機存取記憶體226、控制暫存器222中任一個的存取信號的功能。
中央處理單元225的計算方式可以為唯讀記憶體227存儲作業系統(OS)以及在啟動時讀出且執行的程式之方式。此外，也可以是設置專用的計算電路，且通過硬體進行計算的處理方式。在同時使用硬體和軟體的方式中，一部分的處理於專用的計算電路中進行，其他的計算則用程式由中央處理單元225進行。
上述RFCPU211因為由接合到具有絕緣表面的基板或絕緣基板上且由晶體取向為單一的單晶半導體層(SOI層)形成積體電路，不僅可以實現處理速度的高速化，還可以實現低耗電化。因此，即使使供給電力的電容部229小型化，也可以保證長時間的工作。
實施例1
在本實施例中參照圖10A至11B說明SOI基板的製造方法。
首先，在單晶半導體基板上形成絕緣膜。圖10A表示在去除了自然氧化膜的單晶矽基板301形成用作絕緣膜的氧氮化矽膜305和氮氧化矽膜306的方式。使用SiH4氣體和N2O氣體且通過電漿CVD法形成厚度100nm的氧氮化矽膜305，並且使用SiH4氣體、N2O氣體以及NH3氣體形成厚度50nm的氮氧化矽膜306。
然後如圖10B所示，使用離子摻雜設備對氮氧化矽膜306的表面將氫離子添加到單晶矽基板301。離子摻雜設備是一種以離子照射基板的裝置，該離子從來源氣體生成，未進行質量分離且在電場下加速。當使用該設備時，即使採用大面積基板也可以高效地進行高劑量的離子摻雜。在本實施例中，氫被離子化後添加，在單晶矽基板301中形成脆化層303。
注意，之後要轉移到玻璃基板上的單晶矽層的厚度由離子摻雜條件決定。因此，考慮轉移的單晶矽層的厚度來調整進行離子摻雜時的加速電壓及劑量。例如，單晶矽層的厚度設為10nm至500nm，較佳為20nm至100nm。此外，離子摻雜的加速電壓可設為20kV至100kV，較佳為20kV至70kV，劑量可設為1×1016個離子/cm2至4×1016個離子/cm2，較佳為1×1016個離子/cm2至2.5×1016個離子/cm2。在本實施例中，以80kV的加速電壓與2×1016個離子/cm2的劑量進行離子摻雜。
在此情況下，較佳以一種離子或由相同原子構成的質量不同的多種離子照射單晶矽基板301。當以氫離子照射單晶矽基板301時，該氫離子較佳包含H+、H2 +、H3 +離子，且H3 +離子的比率高至約80%。這樣，通過使H3 +離子的比率高於H+、H2 +離子的比率地對單晶矽基板301照射離子，使單晶矽基板301包含多量氫，便可以用低離子劑量在之後的熱處理步驟中容易地進行脆化層303的分離。在此情況下，通過在單晶矽基板301的離子摻雜面設 置氮氧化矽膜306及氧氮化矽膜305，可以防止由於離子摻雜導致的單晶矽基板301的表面粗糙。
此外，作為在單晶半導體基板上形成的絕緣膜，可以使用厚度為0.5nm至300nm，較佳為0.8nm至200nm的膜。在此情況下，可以在加速電壓為5kV至100kV，較佳為10kV至70kV，劑量為7×1015個離子/cm2至5×1016個離子/cm2，較佳為8×1015個離子/cm2至2.5×1016個離子/cm2的條件下進行離子摻雜。
其次，如圖10C所示，在氮氧化矽膜306上形成氧化矽膜304。氧化矽膜304通過電漿CVD法且使用四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)和氧氣體形成為厚度50nm。膜形成溫度設為350℃以下。該膜形成溫度設定為不發生由於從脆化層303脫離氫而產生的氧化矽膜304的表面粗糙的溫度或不發生由於從脆化層303脫離氫而產生的脆化層303的裂縫的溫度。
圖11A顯示下述步驟：經超音波清洗的玻璃基板300和單晶矽基板301中間夾著氧化矽膜304重疊在一起，並且加壓來形成接合。然後，在氮氣氣氛中以400℃進行10分鐘的熱處理，然後以500℃進行2小時的熱處理，之後保持於400℃達數小時，再漸漸地冷卻到室溫。由此如圖11B所示可以使脆化層303產生裂縫來從玻璃基板300分離單晶矽基板301，並且可以使氧化矽膜304和玻璃基板300的接合強化。
如此可以在玻璃基板300上以玻璃基板300不捲曲的 溫度形成單晶矽層302。在本實施例中製造的單晶矽層302與玻璃基板300堅固地接合，即使進行膠帶剝離試驗，該矽層也不剝離。易言之，可以在如鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、硼矽酸鋇玻璃基板等被稱為無鹼玻璃基板的用於電子業中的各種玻璃基板上設置單晶矽層，以及可使用各邊超過一米的大面積基板製造各種各樣的積體電路與顯示裝置。
實施例2
在本實施例中示出根據本發明製造的SOI基板的特性之評估結果。
下面，說明本實施例中所評估的SOI基板的製造方法。
首先，在單晶矽基板中通過電漿CVD法形成厚度50nm的氧氮化矽膜。再者，形成厚度50nm的氮氧化矽膜。
然後使用離子摻雜設備對氮氧化矽膜的表面將氫離子添加到單晶矽基板。在本實施例中，使氫離子化後進行添加，在單晶矽基板中形成脆化層。以40kV的加速電壓與1.75×1016個離子/cm2的劑量進行離子摻雜。
其次，在氮氧化矽膜上形成氧化矽膜。氧化矽膜通過電漿CVD法且使用四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)和氧氣體，以300℃的溫度形成為50nm的厚度。
其次，將單晶矽基板和玻璃基板中間夾著氧化矽膜地重疊在一起，來形成接合。然後於600℃進行20分鐘的熱處理，然後於650℃進行7分鐘的熱處理，於是脆化層形成裂縫，使得單晶矽基板從玻璃基板分離，與此同時，使氧化矽膜和玻璃基板的接合強化了。因為氧化矽膜接合於玻璃基板，在玻璃基板上留下具有與單晶矽基板相同結晶性的SOI層。
圖12示出上述步驟所得SOI層的整體表面的照片。
此外圖13A和13B示出所得SOI層的表面的電子背散射繞射圖案(EBSP)的測量數據獲得的結果。
圖13A是SOI層的表面的EBSP的測量數據獲得的反極圖(IPF)地圖，圖13B是彩色編碼地圖，其中各平面的晶體取向被彩色編碼，顯示IPF地圖的配色和晶體取向(晶軸)的關係。
由圖13A的IPF地圖可以看出SOI層的表面取向為(100)面。
另外，由圖13A的IPF地圖可以看出在SOI層中不存在有晶界。基於圖13A的IPF地圖是圖13B的彩色編碼地圖中代表(100)面的顏色(在彩色圖中為紅色)的單色方形圖像之事實，可以判斷晶體取向為(100)面，並且不存在有晶界。
實施例3
在本實施例中示出根據本發明製造的SOI基板的特性 之評估結果。
注意，作為特性評估樣品的SOI基板在離子摻雜步驟中使用離子摻雜設備在加速電壓為80kV且劑量為2.0×1016個離子/cm2的情況下對單晶矽基板添加氫離子來形成脆化層。此外，在單晶矽基板的分離步驟中，以400℃進行10分鐘的熱處理；以500℃進行2小時的熱處理；然後以400℃進行2小時的熱處理。
以拉曼光譜法評估根據上述方法所得SOI層。
在拉曼光譜法中，拉曼位移的峰波數根據結晶的種類具有特性值。換言之，任一給定物質的單晶的拉曼位移的峰波數為特性值。因此這意味著檢測物的拉曼位移的峰波數與該特性值越相近，檢測物於與該給定物質單晶的晶體結構越相近。例如，沒有內部應力的單晶矽的拉曼位移的峰波數為520.6cm-1。若檢測物的拉曼位移的峰波數越相近於520.6cm-1，檢測物的晶體結構越相近於單晶矽。因此，拉曼位移的峰波數可以用作評估結晶性的指標。
此外拉曼光譜的半峰高全寬(FWHM)越小，表示結晶狀態越均勻、變異小。市售單晶矽基板的FWHM大約為2.5cm-1至3.0cm-1，若檢測物的值與該值越相近，可以評估其與單晶矽基板的結晶性相似度越高。
以拉曼光譜法檢測本實施例的SOI層，發現拉曼位移的峰波數為519.8cm-1，拉曼光譜的FWHM為3.77cm-1。顯示本實施例的SOI基板所具有的SOI層的結晶結構與沒有內部應力的單晶矽的結晶結構相近，並且具有像市售單 晶矽基板的高度結晶性。
實施例4
下面對本發明的特徵之一的離子照射方法進行考察。
在本發明中將自氫(H)衍生的離子照射到單晶半導體基板。更具體而言，以氫氣體或組成中含有氫的氣體為原材料而產生氫電漿，並且將該氫電漿中的氫離子照射到單晶半導體基板。注意，衍生自氫的離子有多種離子，下面將其稱為氫離子種。
(氫電漿中的離子)
在如上述的氫電漿中，存在H+、H2 +、H3 +等的氫離子種。在此，列出氫離子種的反應過程(生成過程(formation processes)、消散過程(destruction processes))。
e+H→e+H++e……(1)
e+H2→e+H2 ++e……(2)
e+H2→e+(H2)*→e+H+H……(3)
e+H2 +→e+(H2 +)*→e+H++H……(4)
H2 ++H2→H3 ++H……(5)
H2 ++H2→H++H+H2……(6)
e+H3 +→e+H++H+H……(7)
e+H3 +→H2+H……(8)
e+H3 +→H+H+H……(9)
圖14為示意地表示一些上述反應的能量圖。要注意的是，圖14所示的能量圖只為示意圖，並未正確地顯示反應能量的關係。
(H3 +的生成過程)
如上所述，H3 +主要通過反應式(5)所示的反應過程而生成。另一方面，作為與反應式(5)競爭的反應，有反應式(6)所示的反應過程。為了增加H3 +，至少需要反應式(5)的反應比反應式(6)的反應來的多(注意，因為也存在有反應式(7)、反應式(8)、反應式(9)作為減少H3 +的反應，所以即使反應式(5)的反應多於反應式(6)的反應，H3 +也不一定增加)。反過來，當反應式(5)的反應比反應式(6)的反應來的少的情況下，在電漿中的H3 +的比率減少。
上述各反應式右邊(最右邊)的生成物的增加量依賴於反應式左邊(最左邊)的原料密度、反應的速率係數等。在此，實驗已確認到如下事實：當H2 +的動能小於約11eV時，反應式(5)的反應成為主要反應(即，與反應式(6)的速率係數相比，反應式(5)的速率係數充分較大)；當H2 +的動能大於約11eV時，反應式(6)的反應成為主要反應。
荷電粒子因從電場受到力量而獲得動能。此時，荷電粒子的動能增加量對應於荷電粒子的位能(potential energy)減少量。例如，某一個荷電粒子直到與其他粒子碰撞之前 獲得的動能等於在該移動時失去的位能。也就是說，當在電場中荷電粒子可以不與其他粒子碰撞而長距離移動時，與不能長距離移動的情況相比，荷電粒子的動能(或其平均)增高。在粒子的平均自由路徑長的情況下，也就是壓力低的情況下，荷電粒子顯現動能增高的趨勢。
另外，即使平均自由路徑短，若在該路徑中移動可以獲得大動能的情況下，荷電粒子的動能亦可變高。也就是可以說，即使平均自由路徑短，若移動路徑中的兩點間電位差大的情況下，荷電粒子所具有的動能變高。
此亦適用於H2 +。假設存在有如電漿生成室的電場，若該室內的壓力低則H2 +的動能變大，若該室內的壓力高則H2 +的動能變小。換言之，若該室內的壓力低則反應式(6)的反應成為主要反應，所以H3 +的數量有減少的趨勢，若該室內的壓力高則反應式(5)的反應成為主要反應，所以H3 +的數量有增加的趨勢。另外，電漿生成區域中的電場較強的情況下，即，在某兩點之間的電位差大的情況下，H2 +的動能變大。在與此相反的情況下，H2 +的動能變小。換言之，因為在電場較強的情況下反應式(6)的反應成為主要反應，所以H3 +的數量有減少的趨勢，並且因為在電場較弱的情況下反應式(5)的反應成為主要反應，所以H3 +的數量有增加的趨勢。
(取決於離子源的差異)
在此說明離子種的比率(尤其是H3 +的比率)不同的一 例。圖15是由100%的氫氣體(離子源的壓力為4.7×10-2Pa)生成的離子的質譜結果圖。注意，上述質譜由測量從離子源萃出的離子而進行。橫軸為離子的質量。縱軸為光譜的強度，其對應於離子的數量。在光譜中，質量1的峰線對應於H+、質量2的峰線對應於H2 +、質量3的峰線對應於H3 +。在圖15中，將質量3的離子種之離子數量設為100，來表示不同質量的離子種之離子數量的相對比。根據圖15可知由上述離子源生成的離子種的比率大約為H+：H2 +：H3 +=1：1：8。注意，也可以由離子摻雜設備獲得此比率的離子，該離子摻雜設備由生成電漿的電漿源部(離子源)和用於從該電漿萃出離子束的萃出電極等構成。
圖16是示出在使用與圖15不同的離子源的情況下，從PH3生成的離子在離子源壓力為約3×10-3Pa時的質譜結果圖。此質譜結果針對氫離子種。此外，此質譜由測量從離子源萃出的離子而進行。與圖15相同，橫軸表示離子的質量，縱軸為對應於離子數量的光譜強度。在光譜中，質量1的峰線對應於H+、質量2的峰線對應於H2 +、質量3的峰線對應於H3 +。根據圖16可知電漿中的離子種的比率大約為H+：H2 +：H3 +=37：56：7。注意，雖然圖16顯示來源氣體為PH3時的數據，但是當將100%的氫氣體用作為來源氣體時，氫離子種的比率也約相同。
在採用獲得圖16所示數據的離子源的情況下，在H+、H2 +以及H3 +中，H3 +的生成僅為7%左右。另一方面，在獲得圖15所示數據的離子源的情況下，H3 +的比率可以 提高為50%或以上(在上述條件下大約為80%)。推測這是因為室內的壓力及電場所致，上述考量中已清楚顯示。
(H3 +的照射機構)
在生成如圖15般包含多個離子種的電漿且將所生成離子種不進行質量分離而照射到單晶半導體基板後，H+、H2 +、H3 +的各離子種被照射到單晶半導體基板的表面上。為了再現從照射離子到形成脆化層的機構，考慮下列的五種模型：模型1.照射的離子種為H+，照射之後也為H+(H)的情況；模型2.照射的離子種為H2 +，照射之後也為H2 +(H2)的情況；模型3.照射的離子種為H2 +，照射之後分成為兩個H原子(H+離子)的情況；模型4.照射的離子種為H3 +，照射之後也為H3 +(H3)的情況；模型5.照射的離子種為H3 +，照射之後分成為三個H原子(H+離子)的情況。
(模擬結果和實測值的比較)
根據上述模型，模擬Si基板以氫離子種照射的情形。模擬軟體使用SRIM(Stopping and Range of Ions in Matter，是TRIM(Transport of Ions in Matter)的改良版， 以蒙特卡羅法的離子添加法模擬軟體)。注意，為了計算上的方便，在模型2中將H2 +轉換為具有兩倍質量的H+進行計算。另外，在模型4中將H3 +轉換為具有三倍質量的H+進行計算。再者，在模型3中將H2 +轉換為具有1/2動能的H+進行計算，並且在模型5中將H3 +轉換為具有1/3動能的H+進行計算。
注意，雖然SRIM是用於非晶結構的軟體，但是在以高能量、高劑量的條件照射氫離子種的情況下，可以利用SRIM。這是因為由於氫離子種和Si原子的碰撞，Si基板的晶體結構變成非單晶結構的緣故。
在圖17中示出使用模型1至模型5進行氫離子種照射(以H計，照射100000個原子)的計算結果。另外，圖17亦顯示出照射圖15所示氫離子種的Si基板中的氫濃度(SIMS(二次離子質譜)數據)。使用模型1至模型5進行計算的結果示於縱軸(右軸)的氫原子個數，SIMS數據則示於縱軸(左軸)的氫原子密度。橫軸為離Si基板表面的深度。在對實測值的SIMS數據和計算結果進行比較的情況下，模型2及模型4明顯地偏離SIMS數據的峰值，並且在SIMS數據中不能觀察到對應於模型3的峰值。由此顯示模型2至模型4的貢獻較小。考慮到離子的動能為數千eV的數量級，而H-H鍵能只為約數eV，認為模型2及模型4的貢獻小是由於H2 +與H3 +碰撞Si原子而大部分分裂成為H+或H的緣故。
因此下面不考慮模型2至模型4。圖18至圖20各示 出當使用模型1及模型5照射離子時(以H計，照射100000個原子)的計算結果。另外，圖18至圖20亦各示出照射圖15所示離子的Si基板中的氫濃度(SIMS數據)及擬合於SIMS數據的模擬結果(下面稱為擬合函數)。在此，圖18示出將加速電壓設定為80kV的情況，圖19示出將加速電壓設定為60kV的情況，並且圖20示出將加速電壓設定為40kV的情況。注意，使用模型1及模型5進行計算的結果示於縱軸(右軸)的氫原子個數，SIMS數據以及擬合函數則示於縱軸(左軸)的氫原子密度。橫軸為離Si基板表面的深度。
使用下面的計算式並考慮模型1及模型5得出擬合函數。注意，在計算式中，X、Y為擬合參數，V為體積。
(擬合函數)=X/V×(模型1的數據)+Y/V×(模型5的數據)
當考慮實際上照射離子種的比率(H+：H2 +：H3 +約為1：1：8)時，也應該顧及H2 +的貢獻(即，模型3)，但是因為下述理由在此排除模型3。由於模型3所示的照射過程所加的氫數量比模型5的照射過程所加數量少，因此排除模型3也沒有顯著影響(SIMS數據中也沒有出現峰線)。模型3的峰線位置與模型5相近，所以會因為模型5中發生的溝道效應(channeling，起因於晶格結構的原子移動)而變得不明顯。亦即，難以預估模型3的擬合參數。這是 因為在本模擬中以非晶Si為前提，因此不考慮結晶度的影響。
圖21中列出上述擬合參數。在上述所有的加速電壓下，模型1及模型5添加的H數量的比率約為[模型1]：[模型5]=1：42至1：45(當模型1中的H數量定為1時，模型5中的H數量約為42至45)，照射的離子種的比率約為[H+(模型1)]：[H3 +(模型5)]=1：14至1：15(當模型1中的H+數量定為1時，模型5中的H3 +數量約為14至15)。因為不考慮模型3和假設非晶Si而進行計算，可以說得到了與實際照射的離子種的比率(H+：H2 +：H3 +約為1：1：8)接近的值。
(使用H3 +的效果)
將如圖15所示具有高H3 +比率的氫離子種照射到單晶半導體基板，可以享受起因於H3 +的多個優點。例如，因為H3 +分裂成為H+或H等而加入單晶半導體基板內，與主要照射H+或H2 +的情況相比，可以提高離子的添加效率。因此，可以提高SOI基板的成品率。另外，H3 +分裂後的H+或H的動能有變小的趨勢，因此H3 +適合於具有較薄半導體層的SOI基板的製造。
注意，在本實施例中，為了高效地進行H3 +照射，說明一種利用能夠照射如圖15所示氫離子種的離子摻雜設備的方法。離子摻雜設備的價格低廉且適合大面積處理。因而利用這種離子摻雜設備照射H3 +，可以獲得明顯的效 果，如改善半導體特性、增大面積、降低成本、提高成品率等。另一方面，若以H3 +照射為首要考慮，不需將本發明解釋限於利用離子摻雜設備的方式。
實施例5
在本實施例中，研究根據本發明的SOI基板的製造方法之離子摻雜步驟中的H3 +離子比率。
本實施例中所用SOI基板是如下述般形成的：在離子摻雜步驟中使用將燈絲用作電漿放電電極的離子摻雜設備，將流速為50sccm的氫氣體進行放電使氫氣體激發生成電漿，加速電漿包含的離子且不進行質量分離，將加速離子照射到單晶半導體基板來形成脆化層。以5μA/cm2的離子電流密度、80kV的加速電壓、以及4×1015個離子/cm2的劑量進行離子摻雜。在本實施例中，相對於氫氣體所生成的離子種(H+離子、H2 +離子、H3 +離子)的總量，H3 +離子的比率大約為80%。
此外作為比較，對一種如下形成有脆化層的樣品(下面記為比較樣品)進行研究，所述脆化層是在離子摻雜步驟中使用離子摻雜設備將在50W的RF電力的條件下獲得的H2 +離子以80kV的加速電壓且2.0×1016個離子/cm2的劑量照射到單晶半導體基板來形成的。此離子摻雜以與上述實施例的SOI基板所用相同的加速電壓與劑量進行。
圖22示出用二次離子質譜法對由上述步驟獲得的本實施例的SOI基板和比較樣品進行分析的結果。在圖22 中，橫軸表示離基板表面的深度(nm)、縱軸表示氫濃度(H濃度(原子/cm3))。
與本實施例的SOI基板相比，比較樣品的半導體基板表面的深度與氫濃度分佈中觀察到寬峰。此外，在本實施例的SOI基板的氫濃度分佈中，在300nm附近觀察到源於H3 +離子的陡峭峰線。此顯示當用於離子摻雜的離子中將H3 +離子的比率提高為約80%，則相對於離單晶半導體基板表面的深度之氫濃度的變異較小。
以拉曼光譜法對本實施例的SOI基板和比較樣品進行評估，結果是本實施例的SOI基板的拉曼光譜的半峰高全寬為3.70cm-1；比較樣品的則為5.10cm-1。由此一本實施例的SOI基板的半峰高全寬比比較樣品的半峰高全寬小之事實，可以知道本實施例的SOI基板的結晶狀態更均勻、變異較小。因此，藉由將用於離子摻雜的離子中之H3 +離子的比率提高為約80%，並且減少H3 +離子以外的氫離子種的比率，可以獲得結晶缺陷少的SOI基板。
本申請案基於2007年4月3日對日本專利局申請的日本專利申請序號2007-097892，在此引用其全部內容作為參考。
100‧‧‧支撐基板
102‧‧‧SOI層
104‧‧‧接合層
125‧‧‧阻擋層

Claims (16)

  1. 一種物件，包括：基板；基板上的第一絕緣層；第一絕緣層上的單晶半導體層；與第一絕緣層及單晶半導體層的周邊端部接觸之第二絕緣層；以及與基板及第二絕緣層接觸之第三絕緣層；其中，該第一絕緣層包括氧化矽，其中，該第二絕緣層包括氮化矽，與其中，該氧化矽以四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)用化學氣相沉積法形成。
  2. 根據申請專利範圍第1項之物件，還包括介於該單晶半導體層和該第一絕緣層間的含氮絕緣層。
  3. 根據申請專利範圍第2項之物件，其中該含氮絕緣層為選自氮化矽膜、氮氧化矽膜、以及氧氮化矽膜構成的單層或疊層。
  4. 根據申請專利範圍第1項之物件，其中該氮化矽由對該周邊端部進行電漿氮化處理而形成。
  5. 根據申請專利範圍第1項之物件，其中該物件基板為鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、或硼矽酸鋇玻璃基板。
  6. 一種半導體裝置，包括使用根據申請專利範圍第1項之物件的該單晶半導體層的場效電晶體。
  7. 一種半導體裝置，包括：基板；基板上的第一絕緣層；第一絕緣層上的單晶半導體層；與第一絕緣層及單晶半導體層的周邊端部接觸之第二絕緣層；與基板及第二絕緣層接觸之第三絕緣層；單晶半導體層上的閘極絕緣層；以及閘極絕緣層上的閘極電極；其中，該第一絕緣層包括氧化矽，其中，該第二絕緣層包括氮化矽，與其中，該氧化矽以四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)用化學氣相沉積法形成。
  8. 根據申請專利範圍第7項之半導體裝置，還包括介於該單晶半導體層和該第一絕緣層間的含氮絕緣層。
  9. 根據申請專利範圍第7項之半導體裝置，其中該基板為鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、或硼矽酸鋇玻璃基板。
  10. 根據申請專利範圍第8項之半導體裝置，其中該含氮絕緣層為選自氮化矽膜、氮氧化矽膜、以及氧氮化矽膜構成的單層或疊層。
  11. 一種半導體裝置，包括：基板；基板上的第一絕緣層與第二絕緣層； 第一絕緣層上的第一單晶半導體層；第二絕緣層上的第二單晶半導體層；與第一絕緣層及第一單晶半導體層的第一周邊端部接觸之第三絕緣層；與第二絕緣層及第二單晶半導體層的第二周邊端部接觸之第四絕緣層；與基板、第三絕緣層及第四絕緣層接觸之第五絕緣層；第一單晶半導體層上的第一閘極絕緣層；第二單晶半導體層上的第二閘極絕緣層；第一閘極絕緣層上的第一閘極電極；以及第二閘極絕緣層上的第二閘極電極；其中，該第一絕緣層與該第二絕緣層包括氧化矽，其中，該第三絕緣層與該第四絕緣層包括氮化矽，與其中，該氧化矽以四乙氧基矽烷(TEOS：化學式Si(OC2H5)4)用化學氣相沉積法形成。
  12. 根據申請專利範圍第11項之半導體裝置，還包括：介於該第一單晶半導體層和該第一絕緣層間的第一含氮絕緣層；以及介於該第二單晶半導體層和該第二絕緣層間的第二含氮絕緣層。
  13. 根據申請專利範圍第11項之半導體裝置，其中該基板為鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、或硼矽 酸鋇玻璃基板。
  14. 根據申請專利範圍第12項之半導體裝置，其中該第一含氮絕緣層與該第二含氮絕緣層各為選自氮化矽膜、氮氧化矽膜、以及氧氮化矽膜構成的單層或疊層。
  15. 根據申請專利範圍第7項之半導體裝置，其中該氮化矽由對該周邊端部進行電漿氮化處理而形成。
  16. 根據申請專利範圍第11項之半導體裝置，其中該氮化矽由對該第一周邊端部與該第二周邊端部進行電漿氮化處理而形成。
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US20080248629A1 (en) * 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
CN101657907B (zh) * 2007-04-13 2012-12-26 株式会社半导体能源研究所 光伏器件及其制造方法
SG178762A1 (en) * 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
US7635617B2 (en) * 2007-04-27 2009-12-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7960262B2 (en) * 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
KR101404781B1 (ko) * 2007-06-28 2014-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7678668B2 (en) * 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5486781B2 (ja) * 2007-07-19 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8314009B2 (en) * 2007-09-14 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
JP5469851B2 (ja) * 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7816232B2 (en) * 2007-11-27 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and semiconductor substrate manufacturing apparatus
JP5286046B2 (ja) * 2007-11-30 2013-09-11 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5700617B2 (ja) 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
SG159476A1 (en) * 2008-08-28 2010-03-30 Semiconductor Energy Lab Method for manufacturing semiconductor layer and semiconductor device
JP5580010B2 (ja) * 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG162675A1 (en) * 2008-12-15 2010-07-29 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
SG163481A1 (en) 2009-01-21 2010-08-30 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
JP2010251724A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
JP5658916B2 (ja) * 2009-06-26 2015-01-28 株式会社半導体エネルギー研究所 半導体装置
US8513090B2 (en) 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
KR20120059509A (ko) * 2009-08-25 2012-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8357974B2 (en) * 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8928010B2 (en) 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
JP5917861B2 (ja) * 2011-08-30 2016-05-18 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
CN102543691A (zh) * 2012-03-16 2012-07-04 上海新储集成电路有限公司 一种绝缘体上硅材料的制备方法
US9333211B2 (en) 2013-02-22 2016-05-10 University Of Houston System Phosphaplatin mediated modulation of pigment epithelial derived factor and uses thereof
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
CN104112694B (zh) * 2013-04-22 2018-01-30 高地 用于薄膜转移的方法
CN104925748B (zh) * 2014-03-19 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种提高晶圆间键合强度的方法
JP2015233130A (ja) 2014-05-16 2015-12-24 株式会社半導体エネルギー研究所 半導体基板および半導体装置の作製方法
CN104808370B (zh) * 2015-05-22 2017-10-31 合肥京东方光电科技有限公司 一种对盒设备、对位方法
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107785304B (zh) * 2016-08-31 2020-03-20 沈阳硅基科技有限公司 以氮化物薄膜为绝缘埋层的soi材料及其制备方法
CN110660722B (zh) * 2019-10-15 2022-10-14 上海集成电路研发中心有限公司 一种临时键合结构及临时键合方法
JP2024016305A (ja) * 2020-12-18 2024-02-07 Ａｇｃ株式会社 接合用ガラス体、及び接合体

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6155909A (en) * 1997-05-12 2000-12-05 Silicon Genesis Corporation Controlled cleavage system using pressurized fluid
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3385972B2 (ja) 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR20000040104A (ko) 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
JP2000349266A (ja) 1999-03-26 2000-12-15 Canon Inc 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6908797B2 (en) 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7362739B2 (en) * 2004-06-22 2008-04-22 Intel Corporation Methods and apparatuses for detecting clock failure and establishing an alternate clock lane
CN101091251B (zh) 2004-08-18 2011-03-16 康宁股份有限公司 包含高应变玻璃或玻璃陶瓷的绝缘体上半导体结构
US7247545B2 (en) 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
EP1659623B1 (en) * 2004-11-19 2008-04-16 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for fabricating a germanium on insulator (GeOI) type wafer
US7442631B2 (en) 2005-02-10 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Doping method and method of manufacturing field effect transistor
JP4860287B2 (ja) * 2005-02-10 2012-01-25 株式会社半導体エネルギー研究所 ドーピング方法及び電界効果型トランジスタの作製方法
FR2888663B1 (fr) 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
KR20080042095A (ko) * 2005-07-27 2008-05-14 실리콘 제너시스 코포레이션 제어된 클리빙 처리를 이용하여 플레이트 상에 다수의 타일영역을 제작하는 방법 및 구조
JP2007097892A (ja) 2005-10-05 2007-04-19 Aruze Corp 遊技機
KR101299604B1 (ko) 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
JP5048380B2 (ja) * 2007-04-09 2012-10-17 信越化学工業株式会社 単結晶シリコン太陽電池の製造方法
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
KR101484296B1 (ko) * 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법

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