JP5654206B2 - Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置 - Google Patents

Description

本発明は、絶縁膜上に形成された半導体層を有するＳＯＩ基板の作製方法及び該ＳＯＩ基板を用いた半導体装置に関する。

近年、バルク状のシリコンウエハに代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された単結晶シリコン薄膜の特長を生かすことで、集積回路中のトランジスタの半導体層を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。

ＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板などが知られている。例えば、ＳＩＭＯＸ基板の作製においては、シリコンウエハに酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化物（ＢＯＸ）層を形成することにより、基板表面に単結晶シリコン薄膜を形成している。

貼り合わせ基板の作製においては、酸化膜を介して２枚のシリコンウエハ（ベース基板及びボンド基板）を貼り合わせ、一方のシリコンウエハ（ボンド基板）を裏面（貼り合わせた面ではない面）から、研削、研磨等の方法により薄膜化することで、シリコン薄膜を形成している。一方で、研削や研磨では均一なシリコン薄膜を形成することが難しいため、イオン注入剥離法と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１）。また、イオン注入剥離法は、スマートカット（登録商標）と呼ばれることがある。

以下、イオン注入剥離法の概要を説明する。はじめに、イオンインプランテーション法によりシリコンウエハに水素イオンを注入することによって、シリコンウエハ表面から所定の深さに脆化領域を形成する。次に、ベース基板となる別のシリコンウエハを酸化して酸化シリコン膜を形成する。その後、水素イオンを注入したシリコンウエハとベース基板となるシリコンウエハの酸化シリコン膜とを接触させて、２枚のシリコンウエハを貼り合わせる。そして、加熱処理によって、脆化領域を劈開面としてシリコンウエハを分離させることで、ベース基板となるシリコンウエハに単結晶シリコン薄膜が貼りつけられた基板が形成される。

イオンインプランテーション法は、イオン注入法とも呼ばれ、真空中で試料に注入したい粒子をイオン化し、電界により加速して、試料に注入する方法である。イオン注入法に用いられるイオン注入装置は、イオン源、質量分離部、加速部、ビーム走査部（静電スキャン）、注入室（エンドステーション）、真空排気装置などから構成される。また、イオンビームの断面は不均一であり、試料面上での均一性を得るために、イオンビームを走査する。

ＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献２参照）。特許文献２には、イオン注入法を用いて水素を注入し、耐熱性の高い基板を用いてＳＯＩ基板を作製するする方法が開示されている。

特開平５−２１１１２８号公報 特開２０００−０１２８６４号公報

一般に上記のようなＳＯＩ基板の作製には、チョクラルスキー法（ＣＺ法）により製造されたシリコンウエハが用いられる。このＣＺ法によって作製されたシリコンウエハには、ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）、ＦＰＤ（Ｆｌｏｗ Ｐａｔｔｅｒｎ Ｐａｒｔｉｃｌｅ）等の結晶成長時に形成される欠陥が存在している。このような結晶欠陥は、ウエハの加工過程、ＳＯＩ基板の作製過程、半導体装置の作製過程などにおける欠陥発生の原因となっている。

したがって、このような結晶欠陥を有するシリコンウエハを用いてＳＯＩ基板を作製すると、工程中において欠陥が増加し、特性の良いＳＯＩ基板を得ることが難しくなる。また、ＳＯＩ基板に欠陥が存在すると、半導体装置の特性にも大きな影響を与えることになる。

また、単結晶シリコン薄膜が分離された後のシリコンウエハは再利用可能であるが、分離後のシリコンウエハ中やシリコンウエハ表面には、単結晶シリコン薄膜の分離に伴う欠陥が形成されており、これを用いて特性の良いＳＯＩ基板を得ることが難しいという問題がある。

そこで、結晶欠陥が存在する単結晶半導体基板を用いる場合においても優れた特性のＳＯＩ基板を提供することを目的の一とする。または、このようなＳＯＩ基板を用いた半導体装置を提供することを目的の一とする。

本明細書において開示する発明の一態様であるＳＯＩ基板の作製方法では、エピタキシャル成長法を用いて欠陥が極めて少ない単結晶半導体層を形成し、該単結晶半導体層に対して熱酸化処理を施して酸化膜を形成し、該酸化膜を通じて単結晶半導体層にイオンを導入する。また、貼り合わせ、分離により形成された単結晶半導体層に対して、レーザ光を照射し、平坦化処理を施し、再度の熱酸化処理を施す。以下に、本発明の具体的な構成について説明する。

開示する発明の一態様であるＳＯＩ基板の作製方法は、単結晶半導体基板の一表面に、エピタキシャル成長法による単結晶半導体層を形成し、単結晶半導体層に第１の熱酸化処理を施して第１の酸化膜を形成し、第１の酸化膜の表面に対してイオンを照射することにより、単結晶半導体層にイオンを導入し、第１の酸化膜を介して、単結晶半導体層とベース基板を貼り合わせ、熱処理を施すことにより、イオンが導入された領域において単結晶半導体層を分離して、ベース基板上に単結晶半導体層の一部を残存させ、ベース基板上に残存した単結晶半導体層に対してレーザ光を照射し、ベース基板上に残存した単結晶半導体層に第２の熱酸化処理を施して第２の酸化膜を形成した後、該第２の酸化膜を除去することを特徴としている。

上記において、単結晶半導体層に照射するイオンとして、Ｈ_３ ^＋を含むイオンを用いることができる。また、第１の熱酸化処理又は第２の熱酸化処理は、ＨＣｌを含む雰囲気で行うものであることが好ましい。

また、レーザ光を照射した後に、ベース基板上に残存した単結晶半導体層に対して平坦化処理を施すことができる。この平坦化処理は、例えば、ＣＭＰ処理又はエッチング処理とすればよい。なお、レーザ光の照射は、不活性雰囲気で行われるようにするとなお良い。

上記の方法により作成されたＳＯＩ基板を用いて様々な半導体装置を提供することができる。

なお、上記において、「単結晶」とは、結晶構造が一定の規則性を持って形成されており、どの部分においても結晶軸が同じ方向を向いている半導体をいうものとする。つまり、欠陥の多少については問わない。

なお、本明細書中において「半導体装置」とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路、電子機器などを含むものである。

また、本明細書において表示装置には、液晶表示装置や発光装置（発光表示装置）などが含まれる。液晶表示装置は液晶素子を有し、発光装置は、発光素子を有する。発光素子には、例えば、無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｃｅｎｃｅ）素子、有機ＥＬ素子などが含まれる。

本発明により、単結晶半導体層における欠陥を低減したＳＯＩ基板を提供することができる。また、特性の良いＳＯＩ基板を用いることにより、優れた特性の半導体装置を提供することができる。

なお、本発明では、あらかじめエピタキシャル成長法により形成された単結晶半導体層を用いてＳＯＩ基板を作製しているため、エピタキシャル成長法を用いずにＳＯＩ基板を形成した後、エピタキシャル成長法によりＳＯＩ基板の半導体層を厚膜化する場合と比較して、半導体層の膜厚を小さくすることができる。これにより、一層優れた半導体特性を得ることができる。

本発明に係るＳＯＩ基板の作製方法の一例を示す図である。 計算モデルのｙｚ平面の断面図である。 計算による構造変化の様子を示す図である。 計算による構造変化の様子を示す図である。 本発明に係るＳＯＩ基板の構成の一例を示す図である。 本発明に係るＳＯＩ基板の構成の一例を示す図である。 本発明に係るＳＯＩ基板の構成の一例を示す図である。 水素イオン種のエネルギーダイアグラムについて示す図である。 イオンの質量分析結果を示す図である。 イオンの質量分析結果を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値及び計算値）を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を６０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を４０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 フィッティングパラメータの比（水素原子比及び水素イオン種比）をまとめた図である。 本発明に係るＳＯＩ基板の作製方法の一例を示す図である。 本発明に係るＳＯＩ基板を用いた半導体素子（半導体装置）の作製方法の一例を示す図である。 本発明に係るＳＯＩ基板を用いた半導体素子（半導体装置）の作製方法の一例を示す図である。 本発明に係るＳＯＩ基板を用いた半導体素子（半導体装置）の作製方法の一例を示す図である。 本発明に係るＳＯＩ基板を用いた半導体素子（半導体装置）の作製方法の一例を示す図である。 本発明に係るＳＯＩ基板を用いたＥＬ表示装置の一例を示す図である。 本発明に係るＳＯＩ基板を用いた電子機器の一例を示す図である。 本発明に係るＳＯＩ基板を用いた電子機器の一例を示す図である。

実施の形態について、図面を用いて以下に説明する。但し、本発明は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく形態及び詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することができる。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。

（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。

まず、単結晶半導体基板１００を準備し、該単結晶半導体基板１００を硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水などを適宜使って洗浄する。単結晶半導体基板１００としては、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることができる。シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１８インチ（４５０ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず、矩形などに加工したシリコン基板を用いても良い。以下の説明では、単結晶半導体基板１００として、単結晶シリコン基板を用いる場合について説明する。

次に、エピタキシャル成長法により、単結晶半導体基板１００上に単結晶半導体層１０２を形成する（図１（Ａ）参照）。該単結晶半導体層１０２は、エピタキシャル成長法により形成されるため、単結晶半導体基板１００と比較して結晶欠陥が少ないという特徴を有する。これにより、後の工程における欠陥の増加を抑制することが可能になる。エピタキシャル成長の条件は特に限定されないが、例えば、気相成長法により単結晶シリコン層を形成する場合には、１０００℃以上の温度条件でエピタキシャル成長を行うことが好ましい。また、単結晶シリコン基板に窒素を添加した基板を用いることにより、欠陥を一層低減した単結晶シリコン層を形成することができる。

なお、単結晶半導体層１０２の厚さは少なくとも５０ｎｍ以上、好ましくは２００ｎｍ以上とする。単結晶半導体層１０２があまりに薄い場合には、後の熱酸化工程などにおいて単結晶半導体層１０２が実質的に失われてしまう可能性が高くなるためである。

なお、単結晶半導体層１０２の膜厚は、別の観点から規定することもできる。例えば、後の脆化領域が、単結晶半導体層１０２中に形成される程度の膜厚とすると良い。言い換えれば、脆化領域が形成される深さ以上の厚みを有するように単結晶半導体層１０２を形成する。このような構成とすることにより、エピタキシャル成長による単結晶半導体層のみを用いたＳＯＩ基板を作製することが可能になるため、ＳＯＩ基板の特性向上につながる。

次いで、単結晶半導体層１０２に熱酸化処理（第１の熱酸化処理とも記す）を施して酸化膜１０４（第１の酸化膜とも記す）を形成する（図１（Ｂ）参照）。熱酸化処理としては、ハロゲンを添加した酸化性雰囲気にて行う酸化処理を適用することが好ましい。ハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ_３、ＨＢｒ、Ｃｌ_２、ＤＣＥ（ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ_３、ＢＣｌ_３、Ｆ_２、Ｂｒ_２などから選ばれた一又は複数を用いることができる。

例えば、酸素に対してＨＣｌを０．５体積％以上１０体積％以下（好ましくは２体積％以上５体積％以下）の割合で含む雰囲気において、９００℃以上１１５０℃以下（例えば１０００℃）の温度で加熱処理を行うことができる。処理時間は０．１時間以上６時間以下、好ましくは０．５時間以上１時間以下とすればよい。形成される酸化膜は、１０ｎｍ以上１０００ｎｍ以下（好ましくは５０ｎｍ以上３００ｎｍ以下）の厚さとすれば良く、例えば２００ｎｍとすればよい。

なお、トランス−１，２−ジクロロエチレンは熱分解する温度が低いため、これを用いることは低温での熱酸化処理に有効である。なお、トランス−１，２−ジクロロエチレンに代えて、シス−１，２−ジクロロエチレン、１，１−ジクロロエチレンを用いても良いし、これらから選択される二種類以上のガスの混合ガスを用いてもよい。

このような温度範囲で熱処理を行うことで、単結晶半導体層１０２に対してハロゲン（例えば塩素）による不純物除去の効果が得られる。すなわち、単結晶半導体層１０２に不純物が存在したとしても、ハロゲンの作用によって不純物は揮発性のハロゲン化物（例えば塩化物）となり、気相中へ離脱して除去される。

また、このようにして形成される酸化膜１０４中にはハロゲンが含まれている。これにより、単結晶半導体基板１００及び単結晶半導体層１０２における不純物を酸化膜１０４中に固定化することができ、不純物の拡散による半導体特性への悪影響を低減することができる。ここで、当該効果を発現させるためには、酸化膜１０４中のハロゲンの濃度を、１×１０^１６／ｃｍ^３以上５×１０^２１／ｃｍ^３以下程度とすることが好ましい。

本実施の形態では、上記のハロゲンとして塩素を用いる場合について説明したが、本発明はこれに限られない。フッ素その他のハロゲンを含有させる構成としても良い。また、形成方法に関しても、塩化水素やジクロロエチレンを含有させた酸化性雰囲気で熱酸化処理を行うことに限られない。例えば、酸化性雰囲気で熱酸化処理を行って実質的にハロゲンを含有しない酸化膜を形成した後、電界で加速された塩素イオンを酸化膜に打ち込むことで酸化膜中に塩素原子を含有させてもよい。他にも、表面を塩化水素（ＨＣｌ）溶液で処理した後に酸化性雰囲気で熱酸化処理を行う方法などがある。

なお、熱酸化処理を施す前に、単結晶半導体層１０２に対して化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を行っても良い。ＣＭＰを行うことにより、単結晶半導体層１０２表面の平坦性を向上させ、後の貼り合わせにおける不良を低減することができる。

また、熱酸化処理による酸化膜１０４の形成に伴い、単結晶半導体層１０２の結晶性が改善される。これにより、単結晶半導体層１０２中の結晶欠陥を一層低減することができる。

次に、酸化膜１０４を介して、単結晶半導体層１０２にイオンを照射することにより、イオンを単結晶半導体層１０２に導入し、単結晶半導体層１０２の一表面から所定の深さの領域に脆化領域１０６を形成する（図１（Ｃ）参照）。

脆化領域１０６が形成される深さは、イオンの運動エネルギーや入射角、イオンの種類などによって調節することができる。脆化領域１０６は、イオンの平均侵入深さと同程度の深さの領域に形成されるためである。該脆化領域１０６が形成される深さによって、後に分離される単結晶半導体層の厚さが決定することになる。なお、イオンの運動エネルギーは加速電圧などにより調節することができる。

脆化領域１０６が形成される深さは、単結晶半導体層１０２の一表面から１０ｎｍ以上５００ｎｍ以下の深さとすればよく、より好ましい深さの範囲は、５０ｎｍ以上２００ｎｍ以下である。また、上述のように、単結晶半導体層１０２中に脆化領域１０６を形成することで、脆化領域１０６が単結晶半導体基板１００中に形成される場合と比較して、ＳＯＩ基板の特性を向上させることができる。

単結晶半導体層１０２へのイオンの導入の際には、例えば、面状にイオンを照射することで効率的なイオンの導入を実現することができる。単結晶半導体層１０２に対して面状にイオンを照射するためには、いわゆるイオンドーピング装置を用いればよい。イオンドーピング装置では、一般に質量分離を行わないため、イオン源において生じたイオンをそのまま（面状に）照射することができる。

上記イオンとしては、例えば、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋などの水素を原料とするイオンを用いることができる。中でもＨ_３ ^＋を用いる場合には、同数のＨ^＋やＨ_２ ^＋を照射する場合と比較して効率的なイオンの導入を実現できる。Ｈ_３ ^＋は単結晶半導体層１０２中においてＨ^＋に分離するためである。質量分離を伴わない場合には、Ｈ_３ ^＋の割合を高めることが照射時間短縮等の観点から好ましいと言える。なお、上記のような水素を原料とするイオンを用いる場合には、ソースガスとして水素ガスを用いることが好ましい。もちろん、上記のイオンを用いることに限定して解釈する必要はない。例えば、希ガス元素を原料とするイオンを用いても良い。

上記のように質量分離せずにイオンを照射する場合には、目的とするイオン以外のイオン（不純物イオン）が照射される可能性が高い。この不純物イオンとしては、例えば、イオン源の電極やチャンバーなどに起因する金属イオンなどが挙げられる。金属イオンは水素を原料とするイオンなどと比較して質量が大きく、照射面到達時の速度が小さいため、対象物の表面付近にのみ導入される。本実施の形態においては、単結晶半導体層１０２の表面に酸化膜１０４を形成しているため、上記金属イオンの単結晶半導体層１０２への侵入を抑制できる。なお、この効果を実効あるものとするためには、金属イオンが導入される平均深さより大きい膜厚の酸化膜１０４を形成するとよい。酸化膜１０４にハロゲンを含ませている場合には、打ち込まれた金属イオンを固定して、単結晶半導体層１０２の汚染を防ぐこともできる。

次に、単結晶半導体基板１００と貼り合わせるためのベース基板１１０を用意する。ベース基板１１０は特に限定されないが、本実施の形態においては、単結晶半導体基板１００と同様の半導体材料からなる基板を用いることとする。例えば、単結晶半導体基板１００と同様の基板を用いても良いし、グレードが低い単結晶半導体基板を用いても良い。このようなグレードが低い単結晶半導体基板の一例としては、ＳＯＧ−Ｓｉ（Ｓｏｌａｒ ｇｒａｄｅ Ｓｉｌｉｃｏｎ、太陽電池級シリコン）と呼ばれるＳｉ純度が９９．９９９９％のものがある。もちろん、それ以外にも、多結晶半導体基板や化合物半導体基板などを用いることができる。熱処理に耐えうるのであれば、その他の基板（例えば、石英基板など）を用いても良い。

また、ベース基板１１０と酸化膜１０４との接着を良好に行うために、貼り合わせに係る表面を活性化しておいてもよい。例えば、貼り合わせに係る面の一方又は双方に、原子ビーム又はイオンビームを照射する。原子ビーム又はイオンビームを用いる場合には、アルゴン等の不活性ガス中性原子ビーム又は不活性ガスイオンビームを用いることができる。その他に、プラズマ照射又はラジカル処理を行うことで貼り合わせに係る面を活性化することもできる。このような活性化処理により、比較的低い温度（例えば、４００℃以下程度）であっても単結晶半導体基板とベース基板との貼り合わせが可能になる。

次いで、ベース基板１１０と、単結晶半導体層１０２の一表面に形成された酸化膜１０４を貼り合わせる（図１（Ｄ）参照）。酸化膜１０４とベース基板１１０を密着させることにより、ファン・デル・ワールス力で基板同士が引き合う。そして、基板の表面にできたＳｉ−ＯＨ同士が水素結合で接着する。低温（例えば、１５０℃以上２５０℃以下程度）の熱処理を行うことにより脱水縮合反応が起こり、水分子が離脱してシリコン原子間に酸素原子を介した結合（Ｓｉ−Ｏ−Ｓｉ）ができる。その後、さらに高温（例えば、４００℃以上７００℃以下程度）の熱処理を行うことにより、酸素が拡散してＳｉ同士が結合し、酸化膜１０４とベース基板１１０との接着がより強固なものとなる。

なお、酸化膜１０４とベース基板１１０を接着させる前に、酸化膜１０４及びベース基板１１０の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）、又は超音波洗浄（いわゆるメガソニック洗浄含む）及びオゾン水洗浄を行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、酸化膜１０４及びベース基板１１０の表面の有機物等のゴミを除去し、また、酸化膜１０４の表面を親水化することができる。

以上のようにして単結晶半導体基板１００とベース基板１１０とを貼り合わせた後は、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことにより酸化膜１０４とベース基板１１０との接着強度を向上させることが可能である。加熱処理は、脆化領域１０６に添加した元素又は分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。加圧処理は、接着面に対して垂直な方向に圧力が加わるように行い、単結晶半導体基板１００及びベース基板１１０の耐圧性を考慮して行う。

次いで、単結晶半導体基板１００に熱処理を施すことにより、脆化領域１０６に沿って単結晶半導体層１０２を分割して、単結晶半導体層１１２が接着されたベース基板１１０と単結晶半導体基板１０８とに分離する（図１（Ｅ）参照）。ここでの加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、例えば、ハロゲンランプ若しくは赤外線ランプで加熱するＲＴＡ（ＬＲＴＡ：Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、縦型炉等を用いて行うことができる。この加熱処理で、単結晶半導体層１１２が接着されたベース基板１１０の温度を、５５０℃以上６５０℃以下の程度に上昇させることが好ましい。

本実施の形態では、抵抗加熱を有する縦型炉を用いた加熱処理を行う。以下、加熱処理の手順を説明する。

はじめに、単結晶半導体基板１００が接着されたベース基板１１０を縦型炉のボートに載置する。そして、該ボートを縦型炉のチャンバーに搬入する。なお、ボートを縦型炉のチャンバーに搬入した後には、チャンバー内を排気して真空状態（又は減圧状態）とすることが好ましい。真空度は、例えば、５×１０^−３Ｐａ程度にする。その後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、温度を２００℃にまで上昇させる。

チャンバー内を窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃にまで温度を上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃にさらに温度を上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。

その後、１時間かけて４００℃まで下げ、１０〜３０分の後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上の単結晶半導体基板１００及びベース基板１１０を冷却する。

上記の抵抗加熱炉を用いた加熱処理においては、単結晶半導体層１０２とベース基板１１０との結合力を強化するための加熱処理と、脆化領域１０６に沿った分離を生じさせる加熱処理とが連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間程度の加熱処理を行った後、単結晶半導体基板１００が接着されたベース基板１１０を炉から搬出し、次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１〜３０分程度の加熱処理を行い、単結晶半導体層１０２を脆化領域１０６で分割（分離）させる。

このように、熱処理を行い脆化領域１０６に沿って分割（分離）することにより、ベース基板１１０上に、酸化膜１０４を介して単結晶半導体層１１２を設けることができる（図１（Ｅ）参照）。また、単結晶半導体層１１２を分離した単結晶半導体基板１０８を再利用することで、作製に係るコストを削減することが可能である。図１（Ｅ）に示す熱処理工程は、加熱温度が７００℃以下と比較的低温であるため、単結晶半導体基板１００への熱によるダメージを抑制することができ、単結晶半導体基板１００を再利用する場合に有効である。

図１（Ｅ）に示す単結晶半導体層１１２には、イオン導入工程や分離工程などによる結晶欠陥が存在し、単結晶半導体層表面の平坦性は損なわれている。単結晶半導体層１１２に結晶欠陥が存在する場合には、ゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与えるおそれがある。また、平坦性の損なわれた単結晶半導体層１１２の表面に、薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。

そこで、単結晶半導体層１１２に存在する欠陥を除去するために、単結晶半導体層１１２の表面にレーザ光を照射する（図１（Ｆ）参照）。単結晶半導体層１１２にレーザ光を照射することにより、単結晶半導体層１１２を溶融させることができる。単結晶半導体層１１２は、レーザ光によって溶融された部分が冷却し、固化するため、その表面の平坦性が向上する。また、レーザ光の照射により、単結晶半導体層１１２の結晶欠陥が減少し、単結晶半導体層１１２の結晶性を向上させることができる。

なお、レーザ光の照射による単結晶半導体層１１２の溶融は部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の結晶欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体層１１２が下部界面まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体層１１２の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。

レーザ光としては、連続発振レーザ光、疑似連続発振レーザ光及びパルス発振レーザ光のいずれを用いてもよいが、特に、パルス発振レーザ光を用いることが好ましい。これは瞬間的な高エネルギー状態を実現することが可能であり、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。

レーザ発振器としては、例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ＧｄＶＯ_４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ_２Ｏ_３レーザ等がある。

レーザ光の波長は、単結晶半導体層１１２に吸収されるものであればよく、レーザ光による単結晶半導体層１１２の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）等を考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザ光のエネルギーも、レーザ光の波長、レーザ光の表皮深さ、単結晶半導体層１１２の膜厚等を考慮して決定することができる。レーザ光のエネルギーは、例えば、３００ｍＪ／ｃｍ^２以上８００ｍＪ／ｃｍ^２以下の範囲とすることができる。またレーザ光の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。窒素などの不活性雰囲気のほうが、大気雰囲気よりも単結晶半導体層１１２の平坦性を向上させる効果が高く、またクラックの発生を抑える効果が高い。

ここで、レーザ光の照射により、半導体層の表面凹凸及びナノスケールの結晶欠陥が回復する様子を古典分子動力学計算により再現する。具体的には、表面凹凸及びナノスケールの結晶欠陥を有する単結晶シリコン層の上部を加熱して、当該単結晶シリコン層を部分溶融させ、下部に残存した固相を種結晶としてシリコン原子が再配列する様子を示す。

古典分子動力学法では、現実の原子の動きに合致する関数（原子間ポテンシャル）を作成して、当該関数を用いて各原子に働く力を評価し、ニュートンの運動方程式を解くことで、各原子の運動（時間発展）を追跡することができる。実際の計算手順では、以下のようなサイクルを繰り返すことになる。
（１）計算系の原子に対して、初期座標、初期速度（温度）などの初期条件を与える。
（２）原子間ポテンシャルより原子間力を求める。
（３）時間刻みΔｔ後の原子の位置、速度を求める。
（４）（２）に戻る。

上記手順により、各原子の時間軌跡を求めることができる。なお、上記計算を行うための古典分子動力学計算ソフトウェアとして、富士通株式会社製のＭａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いた。

シリコンの原子間ポテンシャルとしては、様々なモデルが提唱されているが、ここでは、現状、実験から求まる物性値を最も良く再現できるＴｅｒｓｏｆｆポテンシャルを用いた。なお、Ｔｅｒｓｏｆｆモデルにおける温度と、現実の温度との間には一定のずれが存在するが、これは計算上の問題に過ぎないため、融点を基準に現実の温度に換算することが可能である。シリコンの融点の実験値は約１４１４℃であり、これは、Ｔｅｒｓｏｆｆモデルでは約２３２７℃にあたる。以下において、現実のシリコンの融点を基準に換算した温度を、便宜上、換算温度と呼ぶことにする。

次に、単結晶シリコン層（（１００）面）の平坦化及び再単結晶化の計算モデルと、その計算条件について説明する。計算に係る単位胞（計算単位胞）のサイズは、ｘ軸方向に３．２６ｎｍ、ｙ軸方向に３．２６ｎｍ、ｚ軸方向に６．５２ｎｍとした。ここで、ｘ軸及びｙ軸は、単結晶シリコン層に平行な方向であり、ｚ軸は単結晶シリコン層の膜厚方向である。なお、計算に当たって、ｘ軸方向及びｙ軸方向に周期境界条件を適用することで、ｘ軸方向及びｙ軸方向に十分広い膜を想定することとした。

計算モデルとしては、表面に凹凸があり、内部にナノスケールの結晶欠陥が存在する単結晶シリコン層として、以下の条件のものを採用した。
・単結晶シリコン層の表面にはピラミッド型の凸部分が存在する。
・凸部分の高さ（単結晶シリコン層表面の高低差）は１．３６ｎｍである。
・座標（１．６３、１．６３、２．１７）を中心として、半径１ｎｍ以内の領域に存在するシリコン原子（合計１９１原子）を取り除き、直径約２ｎｍの球状の結晶欠陥を形成する。なお、上記の座標の各パラメータは、原点からの距離（ｎｍ）に対応している。
・計算単位胞内のシリコン原子の数は、１７０６個である。
・単結晶シリコン層の下側７原子層（合計５０４原子）は、種結晶とするため、原子の位置を固定する（固相状態を想定）。

ｙｚ平面に垂直な方向から見た上記計算モデルの様子を図２（Ａ）に示す。また、上記計算モデルにおいて、球状の結晶欠陥の中心部を通り、且つ、ｙｚ平面に平行な平面における断面図を図２（Ｂ）に示す。なお、図２（Ｂ）は、ｘ軸方向に０．６５ｎｍの厚みを持たせて上記計算モデルを示したものであり、厳密には、球状の結晶欠陥の中心部を通る断面のみを示しているわけではない。

上記の計算モデルを用い、温度の初期条件を換算温度１４５８℃（融点以上）として、古典分子動力学計算を行った。なお、本実施の形態においては、初期状態（０ｓｅｃ）から７００ｐｓｅｃまでは、温度条件を一定（換算温度１４５８℃）として計算を行っている。

単結晶シリコン層の経時的な構造変化の様子を図３（Ａ）から図３（Ｆ）に示す。図３（Ａ）から図３（Ｆ）は、初期状態（０ｓｅｃ）から５０ｐｓｅｃ後までの単結晶シリコン層の構造変化の様子を、１０ｐｓｅｃ間隔で示している。図３により、５０ｐｓｅｃ程度で表面の凸部分が融解し、結晶欠陥が消滅し、単結晶シリコン層が平坦化することがわかる。

７００ｐｓｅｃ以降については、融点以下である換算温度１２７６℃に引き下げて古典分子動力学計算を行った。ここでも、７００ｐｓｅｃから１４００ｐｓｅｃまでは、温度条件を一定（１２７６℃）としている。図４には、７００ｐｓｅｃ以降の単結晶シリコン層の経時的な構造変化の様子を示す。図４（Ａ）から図４（Ｃ）は、７００ｐｓｅｃから１４００ｐｓｅｃまでの単結晶シリコン層の構造変化の様子を、３５０ｐｓｅｃ間隔で示すものである。

図４に示すように、時間経過とともに固液界面が単結晶シリコン層の表面方向へと上昇しており、固相部分を種結晶として溶融シリコンが結晶シリコンへと変化していることがわかる。１４００ｐｓｅｃ後には表面付近まで再単結晶化された。

以上のように、表面凹凸及びナノスケールの結晶欠陥を有する単結晶シリコン層の上部を加熱し、溶融させることで、結晶欠陥の消滅と共に表面凹凸が低減する様子が確認された。また、下部に残存した固相を種結晶としてシリコン原子が再配列して、結晶成長が進行する様子が確認された。

上記古典分子動力学計算の結果より、直径２ｎｍ程度の結晶欠陥及び高低差１．５ｎｍ程度の表面凹凸であれば、溶融時間が５０ｐｓｅｃ程度でも十分に回復可能であることが分かる。また、少なくとも７００ｐｓｅｃ程度の溶融時間があれば、下部に残存した固相を種結晶としてシリコン原子の再配列（再単結晶化）が可能であることが分かる。一般に、パルスレーザ光を用いた場合の半導体膜の溶融時間は、レーザ光のパルス幅と同程度であるから、パルス幅が５０ｐｓｅｃ以上であれば、２ｎｍ程度の結晶欠陥及び高低差１．５ｎｍ程度の表面凹凸を回復させることができると言える。同様に、パルス幅が７００ｐｓｅｃ以上であれば、シリコン原子の再配列（再単結晶化）が可能であると言える。すなわち、上記の結晶欠陥の低減、表面凹凸の低減、及びシリコン原子の再配列（再単結晶化）を実現するためには、７００ｐｓｅｃ以上のパルス幅を有するパルスレーザ光を用いるとよい。本実施の形態においては、例えば、２５ｎｓｅｃのパルス幅を有するパルスレーザ光を用いる。

なお、レーザ光を照射する際に、単結晶半導体層１１２を加熱する構成としても良い。加熱温度は４００℃以上６７０℃以下が好ましく、４５０℃以上６５０℃以下がより好ましいが、これに限定する必要はない。

また、レーザ光を単結晶半導体層１１２に照射する前に、単結晶半導体層１１２の表面に形成されている自然酸化膜などの酸化膜を除去することが好ましい。単結晶半導体層１１２表面に酸化膜が残存した状態でレーザ光を照射すると、平坦化の効果が得られにくいためである。上記酸化膜の除去は、例えば、フッ酸水溶液で単結晶半導体層１１２を処理することで行う。フッ酸による酸化膜の除去は、単結晶半導体層１１２の表面が撥水性を示すまで行うことが望ましい。表面の撥水性により、酸化膜の除去が確認できるためである。

また、単結晶半導体層１１２にレーザ光を照射する前に、単結晶半導体層１１２をエッチングして、単結晶半導体層１１２の分離面に残存する脆化領域１０６を除去することが好ましい。脆化領域１０６を除去することで、レーザ光の照射による、表面の平坦化の効果、および結晶性の回復の効果を高めることができる。

このエッチングには、ドライエッチング処理、またはウェットエッチング処理を用いることができる。ドライエッチング処理では、エッチングガスとして、塩化硼素、塩化珪素または四塩化炭素などの塩化物ガス、塩素ガス、弗化硫黄、弗化窒素などの弗化物ガス、酸素ガスなどを用いることができる。ウェットエッチング処理では、エッチング液として、例えば、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液等を用いることができる。

レーザ光を照射した後に、単結晶半導体層１１２に対してさらに平坦化処理を行ってもよい。平坦化処理としては、例えば、ＣＭＰ、ドライエッチング処理、ウェットエッチング処理のいずれか一、又は複数の方法を組み合わせて用いることができる。なお、この平坦化処理を行う前に、単結晶半導体層１１２にレーザ光を照射して表面を平坦化しているため、レーザ光を照射せずにＣＭＰやエッチングを適用する場合と比較して、研削量を低減させることができる。したがって、研削による膜厚の減少を考慮して単結晶半導体層１０２を形成する必要がなくなるため、エピタキシャル成長に要する時間を低減することができ、ＳＯＩ基板の生産性を向上させることができる。

また、この平坦化処理によって、単結晶半導体層１１２を所望の膜厚まで薄膜化しても良い。単結晶半導体層１１２の厚さは、単結晶半導体層１１２から形成される素子の特性に合わせて決定することができる。単結晶半導体層１１２の表面に、薄いゲート絶縁層を段差被覆性良く形成するためには、単結晶半導体層１１２による凹凸は、５０ｎｍ以下とすることが望ましく、そのためには、例えば、単結晶半導体層１１２の膜厚を５０ｎｍ以下５ｎｍ以上とすればよい。

図１（Ｆ）に示す工程によって、単結晶半導体層１１２の結晶欠陥を修復し、且つ、平坦性を向上させることが可能となる。しかしながら、レーザ光の照射処理では大気中の不純物が単結晶半導体層１１２中に混入することがある。また、ＣＭＰやエッチングによる平坦化処理を行うと、ＣＭＰの研磨剤やエッチャントなどが単結晶半導体層１１２表面に残留する場合がある。そこで、これらの不純物を除去するために、単結晶半導体層１１２に対して熱酸化処理を施して酸化膜１１４を形成する（図１（Ｇ）参照）。本実施の形態においては、単結晶半導体基板１００と同様の材料のベース基板１１０を用いているため、ベース基板１１０の表面にも酸化膜１１４が形成されることになる。なお、ベース基板１１０への熱酸化処理は、図１（Ｂ）に示した単結晶半導体基板１００への熱酸化処理と同様に行うことができる。ここでも、雰囲気にハロゲンを添加することが好ましい。

熱酸化処理は、９００℃乃至１１５０℃で行われる。このような温度範囲で熱処理を行うことで、図１（Ｂ）の場合と同様に、単結晶半導体層１１２の不純物を除去し、また、酸化膜１１４中に不純物を固定する効果が得られる。これにより、不純物に起因する単結晶半導体層１１２の特性低下を防止することができる。なお、上記の熱酸化処理によって、図１（Ｃ）におけるイオン導入に起因する不純物を除去、固定することも可能である。

次いで、酸化膜１１４を除去する（図１（Ｈ））。酸化膜１１４を除去する手法は特に限定されないが、例えば、バッファードフッ酸、その他フッ酸系のエッチャントを用いて行うことができる。

以上の工程により、ベース基板１１０上に酸化膜１０４を介して単結晶半導体層１１２が設けられたＳＯＩ基板１２０を作製することができる。本実施の形態で示した作製方法を用いることによって、結晶欠陥及び不純物濃度が低減され、且つ平坦性の良好な単結晶半導体層１１２を有するＳＯＩ基板１２０を提供することができる。そして、このＳＯＩ基板を用いることで、特性の優れた半導体素子を形成することができる。

なお、本発明の実施の形態は図１に示した構成に限られず、例えば、図５乃至図７に示す構成としてもよい。図５に、ベース基板１１０上に絶縁膜１３０と酸化膜１０４を介して単結晶半導体層１１２を設けた構成を示す。絶縁膜１３０は、ベース基板１１０上に、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素等の材料を用いて形成することができる。絶縁膜１３０は、単層であっても良いし、積層構造としても良い。

例えば、酸化珪素を絶縁膜１３０として用いる場合、絶縁膜１３０はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、プラズマＣＶＤ、常圧ＣＶＤ、ＥＣＲＣＶＤ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の気相成長法によって形成することができる。絶縁膜１３０の膜厚は、１０ｎｍ以上１０００ｎｍ以下（好ましくは５０ｎｍ以上３００ｎｍ以下）とすることができる。なお、絶縁膜１３０の表面は、酸素プラズマ処理で緻密化してもよい。窒化珪素を絶縁膜１３０として用いる場合には、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ法等の気相成長法によって形成することができる。窒化酸化珪素膜を絶縁膜１３０として用いる場合には、シランとアンモニアの混合ガス、又はシランと酸化窒素の混合ガスを用いてプラズマＣＶＤ等の気相成長法によって形成すればよい。

また、絶縁膜１３０として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

なお、本明細書において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質をいい、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は１００原子％を超えない。

ベース基板１１０上に絶縁膜１３０を形成した後に、表面に酸化膜１０４が形成され、表面から所定の深さの領域に脆化領域１０６が形成された単結晶半導体基板１００（図１（Ａ）及び（Ｂ）参照）とベース基板１１０を、酸化膜１０４及び絶縁膜１３０を介して接着する。次に、熱処理を行い脆化領域１０６に沿って分割することにより、ベース基板１１０上に単結晶半導体層１１２を形成することができる。なお、以降の工程については、図１（Ｆ）、図１（Ｇ）、図１（Ｈ）において示した方法と同様であるため、ここでは省略する。

以上により、図５に示すＳＯＩ基板を作製することができる。なお、ここでは絶縁膜１３０をベース基板１１０側に設ける例を示したが、本発明はこれに限定されず、絶縁膜１３０を単結晶半導体基板１００側に設ける構成としても良い。その場合には、単結晶半導体基板１００の表面に酸化膜１０４を形成した後、絶縁膜１３０を形成することになる。

熱酸化処理により得られる酸化膜１０４は平滑性を有しているため、該酸化膜上に絶縁膜１３０を形成する場合には、絶縁膜１３０の平滑性も向上させることができる。よって、単結晶半導体基板１００とベース基板１１０との接着を良好に行うことができる。また、ベース基板１１０側に絶縁膜１３０を形成する場合には、ベース基板１１０に多少の凹凸がある場合であっても、絶縁膜１３０の平坦性向上の効果により単結晶半導体基板１００とベース基板１１０の接着が可能になる。

図６に、ベース基板１１０上に酸化膜１３２と酸化膜１０４を介して単結晶半導体層１１２を設けた構成を示す。本実施の形態においては、ベース基板１１０を半導体基板としているため、酸化膜１３２は、ベース基板１１０に熱酸化処理を行うことにより形成することができる。ここで、酸化膜１３２の形成工程は、酸化膜１０４を形成する場合と同様である。

このようにしてベース基板１１０の表面に形成された酸化膜１３２は、酸化性雰囲気に含まれるハロゲンの作用により、不純物の除去及び固定の効果を有している。

作製工程については、酸化膜１３２の形成工程を除いて図１に示す場合と同様であるから、ここでは詳細は省略する。

単結晶半導体基板１００及びベース基板１１０の表面に熱酸化処理による酸化膜を形成することによって、ベース基板１１０から単結晶半導体層１１２への不純物拡散を防止することができる。また、熱酸化処理により得られる酸化膜は平坦性が高いため、単結晶半導体基板１００とベース基板１１０との接着を良好に行うことができる。

図７に、ベース基板１１０上に酸化膜１３２、絶縁膜１３０及び酸化膜１０４を介して単結晶半導体層１１２を設けた構成を示す。酸化膜１３２及び絶縁膜１３０は、上述の方法で形成することができる。なお、絶縁膜１３０は、単結晶半導体基板１００及びベース基板１１０のどちらか一方又は両方に設けることができる。

作製工程については、上記の工程と同様であるため、ここでは詳細は省略する。

単結晶半導体基板１００及びベース基板１１０の表面に熱酸化処理による酸化膜を形成することによって、ベース基板１１０から単結晶半導体層１１２への不純物拡散を防止することができる。また、熱酸化処理により得られる酸化膜は平坦性が高いため、単結晶半導体基板１００とベース基板１１０との接着を良好に行うことができる。また、絶縁膜１３０を形成することによって、ベース基板１１０等に多少の凹凸がある場合であっても、絶縁膜１３０の平坦性向上の効果により単結晶半導体基板１００とベース基板１１０の接着が可能になる。

本実施の形態に示す一連の工程により、極めて優れたＳＯＩ基板を作製することができる。例えば、エピタキシャル成長法を用いて単結晶半導体層を形成することにより、単結晶半導体基板に起因する結晶欠陥が低減される。これにより、後の工程（例えば、イオン導入の工程や、加熱分離の工程など）における欠陥の増加を抑制することができる。また、ハロゲンを添加した雰囲気での熱酸化により、単結晶半導体層の不純物を除去し、また、不純物を酸化膜中に固定することができる。さらに、レーザ光照射によって、イオンの導入に起因する単結晶半導体層の微小な空孔や欠陥を減少させることができる。

また、本発明ではあらかじめエピタキシャル成長法により形成された単結晶半導体層を用いてＳＯＩ基板を作製しているため、エピタキシャル成長法を用いずにＳＯＩ基板を形成した後、エピタキシャル成長法によりＳＯＩ基板の半導体層を厚膜化する場合と比較して、半導体層の膜厚を小さくすることができる。これにより、一層優れた半導体特性を得ることができる。

以下においては、本発明において用いられるイオンの照射方法について考察する。

本発明では、一例として、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を単結晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガスを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単結晶半導体基板に対して照射している。

（水素プラズマ中のイオン）
上記のような水素プラズマ中には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ^＋＋ｅ ・・・・・ （１）
ｅ＋Ｈ_２→ｅ＋Ｈ_２ ^＋＋ｅ ・・・・・ （２）
ｅ＋Ｈ_２→ｅ＋（Ｈ_２）^＊→ｅ＋Ｈ＋Ｈ ・・・・・ （３）
ｅ＋Ｈ_２ ^＋→ｅ＋（Ｈ_２ ^＋）^＊→ｅ＋Ｈ^＋＋Ｈ ・・・・・ （４）
Ｈ_２ ^＋＋Ｈ_２→Ｈ_３ ^＋＋Ｈ ・・・・・ （５）
Ｈ_２ ^＋＋Ｈ_２→Ｈ^＋＋Ｈ＋Ｈ_２ ・・・・・ （６）
ｅ＋Ｈ_３ ^＋→ｅ＋Ｈ^＋＋Ｈ＋Ｈ ・・・・・ （７）
ｅ＋Ｈ_３ ^＋→Ｈ_２＋Ｈ ・・・・・ （８）
ｅ＋Ｈ_３ ^＋→Ｈ＋Ｈ＋Ｈ ・・・・・ （９）

図８に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図８に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。なお、以下の反応式に係る反応は、実験的に観測されていないため、図８では、バツ印で示している。
Ｈ_２＋Ｈ^＋→Ｈ_３ ^＋ ・・・・・ （１０）
Ｈ_２ ^＋＋Ｈ→Ｈ_３ ^＋ ・・・・・ （１１）
なお、（５）式、（６）式、（１０）式、（１１）式は、分子−イオン衝突による反応過程、他は電子衝突による反応過程である。

（Ｈ_３ ^＋の生成過程）
上記のように、Ｈ_３ ^＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ_３ ^＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ_３ ^＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ_３ ^＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ_３ ^＋の割合は減少する。

上記反応式における右辺（最右辺）の生成物の増加量は、反応式の左辺（最左辺）で示す原料の密度や、その反応に係る速度係数などに依存している。ここで、Ｈ_２ ^＋の運動エネルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ_２ ^＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが実験的に確認されている。

荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。

また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。

これをＨ_２ ^＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではＨ_２ ^＋の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではＨ_２ ^＋の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ_３ ^＋は減少する傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ_３ ^＋は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、すなわち、ある二点間の電位差が大きい状況ではＨ_２ ^＋の運動エネルギーは大きくなり、反対の状況では、Ｈ_２ ^＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（６）の反応が主要となるためＨ_３ ^＋は減少する傾向となり、電場が弱い状況では（５）の反応が主要となるため、Ｈ_３ ^＋は増加する傾向となる。

（イオン源による差異）
ここで、イオン種の割合（特にＨ_３ ^＋の割合）が異なる例を示す。図９は、１００％水素ガス（イオン源の圧力：４．７×１０^−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図９では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図９から、上記イオン源により生成されるイオンの割合は、Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。

図１０は、図９とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×１０^−３Ｐａの時に、ＰＨ_３から生成したイオンの質量分析結果を示すグラフである。上記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図９と同様、横軸はイオンの質量を示し、質量１、２、３のピークは、それぞれＨ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋に対応する。縦軸はイオンの数量に対応するスペクトルの強度である。図１０から、プラズマ中のイオンの割合はＨ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝３７：５６：７程度であることが分かる。なお、図１０はソースガスがＰＨ_３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも、水素イオン種の割合は同程度になる。

図１０のデータを得たイオン源の場合には、Ｈ^＋、Ｈ_２ ^＋及びＨ_３ ^＋のうち、Ｈ_３ ^＋が７％程度しか生成されていない。他方、図９のデータを得たイオン源の場合には、Ｈ_３ ^＋の割合を５０％以上（上記の条件では８０％程度）とすることが可能である。これは、上記考察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。

（Ｈ_３ ^＋の照射メカニズム）
図９のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ^＋で、照射後もＨ^＋（Ｈ）である場合
２．照射されるイオン種がＨ_２ ^＋で、照射後もＨ_２ ^＋（Ｈ_２）のままである場合
３．照射されるイオン種がＨ_２ ^＋で、照射後に２個のＨ（Ｈ^＋）に分裂する場合
４．照射されるイオン種がＨ_３ ^＋で、照射後もＨ_３ ^＋（Ｈ_３）のままである場合
５．照射されるイオン種がＨ_３ ^＋で、照射後に３個のＨ（Ｈ^＋）に分裂する場合。

（シミュレーション結果と実測値との比較）
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関係上、モデル２ではＨ_２ ^＋を質量２倍のＨ^＋に置き換えて計算した。また、モデル４ではＨ_３ ^＋を質量３倍のＨ^＋に置き換えて計算した。さらに、モデル３ではＨ_２ ^＋を運動エネルギー１／２のＨ^＋に置き換え、モデル５ではＨ_３ ^＋を運動エネルギー１／３のＨ^＋に置き換えて計算を行った。

なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用可能である。水素イオン種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。

図１１に、モデル１乃至モデル５を用いてＳｉ基板に水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の当該Ｓｉ基板中の水素原子数（計算結果）を示す。また、図９の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータ）をあわせて示す。モデル１乃至モデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータについては、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。実測値であるＳＩＭＳデータと、計算結果とを比較した場合、モデル２及びモデル４は明らかにＳＩＭＳデータのピークから外れており、また、ＳＩＭＳデータ中にはモデル３に対応するピークも見られない。このことから、モデル２乃至モデル４の寄与は、相対的に小さいことが分かる。イオンの運動エネルギーが数ｋｅＶ程度なのに対して、Ｈ−Ｈの結合エネルギーは数ｅＶ程度に過ぎないことを考えれば、モデル２及びモデル４の寄与が小さいのは、Ｓｉ原子との衝突により、大部分のＨ_２ ^＋やＨ_３ ^＋が、Ｈ^＋やＨに分離しているためと思われる。

以上より、モデル２乃至モデル４については、以下では考慮しない。図１２乃至図１４に、モデル１及びモデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図９の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳデータ）及び、上記シミュレーション結果をＳＩＭＳデータにフィッティングさせたもの（以下フィッティング関数と呼ぶ）を合わせて示す。ここで、図１２は加速電圧を８０ｋＶとした場合を示し、図１３は加速電圧を６０ｋＶとした場合を示し、図１４は加速電圧を４０ｋＶとした場合を示している。なお、モデル１及びモデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータ及びフィッティング関数については、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。

フィッティング関数はモデル１及びモデル５を考慮して以下の計算式により求めることとした。なお、計算式中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積である。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］

現実に照射されるイオン種の割合（Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度）を考えればＨ_２ ^＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由により、ここでは除外して考えた。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピークが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶の格子構造に起因する原子の移動）により隠れてしまう可能性が高い。すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。

図１５に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）であり、照射されるイオン種の数の比は、［Ｈ^＋（モデル１）］：［Ｈ_３ ^＋（モデル５）］＝１：１４〜１：１５程度（モデル１におけるＨ^＋の数を１とした場合、モデル５におけるＨ_３ ^＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや非晶質Ｓｉと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比（Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度）に近い値が得られていると言える。

（Ｈ_３ ^＋を用いる効果）
図９に示すようなＨ_３ ^＋の割合を高めた水素イオン種を基板に照射することで、Ｈ_３ ^＋に起因する複数のメリットを享受することができる。例えば、Ｈ_３ ^＋はＨ^＋やＨなどに分離して基板内に導入されるため、主にＨ^＋やＨ_２ ^＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、Ｈ_３ ^＋が分離した後のＨ^＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。

なお、本明細書では、Ｈ_３ ^＋を効率的に照射するために、図９に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ_３ ^＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。一方で、Ｈ_３ ^＋の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。

（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照して説明する。具体的には、角（端部）に丸みを帯びている（エッジロールオフ（ＥＲＯ）を有する）単結晶半導体基板を用いてＳＯＩ基板を作製する場合について説明する。また、単結晶半導体基板を繰り返し利用する（再利用）する場合に関して図面を参照して説明する。

まず、表面に単結晶半導体層１０２及び酸化膜１０４が設けられ、単結晶半導体層１０２の表面から所定の深さの領域に脆化領域１０６が形成された単結晶半導体基板１００（ここでは、単結晶シリコン基板）を準備する（図１６（Ａ）参照）。なお、図１６（Ａ）に至るまでの作製方法は、図１（Ａ）乃至図１（Ｃ）において示したものと同様であるため、ここでは省略する。

なお、本実施の形態では、図１６（Ａ）に示すように、単結晶半導体基板１００の端部は丸みを帯びているため、当該端部の表面に沿って酸化膜１０４が形成される。

次いで、ベース基板１１０を準備し（図１６（Ｂ）参照）、酸化膜１０４とベース基板１１０を接着する（図１６（Ｃ）参照）。そして、加熱処理を施して、脆化領域１０６にて分離することにより、ベース基板１１０上に酸化膜１０４を介して単結晶半導体層１１２を形成する（図１６（Ｄ）参照）。

そして、その後、実施の形態１において示した方法などを用いて、単結晶半導体層１１２にレーザ光の照射処理及び熱酸化処理を施す。これにより、結晶性及び平坦性が回復し、且つ不純物濃度が低減された単結晶半導体層１１２を形成することができる（図１６（Ｅ）参照）。

なお、図１６（Ａ）乃至図１６（Ｅ）に係る工程については、実施の形態１において示した方法と同様であるため、ここでは、その詳細は省略する。

次いで、分離された単結晶半導体基板１０８を繰り返し利用する工程（半導体基板再生処理工程）について説明する。

上記の工程においては、エッジロールオフの影響により、単結晶半導体基板１００の端部において単結晶半導体層１０２とベース基板１１０との貼り合わせが十分に行われない場合がある。その結果、単結晶半導体基板１０８には、分離されなかった酸化膜等が残渣１４０として残存することになる（図１６（Ｆ）参照）。

そこで、本実施の形態においては、まず、単結晶半導体基板１０８の端部における残渣１４０を除去する（図１６（Ｇ）参照）。残渣１４０中の酸化膜１０４は、ウェットエッチング処理を行うことにより除去することができる。具体的には、例えば、フッ化水素酸とフッ化アンモニウムと界面活性剤を含む混合溶液（例えば、ステラケミファ社製：ＬＡＬ５００（商品名））をエッチャントとして用いてウェットエッチングを行う。

また、水素イオンが導入された脆化領域１０６と単結晶半導体層１０２は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ性水溶液を用いてウェットエッチングを行うことにより除去することができる。このような処理を行うことにより、単結晶半導体基板１０８の端部における残渣１４０等による段差が緩和される。

次いで、単結晶半導体基板１０８を熱酸化することにより、酸化膜１４２を形成し（図１６（Ｈ）参照）、その後、当該酸化膜１４２を除去する。なお、当該熱酸化は、ハロゲンを添加した雰囲気で行うとより好ましい。このようにして形成された酸化膜１４２を除去することによって、単結晶半導体基板中の不純物を除去することができる。すなわち、ハロゲン元素の作用により、金属等の不純物が揮発性の塩化物となって気相中へ離脱する。また、不純物の一部は、酸化膜１４２中に固定された後、除去される。

その後、単結晶半導体基板に平坦化処理を行う。平坦化処理としては、ＣＭＰ、レーザ光の照射処理、ドライエッチング処理、ウェットエッチング処理のいずれか一又は複数を組み合わせて用いることができる。該平坦化処理の結果、単結晶半導体基板１０８の端部における段差を除去し、単結晶半導体基板１０８の表面の平坦性を向上させた単結晶半導体基板１５０を得ることができる（図１６（Ｉ）参照）。また、該平坦化処理によって、表面における結晶欠陥を低減することができる。

以上により得られた単結晶半導体基板１５０は、結晶性及び平坦性が高く、また、結晶欠陥が低減されているため、再利用に適している。上記方法を用いて、単結晶半導体基板を再生し、繰り返し用いることで、単結晶半導体基板に起因するコストを低減することができる。また、本実施の形態で示した方法を用いる場合には、単結晶半導体基板の再生面を十分に平坦化することができるため、単結晶半導体基板とベース基板の密着性を向上させ、貼り合わせ不良を低減することができる。

なお、本実施の形態は、実施の形態１と組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、本発明のＳＯＩ基板を用いた半導体素子の作製方法について、図１７を参照して説明する。ここでは特に、ＣＭＯＳ構造に用いられるｎ型ＦＥＴ及びｐ型ＦＥＴを作製する場合について示すが、本発明のＳＯＩ基板を用いた半導体素子はこれに限定されない。なお、図１７中、図１などと同様の部分は、図１などと同じ符号を付し、ここでは特に説明を行わない。

まず、実施の形態１などに従ってＳＯＩ基板を得た後、単結晶半導体層１１２上に素子分離絶縁層を形成するためのマスクとなる保護層２００を形成する。この段階の工程断面図が図１７（Ａ）に相当する。保護層２００には、酸化シリコン膜や窒化シリコン膜などを用いる。

なお、単結晶半導体層１１２の厚さは１００ｎｍ又はそれ以下とすることが好ましい。このような薄い単結晶半導体層を用いることにより、完全空乏型のトランジスタを形成することができる。すなわち、スイッチング特性が向上し、消費電力を低減することができる。また、ＣＭＯＳ構造を採用した場合には、極めて高い周波数での動作が実現される。

単結晶半導体層１１２には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加しておいても良い。例えば、ｐ型不純物として硼素を５×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下の濃度で添加することができる。

次いで、保護層２００をマスクとして用いてエッチングを行い、露出している単結晶半導体層１１２及びその下方の酸化膜１０４の一部を除去する。そして、その後、絶縁膜を堆積する。該絶縁膜は、例えば、酸化シリコン膜とすることができる。この場合には、化学気相成長法をはじめとする各種成膜技術を用いて形成すればよい。該絶縁膜は、単結晶半導体層１１２に埋め込まれるように厚く堆積する。

次に、単結晶半導体層１１２に重なる絶縁膜の一部を研磨等により除去する。そして、保護層２００を除去することで、絶縁膜の一部からなる素子分離絶縁層２０２を残存させる。この段階の工程断面図が図１７（Ｂ）に相当する。

次に、第１の絶縁膜を形成し、第１の絶縁膜上に一導電型を付与する不純物元素が添加されたポリシリコン膜を有するゲート電極２０６を形成する。そして、ゲート電極をマスクとして用いて第１の絶縁膜をエッチングし、ゲート絶縁層２０８を形成する。該ゲート絶縁層２０８は、ＰＥＣＶＤ法やスパッタリング法などを用いて形成することができる。また、ゲート絶縁層２０８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム又は酸化タンタルなどを用いて形成することが好ましい。なお、ゲート絶縁層２０８は、単層構造としても良いし、積層構造としても良い。ここでは、ＰＥＣＶＤ法を用いて単結晶半導体層１１２の表面を覆う２０ｎｍ程度の厚さの酸化珪素膜を単層構造で形成する。

ゲート絶縁層２０８の形成方法としては、他にも、高密度プラズマ処理による単結晶半導体層１１２表面の酸化又は窒化などがある。該高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、窒素、水素、酸化窒素、アンモニアなどの混合ガスを用いて行うことができる。この場合、マイクロ波を用いてプラズマを励起することで、低電子温度で高密度のプラズマを生成することができる。プラズマ中の酸素ラジカル（ＯＨラジカルを含む）や窒素ラジカル（ＮＨラジカルを含む）によって、単結晶半導体層１１２の表面を酸化又は窒化することにより、１ｎｍ以上５０ｎｍ以下（望ましくは５ｎｍ以上３０ｎｍ以下）の絶縁膜を単結晶半導体層１１２表面に形成することができる。

なお、本発明においては、単結晶半導体層に対して平坦化処理を施しているため、厚さ２０ｎｍ程度の絶縁膜をゲート絶縁層２０８として用いても、十分なゲート耐圧を得ることができる。

次いで、ゲート電極２０６を覆う第２の絶縁膜２１０を形成する。そして、後のｎ型ＦＥＴとなる領域に、リン（Ｐ）や砒素（Ａｓ）などをドーピングして第１不純物領域２１２を形成し、後のｐ型ＦＥＴとなる領域に、硼素（Ｂ）などをドーピングして第２の不純物領域２１４を形成する。なお、ここでは第２の絶縁膜２１０を形成した後に不純物領域を形成する構成としているが、先に不純物領域を形成してから第２の絶縁膜２１０を形成する構成としても良い。この場合には、後の熱処理により確定される不純物領域の形状が僅かに異なるものになる。

その後、サイドウォール絶縁層２１６、２１８を形成する。ｐ型ＦＥＴとなる領域のサイドウォール絶縁層２１８は、ｎ型ＦＦＴとなる領域のサイドウォール絶縁層２１６よりも幅を広くすると良い。この段階の工程断面図が図１７（Ｃ）に相当する。

次に、第２の絶縁膜２１０を部分的にエッチングして、ゲート電極２０６の上面、第１不純物領域２１２の表面及び第２不純物領域２１４の表面の一部を露出させる。そして、ｎ型ＦＥＴとなる領域にリン（Ｐ）や砒素（Ａｓ）などをドーピングして第３不純物領域２２０を形成し、ｐ型ＦＥＴなる領域に硼素（Ｂ）などをドーピングして第４不純物領域２２２を形成する。なお、ここでは第２の絶縁膜２１０を部分的にエッチングした後に不純物領域を形成する構成としているが、先に不純物領域を形成してから第２の絶縁膜２１０をエッチングする構成としても良い。

その後、活性化のための熱処理（好ましくは８００℃以上１１００℃以下）を行う。この熱処理により、各不純物領域に添加された不純物が僅かに拡散し、各不純物領域の形状が決定される。

次いで、シリサイドを形成するための金属膜（例えば、コバルト膜）を形成し、ＲＴＡなどの熱処理（例えば、５００℃で１分間）を行う。これにより、コバルト膜に接する部分のシリコンがシリサイド化して、シリサイド２２４、シリサイド２２６、シリサイド２２８が形成される。その後、コバルト膜を選択的に除去し、シリサイド化の熱処理よりも高い温度条件で熱処理を行い、シリサイド部分の低抵抗化を図る。この段階の工程断面図が図１７（Ｄ）に相当する。

次に、層間絶縁膜２３０を形成し、シリサイド２２４及びシリサイド２２６に達するコンタクトプラグ２３２を形成する。以上により、ベース基板１１０上に形成された単結晶半導体層１１２を用いて、ｎ型ＦＥＴ２３４とｐ型ＦＥＴ２３６を作製することができる。この段階の工程断面図が図１７（Ｅ）に相当する。

これらのｎ型ＦＥＴ２３４とｐ型ＦＥＴ２３６を相補的に組み合わせることによってＣＭＯＳ構造を構成することができる。また、このような半導体素子を用いることで、様々な半導体装置を作製することが可能である。

本実施の形態は、実施の形態１又は実施の形態２と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、本発明のＳＯＩ基板を用いた半導体素子の作製方法の別の一例について説明する。なお、本実施の形態に示す半導体素子（薄膜トランジスタ）は、半導体層と配線との接続に係る開口が自己整合的に形成されることを特徴とするものである。

はじめに、実施の形態１などに示した方法を用いて作製したＳＯＩ基板を用意する（図示せず）。そして、該ＳＯＩ基板における半導体層を島状にパターニングして島状半導体層３０６を形成した後、ゲート絶縁層として機能する絶縁層３０８、及びゲート電極（又は配線）として機能する導電層を順に形成する。本実施の形態では、ゲート電極として機能する導電層を二層構造で形成するが、本発明はこれに限定されるものではない。ここで、絶縁層３０８は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素などの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁層３０８の厚さは５ｎｍ以上１００ｎｍ以下程度とすれば良い。また、導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。導電層の厚さは、１００ｎｍ以上５００ｎｍ以下程度となるようにすれば良い。なお、本実施の形態では、絶縁層３０８を酸化珪素（厚さ２０ｎｍ）にて形成し、導電層（下層）を窒化タンタル（厚さ５０ｎｍ）にて形成し、導電層（上層）をタングステン（厚さ２００ｎｍ）にて形成する場合について説明する。

なお、上記の半導体層には、薄膜トランジスタの閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型を付与する不純物や、リン、砒素などのｎ型を付与する不純物を添加しても良い。例えば、ｐ型を付与する不純物として硼素を添加する場合、５×１０^１６ｃｍ^−３以上１×１０^１７ｃｍ^−３以下の濃度で添加すれば良い。また、半導体層に対して水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

次に、上記のゲート電極として機能する導電層をパターニングする。なお、本実施の形態における薄膜トランジスタの製造方法では、上記の導電層に対して少なくとも二度のパターニングを行うが、ここでは、そのうちの一度目のパターニングを行う。これにより、最終的に形成されるゲート電極より一回り大きい導電層３１０、及び導電層３１２が形成される。ここで、「一回り大きい」とは、二度目のパターニング工程において用いられるゲート電極形成用のレジストマスクを、導電層３１０、及び導電層３１２の位置に合わせて形成できる程度の大きさをいうものとする。なお、上記二度のパターニングは、導電層の島状半導体層３０６と重なる領域に対して行えば良いものであり、導電層全面に対して二度のパターニングを行う必要はない。

その後、上記の絶縁層３０８、導電層３１０、及び導電層３１２を覆うように、絶縁層３１４を形成する（図１８（Ａ）、図２０（Ａ）参照）。ここで、絶縁層３１４は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁層３１４の厚さは０．５μｍ以上２μｍ以下程度とすることが好ましい。本実施の形態では、一例として、絶縁層３１４を酸化珪素（厚さ１μｍ）にて形成する場合について説明する。なお、本実施の形態においては、ベース基板３００上に、絶縁層３０２、絶縁層３０４、及び半導体層が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本発明はこれに限定して解釈されるものではない。

なお、図１８（Ａ）は、平面図である図２０（Ａ）のＰ−Ｑにおける断面に対応する図である。同様に、図１８（Ｂ）と図２０（Ｂ）が対応し、図１８（Ｄ）と図２０（Ｃ）が対応し、図１９（Ｃ）と図２０（Ｄ）が対応する。図２０に示す平面図では、簡単のため、対応する断面図における一部の構成要素を省略している。

次に、上記の絶縁層３１４上に、パターニング工程において用いるゲート電極形成用のレジストマスク３１６を形成する。該パターニング工程は、上記導電層に対する二度のパターニングのうち、二度目のパターニング工程に当たるものである。レジストマスク３１６は、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成できる。レジストマスク３１６の形成後には、該レジストマスク３１６を用いて、導電層３１０、導電層３１２、及び絶縁層３１４をパターニングする。具体的には絶縁層３１４を選択的にエッチングして絶縁層３２２を形成した後、導電層３１０、及び導電層３１２を選択的にエッチングしてゲート電極として機能する導電層３１８、導電層３２０を形成する（図１８（Ｂ）、図２０（Ｂ）参照）。ここで、絶縁層３１４を選択的にエッチングする際には、ゲート絶縁層として機能する絶縁層３０８の一部も同時にエッチングされる。

次に、レジストマスク３１６を除去した後、島状半導体層３０６、絶縁層３０８、導電層３１８、導電層３２０、絶縁層３２２などを覆うように、絶縁層３２４を形成する。絶縁層３２４は後のサイドウォール形成時のバリア層として機能する。絶縁層３２４は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて形成することができるが、バリア層として機能させるためには、後のサイドウォールに用いられる材料とエッチング時の選択比が取れる材料を用いて形成することが好ましいと言える。絶縁層３２４の厚さは１０ｎｍ以上２００ｎｍ以下程度とすれば良い。本実施の形態では、絶縁層３２４を、窒化珪素（厚さ５０ｎｍ）を用いて形成することとする。

絶縁層３２４の形成後には、導電層３１８、導電層３２０、絶縁層３２２等をマスクとして、一導電型を付与する不純物元素を島状半導体層３０６に添加する。本実施の形態では、島状半導体層３０６にｎ型を付与する不純物元素（例えばリンや砒素）を添加する。該不純物の添加により、島状半導体層３０６に不純物領域３２６が形成される（図１８（Ｃ）参照）。なお、本実施の形態においては、絶縁層３２４を形成した後に、ｎ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。例えば、レジストマスクを除去した後、又は除去する前に上記の不純物元素を添加し、その後、絶縁層３２４を形成する構成としてもよい。また、添加する不純物元素を、ｐ型を付与する不純物元素とすることもできる。

次に、サイドウォール３２８を形成する（図１８（Ｄ）、図２０（Ｃ）参照）。サイドウォール３２８は、絶縁層３２４を覆うように絶縁層を形成し、該絶縁層に対して垂直方向を主体とした異方性エッチングを適用することで形成することができる。上記異方性エッチングにより、絶縁層が選択的にエッチングされることになるためである。絶縁層は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。また、有機材料を含む膜を、スピンコートなどにより形成しても良い。本実施の形態においては、絶縁層の材料として酸化珪素を用いることとする。すなわち、サイドウォール３２８は酸化珪素により形成される。また、上記エッチングガスとしては、例えば、ＣＨＦ_３とヘリウムの混合ガスを用いることができる。なお、サイドウォール３２８を形成する工程はこれらに限定されない。

次に、絶縁層３２２、サイドウォール３２８などをマスクとして、島状半導体層３０６に一導電型を付与する不純物元素を添加する。なお、島状半導体層３０６には、先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。つまり、本実施の形態においては、ｎ型を付与する不純物元素を添加することになる。

上記不純物元素の添加により、島状半導体層３０６に、チャネル形成領域３３０と、低濃度不純物領域３３２と、高濃度不純物領域３３４が形成される。低濃度不純物領域３３２はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能し、高濃度不純物領域３３４はソース又はドレインとして機能する。

次に、絶縁層３２４をエッチングして、高濃度不純物領域に達する開口（コンタクトホール）を形成する（図１９（Ａ）参照）。本実施の形態においては、酸化珪素を用いて絶縁層３２２、及びサイドウォール３２８を形成し、窒化珪素を用いて絶縁層３２４を形成しているため、絶縁層３２４を選択的にエッチングして開口を形成することができる。

上記高濃度不純物領域に達する開口を形成した後、絶縁層３１４を選択的にエッチングすることにより、開口３３６を形成する（図１９（Ｂ）参照）。開口３３６は、高濃度不純物領域に達する開口と比較して大きく形成されることになる。これは、開口３３６は、プロセスルールやデザインルールに従ってその最小線幅が決まるのに対して、高濃度不純物領域に達する開口は、自己整合的に形成されることでより微細化されるためである。

その後、上記高濃度不純物領域に達する開口及び開口３３６を介して、島状半導体層３０６の高濃度不純物領域３３４及び導電層３２０に接する導電層を形成する。該導電層は、ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。また、上記導電層は、単層構造としても良いし、積層構造としても良い。本実施の形態においては、チタンとアルミニウムとチタンとの三層構造とする場合を示す。

上記導電層を選択的にエッチングすることにより、ソース電極又はドレイン電極（ソース配線又はドレイン配線）として機能する導電層３３８、導電層３４０及び導電層３４２、導電層３２０と接続されて配線として機能する導電層３４４、導電層３４６及び導電層３４８を形成する（図１９（Ｃ）、図２０（Ｄ）参照）。以上の工程により、島状半導体層３０６と、ソース電極又はドレイン電極として機能する導電層との接続を自己整合的に形成した薄膜トランジスタが完成する。

本実施の形態において示した方法により、ソース電極又はドレイン電極の接続関係を自己整合的に形成することができるため、トランジスタの構造を微細化することができる。つまり、半導体素子の集積度を向上することができるようになる。また、低濃度不純物領域の長さを自己整合的に規定することができるため、微細化において問題となる抵抗のばらつきを抑制することができる。すなわち、特性の優れたトランジスタを提供することができる。

本実施の形態は、実施の形態１乃至実施の形態３と適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、本発明のＳＯＩ基板を用いたエレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、図２１を参照して説明する。図２１（Ａ）はＥＬ表示装置の画素の平面図であり、図２１（Ｂ）は、Ｊ−Ｋ切断線による図２１（Ａ）の断面図である。なお、ベース基板として半導体基板を用いる場合、半導体基板は一般に可視光を透過しないから、光が取り出される方向は図の上方となる。つまり、いわゆるトップエミッション型のＥＬ表示装置となる。

図２１（Ａ）に示すように、各画素は、選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、電流供給線４０７、及び画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。ここで、発光素子の一方の電極が画素電極４０８である。選択用トランジスタ４０１及び表示制御用トランジスタ４０２の活性層は、ベース基板１１０上に設けられた単結晶半導体膜を用いて形成されている。

選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、ソース電極またはドレイン電極の他方は電極４０９として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１０が電極４０９と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１１として形成され、ソース電極またはドレイン電極の他方は、電流供給線４０７に含まれている。

表示制御用トランジスタ４０２はｐチャネル型のＦＥＴである。詳細は、実施の形態３などにおいて説明したｐ型ＦＥＴ２３６と同様であるから、ここでは具体的な説明は省略する。なお、本実施の形態においては、表示制御用トランジスタとしてｐチャネル型のＦＥＴを用いているが、これに限定されるものではなく、ｎチャネル型のＦＥＴを用いても良い。また、選択用トランジスタについても同様に、ｎチャネル型のＦＥＴあるいはｐチャネル型のＦＥＴのいずれかを用いることができる。

表示制御用トランジスタ４０２のゲート電極４１０などを覆って、層間絶縁膜４２０が形成されている。層間絶縁膜４２０上には、電流供給線４０７、画素電極４０８、電極４１１などが形成されている。ここで、画素電極４０８は電極４１１と電気的に接続されている。また、画素電極４０８は、その周辺部を絶縁性の隔壁層４２１で囲まれている。画素電極４０８上にはＥＬ層４２２が形成され、ＥＬ層４２２上には対向電極４２３が形成されている。補強材料として対向基板４２４が設けられており、対向基板４２４は樹脂層４２５によりベース基板１１０に固定されている。

ＥＬ表示装置の階調の制御方式には、発光素子の輝度を電流で制御する電流駆動方式と、電圧で制御する電圧駆動方式とがあるが、電流駆動方式は、トランジスタの特性ばらつき大きい場合には採用が困難という問題がある。本発明では、エピタキシャル成長、熱酸化、レーザ光の照射などを含む方法でＳＯＩ基板を作製することにより、これを用いて作製したトランジスタの特性ばらつきを大きく低減することができる。すなわち、本発明のＳＯＩ基板を用いてＥＬ表示を作製することで、電流駆動方式を採用することも可能になる。

また、本発明のＳＯＩ基板を用いて作製したトランジスタは特性が極めて良好であるから、ＥＬ表示装置の駆動回路形成にも向いている。すなわち、本発明のＳＯＩ基板を用いることで、モノリシック型のＥＬ表示装置を作製することが可能である。

本実施の形態は、実施の形態１乃至実施の形態４と適宜組み合わせて用いることができる。

（実施の形態６）
本発明に係るＳＯＩ基板を用いてトランジスタ等の半導体装置を作製し、また、該半導体装置を用いてさまざまな電子機器を作製することができる。本発明に係るＳＯＩ基板に設けられた単結晶半導体層は不純物濃度が低く、結晶欠陥が少なく、表面の平坦性が高いという特徴を有している。このため、該単結晶半導体層を活性層として用いた半導体素子は、電気的特性が高いものになる。このような電気的特性の高い半導体素子を用いることにより、極めて優れた電子機器を提供することができる。本実施の形態では、図面を用いて電子機器の具体的な例を説明する。

図２２（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。該表示装置は、他の実施の形態で示した半導体素子（トランジスタなど）を駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などがある。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。

図２２（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明を用いて作製された半導体素子は、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどにも適用が可能である。

図２２（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。該携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明を用いて作製された半導体素子は表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。なお、センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度をコントロールすることができる。また、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることも可能である。このように光センサで得られる照度を利用することにより、携帯電話の消費電力を抑えることができる。

上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ：情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、本発明により作製したＳＯＩ基板を用いることができる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することが可能であり、上記電子機器の画素部や、表示用の駆動ＩＣに適用することも可能である。

図２２（Ｄ）、図２２（Ｅ）はデジタルカメラである。なお、図２２（Ｅ）は、図２２（Ｄ）の裏側を示す図である。該デジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを含む。本発明を用いて作製された半導体素子は、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリ、受光素子などに用いることができる。

図２２（Ｆ）はデジタルビデオカメラである。該デジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを含む。本発明を用いて作製された半導体素子は、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、受光素子などに用いることができる。

この他にも、例えば、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、本発明を用いて作製されたトランジスタを用いることができる。

図２３は、本発明を適用した携帯電話の別の一例である。ここで、図２３（Ａ）は正面図であり、図２３（Ｂ）は背面図であり、図２３（Ｃ）は２つの筐体をスライドさせたときの正面図である。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンと呼ばれる電子機器である。

携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、カメラ用レンズ７０８、外部接続端子７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。本発明を用いて作製された半導体素子は、表示部７０３の画素部、表示部７０３を駆動する駆動ＩＣ、メモリ、音声処理回路などに用いることができる。また、表示部７０３に、図２１で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。

また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。

重なり合った筐体７０１と筐体７０２（図２３（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図２３（Ｃ）のように展開する。表示部７０３とカメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。

スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。

また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図２３（Ａ））をスライドさせることで、図２３（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。

筐体７０２の裏面（図２３（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。

また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。

以上のように、本発明により作製された半導体装置の適用範囲は極めて広く、本発明に係るＳＯＩ基板はあらゆる分野の電子機器に用いることができる。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせて用いることができる。

１００ 単結晶半導体基板
１０２ 単結晶半導体層
１０４ 酸化膜
１０６ 脆化領域
１０８ 単結晶半導体基板
１１０ ベース基板
１１２ 単結晶半導体層
１１４ 酸化膜
１２０ ＳＯＩ基板
１３０ 絶縁膜
１３２ 酸化膜
１４０ 残渣
１４２ 酸化膜
１５０ 単結晶半導体基板
２００ 温度
２０２ 素子分離絶縁層
２０６ ゲート電極
２０８ ゲート絶縁層
２１０ 絶縁膜
２１２ 不純物領域
２１４ 不純物領域
２１６ サイドウォール絶縁層
２１８ サイドウォール絶縁層
２２０ 不純物領域
２２２ 不純物領域
２２４ シリサイド
２２６ シリサイド
２２８ シリサイド
２３０ 層間絶縁膜
２３２ コンタクトプラグ
２３４ ｎ型ＦＥＴ
２３６ ｐ型ＦＥＴ
３００ ベース基板
３０２ 絶縁層
３０４ 絶縁層
３０６ 島状半導体層
３０８ 絶縁層
３１０ 導電層
３１２ 導電層
３１４ 絶縁層
３１６ レジストマスク
３１８ 導電層
３２０ 導電層
３２２ 絶縁層
３２４ 絶縁層
３２６ 不純物領域
３２８ サイドウォール
３３０ チャネル形成領域
３３２ 低濃度不純物領域
３３４ 高濃度不純物領域
３３６ 開口
３３８ 導電層
３４０ 導電層
３４２ 導電層
３４４ 導電層
３４６ 導電層
３４８ 導電層
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４０９ 電極
４１０ ゲート電極
４１１ 電極
４２０ 層間絶縁膜
４２１ 隔壁層
４２２ ＥＬ層
４２３ 対向電極
４２４ 対向基板
４２５ 樹脂層
７００ 携帯電話
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ カメラ用レンズ
７０９ 外部接続端子
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト
９０１ 筐体
９０２ 支持台
９０３ 表示部
９０４ スピーカ部
９０５ ビデオ入力端子
９１１ 筐体
９１２ 表示部
９１３ キーボード
９１４ 外部接続ポート
９１５ ポインティングデバイス
９２１ 筐体
９２２ 表示部
９２３ 操作キー
９２４ センサ部
９３１ 筐体
９３２ 表示部
９３３ レンズ
９３４ 操作キー
９３５ シャッターボタン
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
９５０ 接眼部

Claims (7)

1. 窒素が添加された単結晶半導体基板の一表面に、エピタキシャル成長法により前記単結晶半導体基板よりも結晶欠陥が少ない単結晶半導体層を形成し、
   前記単結晶半導体層に、トランス−１，２−ジクロロエチレンを含む雰囲気で第１の熱酸化処理を行うことにより前記単結晶半導体層の表面に塩素を含む第１の酸化膜を形成し、
   前記第１の酸化膜を介して前記単結晶半導体層にイオンを照射することにより、前記単結晶半導体層中に脆化領域を形成し、
   前記第１の酸化膜を介して、前記単結晶半導体層とベース基板を貼り合わせ、
   熱処理を行うことにより、前記脆化領域において前記単結晶半導体層を分離して、前記ベース基板上に前記単結晶半導体層の一部を残存させ、
   前記ベース基板上に残存した単結晶半導体層に対してレーザ光を照射し、
   前記ベース基板上に残存した単結晶半導体層に第２の熱酸化処理を行うことにより第２の酸化膜を形成した後、該第２の酸化膜を除去することを特徴とするＳＯＩ基板の作製方法。
2. 請求項１において、
   前記単結晶半導体層に照射するイオンとして、Ｈ_３ ^＋を含むイオンを用いることを特徴とするＳＯＩ基板の作製方法。
3. 請求項１または請求項２において、
   前記第２の熱酸化処理は、ＨＣｌを含む雰囲気で行われることを特徴とするＳＯＩ基板の作製方法。
4. 請求項１乃至３のいずれか一において、
   前記レーザ光を照射した後に、前記ベース基板上に残存した単結晶半導体層に対して平坦化処理を行うことを特徴とするＳＯＩ基板の作製方法。
5. 請求項４において、
   前記平坦化処理は、ＣＭＰ処理又はエッチング処理であることを特徴とするＳＯＩ基板の作製方法。
6. 請求項１乃至５のいずれか一において、
   前記レーザ光の照射は、不活性雰囲気中で行われることを特徴とするＳＯＩ基板の作製方法。
7. 請求項１乃至６のいずれか一に記載の作製方法で作製されたＳＯＩ基板を用いた半導体装置。

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