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TW209908B - - Google Patents

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TW209908B
TW209908B TW080103496A TW80103496A TW209908B TW 209908 B TW209908 B TW 209908B TW 080103496 A TW080103496 A TW 080103496A TW 80103496 A TW80103496 A TW 80103496A TW 209908 B TW209908 B TW 209908B
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TW
Taiwan
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sub
chip
package
dram
signal
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TW080103496A
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English (en)
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Hitachi Seisakusyo Kk
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Priority claimed from JP03074530A external-priority patent/JP3080323B2/ja
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經濟部屮央標準局工消t合作社印製 〇W，0 A 6 ___B6 五、發明説明（i ) 發明背景 本發.明關於一種半導體裝置及其製造方法。舉例而言 ，本發明關於DRAM封裝（下文將具有一値或多數個 DRAM晶片安裝於一個半導體裝置稱為a DRAM封裝 "),包括多數値DRAM (動態隨機存取記億）晶片（ 能做為DRAM的半導體晶片下文稱為a DRAM晶片" ),以及生産此種DRAM封裝特別有用的技術。 熟知的DRAM晶片具有包含晶格狀之動態記億格的 記億陣列做為基本組態，熟知的DRAM封裝具有此種 DRAM晶片做為基本組態。傳統DRAM封裝中，通常 —個DRAM晶片安裝其上，其中所使用的接合墊片連接 到與外部端子一體成形之引線框的對應引線。 關於裝有單一DRAM晶片的DRAM封裝，舉例而 言，說明於1990年三月20日申請的美國序號496 ,2 8 0 〇 DRAM晶片之較高積體密度和較大容量的近來的趨 勢很顯著，而晶片面積持續增加。同時，裝有一DRAM 晶片的DRAM封裝也趨向於尺寸變大。結果，産生包含 DRAM封裝之記億糸統之類的封裝效率無法大為增進的 問題。 為克服上述問題，如圔65至67所示，提出幾種方 法將多數値副晶片安裝於單一封裝上（在一値封裝由多數 値半導體晶片所組成的情形下，此處將那些多數個组成的 半導體晶Μ各稱為 ''副晶Η 〃）。更明確地說，圖6 5中 (請先閲讀背面之注意事項再填寫本頁) 裝- 訂_ 線· 太泞诵用中因ΒΤί:摞乘fCNSI甲4相.格（210x297公修） -4 - 經濟部中央標準局員工消費合作社印製 2.〇9v3〇b a 6 “ _B6 五、發明説明（） ,多數個副晶片1E至1 I安裝於電路板7A的表面。圖 66中，首先，相當大的副晶片1J安裝於引線框3,然 後兩値相當小的副晶片1 K和1 L安裝於副晶片1 J且彼 此對立。副晶片1 J和1 K , 1 L的對應墊片經由焊塊 1 ◦連在一起。此外，副晶片1 J的接合墊Η經由接合線 5連接到對應的外部端子，亦即外引線3 Β。另一方面， 圖6 7中，首先副晶片1 Ν接合在電路板7 Β ,副晶片 1 Ν上的墊片經由接合線8接合到電路板7 Β對應的金屬 部1 1。然後，副晶片1Ν塗上造模樹脂9,在塗層表面 弄平後，將副晶片1 Μ壘上塗層弄平的表面。 圖6 6和6 7的晶片安裝方法分別指示於日本專利公 開第 28495 1/86 和 283634/87。 發明概要 然而，隨著半導體晶片之較高積體密度和較大容量的 進展，本發明人發現前述的晶片安裝方法牽涉到以下問題 :圖65中，由於多數値副晶片1Ε—1I安裝於同一平 面，所以電路板7Α的面積隨著所安裝之半導體晶片數目 的增加而增加，因此封裝大小也較大。圔66中，下面的 副晶片1 J必須大於上面的副晶片1 Κ和1 L ,大出的量 對應於牽出接合線5所需的墊片部。因此，無法在使用相 同製造程序所形成之副晶片的相同大小來組成封裝，例如 DRAM晶片。圖67中，阻隔了下面之副晶片1Ν的熱 幅射，因為需使用電路板7B,所以限制在於封裝大小的 (請先閲讀背面之注意事項再填寫本頁) 裝. 線. 本紙張尺度边用中H a家標準(CNS)甲4規格(210X297公*) -5 - A 6 Β6 2〇9ϋυ<3 五、發明説明（） (請先閲讀背面之注意事項再填寫本頁) 降低。此外，在所有的這些方法中，與傳統封裝方法牽涉 到直接線接合至引線框來做比較，其製造程序複雜且産量 衰退。 本發明的第一目標是提供有效的晶片安裝方法，能安 裝多數値相同大小的副晶，而不需犧牲封裝的熱幅射待性 和産量。 本發明的第二目標是獲得D RAM封裝之大容量和低 功率損耗，並簡化此封裝的製造程序，同時限制封裝大小 增加。 本發明的第三目標是完成具有約相同大小之封裝之多 倍記億容量的DRAM封裝，包括單一DRAM晶片，藉 以擴展D RAM晶片之記億容量的限制等等。 本發明的第四目標是增高具有D RAM封裝做為基本 組態之記億糸統等等的封裝效率，並降低其成本。 本發明的第五目標是提供有效位址条統的具體設備和 製造程序，二者皆適於新的晶Η安裝方法，並提供此晶片 安裝方法的幾個應用實例。 經濟部中央標準局員工消費合作社印製 本發明的第六個目標是提供適於新的晶片安裝方法的 有效製造方法。 現在要扼要説明本文所掲示之本發明的其中一値標準 模式。一對DRAM晶片對立安裝於與外部端子一體形之 配線設備（例如引線框）的兩側，然後這些DRAM晶片 和引線框由傳統的線接合方法連在一起。堆積許多對如此 連接的DRAM晶片和引線框，引線框的對應引線連接一 本紙張尺度逍用中國國家標準（CNS)甲4規格（210X297公釐） 广 -6 一 經濟部中央標準局员工消費合作社印製 20 咖 d A6 __B_6 五、發明説明（） 4 起以提供一値璺層。此外，依據預定的晶片選擇信號，選 擇性地起_動如此安裝的多數個DRAM晶Η。此外，結合 能正常部分作用的部份DRAM晶片，利用此晶片安裝方 法，組成單一DRAM封裝。 依據上述手段，可提供有效的晶片安裝方法，能安裝 相同大小的多數個副晶片，而不需犧牲封裝的熱幅射特性 '及産量。此外，可獲得DRAM封裝的大容量和低功率損 耗，並簡化封裝的製造程序。再者，可完成具有包含單一 DRAM晶片之封裝之多倍記億容量的DRAM封裝，藉 以擴展DRAM晶片之記億容量的限制；同時可增高具有 DRAM封裝做為基本組態之記億条統的封裝效率，並降 低其成本。此外，可利用部分的DRAM晶片而不浪費， 並大為提高DRAM晶片的産量等等。 圖式簡述 圖1是方塊圖，顯示依據本發明之128M DRAM封裝的第一實例； 圖2是圖1之DRAM封裝中的定時圖； 圔3是組成圖1之DRAM封裝之64M DRAM 副晶片的標準規格表； 圖4是方塊圖，顯示圖3之DRAM副晶片的實例； 圖5是圖4之DRAM副晶片中的基底配置圖； 圖6是圖4之DRAM副晶片中的位址分配圖； Μ 7是産品表，顯示128M DRAM封裝的變化 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準(CNS)甲4規格(210X297公龙) 一 Ί 一 五、發明説明（ 5 A6 B6 圖8·是方塊圖，顯不依據本發明之12 8M DRAM封裝的第二實例； 圖9是方塊圖，顯示依據本發明之128M DRAM封裝的第三實例； 圖10是方塊圖，顯示依據本發明之128M DRAM封裝的第四實例； 圖11是方塊圖，顯示依據本發明之128M DRAM封裝的第五實例； 圖1 2是方塊圖，顯示依據本發明之1 28N1 DRAM封裝的第六實例； 圔1 3是圖1之DRAM封裝的截面透視圖； 圖1 4是其平面圖ί 圖1 5是從圖1 4之直線A — Β所取下的結構截面圔 (請先閱讀背面之注意事項再填寫本頁) 裝* 線- 經濟部中央標準局員工消費合作社印製 圖1 6是沿著圖1 5之直線C — D所切下的平面圖； 圖17是沿著圖15之直線E-F所切下的平面圖， 顯示圖14之DRAM封裝的第一實例； 圖1 8’是沿箸圖1 5之直線E — F所切下的平面圖， 顯示圖14之DRAM封裝的第二實例； 圖19是程序圖，顯示圖13之DRAM封裝的第一 製造程序； 圖20是程序圖，顯示圖13之DRAM封裝的第二 製造程序；____ 本紙張尺度逍用中a國家標準（CNS)甲4規格(210X297公茇) -8 - A 6 B6 經濟部中央標準局员工消費合作社印製 五、發明説明（<) 0 圔2 1是程序圖，顯示圖13之DRAM封裝的第三 製造程序.； 圔22是程序圖，顯示圖13之DRAM封裝的第四 製造程序； 圔23是程序圖，顯示圖13之DRAM封裝的第五 製造程序； 圖24是平面圔，顯示用於圖13之DRAM中之引 線框和絶緣薄膜的實例； 圔2 5是再實施本發明之D RAM封裝的結構截面圖 9 圖2 6是再實施本發明之DRAM封裝的結構截面圔 9 圖2 7是再實施本發明之D RAM封裝的結構截面圖 i 圖2 8是包含於再實施本發明之DRAM封裝中之引 線框的平面圖； 圖29是參照圔28之DRAM封裝的結構截面圔； 圔3 0是再實施本發明之D RAM封裝的結構截面圔 9 圖31是再實施本發明之DRAM封裝的結構截面圖 t 圖32是連接的表，顯示圖3之DRAM副晶片的接 合選擇； 圖33是圖1之DRAM封裝中之塾片的連接圖； (請先閲讀背面之注意事項再填寫本頁) 裝< 本紙張尺度边用中國困家標準（CNS)曱4規格(210x297公釐) A 6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明（7) 圔34是圖8之DRAM封裝中之墊片的連接圔； 圔3. 5是圖9之DRAM封裝中之墊片的連接圔； 圖36是圖10之DRAM封裝中之墊片的連接圖； 圖37是圖11之DRAM封裝中之墊片的連接圖； 圖38是圖12之DRAM封裝中之墊片的連接圖； 圖3v>是包含於圖4之D RAM副晶片中之X位址缓 衝器的部分電路圖； 圖40是方塊圖，顯示依據本發明之64M DRAM封裝的第七實例； 圖4 1是圖40之DRAM副晶片中的定時圖； 圖42是方塊圖，顯示依據本發明之64M DRAM封裝的第八實例； 圖4 3是圖4 2之D RAM副晶片之寫入模式中的定 時圖； 圖44是圖4 2之D RAM副晶片之讀取模式中的定 時圖； 圖45是傳統DRAM封裝中的部分信號条統圖； 圖46是圖1之DRAM封裝中的部分信號条統圖； 圖4 7’是方塊圔，顯示依據本發明由兩個DRAM部 分晶片所组成之64M DRAM封的第一實例； 圖4 8是包含於圖4 7之D R AM封裝中之X位址缓 衝器的部分電路圔； 圖4 9是包含於圖4 7之D RAM封裝中之X位址缓 衝器的另一個部分電路圖； (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公茇） -10 - 經濟部中央標準局員工消費合作社印製 Α6 Β 6 五、發明説明（ 〇 圖50是方塊圖，顯示依據本發明由兩個DRAM部 分晶片所.組成之64M DRAM封裝的第二實例； 圖51是包含於圔50之DRAM封裝中之Y位址缓 衝器的部分電路圔； 圖5 2是包含於圔5 0之D R AM封裝中之Y位址缓 衝器的另一個部分電路圖； 圖53是連接的表，顯示圖47和50之DRAM部 分晶Η的接合選擇； 圖54是産品表，顯示由兩個DRAM部分晶片所組 成之64M DRAM封裝的變化； 圖55是方塊圖，顯示依據本發明由兩個DRAM部 分晶片所組成之64M DRAM封裝的第三實例； 圖56是方塊圖，顯示依據本發明由兩値DRAM部 分晶片所組成之64M DRAM封裝的第四實例； 圖57是方塊圖，顯示依據本發明由兩個DRAM部 分晶片所組成之64M DRAM封裝的第五實例； 圖58是方塊圖，顯示依據本發明由兩値DRAM部 分晶片所組成之64M DRAM封裝的第六實例； 圖5 9‘是方塊圖，顯示依據本發明由兩値DRAM部 分晶片所組成之64M DRAM封裝的第七實例； 圖60是平面圖，顯示形成DRAM晶片之晶膜的實 例； 圖61是方塊圔，顯示由兩個功能區分之副晶片所組 成之DRAM封裝的實例；__ 本紙張尺度边用中國國家標準（CNS)甲4規格（210X297公茇） (請先閱讀背面之注意事項再填寫本頁) 裝- 訂 209^03 A 6 B6 五、發明説明（ 9 經濟部中央標準局員工消費合作社印製 圖62是方塊圖，顯示由兩値位元區分之副晶片所組 成之DRAM封裝的實例； 圖63是方塊圖，顯示傳統徹電腦封裝的實例； 圖64是方塊圖，顯示由兩値功能區分之副晶片所組 成之微電腦封裝的實例； 圖6 5是傳統多晶Η模組中的基底； 圖66是結構截面圖，顯示傳統多晶片模組的另一實 例；以及 圖67是結構截面圖，顯示傳統多晶片模組的再一實 例。 較佳實施例的描述 1.依據雙晶片封裝法的128Μ DRAM封裝 1 . 1 . D R A Μ封裝的概要 圖1是方塊圖，顯示依據本發明之128Μ (本文中 ” Μ 〃或> mega 〃設為等於2的二十次方）DRAM封裝 的實例，圖2是該DRAM封裝中的定時圖。參照這些圖 ，以下首先‘是此DRAM封裝的概要和晶片選擇法的說明 。本文中，依據本發明的晶片安裝法為雙晶片封裝法。對 於雙晶片封裝法的具體内容及其待性，參見> 1. 4. DRAM封裝的封裝形式。〃 1·1·1方塊組態 (請先閲讀背面之注意事項再填寫本頁) 裝- 訂_ 表紙張尺度边用中S國家標準（CNS)甲4規格（210x297公釐） -12 經濟部中央標準局兵工消費合作社印製 2〇㈣3 A 6 __B6 五、發明説明（10) 依據此實施例的DRAM封裝1包含兩値DRAM副 晶片1 A.和1 B。這些副晶片各具有6 4 mega的記億容 量。以一位元為單位，經由資料輸入端Din或資料輸出 端Dout來輸入或輸出寫入資料和讀取資料。副晶片A和 B採用所諝的多工法，其中依據經由十三値位址輸入端 A0至A 1 2而分時饋入之1 3位元的X位址信號（列位 址信號）X 0至X 1 2和Y位址信號（行位址信號），來 交替分配位址空間。副晶片A和B的資料輸入墊片D i n 和資料輸出墊片Dout分別連接到D R A Μ封裝的資料輸 入端Din和資輸出端Dout ,位址輸入墊片Α0至A 13 分別連接到DRAM封裝的位址輸入端A0至A 1 3。 開始控制信號時，列位址選通信號RASB (關於反 相信號或反相信號線，當其有效時，其位準為低，符號a B 〃附在名字的末端，以下也如此應用）和行位址選通信 號CASB以及寫入致能信號WEB,從外部端子 RA S B和C A S B以及WE B經由對應的接合墊片饋至 D R A Μ副晶片A和B。做為晶片選擇信號的X位址信號 X 1 3從位址輸入端A 1 3經由對應的接合墊片來饋入， 外源電壓VC C從兩値外部端子V C C 1和V C C 2經由 對應的接合墊片VCC1和VCC2來饋入。此外，電路 的地電位從外部端子VSS1和VSS2經由對應的接合 墊片VSS1和VSS2來饋入。外源電壓VCC設在例 如+5V的正電壓，稍後將說明，藉由各副晶HA和B的 壓降區來降低，然後做為各副晶Η之作業的源電壓。 (請先閲讀背面之注意事項再填寫本頁) 裝- -5 線. 太板银Η疳iis用Φ因®定锶m(CNS)甲4痴格m〇x297公势） -13 - £〇9⑽ 二---ϋ_ 五、發明説明（u) 1. 1.. 2.晶片選擇法 當列位址選通信號R A S B和行位址選通信號 CA SB在低位準時，副晶片A和B選擇性地進入選擇的 狀態，並依據寫入致能信號WEB的邏輯位準來設定其作 業模式。X位址信號X0 — XI 2饋至位址輸入端A0 — A12與列位址選通信號RASB的後綠同步，而Y位址 信號YO-Y12與行位址選通信號CASB的後緣同步 ，如圖2所示。 此外；在此實施例中，依據晶片選擇信號（亦即，X 位址信號X 1 3 )的邏輯位準，選擇性地指定副晶片A和 B之選擇的狀態。更明確地說，當X位址信號X13的位 準變低時，在副晶片A中之内部控制信號CS的位準變高 以選擇DRAM封裝中的副晶片A,如圖2之實線所示。 經濟邶中央楳箏扃負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 另一方面，當X位址信號XI3的位準變高時，在副晶片 B中之内部控制信號C S的位準變高以選擇副晶片B ,如 圖2之虛線所示。因此，以交替方式來選擇64M D R A Μ副晶片A和B，結果D R A Μ封裝具有每個副晶 片的兩倍記億容量•亦即128 mega X 1位元。由於交 替選擇副晶片A和B，所以DRAM封裝的功率消耗相當 小，對應於兩個副晶片其中一個的功率消耗。 1 . 2 . D R A Μ副晶片的概要 圖3列出組成圔1之DRAM封裝之64Μ 太皈珞K泞这m Φ 03 K 甲4規.格（210><297公:货） 14 經濟部中央標準局员工消费合作社印製 Α6 ___Β6_五、發明説明（12) DRAM副晶片的檫準規格；圖4是顯示其實例的方塊圖 ;圖5是.圖4之64M DRAM副晶片的基底配置圖； _6是同一副晶片中的位址分配圔。參照這些圖，以下的 詳細說明係關於組成此實施例之DRAM封裝之64M D R A Μ副晶Μ A和B的具體組態和規格，以及位址選擇 法和作業的概要。在本章的說明中，由於副晶片A和B基 本上是相同組態，二者間不作區別。 1 . 2 . 1 .標準規格 此實施例的64M DRAM可各有三種位元組態： 6 4 mega字XI位元（下大僅稱為，例如，A 64X1位 兀〃）、1 6megaX4位元和8megaX 8位元，這是因為 選擇性地接合到預定的墊片，如圖3所示。當副晶片具有 6 4 mega X 1位元的位元組態時，1 3位元的X位址信 號XO — X 1 2和Y位址信號YO — Y 1 2以上述方式來 交替指定其位址空間。另一方面，當副晶片具有1 6 mega X4位元的位元組態時，13位元的X位址信號XO— XI 2和1 1位元的Y位址信號YO-Y1 0交替指定其 位址空間。‘此外，當副晶片具有8 mega X 8位元的位元组 態時，依據13位元的X位址信號XO—X12和10位 元的Y位址信號Υ Ο _ Y 9來交替指定其位址空間。因此 ,在此實施例的64M副晶片中，總是由13位元的X位 址信號來指定列位址空間，其更新循環統一為具有6 4 ms. (毫秒=1/1 000秒）之周期的81^1〇 (本文中'' 太《•掁K疳试闲中》0：宅搮维（(：阳）甲4捋格（21〇>;297公货） _ 25 - (請先閱讀背面之注意事項再填寫本頁) 裝· 經濟部中央標準局貝工消費合作社印製 一 A 6 __B_6 五、發明説明（1：3) kilo 〃設為等於2的十次方）循環。 採纳所謂的SO J (Small Out-line J-bend)型包封 做為64M DRAM副晶片的包封形式，雖未特定限制 ，但其外部大小設為300 milX850 mil(mil=l /100 ◦英吋）。封裝中提供32針（或外部端子）的 最大值。對於副晶片，如前所述採納位址多工法，由1 3 位元的X位址信號X0—XI2來指定其列位址，與位元 組態無關。因此，使用做為位址輸入端之針的數目為十四 ，包含做為晶片選擇信號的X位址信號X 1 3 ,與副晶片 的位元組態無關。另一方面，當副晶片具有64 mega X 1 位元的位元組態時，寫入資料和讀取資料以一位元為單位 ，經由資料輸入端Din或資料輸出端Dout來輸入或輸 出，如前所述。當副晶片具有1 6 mega X 4位元或8 mega X8位元的位元組態時，寫入資料和讀取資料以4或8位 元為單位，經由共同資料輸入輸出端D I 00至D I 03 或DI〇0至DI07來輸入或輸出。此時，用於設定謓 取資料之輸出定時的輸出致能信號0 E B饋至副晶片，用 於開始控制信號或時鐘之供應的針數為四。所以，在64 nega X 1位元之位元組態中用於每個副晶片之針的總數為 2 3 ,在1 6 megax4位元之位元組態中為2 6，在8 mega X 8位元之位元組態中為3 2。 各6 4 M D R A Μ副晶片具有預定測試模式以及比 較和核對同時謓出之8位元儲存資料的平行測試功能，該 測試模式中具有指定之預期值資料。此時，平行測試的結 用中因:熄miCNSI甲4捃焓（210x297公焙） -16 ~ (請先閲讀背面之注意事項再填窝本頁) 裝< 經濟部中央標準局負工消費合作社印製 d A6 _B_6_ 五、發明説明（14) 果從所有的輸出或輸入輸出端共同輸出。各副晶片具有高 速行模式_，或快頁模式，以及靜態行模式和細食（Nibble )模式，用於連绩地輸入或輸出關於連接到選擇的字線之 多數個記億格的儲存資料。當副晶片具有6 4 mega X 1位 元的位元组態時，使細食模式生效，它連缠輸入或輸出 32位元之儲存資料的最大值。在任何位元組態中使快頁 模式和靜態行模式生效，並可連續輸或輸出8K位元，亦 即8 192位元的最大值。 1 . 2 . 2 .方塊組態 此實施例中的64M DRAM副晶片各具有做為基 本組態的記億陣列，其中位址空間包括8K,或8192 列位址和行位址，如圖4所示。此記億陣列包含與圖中垂 直方向平行的8192字線且對應於列位址，以及與水平 方向平行的8192組的互補位元線且對應於行位址。在 這些字線和互補位元線的交點，有8 1 92X8 1 92, 或67 1 08864,亦即64M動態記億格成晶格形狀 。因此，副晶位具有6 4百萬位元的記億容量。如稍後所 述，此實施例·之每個DRAM副晶片中的記億陣列分成四 値記億塊，再各自分成四個墊塊，每値墊塊由四値副陣列 組成。以下對方塊組態的說明是假設記億陣列為單一的記 億陣列。 組成記億陣列2 0 1的字線經由字驅動器2 0 2連接 到X位址解碼器2 0 3。預定的預解碼信號從X預解碼器 太/ίϊΛΐίΐΦ 困 甲4規格（210x297公婊） -γη - (請先閲讀背面之注意事項再填寫本頁) 裝- 經濟部中央標準局員工消費合作社印製 Α6 _Β6_ 五、發明説明（15) 204饋至X位址解碼器，内部控制信號XDG也從 RAS 2.時鐘産生器2 1 0饋至該處。内部位址信號 BXO — BX1 2從X位址缓衝器205饋至X預解碼器 ，根據X位址信號X 1 3所形成的内部控制信號C S也韻 至該處。此外，X位址信號Χ0_Χ13經由位址輸入塾 片A 0 — A 1 3分時饋至X位址缓衝器，内部控制信號 TCD和CSA也從模式設定器223饋至該處。 X位址缓衝器2◦5收取經由位址輸入墊ΗΑ0— A13分時饋入的X位址信號X0—XI3,根據這些 X位址信號，X位址缓衝器形成内部位址信號B X 〇 — B X 1 1 2和内部控制信號C S。内部控制信號C S饋至 X預解碼器204, RAS2時鐘産生器210、寫入放 大器218和資料輸出缓衝器221,並做為所謂的晶片 選擇信號以選擇性地操作這些方塊。此實施例中，如稍後 所述，使内部控制信號CS之位準變高的合理條件是藉著 選擇性地接合至内部控制信號CSA和TCD,亦即墊片 F1至F3和TC,來選擇性地改變。至於這些接合選擇 ，參見> 1 . 5 . D R A Μ副晶片的接合選擇〃。 X預解碼器2 04將從X位址缓衝器2 0 5饋入的内 部位址倍號ΒΧ◦—ΒΧ12加以解碼，結合二或三位元 形成預定的預解碼信號。這些預解碼信號蝕饋至X位址解 碼器203,其中一些用於選擇性地起動記億塊、墊塊和 副陣列。依據從X位址缓衝器所饋入的内部控制信號C S 來選擇性地操作預解碼器204，因而當副晶片進入未選 太/iii 闲中因 甲4規格（210x297公修） _ 1Q _ (請先閱讀背面之注意事項再填寫本頁) A 6 B6 經濟部中央標準局员工消t合作社印製 五、發明説明 (16) 擇的狀態時，降低了浪費的工作電流，因此降低了 D R A Μ封裝的功率消耗。 X位址解碼器2 0 3結合從X預解碼器2 04所饋入 的預解碼信號來形成選擇信號，以交替方式來選擇記億陣 列之對應的字線。這些選擇信號經由字驅動器2 0 2傳送 到記億陣列的對應字線，因而對應字線進入預定的選擇位 準。如眾所知，當字線進入選擇位準時，接到字線的 8 1 92個記億格一起進入選擇的狀態，其中所保持的資 料輸出至對應的互補位元線。若這些資料保留，則會被破 壞，但其信號振幅被感測放大器206之對應的單元放大 器電路放大至預定位準，因而資料寫入對應的記億格。在 DRAM副晶片中，當感測放大器206的8192個放 大器電路一起作業時，需要相當大的工作電流。因此，每 個副晶片是否起動是由感測放是否進入作業狀態來判斷， 易言之，是否進行字線選擇作業。不需說，進入未選擇狀 態之副晶片不起動降低功率消耗而言很重要。然而，在晶 片選擇信號的某些特定的輸入定時，産生了組成DRAM 封裝的兩値副晶片必須同時起動的情形。在此情形下，依 據内部控制‘信號CS,寫入放大器2 1 8或資料輸出缓衝 器221只選擇性地儲存資料輸入或輸出作業。 接著，記億陣列的互補位元線接到感測放大器2 0 6 之對應的單元放大器電路，再經由對應的開關 MOSFET接到共同I 0線2 1 7。感測放大器206 包含8192個單元放大器電路，與記億陣列的互補位元 太泞试用申因κ定熄谁（CNS)甲4規格（210x297公婊） -19 ~ (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標準局貝工消t合作社印製 A6 __B_6 五、發明説明（17) 線具有對應的關係，與開關MOSFET對具有相同數目 。藉由從RAS2時鐘産生器210所饋入的預定内部控 制信號（未圔示），選擇性地一起操作感測放大器的單元 放大器電路。在此作業狀態，單元放大器電路將徹小的讀 取信號放大以提供高或低位準的二進位讀取信號，微小的 讀取信號從連接到選擇的字線之8192個記億格經由記 億陣列201的對應互補位元線而輸出。另一方面，位元 選擇信號從Y位址解碼器2 0 7饋至感測放器的開關 MO S F E T對。當對應的位元線選擇信號成高位準時， 選擇性地開啓這些M0SFET開關，以選擇性地將記億 陣列的對應互補位元線連接到共同I0線217。 預解碼倍號從Y預解碼器2 0 8饋至Y位址解碼器 207,内部控制信號YDG也從CAS時鐘産生器 2 1 3饋至。内部位址信號BYO- BY 1 2從Y位址缓 衝器209饋至Y預解碼器208,而Y位址信號Y0-Y12經由位址輸入墊片Α0—Α12分時饋至Y位址缓 衝器2 0 9。 Y位址缓衝器2 0 9拾取經由位址輸入墊片A ◦ — A 1 2而分時饋入的Y位址信號Υ0-Υ 12,然後根據 這些Y位址信號，形成内部位址信號BYO- BY 12並 供應到Y預解碼器2 0 8。Y預解碼器2 0 8 —次以二或 三位元為單位將其結合而將内部位址信號ΒΥ0— BY 12解碼，以形成預定的預解碼信號，並供應這些預 解碼信號至Y位址解碼器207,再結合這些預解碼信號 太蚯银κ/ίϋίΐίΐφ团K定捸维（CNS)甲4捋柊（210X297公焙） ~ 20 ~ (請先閱讀背面之注意事項再填寫本頁) 裝- .V* _ 線. ^0990¾ A 6 B6 經濟部中央標準局貝工消费合作社印製 五、發明説明 (18) 而以交替方式使對應之位元線選擇信號的位準變高。 用於.選擇性地連接記憶陣列2 ◦ 1之指定的互補位元 線的共同I◦線217連到寫入放大器218的輸出端， 也連到主放大器2 2 ◦的輸入端。寫入放大器2 1 8的輸 入端連到資料輸入缓衝器219的輸出端，而此資料輸入 缓衝器的輸入端連到資料輸入墊片Din。内部控制信號 SW饋至寫入放大器218,内部控制信號WP也從WP 時鐘産生器215饋入。另一方面，主放大器220的出 端連到資料輸出缓衝器221的輸入端，資料輸出缓衝器 2 2 1的輸出端連到資料輸出墊片Dout。内部控制信號 D0C從CAS時鐘産生器213饋至資料輸出缓衝器 2 2 1 〇 當DRAM副晶片各自進入寫入模式中的選擇狀態時 資料輸入缓衝器2 19將經由資料輸入墊片Din所饋入 的寫入資料饋至寫入放大器2 1 8。當DRAM副晶片進 入寫入模式中的選擇狀態時，選擇性地操作寫入放大器 218,並使内部控制信號CS和WP的位準變高。在此 作業狀態中，根據從資料輸入缓衝器219所傳送的寫入 資料，寫入‘放大器形成預定的互補寫入信號，並經由共同 I 0線2 1 7而寫入記億陣列20 1其中一個選擇的記億 格。另一方面，當DRAM副晶片進入謓取模式中的選擇 狀態時，主放大器220再將從記億陣列210的一個選 擇的記億格經由共同I0線217來輸出的讀取信號放大 ，將其做為讀取資料傳到資料輸出缓衝器22 1。當 (請先閲讀背面之注意事項再填寫本頁) 裝- 太铍银R疳诎用中因05¾:炫维（CNS)甲4槻格（2丨0乂297公好0 -21 - 經濟部中央標準局貝工消費合作社印製 A6 _B_6 五、發明説明 (ig) DRAM副晶片進入讀取模式中的選擇狀態時，選擇性地 操作資料.輸出缓衝器22 1 ,且内部控制信號的位準變高 。在此作業狀態，資料輸出缓衝器221將主放大器 2 2 0的謓取資料經由資料輸出墊片Dout傳到副晶片外 部。因此，在此實施例的DRAM副晶Η中，依據做為晶 片選擇信號的内部控制信號CS,選擇性地操作寫入放大 器218和資料輸出缓衝器221,因而選擇性地執行儲 存資料輸入或輸出作業。 做為控制電路的元件，DRAM副晶片還具有RAS 缓衝器212、 RAS1時鐘産生器211、 RAS2時 鐘産生器210、 CAS缓衝器214、 CAS時鐘産生 器2 1 3、WE缓衝器2 1 6和WE時鐘産生器2 1 5, 以及模式設定器2 2 3和壓降區2 2 2。列位址選通信號 RASB經由輸入墊片RASB饋至RAS缓衝器2 1 2 ,RAS缓衝器212的輸出信號饋至只八31時鐘産生 器2 11。RAS1時鐘産生器的輸出信號饋至RAS2 時鐘産生器2 1 0 ,也饋至副晶片的預定部。另外饋至 RAS2時鐘産生器21◦的是内部控制信號CS, R A S 2時鐘産生器2 1 0的輸出信號做為内部控制信號 XDG饋至X位址解碼器203,也饋至副晶片的預定部 。根據經由RAS缓衝器212而輸入的列位址選通信號 RASB, RAS1時鐘産生器211和RAS2時鐘産 生器210形成字線選擇作業和慼測放大器2◦6之控制 所需的各種内部控制信號。如前所述，RAS2時鐘産生 太泞诮用伞团05玄锶準（〇^)平4捃格m()x297公修） _ 22 - (請先閲讀背面之注意事項再填寫本頁) 裝- 2〇'3ίΚ，8 Λ 6 Β6 經濟都中央標準局員工消費合作社印製 五、發明説明（ 器2 1 0的作業内部控制信號CS所控制。結果，選擇性 地執行X.位址解碼器2 0 3、字驅動器2 0 2和感測放大 器206的作業，因而選擇性也起動副晶片。 另一方面，行位址選通信號CASB經由輸入塾片 CASB饋至CAS時鐘産生器213, CAS時鐘産生 器213的輸出信號饋至Y位址解碼器207和資料輸出 缓衝器221,分別做為内部控制信號YDG和DOC, 並也饋至副晶片的預定部。根據經由CAS缓衝器214 而輸入的行位址選通信號CASB, CAS時鐘産生器 2 1 3形成互補位元線選擇作業以及主放大器2 2 0和資 料輸出缓衝器221之控制所需的各種内部控制信號。同 樣地，寫入致能信號WEB經由輸入墊片WEB而饋至 WE缓衝器216,WE缓衝器216的輸出信號饋至 WE時鐘産生器2 1 5。此外，WE時鐘産生器2 1 5的 輸出信號做為内部控制信號WP饋至寫入放大器218, 也饋至副晶片的預定部。根據經由WE缓衝器216而輸 入的寫入致能信號WEB,WE時鐘産生器215形成寫 入放大器218之控制所需的内部控制信號WE等等。 預定的'模式控制信號經由墊片F 1 - F 3和TC而饋 至模式設定器223,模式設定器223的輸出信號做為 内部控制信號C SA和TCD饋至X位址缓衝器2 0 5。 根據經由墊片F1-F3和TC而饋入的模式控制信號， 模式設定器223形成各種内部控制信號，以設定副晶片 的位元组態和晶片選條件。另一方面，根據經由源電壓輸 (請先閱讀背面之注意事項再填寫本頁) 裝- -°· 線· 本紙張尺度逍用中國B家標準(CNS)甲4規格(210x297公釐) -23 - A 6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明（ 入墊片VCC 1和VCC2而饋入的外部源電壓VCC, 壓降區2. 2 2形成預定的内部源電壓VCL,將其做為工 作電力供應到副晶片的各部分。内部源電壓VCL設為， 相當小之絶對值的正電壓，例如+ 3 . 3 V。 1 . 2 . 3 .基本配置 在依據此實施例的毎個64M DRAM副晶片中， 記億陣列2 ◦ 1分成四値記億塊◦一 3 ,記億塊再分成四 値記億墊塊0 — 3 ,每値記億墊塊由四個副陣列0 _ 3組 成。構成每個記億塊和記億墊塊的副陣列◦- 3在半導體 基表面的X軸方向（亦即，在較短側方向）延長字線，如 圖5所示，感測放大器（未圖示）位於兩値相鄰的副陣列 0和1之間，也在副陣列2和3之間。在對每個感測放大 器的對應關係中，提供兩組的共同I 0線2 1 7。在副陣 列0—3之内，放置了對應的字驅動器202和X位址解 碼器2 0 3。構成每個記億塊的墊塊◦_ 3形成由兩個墊 塊所组成的對，Y位址解碼器207位於毎對墊塊之間。 這些Y位址解碼器由兩側上的兩値墊塊共同使用，亦即， 八個副陣列。在每値記億塊的中間部，放置了包含寫入放 大器2 1 8和主放大器220的讀寫電路。在半導體基底 表面之Y軸方向中心，亦即在較長側方向，以直線形式放 置了多數個接合墊片。如稍後所述，構成DRAM封裝之 成對的副晶片A和B彼此對立安裝。藉此接合墊片的中心 ，線性安排，不僅可確保接合墊片的平面對稱，而且可應 (請先閱讀背面之注意事項再塡寫本頁) 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公釐) -24 - 20990ο A 6 Β6 經濟部中央標準局貝工消費合作社印製 五、發明説明（ 用根據傳統LOC (晶片上的引線）的晶片安裝法。圖5 的基本配^置並不限制每部分的配置大小或接合墊片的絶對 數目。 在此實施例，雖未特別限制，但副陣列〇 — 3大致包 含5 12條字線和2048組的互補位元線，各具有一百 萬位元的記億容量。亦即，每値墊塊具有1MX4位元， 亦即4百萬位元的記億容量，每個記億塊具有4MX4, 亦即1 6百萬位元的記億容量。因此，D R A Μ副晶片各 具1 6ΜΧ4,亦即64百萬位元的記億容量。在此實施 例，如圖5中之影線所示，當DRAM副晶片進入選擇的 狀態時，同時起動四値副陣列，鄰近四個副陣列的兩組（ 共八組）互補位元線選擇性地接到兩組（共八組）共同 10線。亦即，每個讀寫電路包含兩値（共八個）寫入放 大器218和主放大器22◦，對應於那些共同10線。 以預定的組合來操作這些寫入放大器主放大器，因而選擇 性地改變D R A Μ副晶片的位元組態。 1 . 2 . 4 .位址分配 1 3位‘元的X位址信號X 0 - X 1 2和Υ位址信號 Υ0 — Υ1 2饋至DRAM副晶片，如上述，選擇性地指 定副晶片的位址空間。此實施例中，雖未特別限制，但依 據9位元的X位址信號X0—X8以交替方式來指定構成 副陣列0—3的512條字線，而依據11位元的Y位址 信號Υ〇 — Y1 ◦以交替方式來指定2048組的互補位 (請先閲讀背面之注意事項再填寫本頁) 裝. ·\β_ 線. 本紙張尺度逍用中圉國家標準（CNS)甲4規格(210 Χ297公茇） -25 - 錁濟部中央楳淖扃貝工消費合作社印製 A6 ^ B6 --— """ 五、發明説明（ 元線，如圖6所示。依據2位元的X位址信號X9和 X 1 0以.交替方式來指定構成每値墊塊的四値副陣列〇 — 3 ,而依據1位元的X位址信號X 1 1和Y位址信號 Y 1 1以交替方式來指定構成毎個記憶塊的四個墊塊0 -3。此外，依據1位元的X位址信號X 1 2和Y位址信號 Y12以交替方式來指定四値記億塊0_3。 至於構成毎個副陣列的2048組互補位元線，如上 逑，鄰近的兩組同時進入選擇的狀態，但因為依據Y位址 信號Y0來選擇兩値對應的主放大器，所以依據Y位址信 號Y0—Y8以交替方向來指定。事實上，藉由最高有效 位元X和Y位址信號X12、 Y12之記億塊0—3的選 擰，也由對應之主放大器的選擇來完成。 1. 3. DRAM封裝的變化 圖7中，顯示包括圖3至6之64M DRAM副晶 片之1 28M DRAM封裝産品的表。圖8至1 2是圖 7之産品表中所示之DRAM封裝的方塊圖。參照這些圖 ，現在提供有關可由兩値64M DRAM副晶片所構成 = 128 Μ‘ DRAM封裝之類型、組態和概要的以下說 明。在圖8至12的方塊圖中，只顯示閼於輸入和輸出資 料的位址信號和信號線。 1. 3. 1.能構成128M DRAM封裝的類型 如前述.由於選擇性地執行預定的接合，所以此實施 (請先閱讀背面之注意事項再填寫本頁) 裝- 訂- 線. 本紙張尺度逍用中國國家標準(CNS)甲4規格（210X297公釐） -26 - A 6 Β6 經濟部中央標準局员工消費合作社印製 五、發明説明（j 例中的64M DRAM副晶片可以取64MX1位元、 16MX4位元和8MX8位元的三種位元組態。藉著結 合相同位元组態的兩値D RAM副晶片並同時或選擇性存 取，可設計如圔7所示的共六種128M DRAM封裝 。結合兩値64MX1位元DRAM副晶片所構成並依據 晶片選擇信號（亦即X位址信號XI 3)來選擇性地存取 這些副晶片的128MX1位元DRAM封裝，對應於圖 1的實施例，此處不再解說。 1. 3. 2.各種DRAM封裝的概要 (1) 64MX2位元DRAM封裝，其中同時存取 兩個64MX1位元DRAM副晶片： 如圖8所示的此種64MX2位元的128M DRAM封裝，可藉由結合各具有64MX1位元之位元 組態的兩個64M DRAM副晶片所構成，然後同時存 取這些副晶片。此變化中，1 3位元的X位址信號X 0 _ X 1 2和Y位址信號Y 0 — Y 1 2共同且分時饋至副晶片 A和B的位‘址輸入塾片AO-A 12,資料輸入和輸出墊 片Din、Dout接至DRAM封裝的對應資料輸入端 Din 1、Din2和資料輸出端Doutl、 Don t2。結果， 副晶片A和B同時進入選擇的狀態，並以1位元為單位， 平行執行儲存資料輸入和輸出作業。因此，D R A Μ封裝 具有6 4 Μ X 2位元的位元組態，其中同時輸入或輸出2 (請先閲讀背面之注意事項再填寫本頁) 裝· 本紙張尺度边用中a國家標準（CNS)甲4規格（210x297公釐） -27 - 經濟部中央標準局員工消費合作社印製 λ6 __B6_ 五、發明説明（ 位元的儲存資料。此時，也平行執行副晶片的更新作業， DRAM,封裝的更新循環變成8K循環/64 ms。整個 DRAM封裝之功率消耗約為64M DRAM副晶片的 兩倍自不待言。 (2) 32MX4位元DRAM封裝，其中選擇性地 存取兩個16MX4位元DRAM副晶片： 藉由結合具有16MX4位元之位元組態的兩個 6 4 M DRAM副晶片Α和Β,然後選擇性地存取這些 副晶H,可構成如圖9所示之此種32MX4位元的 1 2 8 M DRAM封裝。此變化中，13位元的X位址 信號X◦—X12和11位元的Y位址信號Y0— Y 1 0共同且分時饋至副晶片A和B的位址輸入墊片 AO — A 12,還有做為晶片選擇信號的X位址信號 X 1 3經由位址輸入墊HA 1 3而饋入。每個副晶Η的資 料輸入輸出墊片DI00至DI03共同連到DRAM封 裝之對應的資料輸入輸出端D I ◦0 — D I 03。結果， 當X位址信號XI3的位準變低時，副晶片A選擇性地進 入選擇的狀態，並單獨執行儲存資料輸入或輸出作業。另 一方面，當X位址信號XI3的位準變高時，副晶片B選 擇性地進入選擇的狀態，並單獨執行儲存資料輸入或輸出 作業。現在，DRAM封裝具有32MX4位元的位元組 態，並同時輸入或輸出4位元的儲存資料。此時，選擇性 地執行副晶片A和B的更新作業，所以D R A Μ封裝的更 (請先閲讀背面之注意事項再塡寫本頁) 裝- -5 本紙張尺度逍用中國困家標準（CNS)甲4規格（210x297公釐） -28 - A 6 _B6__ 五、發明説明（g 新循環變成1 6K循環/64 ms。因為選擇性地起動 6 4 M DRAM副晶片Α和Β,所以整個DRAM封裝 的功率消耗約等於一値副晶片，因而可降低功率消耗。 (3) 16MX8位元DRAM封裝，其中同時存取 兩個16MX4位元DRAM副晶片： 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 藉由結合各具有16MX4位元之位元組態的兩個 6 4 M D R A Μ副晶片Α和Β ,然後同時存取這些副晶 片，可構成如圖10所示之此種16MX8位元的 128MDRAM封裝。此變化中，13位元的X位址 信號X0 - XI 2和1 1位元的Y位址信號Y0-Y1 〇 共同且分時饋至位址輸入墊片A ◦_ A 1 2。每個副晶片 的資料輸入輸出墊片DI〇0_DI03連到DRAM封 裝之野應的輸入輸出端D I 0〇 — D I 07。结果，副晶 片A和B同時進入選擇的狀態，並以平行方式來執行4位 元的儲存資料輸入或輸出作業。現在，DRAM封裝具有 16MX8位元的位元組態，並同時輸入或輸出8位元的 儲存資料。此時，也平行執行副晶片A和B的更新作業， 所以DRA'M封裝的更新循環變成8K循環/64 ms。 整値DRAM封裝的功率消耗約為副晶Η的兩倍。 (4) 16ΜΧ8位元DRAM封裝，其中選擇性地 存取兩個8MX 8位元DRAM副晶片： 藉由結合各具有8 Μ X 8位元之位元組態的兩個 本紙張尺度边用中國國家標準（CNS)甲4規格（210X297公釐） -29 - 209908 A 6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明（2j 6 4 M DRAM副晶片Α和Β,然後選擇性地存取這些 副晶片，.可構成如圖1 1所示之此種16ΜΧ8位元的 1 2 8 M DRAM封裝。此變化中，13位元的X位址 信號XO—X12和1◦位元的Y位址信號Y0—Y9共 同且分時饋至副晶HA和B的位址輸入墊HAO—A12 。此外，做為晶片選擇信號的X位址信號X 1 3經由位址 輸入墊片A 1 3而饋入。每値副晶片的資料輸入輸出墊片 D I 00 — D I 07共同連到DRAM封裝之對應的資料 輸入輸出端D I 00 _D I 07。結果，當X位址信號 XI 3的位準變低時，副晶片A選擇性地進入選擇的狀態 ，並單獨執行8位元的儲存資料輸入或輸出作業，而當X 位準信號的位準變高時，副晶片B選擇性地進入選擇的狀 態，並單獨執行8位元的儲存資料輸入或輸出作業。現在 DRAM封裝具有16MX8位元的位元組態，並同時輸 入或輸出8位元的儲存資料。此時，DRAM封裝的更新 循環為16 K循環/64ms，整値封裝的功率消耗約等於 一値副晶片。因此，可降低功率消耗。 (5广8MX16位元DRAM封裝，其中同時存取 兩値8MX8位元DRAM副晶片： 藉由結合各具有8MX 8位元之位元組態的兩固 6 4 M D R A Μ副晶片Α和Β ,然後同時存取這些副晶 片，可構成如圖12所示之此種8MX16位元的 1 2 8 M D R A Μ封裝。此變化中，1 3位元的X位址 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準(CNS)甲4規格(210X297公釐) -30 - A 6 B 6 經濟部中央標準局貝工消費合作社印製
五、發明説明（j 信號X0—XI2和10位元的Y位址信號Y0—Y9共 同且分時^資至副晶片Α和Β的位址輸入墊片ΑΟ-Α 1 2 。副晶片的輸入輸出墊片D I Ο ◦ — D I 07連到 DRAM封裝之對應的資料輸入輸出端DI◦◦— D I〇7和D I 0 8 — D I 0 1 5。結果，副晶片A和B 同時進入選擇的狀態，並以平行方式來執行8位元的儲存 資料輸入或輸出作業。現在DRAM封裝的更新循環為 8 K循環/64 mS ,整個封裝的功率消耗約為副晶片的 兩倍。 1 . 4. DRAM封裝的封装形式和其製造方法 圖13是實施本發明之128M DRAM封裝的結 構透視圖，圖14是其平面圖。圖15是圖13和14之 DRAM封裝的結構截面圖，圖16至18是其切下的平 面圖。此外，圖19至23是關於圖13和14之 DRAM封裝之製造程序的程序圖，圖24是顯示其中所 使用之引線框實例的平面圖。圖25至31是實施本發明 之D RAM封裝之其他封裝形式的結構截面圖和平面圖。 參照這些圖，提供有關DRAM封裝（包含修正）之封裝 形式、製造方法和特性的以下說明。這些實例並不限制封 裝的具體形狀和大小以及安排接合墊片的次序。 1.4. 1 .引線叠層型封裝的概要 此128M DRAM封裝基本上包括兩個64M (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度边用中國®家標準(CNS)甲4規格(210x297公*) -31 - A 6 B6 經濟部中央標準局貝工消費合作社印製 五、發明説明（2马 DRAM副晶片A (1A:第一半導體晶片）和B (1B :第一半導體晶片），如前述。如圖15所示，這些副晶 片彼此對立安裝於做為配線設備之引線框3的兩側。引線 框3包括在封裝内部的内引線3A和在封裝之外的外端子 或引線3 B。亦即，做為配線設備的引線框3具有與封裝 之外部端子一體成形的結構。密封後的DRAM封裝是所 謂的SO J型封裝，外部大小在短側為30 Omils而在長 側為850 mils，如圖14所示。圖15對應於從圖 14之平面圔之直線A—B所取下的結構截面圖，而圖 1 6和1 7對應於沿著圖1 5之結構截面圖之直線C — D 和E-F所切下的平面圖。以下的結構截面圖（包含圖1 5 )中，副晶片1 A和1 B的截面圖當然是在副晶片的短 側方向取下。 圖1 5中，副晶片1 A經由聚亞胺的绝綠薄膜4而接 到一個引線框（第一引線框）的内引線3Aa,絶緣薄膜 4夾在熱塑性聚亞胺的黏著層之間。此引線框與DRAM 封裝的外部端子或外引線3 B —體成形，且沒有被切割。 成直線形式在副晶片1A之Y軸中央的多數個接合墊片經 由接合線5而接到對應的内引線3Aa。如圖1 6所示， 内引線分成對應於一般外部端子之相當短的内引線3A1 ，以及用於供應外部端子VCC1和VCC2間之源電壓 和外部端子V S S 1和V S S 2間之地電位之相當長的内 引線3A2。内引線3A1用於接合到輸入或輸出墊片， (請先閱讀背面之注意事項再填寫本頁) 裝- -訂' 線- 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公《) -32 - 無#^20 咖 d A6 ___B6 五、發明説明（ 而内引線3A2用於供應源電壓和地電位並用於接合到模 式設定塾.片F1-F3和TC。因此，在此封裝中，可在 任何所要的位置經由内引線3A2來供應源電壓和地電位 ,所以可縮短源電壓或地電位饋線以抑制電源雜訊，並加 速DRAM副晶片1A和1B的作業。使用鋁、金或銅線 ，或將此種金屬線的表面塗以絶緣樹脂的塗層線做為接合 線5。採用用於LOG型封裝的傳統方法來處理内引線和 墊片間的接合，包括在加熱和超音波震動下之壓力接合的 接合法使接合生效。在LOC型封裝中，内引線3A可任 意延伸而不受DRAM副晶片1A和1B之形狀的限制， 所以副晶片大小可增加；易言之，可降低封裝大小。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 另一方面，副晶片1 B也經絶緣薄膜4而接到另一引 線框（第二引線框）的内引線3 A b。雖未特別限制，但 此引線框沿著副晶片1 A和1 B的外緣被切割，並接到對 應於副晶片1 A之引線框的對應内引線3 A a。因此，依 據此封裝的封裝形式，切割並接合兩個對立的引線框，所 以此封裝稱為引線叠層型封裝。在副晶片1 A和1 B之外 且在樹脂密封型封裝2之内，可切割内引線3Ab,如圖 1 8所示。如前述，副晶片1 A和1 B的接合墊片以直線 形式排在Y軸（或長側中央。因此，對於副晶Η 1 A和1 B的接合，副晶片的預定外部端子分別接到副晶片1 A和 1 B中的左側和右側内引線3 A a、3 A b。當副晶片 1 A和1 B彼此相反叠在一起時，副晶片1 A和1 B中的 此種不同接合容許對應功能之引線的重昼。 本紙張尺度边用中Η國家標準(CNS)曱4規格(210X297公釐) -33 - A 6 Β6 經濟部中央標準局員工消費合作社印製 五、發明説明（ 經由引線框而如此接合的副晶片1A和1B以造模樹 脂來密封使用環氧樹脂做為造模樹脂2，其中加入了酸 熟化劑、矽氧橡膠以及用於降低封裝之應力的瑱料。矽氣 橡膠降低環氧樹脂之熱膨脹係數和彈性模數。球狀氧化砂 粒子形成的填料也降低熱膨脹係數+。在封裝的預定位置， 形成切入部做為指數I D。設計^對應於副晶Η 1 B之 引線框的切割部和接合至對應於副晶片1 Α之引線框的部 分位於樹脂密封的封裝（亦即，造模樹脂2)内部，因而 可保護該引線框切割部和接合部，因此可提DRAM封裝 的耐久性S 1.4. 2.如何生産引線昼層型封裝 經由以下程序來生産此實施例的128M DRAM 封裝。 (1 )接合到片狀器件 副晶片1A和1B經由絶緣薄膜4接合至對應的内引 線3Aa和3Ab。如圖19所示，绝緣薄膜4為三層的 結構，其中‘聚亞胺夾在熱塑性聚亞胺的黏著層之間。藉由 加熱沖床將絶緣薄膜4預先加熱和加壓，然後接合到内引 線3Aa或3Ab，其後藉由加熱沖床20而接合到副晶 片1 A和1 B。 (2 )線接合 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中B Η家標準(CNS)甲4規格（210x297公;«) -34 - 209908 A 6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明（ 接著，如圖20所示，在Y軸或副晶片ΙΑ、 1Β之 長側中央> 的接合墊片與内引線3Aa、3Bb之間實施接 合程序。各内引線3Aa和3Bb事先在遠離對應副晶片 的方向彎曲。完成接合後，接合到内引線3 B b的副晶片 1B相反擺上接合到内引線3Aa的副晶H1A,因而兩 個副晶片1 A和1 B在引線框的兩側上彼此正對，而彼此 對應的内引線彼此接觸。 (3 )引線的切割和接合 對於對應引線的互相接觸，叠在内引線3Aa上的内 引線3Ab被雷射裝置21所發出的YAG雷射束22在 每個副晶片的外緣位置切割，同時焊至内引線3 A a。現 在，内引線3Aa和3Bb的對應引線一起電連接。 (4 )密封 如此相反璺在一起並有引線框置於其間的副晶片1 A 和1B,然後以造模樹脂2來密封2,如圖22所示。此 時，内引線3 A b的切割部以及接到内引線3 A a的接合 部保護於造模樹脂2之内，因而防止水等等經由接合部而 進入，因此可提高DRAM封裝的耐久性。 (5 )引線形成 在如此以造模樹脂2來密封的封裝中，如圖23所示 ,對應於副晶片1 A之引線框的外引線3 B由預定的壓製 (請先閲讀背面之注意事項再填寫本頁) 裝· - 線. 本紙張尺度逍用中困國家標準(CNS)甲4規格(210X297公¢) -35 - A 6 B6 五、發明説明（ 機所形成，以得到所謂的SOJ結構的DRAM封裝1。 1.4. 3引線框和绝緣薄膜 設計用於此實施例之引線叠層型封裝的引線框，使相 鄰之内外引線3A、3B間的距離約等於整個引線框，如 圖24所示。結果，聯合了引線間的寄生電容，抑制了引 線間所感應之雜訊的大小，於是縮短了DRAM封裝的信 號轉移時間。 另一方面，用於副晶片1 A、1 B和内引線3 A間之 接合的絶緣薄膜4沿著内引線3A1切成梳形，如圖24 的斜線所示。绝緣薄膜的熱膨脹傺數與形成每値副晶片或 引線框的半導體基底不為不同。因此，在绝緣薄膜的接合 面積大的情形下，由溫度在長期改變所引起的膨脹和收縮 可剝除絶緣薄膜的接合部。藉著將絶緣薄膜4沿著内引線 3A1切成梳形以降低接合面積，可抑制絶緣薄膜的分離 並提高D RAM封裝的耐久性和可靠度。 經濟部中央標準局員工消費合作社印製 1.4.4. 其它封裝形式 可採用‘圖25至31所示之128M DRAM封裝 的修正形式。圖25中，副晶Η1B的背側接合至塗有聚 亞胺樹脂之絶綠薄膜4的引線框3Α1的上表面，而副晶 片1 Α的表面側接合至引線框3 A 1的下表面。此時，副 晶片1 B和内引線3 A 1 ,以及内引線3 A 1和副晶Η 1 A ·彼此變動線接合所需的預定距離。其後，内引線 一 36 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度边用中國Η家標準(CNS)甲4規格(210X297公茇)
五、發明説明（ 經濟部中央標準局員工消費合作社印製 3A1和副晶片1A依據LOC技術而線接合，内引線 3 A 1 和副晶片1 B依據傳統方法而線接合。 另一方面，如圖26所示，當下副晶片1A和内引線 3A1使用焊塊10來接合一起時，不需以上述方式來移 動副晶Η 1 A和1 B。 在前述的引線叠層型封裝中，對應於副晶片1 A和 1B的兩個引線框可延伸至外引線3B而不被切割，如圔 27所示。在此情形下，為保持DRAM封裝的耐久性， 必須防止水等等經由引線框接合部而侵入。 在可完成引線框容許兩値副晶片1A和1B相鄰於同 一平面上的情形下，如圖28所示，完成副晶片的接合和 線接合時，藉由將引線框沿著折線彎曲，如圖29所示， 可形成此種DRAM封裝。在此情形下，副晶片1A和 1B的背面使用聚亞胺的絶緣薄膜4來接合並固定，接著 以造模樹脂2來密封。 此外，如圖3 0所示，副晶片1 A和1 B可各經由焊 塊6接合到做為電路板的引線框，如圖30所示。此外， 如圖31所示，在垂直於副晶片表面的方向，藉著堆叠兩 對依據引線‘叠層封裝法所接合之副晶片ΙΑ、1B和1C 、：LD,可完成包括四個副晶片的DRAM封裝，然後共 同連接引線框的對應引線。在此情形下，為提 封裝的耐久性，使對應於副晶片1 C之引線框的切割部和 對應於副晶片1 A之引線框的接合部位於造模樹脂2的内 部 〇 _ (請先閲讀背面之注意事項再填寫本頁) 裝- 訂- 本紙張尺度逍用中國Η家標準(CNS)曱4規格(210X297公龙) -37 - A 6 B6 209 的 3 五、發明説明（ 1. 5. .DRAM副晶片的接合選擇 圔32是闊於應用本發明之64M DRAM副晶片 之接合選擇的表。圖33至38是圖1和圔8至12之 1 2 8 M DRAM封裝之墊片的連接圖。參照這些圔， 提供以下闢於D RAM副晶片之接合選擇和墊片之連接的 說明。圖33至38的墊片連接圖用於解釋墊片和引線間 的連接關係，非限制墊片和引線的具體排列和大小。 在依據此實施例的每個64M DRAM副晶片中， 有四個接合墊片F1—F3和TC,用於設定其位元組態 和晶片選擇的條件。從圖32清楚看出，墊片F1和F2 用於設定每個DRAM副晶片的位元組態；墊片TC設定 是否要選擇性地或同時存取D RAM副晶片；墊片F 3用 於設定在選擇性地存取副晶片的情形下，D R A Μ副晶片 進入選擇的狀態時，做為晶片選擇信號之X位址信號 XI3的邏輯位準。在副晶片的起始狀態中，墊片F1— F3和TC進入未連接的狀態NC (NO Conenct)未接 至任何引線，如需要的話，選擇性地線接合至供應源電壓 的内引線3A2,或源電壓供應引線VCC。 當墊片F1和F2均接到源電壓供應引線VCC時， 相關的DRAM副晶片具64MX1位元的位元組態，並 以1位元為單位經由資料輸入墊片Din或資料輸出墊片 Dout來輸入或輸出儲存資料。此時，如圔3 3所示，當 愁片TC接到源電壓供應引線VCC時，依據晶片選擇信 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公货) (請先閲讀背面之注意事項再填寫本頁) 裝. .可- 經濟部中央標準局员工消費合作社印製 -38 - % Α6 Β6 經濟部中央標準局貝工消費合作社印製 五、發明説明（^ 號，亦即X位址信號XI 3，選擇性地起動副晶片。因此 ，圖示的.副晶片對應於構成圖1之D RAM封裝的副晶片 A (1A)和B (1B)。當墊片F3接到源電壓供應引 線V C C時，只要X位址信號X 1 3的位準為低位準，貝IJ 副晶Η選擇性地進入選擇的狀態，而當墊片F3進入未連 接狀態NC時，只要X位址信號XI3的位準為高位準Η ，則副晶片選擇性地進入選擇的狀態。副晶片Α和Β的資 料輸入墊片Din共同接到對應於DRAM封裝之資料輸 入端Din的引線，而資料輸出墊片Dout共同接到對應於 DRAM封裝之資料輸出端D〇ut的引線。 另一方面，如圖34所示，當墊片F1和F 2均接到 源電壓供應引線VC C且墊片T C進入未連接狀態NC時 ，相關的副晶片具有6 4 Μ X 1位元的位元組態，並保持 在選擇的狀態而與X位址信號X13的邏輯位準無關。因 此，副晶片對應於構成圔8之D R A Μ封裝的副晶片Α和 B。此時，副晶片A的資料輸入和輸出端Din、Dout分別 接到對應於DRAM封裝之資料輸入和輸出墊片端DinO 、DoutO的引線，而副晶片B的資料輸入和輸出墊片Din 、Dout分別接到對應於D RAM封裝之資料輸入和輸出端 Din 1、Dout 1 的引線。 當墊片F1接到源電壓供應引線VCC且墊片F2進 入未連接狀態NC時，相關的DRAM副晶片具有16M X4位元的位元組態，並以4位元為單位經由資料輸入輸 出墊HD I 00至D I 03來輸入或輸出儲存資料。此時 (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 本紙張尺度逍用中國B家標準（CNS)甲4規格(210X297公着） -39 - 經濟部中央標準局員工消費合作社印製 2 〇的。& 五、發明説明（ ，如圖35所示，一旦墊片TC接到源電壓供應引線 V C C 則依據X位址信號X 1 3選擇性地起動副晶片。 因此，副晶片對應於構成圖9之DRAM封裝的副晶片A 和B。此外，當墊片F 3接到源電壓供應引線V C C時， 只要X位址信號X 1 3的位準為低位準L ,則相關的副晶 Η選擇性地進入選擇的狀態，而當墊片F3進入未連接狀 態NC時，只要X位址信號XI 3的位準為高位準Η ,則 副晶片選擇性地進入選擇的狀態。副晶片Α和Β的輸入輸 出墊片D I OO — D I 03分別共同接對應於DRAM封 裝之資料輸入輸出端DI00_DI03的引線。 另一方面，如圖36所示，當墊片F1接到源電壓供 應引線VCC且墊片F 2和T C進入未連接狀態NC時， 相關的副晶片具有1 6 Μ X 4位元的位元組態，並保持在 選擇的狀態。現在，副晶片對應於構成圖10之DRAM 封裝的副晶片。此時，副晶片A的資料輸入輸出墊片 D I 0 ◦ — D I 0 3分別接到對應於D R A Μ封裝之資料 輸入輸出端DIOO—DI03的引線，而副晶片B的¾ 料輸入輸出墊片D I ◦ 0 — D I ◦ 3分別接到對應於封裝 之資料輸入輸出端D I 04 — D I 07的引線。 此外，當墊片F1和F2均進入未連接狀態NC時， 相關的DRAM副晶片具有8ΜΧ8位元的位元組態，且 以8位元為單位經由資料輸入輸出墊片DI00— D 107來輸入或輸出儲存資料。此時，如圖37所示， 當塾片TC接到源電壓供應引線VCC,依據X位址信號 A 6 B 6 (請先閱讀背面之注意事項再填寫本頁) 裝- 線- 本紙張尺度逍用中國國家標準(CNS)甲4規格(210X297公*) -40 - 經濟部中央標準局員工消費合作社印製 五、發明説明（g XI 3選擇性地起動副晶片。現在，此DRAM封裝的副 晶片對應.於構成圖1 1之DRAM封裝的副晶片A和B。 此外，當墊片F3接到源電壓供應引線VCC時，只要X 位址信號的位準為低位準L ,則相關的副晶片進入選擇的 狀態，而當墊HF3進入未連接狀態NC時，只要X位址 信號的位準為高位準Η ,則副晶片進入選擇的狀態。副晶 片Α和Β的資料輸入輸出塾片DI0◦—DI07分別共 同接到對應於DRAM封裝之輸入輸出端DI00— D I 0 7的引線。 如圖38所示，當墊片FI、 F2的TC進入未連接 狀態N C時，相關的副晶片具有8 Μ X 8位元的位元組態 ，並保持在選擇的狀態。現在，此封裝的副晶片對應於構 成圖1 2之D R A Μ封裝的副晶片Α和Β。此時，副晶片 A的資料輸入輸出墊片D I 0 ◦ — D I ◦ 7分別接到對應 於DRAM封裝之資料輸入輸出端DI0◦—DI〇7的 引線，而副晶片B的資料輸入輸出墊片D I 0 0 — D I ◦ 7分別接到對應於封裝之資料輸入輸出端D I 0 8 一 D I 0 1 5的引線。 1. 6 .晶片選擇實際方法 圖39是包含於實施本發明之64M DRAM副晶 片中之X位址缓衝器205的電路圖，圖40至44是顯 示DRAM封裝中之其它晶片選擇法的方塊圖和定時圖。 參照這些圖，提供以下關於64M DRAM封裝中之實 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中B國家楳準（CNS)甲4規格（210X297公釐) -41 - 20990^ A 6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明（ 際晶片選擇法的説明。在每値電路中，具有箭頭附於通道 (後閘極.）部的MOSFET (金氣半型場效電晶體；本 文將” MOSFET 〃一詞做為絶緣閘極型場效電晶體的 一般名詞）是P通道型，與未附有箭頭的N通道 MOSFET不同。 1.6.1.選擇起動法和X位址缓衝器的組態 此實施例之64M DRAM副晶片的晶片選擇大致 選擇性地依據從X位址缓衝器2 0 5所輸出之内部控制信 號C S的邏輯位準來決定。依據X位址信號X 1 3的邏輯 位準以及是否執行關於接合墊片TA和F3的接合，選擇 性地設定内部控制信號C S的邏輯位準。 如圔39所示，墊片TC接到模式設定器223的對 應輸入電路1C 3,並依據接合狀態，選擇性地使輸入電 路IC3之輸出信號（或内部控制信號T C D)的位準變 高或低。更明確地說，當墊片TC進入未連接狀態NC, 内部控制信號TCD的位準變低，而當墊HTC接到源電 壓供應引線VCC時，内部控制信號TCD的位準變高。 同樣地，塾‘MF3接到模式設定器223的對應輸入電路 IC2,當墊HF3進入未連接狀態NC時，輸入電路 IC2之輸出信號（或内部控制信號CSA)的位準變低 ，而當墊片F3接到源電壓供應引線VCC時，内部控制 信號CSA的位準變高。内部控制信號TCD和CSA饋 至X位址缓衝器2 0 5。 (請先閲讀背面之注意事項再填窝本頁} 丁 本紙張尺度逍用中國國家標準(CNS)甲4規格(210x297公釐) -42 - 經濟部中央標準局貝工消費合作社印製 0 五、發明説明（ X位址缓衝器205包含輸入電路1C 1,其輸入端 接到位址.輸入墊片A1 3。當列位址選通信號RASB和 内部控制信號RASO的位準變高時，輸入電路1C 1選 擇性地進入轉移狀態，並接收經由位址輸入墊片X13而 分時饋入的晶片選擇倍號，亦卽X位址信號X 1 3。做為 内部信號X13之輸入電路IC1的輸出信號饋至選擇器 SEL1的一値輸入端，同時，披反相器反相後，做為反 相内部信號X 1 3 B之反相的輸出信號饋至選擇器 S E L 1的另一輸入端。内部控制信號C SA從模式設定 器223饋至選擇器SEL1的第一控制端，而輸出信號 ，或内部信號RCS,從N0R閘N01饋至其第二控制 丄山 m 〇 依據行位址選通信號C A S B所形成的内部控制信號 CAS1饋至NOR閘NO 1的一個輸入端，而輸出信號 從NAND閘NA1饋至其另一輸入端。根據列位址選通 信號RAS B所形成的反相内部控制信號RAS 0 B和 RAS 1 B饋至NAND閘NA1的一對輸入端。結果， 當反相内部控制信號RA S 0 B或RA S 1 B其中之一的 位準變低時，選擇性地使NAND閘NA1之輸出信號的 位準變高，而當NAND閘NA1之輸出信號或内部控制 信號CAS1的位準變高時，選擇性地使NOR閘NO 1 之輸出信號（亦即内部信號RCS)的位準變低。易言之 ，在DRAM副晶片保持未選擇之狀態的期間，以及從 DRAM副晶片進入選擇之狀態直到反相内部控制信號 A 6 B6 (請先閱讀背面之注意事項再填寫本頁) 裝. -5 -43 - A 6 B6 五、發明説明 RASOB或RAS1B之位準變低或内部控制信號 CASlg位準變高的期間，保持内部控制信號RCS的 位準為高，而當DRAM副晶片保持於選擇的狀態時，使 其變低。 經濟部中央標準局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 當内部信號RCS的位準變高時，選擇器SEL1進 入轉移狀態，而當内部信號RCS的位準變低時，選擇器 SEL1進入非轉移狀態。在轉移狀態，當内部控制信號 CSA的位準為低時，選擇器SEL1將反相的内部信號 X 1 3 B再反相並將此信號轉移到隨後的閂鎖電路L T 1 ，而當内部控制信號CSA的位準為高時，選擇器 S E L 1將内部控制信號X 1 3 B反相並將此信號轉移到 閂鎖電路。因此，當墊片F 3進入非連接狀態NC時，選 擇器SEL1將反相的内部信號X13B (亦即X位址信 號X 1 3的反相信號）再反相，並將此信號轉移到閂鎖電 路LT1;易言之，X位址信號χΐ3直接轉移到閂鎖電 路LT 1而不被反相。當墊片F 3接合到源電壓供應引線 VCC時，選擇器SEL1將内部信號X13 (亦即X位 址信號X 1 3 )反相，並轉移到閂鎖電路L T 1。在 DRAM副晶片進入選擇的狀態後經過預定的時間，且當 内部信號RCS的位準變低時，停止選擇器SEL1的X 位址信號X13轉移作業。 依據N A N D閘N A 1之輸出信號的反相信號，亦即 反相的内部信號RSB,閂鎖電路LT1選擇性地進入閂 鎖形式。更明確地說明，當反相内部信號RSB的位準變 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公釐) ~ ' 經濟部中央標準局员工消費合作社印製 r〇 f ‘ 五、發明説明 (42) 低時，易言之，在DRAM副晶片進入選擇的狀態後經過 預定的時閂鎖電路LT1選擇性地進閂鎖形式。在此 狀態，閂鎖電路LT1保持經由選擇器SEL1所轉移的 内部信號X 1 3或反相的内部信號X 1 3 B。閂鎖路 LT1的輸出信號饋至NAND閘NA2的一値輸入端。 NAND閘NA1的輸出信號（亦即内部信號RS)饋至 NAND閘NA2的另一輸入端。NAND閘AN2的輸 出信號經由在其控制端接收内部控制信號TCD的轉移閘 TG1。再經由一個反相器來輸出，並做為内部控制信號 CS。轉移閘TG1的輸出端經由在閘極接收内部控制信 號TCD之反相信號的N通道MOSFET,而接到電路 的地電位。 因此，只要内部信號R S和内部控制信號T C D的位 準變高，易言之，只要列位址選通信號RASB的位準變 低且墊片TC接合到源電壓供應引線VCC,則閂鎖電路 L T 1所保持的内部信號X 1 3或反相的内部控制信號 XI 3B便傳到轉移閘TG1。因此，轉移的内部信號 X 1 3或反相内部信號X 1 3 B做為内部控制信號C S。 亦即，當列位址選通信號RASB的位準高時，保持内部 控制倍號CS的位準低，在列位址選通信號RASB的位 準變低經過預定時間，只要墊HTC接合到源電壓供應引 線VCC,則依據X位址信號XI 3,選擇性地使内部控 制信號CS的位準變高或低。亦即，當墊片F3在未連接 狀態NC時，只要反相内部信號XI 3B的位準低，易言 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度边用中國B家標準（CNS)甲4規格（210x297公釐) -45 - A 6 Β 6 五、發明説明（43) 之，只要X位址信號X 1 3的位準高，則使内部控制信號 CS的位準高，而當墊片F3接合到源電壓供應引線 VCC時，只要内部信號XI3的位準低，易言之，只要 X位址信號X 1 3的位準低，則選擇性地使内部控制信號 CS的位準高。結果，内部控制信號CS依據圖32的條 件來形成，並可決定構成DRAM封裝之成對的副晶片的 選擇條件。 經濟部中央標準局员工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在此實施例的DRAM副晶片中，内部控制信號CS 選擇性地依據X位址信號XI3來形成，如上述，此X位 址信號X 13在相當快的定時與列位址選通信號RA S B 的後緣同步而饋入。如圖4中的②所示，内部控制信號 C S可用於造成由RAS2時鐘産生器2 1 ◦選擇性地執 行之内部控制信號XDG的形成，造成由X位址解碼器 203選擇性地執行之字線的選擇，並藉以選擇性地起動 每個副晶片。在X位址信號X 1 3之輸入定時中有更進一 步之邊際（margin)的情形下，也可依據内部控制信號 CS而選擇性地操作預解碼器204,如圖4中的①所示 ,並減低不作用之副晶片之功率消耗的另一 10%左右。 另一方面，在X位址信號XI 3之輸入定時中没有邊際的 情形下，或當晶片選擇信號饋入做為部分的行位址信號（ 亦即Y位址信號）時，必須同時起動構成DRAM封裝的 兩値副晶片，.在此情形下，僅可選擇寫入放大器2 1 8的 儲存資料輸入作業或資料輸出缓衝器2 2 1的輸出作業， 如圖4中的③所示。 本紙張尺度逍用中國國家標準（CNS)甲4規格(210X297公發) 經濟部中央標準局员工消費合作社印製 A6 B6 五、發明説明（44) 1. 6. 2.其它晶片選擇法 在上述實施例的64M DRAM封裝中，用於選擇 性地存取一對D R AM副晶片選擇信號饋入成為X位址信 號XI 2，位址輸入端的數目增加一。一種處理此增加的 方法可藉由設定X和Y位址信號的位元數彼此相等（包含 晶片選擇信號），而令DRAM封裝之外部端子的數目最 佳化。在此情形下，DRAM封裝須由K次方的副晶片所 組成，副晶片的位址空間包括2之i次方的列位址和2之 i -k次方的行位址，或2之i — k次方的列位址和2之 i次方的行位址。因此，依據列和行位址之k位元的差， 選擇性地存取副晶片。 在圖40的實施例中，DRAM封裝的位址空間包括 2的一次方（亦即兩個）32M DRAM副晶片A和B ，選擇性地由i 一 1位元或1 2位元的X位址信號X0-XI1和i位元或13位元的Y位址信號Y0—Y12所 指定，而晶片選擇信號饋至DRAM封裝做為最高有效位 元的X位址信號X12。此時，如圖41所示，X位址信 號X 0 — X 1 1和做為晶片選擇信號的X位址信號X 1 2 與列位址選通信號RASB的後緣同步來饋入，而Y位址 信號Y0—Y12與行位址選通信號CASB的後緣同步 來饋入。由於内部控制信號CS可在相當快的定時來形成 ，所以可依據内部控制信號C S ,選擇性地起動副晶片A 和B。因此，可降低DRAM封裝的功率消耗，同時使封 (請先閲讀背面之注意事項再填寫本頁) 裝- 訂- 本紙張尺度逍用中國國家標準(CNS)甲4規格(210X297公釐) 209908 Λ 6 Β6 五、發明説明 <45) 裝的外部端子數目最佳化。 另一g面，在圖42的實施例中，DRAM封裝的位 址空間包括2的一次方或兩個32M DRAM副晶片， 由i位元或1 3位元的X位址信號XO — XI 2和i _ 1 位元或12位元的Y位址信號YO-Y11選擇性地指定 ,且晶片選擇信號饋至DRAM封裝做為最高有效位元的 Y位址信號Y 12。此時，如圔43和44所示，X位址 信號XO—XI2與列位址選通信號RASB的後緣同步 來饋入，而Y位址信號YO—Y11和做為晶片選擇信號 的Y位址信號Y12與行位址選通信號CASB的後緣同 步來饋入。結果，在相當慢的定時來選擇性地形成内部控 制信號CS,所以無法依據内部控制信號CS來選擇性地 起動副晶片A和B。在此情形下，依據晶片選擇信號，亦 即Y位址信號Y12,藉著形成饋至寫入放大器218的 内部控制信號WP或饋至資料輸出缓衝器2 2 1的内部控 制信號DOC,可選擇性地執行儲存資料輸入和輸出作業 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 1 . 7 .評估 在上述的DRAM封裝中，採用所謂的雙晶片封裝法 ,其基本組態包括一對D R A Μ副晶Η ,對立位於做為配 線設備之引線框的兩側。依據饋入做為晶片選擇信號之最 高有效位元的X或X位址信號，選擇性地起動這些副晶片 ，或選擇性地執行儲存資料輸入或輸出作業。結果，可得 本紙張尺度边用中國國家標準（CNS)甲4規格(210x297公*) -48 - 經濟部中央標準局员工消費合作社印製 A6 _B_6 五、發明説明 ^46) 到以下效果。 (1ί可完成有效的晶Η安裝法，能安裝多數個相同 大小的副晶片，而不必犧牲封裝的熱輻射特性和産量。 (2) 可得到DRAM封裝的大容量和低功率消耗， 同時抑制封裝大小增加。 (3) 與包括單一DRAM晶片且約同樣封裝大小的 封裝相比較，可達成具有數倍於此種單一晶片封裝之記億 容量的DRAM封裝，因此可擴展DRAM中之記億容量 的限制等等。 (4) 在封裝由單一半導體晶片所構成的情形下，信 號以相當大的延遲時間來傳輸，此延遲時間由電，阻器R和 寄生電·容C所決定，如圖45所示，而在封裝由K値副晶 片所構成且選擇性地起動這些副晶片的情形下，如圖46 所示，電阻器R和寄生電容C可降低到Ι/k,所以封裝 的延遲時間可降到k的二次方分之一，且其工作速度可變 高。 (5 )由於成對之副晶片的接合墊片以直線形式沿著 半導體基底表面的X或Y軸安排於中央，所以可容易達成 平面對稱，並可應用依據傳統LOC技術的接合。 (6 )由於成對的副晶片接合到對應的引線框，其後 這些副晶片和引線框疊在一起，所以使用傳統的線接合技 術可容易完成雙晶片封裝糸統。 (7)在將引線框叠在一起的情形下，將一値引線框 切割並接合到另一引線框，切割和接合部保護於密封樹脂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準（CNS)甲4規格（210x297公釐） -49 - A 6 Β6 經濟部中央標準局員工消費合作社印製 五、發明説明 <47) 内部，所以可防止進水等，藉以提高封裝的耐久性。 (8 ί由於各經由引線框而相叠的多數對副晶片昼在 垂直於其表面的方向，且引線框的對應引線共同連接，所 以可容易地昼上數對副晶片，並得到大的封裝容量。 (9)由於每個記億封裝的位址空間由2之k次方的 記億副晶片所組成，依據i 一 k位元的列位址信號和i位 元的行位址信號或i位元的列位址信號和i _ k位元的行 位址信號來選擇性地起動，所以可使外部端子的數目最佳 化，同時降低包含多數個副晶片之每個記億封裝的功率消 耗。 (1 0 )由於用來將副晶片與對應引線彼此接合的絶 緣薄膜沿著引線框的引線切成梳形，所以可降低接合面積 ,並防止溫度改變所引起之絶緣薄膜的分離。結果，可提 高包含D RAM封裝做為基本组態之記億糸統等等的封裝 效率，藉以降低其成本。 2.使用部分晶Η的64 Μ DRAM封裝 以上敘述闋於128M DRAM封裝的實施例，其 中藉著能正常作用並有位址空間之所諝的全晶片的組合， 促進封裝的大容量和低功率消耗。藉著結合各具有位址空 間能部分正常作用之所謂的部分晶片來構成DRAM封裝 ，依據本發明的雙晶片封裝条統也可做為釋放部分晶片的 設備。 (請先閲讀背面之注意事項再填寫本頁) 裝- 訂· 本紙張尺度边用中B國家標準（CNS)甲4規格(210X297公龙) -50 - A 6 B6 經濟部中央標準局貝工消費合作社印製 五、發明説明（48) 2.1.使用選擇性地存取之兩値64M DRAM部分 释片的64M DRAM封裝 圖47是方塊圖，顯示依據本發明之64M DRAM封裝的第一實例。圖48和49是部分電路圖， 顯示包含於圖4 7之D RAM封裝中的X位址緩衝器 20 5和模式設定器223。圖53是連接表，顯示構成 圖47之DRAM封裝之64M DRAM部分晶片的接 合選擇。參照這些圖，提供以下有關此實施例之dram 封裝之概要和具體之晶片選擇法的說明。這些圖中，構成 DRAM封裝之64M DRAM部分晶片基本上遵循構 成上述之128M DRAM封裝的64M DRAM副 晶片。此外，如同在1 28M DRAM封裝的情形，構 成DRAM封裝的一對部份晶片依據雙晶片封裝法來安裝 。此外，在這些圔的方塊圔中，不正常的部分由斜線所表 不。 2 . 1 . 1 .方塊组態 如圔47所示，此實施例的64M DRAM封裝基 本上由兩個·6 4Μ DRAM部分晶Α和Β所構成，其中 一半的每個列位址空間可正常作用。能正常作用之每個部 分晶片的部分並未特定限制，但當信號位準變低時，其由 列位址空間中的低位址側（或X位址信號X 1 2 )所指定 。部分晶片A和B的位址輸入墊片AO至A 1 3共同接到 DRAM封裝的對應位址輸入端AO至A13,其資料輸 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中困國家楳準(CNS)甲4規格(210x297公*) -51 - 經濟部中央標準局貝工消費合作社印製 A 6 Β6 五、發明説明 (49) 入墊片Din和資料輸出墊H Dout共同接到DRAM封 裝的資料轉入端Din和資料輸出端Dout。 除了前述實施例中之64M DRAM副晶片的模式 設定墊片之外，部分晶片A和B各具有三個模式設定墊片 PTA、PTX和PTY。如圖53所示，墊片PTX和 PTY通常保持在未連接狀態NC,當每個部分晶片的列 或行位址空間部分正常作用時，選擇性地接合到源電壓供 應引線VCC。另一方面，當信號位準變低時，在列或行 位址空間中之低位址側（或X位址信號或Y位址信號）所 指定之部分的正常條件下，墊片PTA接合到源電壓供應 引線VCC,當信號位準變高時，高位址側（或X位址信 號X12或Y位址信號Y12)所指定之部分的正常條件 下，墊片PTA進入非連接狀態NC。如前述的128 DRAM封裝，接合墊片TC和F3用於選擇性地起動部 分晶片A和B,或用於選擇性地設定晶片選擇條件。 圖47中，每個部分晶片A和B的墊片PTA和 PTX都接合到源電壓供應引線VCC,而墊片PTY在 非連接狀態NC。因此，在毎値部分晶片中，如稍後所述 ，強迫内部位址信號BX 12的位準變低，並持绩地指定 能正常作用在低位址側的列位址空間。另一方面，在部分 晶片A和B中，墊片TC均接合到源電壓读應引線VCC ，在部分晶片A側的墊片F 3接到引線V C C ,而在部分 晶片B側的墊片F3在非連接狀態NC,因而只要X位址 信號XI2的位準低，則部分晶片A中之内部控制信號 (請先閲讀背面之注意事項再填寫本頁) 裝- 線- 本紙張尺度逍用中國國家標準（CNS)甲4規格(210X297公潑） Λ 6 Β6 經濟部中央標準局貝工消費合作社印製 五、發明説明（50) CS的位準變高，只要X位址信號XI2的位準高，則部 分晶片Β中之内部控制信號C S的位準變高。 因此，部分晶片Α和Β與構成圖1之128Μ DRAM封裝之64M DRAM副晶片A和B以相同方 式作用，除了記億容置減半為3 2百萬位元。結果，圖 47的DRAM封裝如同所謂的64M DRAM封裝。 在此情形下，圖47清楚看出，DRAM封裝具有一値介 面，與單一64M DRAM晶片所組成之64M DRAM封裝的介面相同，其中所有的位址空間可正常作 用。更新循環也是8 k循環/64 mS,也可實施平行測試 。這表示包括兩値部分晶片的此DRAM封裝可由包括一 個全晶片的64M DRAM封裝來替代，且雙晶片封裝 法對增進64M DRAM晶片的産量很有效。 2.1. 2.選擇起動法和X位址缓衝器的組態 圖48中，每個部分晶片的墊HF3、 TC、 PTA 和P TX接到模式設定器2 2 3中對應的輸入電路I C 2 一 I C 5 ,並選擇性地使其輸出信號或内部控制信號 CSA、TCD、PAD和PXD的位準變高或低。更明 確地說，當對應墊片F3、 TC、 PTA和PTX在非連 接狀態NC時，内部控制信號内部控制信號CSA、 TCD、 PAD和PXD的位準變低，當對應墊片接合到 源電壓供應引線VCC時，則其位準變高。内部控制信號 CSA、TCD、PAD和PXD饋至X位址缓衝器 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度边用中國國家標準（CNS)甲4規格（210X297公釐） -53 - A6 B6 經濟部中央標準局貝工消費合作社印製 五、發明説明（51) 205。另一方面，位址輸入墊片A 12接到X位址缓衝 器205$輸入電路IC6的輸入端，如圖48所示。當 内部控制信號RASO的位準變高時，輸入電路1C 6選 擇性地進入轉移狀態，並將經由位址輸入墊片A 12而分 時饋入的X位址信號X 1 2傳1(1選擇器S E L 2的一個輸 入端。選擇器SEL 2的另一輸入端經由反相器而接到其 輸出端，形成閂鎖電路。此外，内部控制信號X L饋至選 擇器SEL2的控制端。結果，只要内部控制信號XL的 位準變低，則選擇器SEL 2在轉移狀態，當内部控制信 號X L的位準變高時，則進入閂鎖形式。此閂鎖電路的反 相輸出信號被反相器反相成内部信號X 1 2 ,而閂鎖電路 的非反相輸出信號被反相器反相成反相的内部信號 X 1 2 B 〇 從選擇器SEL2輸出的反相内部信號XI2B經由 轉移閘TG2而饋至NAND閘NA5的一個輸入端，而 内部信號X 1 2饋至稍後將述之選擇器S E L 3的另一輸 入端，也經由轉移閘TG3饋至NAND閘NA6的一個 輸入端。内部控制信號PXD饋至轉移閘TG2和TG3 的控制端。此外，内部控制信號AG共同饋至NAND閘 NA5和NA6的另一輸入端。結果，只要内部控制信號 P X D的位準變低，則内部信號X 1 2和反相的内部信號 XI2B傳到對應NAND閘NA5和NA6的一値輸入 端，只要内部控制倍號AG的位準變高，再變成反相的内 部控制信號BX 1 2 B或内部位址信號BX 1 2。 本紙張尺度逍用中國B家標準(CNS)甲4規格(210x297公*) (請先閲讀背面之注意事項再填寫本頁) 裝< 訂 線· -54 -
經濟部中央標準局貝工消費合作社印製 五、發明説明（^2) 在NAND閘NA5、NA6的一値輸入端與電路之 源電壓和坤電位間具有位準設定電路LSI和LS2,各 包括一對P和N通道MOSFET,以預定組合來接收 NAND閘NA3或NA4的輸出信號或反相信號。内部 控制信號PAD饋至NAND閘NA3的一値輸入端，而 其反相信號饋至NAND閘NA4的一個輸入端。内部控 制信號PXD共同饋至NAND閘AN3和NA4的另一 輸入端。結果，當内部控制信號PXD的位準變低時， NAND閘NA5和NA6的一個輸入端之位準配合經由 轉移閘TG2或TG3而饋入之反相内部信號XI 2B或 内部信號X 1 2的位準，而當Λ部控制信號p X D的位準變 高時，依據内部控制信號PAD,選擇性並強迫地使該輸 入端的位準變高或低。 亦即，當内部控制信號PAD的位準變低時， NAND閘NA4之輸出信號的位準變低，並同時開啓位 準設定電路L S 1的N通道M〇 S F E T和位準設定電路 LS2 的 P通道MOSFET。所以，NAND 閘NA5 的一個輸入端的位準變低，而NAND閘NA6的一値輸 入端的位準變高。結果，反相内部位址信號BX 12 B的 位準變低，而内部位址信號BX 12的位準為高。另一方· 面，當内部控制信號PAD的位準變高時，NAND間 NA3之輸出信號的位準變低，並同時開啓位準設定電路 LS1的P通道MOSFET和位準設定電路LS2的N 通道MOSFET。因此，NAND閘ΝΑ 5的一個輸入 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂- 線- -55 - 經濟部中央標準局貝工消費合作社印製 A 6 B6 五、發明説明fe3) 端之位準變高，而NAND閘NA6的一個輸入端之位準 變低。结學，強迫内部位址信號BX 12的位準變低，而 反相内部位址信號BX12B保持高位準。亦即，在每個 部分晶片中，如圔53所示，只要墊片PTX接合到源電 壓供應引線VCC且墊片PTA在非連接狀態NC,則強 迫内部位址信號BX12的位準變高，而只要墊片PTX 和PTA都接合到源電壓供應引線VCC,則強迫變低。 當墊片PTX在非連接狀態NC時，依據X位址信號XI 2,使内部位址信號BX 12的位準變高或低。 接箸，位址輸入墊片A 1 3接到X位址缓衝器2 0 5 的輸入電路IC1,如圖49所示。只要内部控制信號 RASO的位準變高，則輸入電路1C 1選擇性地進入轉 移狀態，並將經由位址輸入墊片A 1 3而分時饋入的X位 址信號X 1 3轉移到選擇器S E L 3的一値輸入端，做為 内部信號XI 3。内部信號XI 2饋至選擇器SEL3的 另一輸入端，内部信號PX (亦即内部控制信號PXD) 饋至選擇器SEL3的控制端。所以，當内部控制信號 PXD的位準變低時，選擇器SEL3將做為反相内部信 號X 1 2 3 B的内部信號X 1 3轉移到選擇器S E L 4 , 而當内部控制信號PXD的位準變高時，選擇器SEL3 將做為反相内部信號X 1 2 3 B的内部信號X 1 2轉移到 選擇器S E L 4。 反相内部信號XI23B饋至選擇器SEL4的一値 輸入端，同時反相器反相之後，饋至選擇器SEL4的另 本紙張尺度边用中國國家標準(CNS)甲4規格(210X297公龙) (請先閲讀背面之注意事項再填窝本頁) 裝. 一 A 6 __B_6 五、發明説明（54) 一輸入端。内部控制信號CSA從模式設定器2 2 3饋至 選擇器SE L4的第一控制端，而輸出信號或内部信號R CS從NOR閘NO 1饋至其第二控制端。因此，選擇器 SEL4大致完成圖39之選擇器SEL1的相同功能， 並依據内部控制信號CSA和RCS,選擇性地將反相内 部信號X 1 2 3 B或其反相信號轉移到閂鎖電路L T 1。 圖49 中的NAND閘ΝΑΙ、NA2、NOR 閘N01 、閂鎖電路L T 1和轉移閘T G 1分別直接對應於圖3 9 中的NAND 閘ΝΑΙ、NA2、NOR 閘N01、閂鎖 電路L T 1和轉移閘T G 1 ,並達成相同功能。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再塡寫本頁) 以圖39的相同方式，當内部控制信號PXD的位準 變低時，依據X位址信號XI3選擇性地使内部控制信號 CS的位準變高或低，而當内部控制信號PXD的位準變 高時，依據X位址信號XI 2選擇性地使内部控制信號 CS的位準變高或低。亦即，當内部控制信號TCD和 CSA變高位準時，内部控制信號CS的位準與X位址信 號X 1 2具有相同邏輯位準，只要X位址信號X 1 2的位 準高，則選擇性地變高。另一方面，當内部控制信號 T C D和内部控制信號C S A的位準分別變高和低時，内 部控制信號C S的位準在X位址信號X 1 2的反相邏輯位 準，只要X位址信號XI2的位準高，則選擇性地變高。 因此，如圖53所示，當墊片TC接合到源電壓供應引線 VCC且墊片PTX在非連接狀態NC時，依據X位址信 號XI 3,每個部分晶片選擇性地進入選擇的狀態，而當 本紙張尺度逍用中國國家標準（CNS)甲4規格(210X297公¢) -57 -
W Λ6 _B_6___ 五、發明説明（55) 墊片TC和PTX均接合到源電供應引線VCC時，依據 接收到Xj立址信號XI 2時之墊片PTA的接合狀態，每 個部分晶片進入選擇的狀態。 2. 2.使用同時存取之兩個64M DRAM部分晶Η 的64Μ DRAM封裝 圖50是方塊圖，顯示依據本發明之64M DRAM封裝的第二實例。圖51和52是部分電路圖， 顯示包含於圖5 0之D RAM封裝中的Y位址缓衝器 209和模式設定器223。圖53是連接表，顯示構成 圖50之DRAM封裝之64M DRAM部分晶片的接 合選擇。參照這些圖，提供關於此實施例之DRAM封裝 的概要和選擇之I0執行的具體方法之説明。 2 . 2 . 1方塊組態 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再塡寫本頁) 如圖50所示，此實施例的64M DRAM封裝基 本上由兩値64M DRAM部份晶HA和B所組成，其 中每個行位址空間的一半可正常作用。每個部分晶片能正 常作用的部分並未特別限制，當信號位準變低時，由行位 址空間中的低位址側（或Y位址信號Y 1 2 )所指定。部 份晶片A和B的位址輸入墊片A0至A 1 3共同接到 DRAM封裝的對應位址輸入端A0至A 13,其資料輸 入墊片Din和資料輸出墊片Dout共同接到DRAM封 裝的資料輸入端Din和資料輸出端Dout。 本紙張尺度逍用中國B家標準（CNS)甲4規格（210x297公龙） -58 - 她，3 A6 _ B6__ 五、發明説明（56) 圖50中，每個部份晶片A和B的墊片PTA和 PTY@_合到源電壓供應引線VCC,而墊片PTX在 非連接狀態NC。因此，在每痼部分晶片中，如稍後所述 ，強迫内部位址信號BY 12的住準變低，並穩定指定能 正常作用在低位址側的行位址空間。另一方面，在部份晶 片A和B中，墊片TC在非連接狀NC,且在部分晶片A 側的墊片F3接合到源電壓供應引線VCC,而在部分晶 片.B側的墊片F 3在非連接狀態NC。結果，在部份晶片 A中，如稍後所述，只要Y位址信號Y 12的位準低，則 用於選擇性地執行寫入放大器218之儲存資料輸出作業 之内部控制信號W P的位準或用於選擇性地執行資料輸出 缓衝器221之儲存資料輸出作業之内部控制信號DOC 的位準變高，而只要Y位址信號Y12的位準高，則變高 〇 經濟部中央標準局员工消費合作社印製 因此，部份晶片A和B與構成圖1之128M DRAM封裝的64M DRAM副晶片A和B作用方式 相同，除了記億容量減半為32百萬位元。結果，圖50 的DRAM封裝成為所謂的64M DRAM封裝。在此 情形下，圖·5 0明顯看出，DRAM封裝具有由單一 64MDRAM晶片所構成之64M DRAM封裝的相 同介面，其中所有的位址空間可正常作用。更新循環til是 8 k循環/ 64 ms。這表示此DRAM封裝可由包含一 個全晶片的64M DRAM封裝所取代，且可增進 6 4 M DRAM晶片的産量。在此實施例中，以四位元 -59 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中8 8家標準(CNS)甲4規格(2】0><297公釐) A 6 B 6 五、發明説明（57) 為單位來執行每個副晶片中之儲存資料的平行測試，所以 整個D RAM封裝中之平行測試所需的時間為包含一個全 晶片之64M DRAM封裝所需的兩倍。 2 . 2 . 2 .選擇的I 0執行法和V位址缓衝器的組態 圖51中，每個部分晶片的墊片F3、 TC、 PTA 和P TY接到模式設定器2 2 3中之對應的輸入電路 IC2—IC4的輸入端，其輸出信號（或内部控制信號 CSA、TCD、PAD和PYD)選擇性地變成高或低 位準。更明確地說，當對應墊片F3、 TC、 PTA和 PTY在非連接狀態NC時，内部控制信號CSA、 TCD、 PAD和PYD變成低位準，當對應墊片接合到 源電壓供應引線VCC時，變成高位準。内部控制信號 CSA、 TCD、 PAD和PYD饋至Y位址缓衝器 2 0 9 〇 經濟部中央標準局员工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 另一方面，位址輸入墊片A 12接到Y位址缓衝器 2 ◦ 9之輸入電路I C 6的輸入端。當内部控制信號 RASO的位準變高時，輸入電路IC6選擇性地進入轉 移狀態，並將經由位址輸入墊片A 12而分時饋入的Y位 址信號Y 1 2傳到選擇器S E L 5的一個輸入端。 S E L 5的另一輸入端經由反相器接到其輸出端，形成閂 鎖電路。此外，内部控制信號YL饋至選擇器SEL5的 控制端。結果，只要内部控制信號Y L的位準變低，則選 擇器S E L 5在轉移狀態，當内部控制信號YL的位準變 本紙張尺度逍用中國國家標準（CNS)甲4規格(210X297公*) -60 - Λ 6 Β6 2〇〇9〇α 五、發明説明（58) (請先閲讀背面之注意事項再填寫本頁) 高時，則在閂鎖形式。此閂鎖電路的反相輸出信號由反相 器反相成Ρ部信號Υ 1 2 ,而閂鎖電路的非反相信號由反 相器反相成反相内部信號Υ 1 2 Β。 選擇器SEL5所輸出的反相内部信號Y12Β饋至 稍後將述之NAND閘ΝΑ 1 2的第一輸入端，也經由轉 移閘TG4饋至NAND閘ΝΑ9的一個輸入端。同樣地 ，内部信號Υ12饋至稍後將述之饋至NAND閘 ΝΑΙ 1的第一輸入端，也經由轉移閘TG5饋至 NAND閘ΝΑ10的一個輸入端。内部控制信號PYD 饋至轉移閘T G 4和T G 5的控制端。此外，内部控制信 號AG共同饋至NAND閘NA9和ΝΑ 1 0的另一輸入 端。结果，只要内部控制信號PYD的位準變低，則内部 信號Υ 1 2和反相内部信號Υ 1 2 B傳到對應N A N D閘 NA9和NA10的一値輸入端，只要内部控制信號AG 的位準變高，則再變成反相内部位址信號BY 1 2 B或内 部位址信號Β Υ 1 2。 經濟部中央標準局貝工消費合作社印製 在NAND閘NA9、NA 10的一値輸入端與電路 的源電壓和地電位之間具有位準設定電路L S 3和L S4 ，各包括一對P和N通道MOSFET,以預定的組合從 NAND閘NA7或NA8接收其輸出信號或反相信號。 内部控制信號PAD饋至NAND閘NA7的一値輸入端 ，而其反相信號饋至NAND閘NA8的一個輸入端。内 部控制信號PYD共同饋至NAND閘NA7和NA8的 另一輸入端。結果，當内部控制信號PYD的位準變低時 一 61 — 本紙張尺度逍用中國國家標準(CNS)甲4規格(210X297公釐) A 6 Β6 五、發明説明（59 ) ，NAND閘NA9和NA1 ◦的一値輸入端之位準配合 反相内部停號Y12B或内部信號γ12的位準，而當内 部控制信號PYD的位準變高時，依據内部控制信號 PAD,選擇性並強迫該輸入端變高或低位準。 經濟部中央標準局貝Η消費合作社印製 〇 (請先閲讀背面之注意事項再填寫本頁) 亦即，當内部控制信號PAD的位準變低時， NAND閘NA8的位準變低，並同時開啓位準設定電路 LS3的N通道MOSFET和位準設定電路LS4的P 通道MOSFET。所以NAND閘NA9的一個輸入端 之位準變低，而NAND閘ΝΑ 1 0的一値輸入端之位準 變高。結果，強迫反相内部位址信號BY 12 B的位準變 低，而内部位址信號BY 12保持高位準。另一方面，當 内部控制信號PAD的位準變高時，NAND閘NA7之 輸出信號的位準變低，並同時開啓位準設定電路LS3的 P通道MO S F E T和位準設定電路L S4的N通道 MOSFET。因此，NAND閘NA9的一個輸入端之 位準變高，而NAND閘NA10的一個輸入端之位準變 低。結果，強迫内部位址信號BY 12的位準變低，而反 相内部位址信號B Y 1 2 B保持高位準。亦即，在每個部 分晶片中，如圖53所示，只要墊片PTY接合到源電壓 供應引線VCC且墊片PTA在非連接狀態NC,則強迫 内部位址倍號BY 12的位準變高，而在墊片PTY和 PTA均接合到源電壓供應引線VCC時，則強迫變低。 當塾HPTY在非連接狀態NC時，依據Y位址信號 Y 1 2,使内部位址信號BY 1 2的位準變高或低 本紙張尺度边用中國困家標準(CNS)甲4規格(210x297公釐) -62 - 經濟部中央標準局员工消費合作社印製 五、發明説明（^0 ) 如圖52所示，Y位址缓衝器209還包含三個3輸 入的NA^iD閛ΝΑΙ 1— ΝΑ13。内部信號Υ12和 反相内部信號Y 1 2 B分別饋至N A N D閘N A 1 1和 NA12的第一輸入端，如前述，而内部控制信號PYD 共同饋至其第三輸入端。此外，内部控制信號CSA饋至 NAND閘ΝΑ 1 2的第二輸入端，其反相信號饋至 NAND閘ΝΑΙ 1的第二輸入端。另一方面，NAND 閘ΝΑΙ 1的輸出信號饋至NAND閘ΝΑ1 3的第一輸 入端，N A N D閘N A 1 2的輸出信號饋至N A N D閘 ΝΑ 1 3的第二輸入端。内部控制信號PYD饋至 NAND閘ΝΑ13的第三輸入端。做為内部控制信號 I OC之NAND閘ΝΑ 1 3的輸出信號共同饋至WE時 鐘産生器2 1 5中之NAND閘ΝΑ 1 4和CAS時鐘産 生器2 1 3中之NAND閘ΝΑ 1 5的一個輸入端。由 WE時鐘産生器2 1 5中的前级電路（未圖示）所形成的 内部控制信號WP I饋至NAND閘ΝΑ 1 4的另一輸入 端，而由CAS時鐘産生器2 13中的前级電路（未圖示 )所形成的内部控制信號D ◦ C I饋至N A N D閘 ΝΑ 1 5的另一輸入端。NAND閘ΝΑ 1 4的輸出信號 被反相器反相，然後成為内部控制信號WP饋至寫入放大 器2 1 8。同樣地，NAND閘NA1 5的輸出信號被反 相器反相，然後成為内部控制信號D Ο C饋至資料輸出缓 衝器22 1。當部份晶片A和B在寫入模式中的選擇狀態 時，在預定時間，内部控制信號WPI的位準暫時變高， A 6 B6 (請先閲讀背面之注意事項再填寫本頁) 裝< 訂 線< 本紙張尺度通用中國國家標準(CNS)曱4規格(210X297公货) -63 - A6 B6 09903 五、發明説明fel) 而當部分晶片在模取模式中的選擇狀態時，在預定時間， 内部控制信號D ◦ C的位準變高。 因此，當内部控制信號PYD的位準變高時，只要内 部控制信號C S A和内部信號Y 1 2的位準分別變低和高 ，則内部控制信號IOC的位準選擇性地變高，或只要内 部控制信號C SA和反相内部信號Y 1 2 B的位準均變高 ，則它選擇性地變高。在内部控制信號PYD之位準變低 的情形下，内部控制信號IOC的位準穩定變高，與内部 控制信號C S A、内部信號Y 1 2和反相内部信號 Y12B無關。此外，只要内部控制信號IOC的位準變 高，内部控制信號WP的位準依據内部控制信號WPI而 變高，内部控制信號DOC的位準依據内部控制信號 DOCI而變高。亦即，如圖53所示，當墊片PTY在 非連接狀態N C時，在預定時間，部份晶片A和B執行儲 存資料輸入或輸出作業，但在墊片PTY接合到源電壓供 應引線VCC的情形下，當墊片F3在非連接狀態NC時 ，一收到高位準的Y位址信號Y 1 2 ,部份晶片A和B便 選擇性地執行輸入或輸出作業，而當墊片F3接合到源電 壓供應引線V C C時，一收到低位準的Y位址信號 Y 12,部分晶片便選擇性地執行輸入或輸出作業。 2. 3.使用部分晶片之64M DRAM封裝的變化 圖54中，顯示能根據兩痼64M DRAM部分晶 片所構成之64M DRAM封裝産品的表。圖55至 本紙張尺度逍用中8 Η家標準(CNS)甲4規格(210x297公龙） (請先閱讀背面之注意事項再填寫本頁) 裝. 經濟部中央標準局貝工消費合作社印製 -64 - 經濟部中央標準局員工消費合作社印製 A 6 B6 五、發明説明（62) 5 9是描述於圖54之産品表中之D RAM封裝的方塊圖 。參照這些圖，提供以下關於能由兩値64M DRAM 分晶片所構成之64M DRAM封裝的種類、組態和概 要之説明。在圖55至59的方塊圖中，只顯示部分晶片 的正常部分以及關於輸人和輸出資料的位址信號和信號線 Ο
2.. 3.1.能構成64M DRAM封裝的種類 由於選擇性地接合到墊片F1和F2,所以此實施例 中的64M DRAM晶片有64MX1位元、16MX 4位元和8MX 8位元三種位元組態，如前述。再者，由 於選擇性地接合到墊片PTA和PTX或PTY,所以在 低或高位址側的列或行位址空間以一半為·單位可選擇性且 部分作用。此外，由於選擇性地接合到墊片T C ,所以選 擇性或同時存取部分晶片，且由於選擇性地接合到墊片F 3,所以選擇性地指定選擇10執行之選擇起動的條件。 藉由結合相同位元組態的兩個部分晶片並選擇性或同時存 取這些部分晶片，可組成圖54的七種64M DRAM 封裝。至於具有64MX1位元之位元組態的兩種 DRAM封裝，由於其對應於圖47和50的實施例，所 以略去說明。雖然後在所有這些實施例中，在低位址側的 列或行位址空間正常，但可與在高位址側之列或行位址空 間正常的型式結合或與在低和高位址側均正常之列或行位 址空間的型式結合。 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂_ 本紙張尺度边用中國國家標準（CNS)甲4規格(210X297公龙） _ 65 一 A 6 B 6 〇 ii 6 五、發明説明 <63) 2. 3. 2.各種DRAM封裝的概要 (1) 16MX45位元的DRAM封裝，其中同時 存取各具有一行位址空間之兩個1 6 Μ X 4位 元的部分晶片一半的行位址空間正常： 圔55的16ΜΧ4位元的64Μ DRAM封裝可 藉由結合兩値16MX4位元的DRAM部份晶片A和B (其中一半的行位址空間可正常作用）然同時存取這些部 分晶片來構成。在此變化中，13位元的X位址信號X〇 一 XI 2和1 1位元的Y位址信號YO — Y1 0共同且分 時饋至部份晶片A和B的位址輸入塾片AO — A 12，部 分晶片的資料輸入輸出塾片D I 0 ◦和D I Ο 1接到 DRAM封裝的對應資料輸入輸出端D I 00 — D I 03 。每個部分晶片中的内部位址信號BY 10固定於電路的 地電位，忽略Y位址信號Y 1 〇。結果，同時保持部份晶 片A和B被選擇，並且平行執行儲存資料輸入和輸出作業 。所以，DRAM封裝具16MX4位元的位元組態，並 且時輸入或輸出4位元的儲存資料。此時，以平行方式執 行部份晶片A和B的更新作業，DRAM封裝的更新循環 為8 k循環/64 ms。 (2) 16MX4位元的DRAM封裝，其中選擇性 地存取各具有一列位址空間之兩値16MX4 位元的DRAM封裝部份晶片，一半的列位址 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂' 經濟部中央標準局員工消費合作社印製 本紙張尺度逍用中國Η家標準（CNS)甲4規格（210X297公;¢) -66 - 經濟部中央標準局员工消費合作社印製 A 6 B6 五、發明説明（^4) 空間正常： 圖5 6的1 6 M'x 4位元的64M DRAM封裝可 藉由結合雨値16MX4位元的64M DRAM部份晶 HA和B (其中一半的列位址空間可正常作用）然後選擇 性地存取這些部分晶Η來構成。在此變化中，13位元X 位址信號Χ0-Χ1 2和1 1位元的γ位址信號Υ0 — Υ10共同且分時饋至部份晶片Α和Β的位址輸入墊片 A〇_A 1 2。部份晶片的資料輸入輸出墊片〇 I 0〇一 DI〇3共同接到DRAM封裝的對應資料輸入輸出端 D I 0〇 — D I 03。只要X位址信號XI 2的位準變低 ，則部份晶片A中之内部控制信號C S的位準選擇性地變 高，而只要X位址信號X 1 2的位準變高，則部份晶Η B 中之内部控制信號CS的位準變高。每個部份晶片中之内 部址信號 ΒΧ12的位準固定於電路的地電位，亦即低位準。因此 ，當X位址信號XI2的位準變低時，部份晶片Α選擇性 地進入選擇狀態，並以4位元為單位，單獨執行儲存資料 輸入或輸出作業。當X位址信號XI 2的位準變高時，部 份晶片B選擇性地進入選擇狀態，並以4位元為單位，單 獨執行儲存資料輸入或輸出作業。結果，DRAM封裝具 有16MX4位元組態，並同時輸入或輸出4位元儲存資 料。此時，選擇性地執行部份晶片A和B的更新作業，但 由於每値部份晶片的一半的列位址空間正常，所以 DRAM封裝的更新循環為8 k循環/64 ms。 本紙張尺度逍用中a B家標準(CNS)甲4規格(210x297公龙) (請先閲讀背面之注意事項再塡寫本頁) 裝< 線. -67 - A6 B6 五、發明説明 <65) (3) 16MX4位元的DRAM封裝，其中同時存 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 取各具有一行位址空間之兩個8MX 8位元的 DRAM部份晶片，一半的行位址空間正常： 圖57之16MX4位元的DRAM封裝可藉由結合 兩値64M DRAM部份晶片A和B (其中一半的行位 址空間可正常作用）然後同時存取這些部分晶片來構成。 在此變化中，13位元的X位址信號X0—XI2和10 位元的Y位址信號Y0—Y9共同且分時饋至部份晶片A 和B的位址輸入墊片Α0-Α12,部份晶片的資料輸入 輸出墊片DI00—DI03接到DRAM封裝的對應資 料輸入輸出墊片D I 00 — D I 03。只要Y位址信號 Y9的位準變低，則部份晶片A中之内部控制信號I0C 的位準選擇性地變高，而只要Y位址信號Y9的位準變高 ，則部份晶片B中之内部控制信號I 0 C的位準選性地變 高。每値部份晶片中之内部位址信號BY9的位準固定於 電路的地電位，亦即低位準。結果，部份晶ΜA和B同時 保持被選擇，並依據Y位址信號Y9,選擇性地執行4位 元的儲存資料輸入或輸出作業。所以，DRAM封裝具有 1 6MX4位元的位元組態，並同時輸入或輸出4位元的 儲存資料。此時，以平行方式執行部份晶HA和B的更新 作業，所以DRAM封裝的更新循環為8k循環/64 ms 本紙張尺度逍用中國國家標準（CNS)甲4規格（210x297公世) -68 - A 6 Β6 五、發明説明) (4) 8MX8位元的DRAM封裝，其中同時存取 各具有一行位址空間之兩値8MX8位元的 D R A Μ部份晶片，一半的行址空間正常： 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圔58之8ΜΧ8位元的64Μ DRAM封裝可藉 由結合兩値8MX8位元的64M DRAM部份晶片A 和B (其中一半的行位址空間可正常作用）然後同時存取 這些部份晶Η來構成。在此變化中，13位元的X位址信 號Χ0—XI2和10位元的Υ位址信號Υ0-Υ9共同 且分時饋至部份晶片Α和Β的位址輸入墊片ΑΟ — Α 1 2 ,其資料輸入輸出墊片DI◦◦—DI03接到DRAM 封裝的對應資料輸入輸出墊片D I 00 — D I 03。每個 部份晶片中之内部位址信號BY9的位準固定於電路的地 電位，亦即低位準，並忽略Y位址信號Y9。結果，部份 晶片A和B同時在選擇狀態，並以平行方式來執行4位元 的儲存資料輸入或輸出作業。所以，DRAM封裝具有 8MX8位元的位元組態，並同時輸入或輸入8位元的儲 存資料。此時，以平行方式執行部份晶片A和B的更新作 業，所以DRAM封裝的更新循環為8 k循環/ 64ms。 (5) 8MX8位元的DRAM封裝，其中選擇性地 存取各具一列位址空間之兩個8MX 8位元的 D R A Μ部份晶片，一半的列址空間正常：
圖59之8ΜΧ8位元的64Μ DRAM封装可藉 由結合兩個8MX8位元的64M DRAM部份晶MA 本紙張尺度逍用中國國家標準（CNS)甲4規格(210X297公龙) 2099u3 A 6 ___B6 五、發明説明（jg7) 和B (其中一半的列位址空間可正常作用）然後選擇性地 存取這些坪份晶片來構成。在此變化中，13位元的X位 址信號XO—X12和10位元的Y位址信號Y0—Y9 共同且分時饋至部份晶片A和B的位址輸入墊片A0— A 1 2,其資料輸入輸出墊片D I 00 — D I 07共同饋 至DRAM封裝的對應資料輸入輸出端D I 00 — 經濟部中央標準局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) D I ◦ 7。只要X位址信號X 1 2位準變低，則部份晶片 A中之内部控制信號CS的位準變高，而只要X位址信號 X 1 2的位準變高，則部份晶片B中之内部控制信號C S 的位準變高。每個部份晶片中之内部位址信號BX 1 2的 位準固定於電路的地電位，亦即低位準。結果，當X位址 信號X12的位準變低時，部份晶片A選擇性地進入選擇 狀態，並以8位元為單位，單獨執行儲存資料輸入或輸出 作業，而當X位址信號XI2的位準變高，部份晶片B選 擇性地進入選擇狀態，並以8位元為單元，單獨執行儲存 資料輸入或輸出作業。所以，DRAM封裝具有8MX8 位元的位元組態，並同時輸入或輸入8位元的儲存資料。 此時，選擇性執行部份晶片A和B的更新作業，但由於每 個部份晶Η中之一半的列址空間正常，所以DRAM封裝 的更新循環為8 k循環/64 ms。 2 . 4 .評估 因此，此實施例64M DRAM封裝依據雙晶片封 裝法，將其中一半列或行位址空間可正常作用的兩個 本紙張尺度逍用中Η國家標準（CNS)甲4規格(210x297公货) -70 - A 6 B6 20挪3 五、發明説明fe8) 6 4 M DRAM部份晶片裝上單一封裝來構成。在構成 DRAM封裝的兩値部份晶片中，由於選擇性執行預定的 接合，所以選擇性地使不能正常作用的部分失效，同時選 擇性設定能正常作用之部分選擇條件。結果，可得到以下 效果。 (1) 藉由結合部分不能正常作用的DRAM晶片， 可構成一DRAM封裝，具有與所有位址空間可正常作用 之全晶片所構成之DRAM封裝的相同介面，也具有與此 種單一晶片D RAM封裝的互換性。 (2) 如圖6 0所示，由於部分不能正常作用的 DRAM晶片可做為部份晶片，所以增進DRAM晶片的 産量。例如，闋於圔6 ◦，依據傳統方法未使用部分不正 常作用DRAM晶片，從一個晶膜可得到四十五個 6 4 M DRAM,但依據雙晶片封裝法將兩個部份晶片 結合一起的情形下，可得到共計七十五値64M DRAM封装。結果，可增進DRAM晶片的産量並降低 DRAM封裝的成本。 (3) 由於選擇性執行預定的接合，所以可選擇性使 不能正常作用之部份晶片的部分失效，並選擇性設定能正 常作用之部分的選擇條件，因此可選擇性結合並利用具有 不能正常作用相同部分的部份晶Η。 本紙張尺度边用中國國家標準（CNS)罗4規格（210x297公*) (請先閲讀背面之注意事項再填寫本頁) 裝. 線. 經濟部中央標準局員工消費合作社印製
2099GB A6 __B6_ 五、發明説明（59) 3.雙晶片封裝法的應用實例 在上述的每個實施例中，藉由結合多數値具有相同功 並在相同條件下所形成的副晶Η或部分晶片來構成單一 DRAM封裝，但構成封裝的多數個半導體晶片並非總需 具有相同功能，也不需在相同條件下製造。以下概要說明 雙晶片封裝法的應用實例，其中多數個不同的半導體晶片 結合一起。 3. 1/在DRAM封裝中以功能做晶片區分 經濟部中央標準局员工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖6 1是方塊圖，顯示由兩個不同半導體晶片所組成 之DRAM封裝的第一實例。圖61中，310所表示的 DRAM封裝包括做為基本組態的兩個副晶片3 1 OA ( 第一副晶片）和3 1 Ο B (第二副晶片）。雖未特定限制 ,但副晶H3 1 OA由相當高之積體密度的塊所構成，包 含記億陣列20 1、字驅動器202、X位址解碼器 2 0 3、X預解碼器2 0 4、X位址缓衝器2 0 5、感測 放大器206、 Y位址解碼器207、 Y預解碼器208 、寫入放大器2 1 8、資料輸入緩衝器2 1 9、主放大器 220、和資料輸出缓衝器221。因此，副晶片3 10 A稱為陣列副晶片，並由所謂的0. 5製造程序所形 成。另一方面，副晶片310B由相當低之積體密度的塊 所構成，包含所謂的間接周邊電路，諸如RAS2時鐘産 生器210、 RAS1時鐘産生器211、 RAS缓衝器 本紙張尺度逍用中國國家標準（CNS)甲4規格(210x297公釐） -72 - A 6 B6 ,09903 五、發明説明（70) 212、〇八3時鐘産生器213、0八5缓衝器214 、WE時鐘産生器2 15、WE缓衝器2 16、壓降區 222、和模式設定器223。因此，副晶片3 1 OB稱 為控制電路副晶片，並由所謂的◦. 8/um製造程序所形 成。 副晶片3 1 OA和3 1 OB—體成型，依據雙晶片封 裝法構成單一DRAM封裝。在此情形下，這些副晶片經 由多數値墊片由線接合接到DRAM封裝的外部端子，並 經由其它多數個塾片由線接合互連。 因此，依據其積體密度和製造程序，將DRAM封裝 的多値組成塊以功能區分成多數個副晶片，並依據雙晶片 封裝法，使這些副晶片一體成型，可簡化製造程序同時將 DRAM封裝做最佳功能區分。副晶H3 1 OA和3 1 0 B的積體密度和製造程序不同，所以産量不同。若這些塊 容纳於單一半導體晶片如習知技術，則包含於副晶片 31OB之塊的産量被包含於副晶片31OA之塊的相當 低産量所降低。如同在此實施例中，將不同産量的塊容納 於兩個半導體晶片，並依據雙晶片封裝法，使這些半導體 晶片一體成型，可增進整値DRAM封裝的産量。 3. 2. DRAM封裝中以位元做晶片區分 圖62是方塊圖，顯示由兩個不同半導體晶片所組成 之DRAM封裝的第二實例。圔62中，DRAM封裝3 1 1包括做為基本組態的兩値副晶Η 3 1 1 A'(第三副晶 (請先閲讀背面之注意事項再填寫本頁) 裝< 訂_ 經濟部中央標準局员工消費合作社印製 本紙張尺度逍用中a Η家標準(CNS)甲4規格（210X297公釐） -73 - 經濟部中央標準局員工消費合作社印製 A 6 B6 五、發明説明 (71) 片）和3 1 1 B (第四副晶片）。副晶片3 1 1 A是相當 高積體密声的DRAM晶片，具有8MX8位元的位元組 態，由0. 5/i製程序所形成。另一方面，副晶片 311B是相當低積體密度的DRAM晶片，具有8MX 1位元的位元組態，由0. 8wm製造程序所形成。 依據雙晶片封裝法，副晶片3 1 1 A和3 1 1 B —體 成型，構成單一DRAM封裝。在此情形下，這些副晶片 的位址輸入墊片A0 — A 1 2共同接到DRAM封裝的位 址輸入端A 0 — A 1 2。副晶片3 1 1 A的資料輸入輸出 墊HD I ◦0 — D I 07接到DRAM封裝的對應資料輸 入輸出墊片DI〇0 — DI07,而副晶片31 1B的資 料輸入輸出墊片DI0接到DRAM封裝之配類位元的資 料輸入輸出端。 因此，對應於儲存資料的預定位元，區分DRAM封 裝的多數個組成塊，依據雙晶片封裝法，使這些副晶片一 體成型，可很容易地完成具有非通用之位元組態的 DRAM封裝。此外，使用依據與副晶片311A相同而 不用副晶片3 1 1 B的製造程序所形成之部份晶片，可逹 成部份晶片的釋放。 3. 3徹電腦封裝中以功能做晶片區分 圔64是方塊圔，顯示包括兩個不同半導體晶片之微 電腦封裝的實例。圖64中，320所表示的微電腦封裝 包括兩値副晶片3 2 0 A (第五副晶片）和3 2 0 B (第 本紙張尺度边用中B 8家標準(CNS)甲4規格(210X297公货） (請先閲讀背面之注意事項再填寫本頁) 裝- -74 - Α6 _Β_6 五、發明説明（72) 六副晶片）做為基本組態。副晶片3 2 ◦ Α由相當高之積 體密度的0所構成，包含資料RAM (資料ROM) 32 1和指令R0M322。因此，副晶片320A稱為 記億副晶片，由0. 5/im製造程序所形成。另一方面， 副晶H320B由相當低之積髏密度的塊所構成，包含算 術邏輯蓮算單元327、乘法單元325、通用暫存器 323、RAM指標器（ROM指標器）324、内部匯 流排326、乘法單元輸出暫存器328、累積器329 、控制（定時）邏輯330、程式計數器331、10暫 存器332、和10缓衝器@30。因此，副晶Η 320Β稱為ALU副晶片，由0. 8wm製造程序所形 成。 依據雙晶片封裝法，副晶片320A和320B—體 成型，構成單一徹電腦封裝。在此情形下，這些副晶片經 由多數個墊片由接合接到微電腦封裝的外部端子，並經由 其它多數個墊片彼此相接。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 因此，依據積體密度和製造程序，將撤電腦封裝的多 數個組成塊分成多數個副晶片，並依據雙晶片封裝法，使 這些副晶片一體成型，可簡化製造程序同時對徹電腦封裝 做最佳的功能區分。副晶片320A和320B的積體密 度和製造程序不同，所以産量不同。如圖6 3所示，與具 有此種塊容納於單一半導體晶片中的傳統的徹電腦封裝比 較，改進了整値微電腦封裝的産量。 已根據多個實施例來說明本發明，但毋需說，本發明 本紙張尺度逍用中國國家標準（CNS)甲4規格（210x297公货) -75 - 經濟部中央標準局員工消費合作社印製 2,09^3^0 A6 _B6_ 五、發明説明（73) 並非限於此，在範圍内可做各種修改而不悖離發明要旨。 例如，在,1和其它圖的DRAM封裝方塊圔中，可以可 選擇地設定毎個副晶Η的記憶容量和位元組態，D R A Μ 封裝的記憶容量和位元組態亦為可選擇的。例如，可使用 兩個32Μ DRAM副晶片構成64Μ DRAM封裝 ，可使用兩個128MDRAM副晶片構成256M DRAM封裝。此外，每個副晶片和DRAM封裝可具有 諸如XI 6位元或X32位元的位元組態。在此種多位元 的DRAM封裝中，藉由同時存取兩個副晶片且以平行方 式來執行儲存資料輸入或輸出作業，可大為降低形成於每 値副晶片上之接合墊片的數目。DRAM封裝和DRAM 副晶片不需採用位址多工模式做為基本條件，上述實施例 所限定的方塊組態也不需。至於DRAM封裝和DRAM 副晶片的更新循環，平行測試和高速行模式，採用什麼方 法和種類是可選擇的。圔5和6中，毎個DRAM副晶片 的記億陣列分割法可採用其它各種模式，相關的配置和位 址分配也如此。至於在半導體基底表面上之接合墊片的排 列，可採用各種模式的排列，只要其排成平面對稱的形式 。圖1 3至1 8中，DRAM封裝可採用S0J之外的任 何其它封裝形式，其具體結構不受上述實施例所限制。圖 19至23中，使用雙晶片封裝法的DRAM封裝製造程 序僅是實例，本發明完全不限於此。在圖47和其它圖的 6 4 M DRAM封裝方塊圖中，可使用部分晶片，每値 部分晶片中的四分之一列或行位址空間可正常作用。在此 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國困家標準(CNS)甲4規格(210x297公龙） -76 - A 6 B6 五、發明説明（74 ) 情形下，必須提供用於指定正常部和用於設定選擇條件墊 片。在圖f39、48、49、51和52的電路圖中，X 和Y位址缓衝器的邏輯組態不受那些實施例所限制，源電 壓的組合和極性以及MO S F E T的導電類型可採用各種 形式。圖61中，關於DRAM封裝的功能區分，例如X 位址缓衝器2 ◦ 5和Y位址缓衝器2 0 9可包含於副晶片 3 10B。圖64中，徹電腦的方塊組態不受所顯示的實 施例所限，且其功能區分為可選擇的。 雖然在以上説明中，本發明在應用領域如同在背景領 域應用於DRAM封裝和微電腦封裝，但本發明並不限於 此。例如，本發明也可應用於包含靜態型RAM等等做為 基本組態的各種記億封裝，和包含閘極陣列積體電路等等 做為基本組態的各種數位積體電路。本發明可廣泛應用於 各包括多數個半導體晶片的半導體裝置，也可應用於各包 含此種半導體裝置的數位条統。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 一對DRAM晶片彼此對立裝設，而與外部端子一體 成型之諸如引線框的配線設備置於其間，然後這些 D R A Μ晶片和引線框由傳統線接合墊片法來接在一起。 此外，如此接合的多數對D R A Μ晶片和引線框加以堆叠 ,且引線框的對應引線共同連接而形成叠層。然後，如此 裝設的多數對DRAM晶片依據預定的晶片選擇信號而選 擇性起動，或容許選擇性執行儲存資料輸入或輸出作業。 利用此晶片安裝法，結合能部分正常作用的部分DRAM 晶片來構成單一DRAM封裝。所以，可實現有效的晶片 本紙張尺度逍用中國國家標準（CNS)甲4規格（210x297公釐） -77 - A 6 _B_6 五、發明説明（75) 安裝法，其能安裝相同大小的多數個副晶片而毋需犧牲封 裝的熱幅射特性和産量；此外，可得到D R A Μ封裝等的 大容量、降低其功率消耗並簡化製造程序，同時抑制封裝 大小增加。此外，可達成具有數倍於相同大小封之記億容 量的DRAM封裝，其由單一DRAM副晶片所構成，因 此可擴展DRAM晶片等之記億容量的限制。所以可提高 包含DRAM封裝做為基本組態之記億条統等的封裝效率 ,並降低其成本。此此，可有效利用部分晶片而不浪費， 因此可增進D RAM晶片等的産量。 (請先閲讀背面之注意事項再填窝本頁) 裝- 經濟部中央標準局貝工消費合作社印製 本紙張尺度逍用中國國家標準(CNS)甲4規格(210x297公龙) -78 -

Claims (1)

  1. 經濟部中央標準局貝工消費合作社印製 L ί _DT_ 六、申請專利範® 1 . 一種半導體裝置，包括一對半導體晶片以置於其 間的配線設備來安裝，該配線設備與外部端子一體成型。 2. 如申請專利範圍第1項所述之半導體裝置，其中 該配線設備包括引線框。 3. 如申請專利範圍第2項所述之半導體裝置，其中 該對半導體晶片彼此對立安裝，因而接合墊片形成於上的 其表面位於引線框。 4. 如申請專利範圍第3項所述之半導體装置，其中 該對半導體晶片的接合墊Η互相成平面對稱。 5. 如申請專利範圍第4項所述之半導體裝置，其中 該對半導#晶片的接合墊Η成直線形式於半導體晶片表面 之X或Υ軸中央。 6. 如申請專利範圍第5項所述之半導體裝置，其中 該對半導體晶Η的接合墊片由線接合而接到對應之該引線 框的對應引線。 7. 如申請專利範圍第5項所述之半導體裝置，其中 該對半導體晶片的接合墊片由C C Β接合而接到對應之該 引線框的對應引線。 8. 如ΐ請專利範圍第6項所述之半導體裝置，其中 該引線框包括第一和第二引線框，在接合完成後接在一起 而一體成型。 9. 如申請專利範圍第8項所述之半導體裝置，其中 該第二引線框在預定位置切割，其後接到該第一引線框。 10. 如申請專利範圍第9項所述之半導體裝置，其 本紙張尺度適用中國國家標準（CNS)甲4規格(210x297公釐）-79 - .............................ί .....................裝..............................打…{.......................線 (請先閲讀背面之注意事項再瑱寫本頁) 〇 ο .οο A B c D 六'申請專利範® 中第二引線框的切割部和其與第一引線框的連接都保護於 密封樹脂内部。 1 1 .如申請專利範圍第6項所述之半導體裝置，其 中該引線框容許成對的半導體晶片安裝於其中線兩側的相 同平面上，並在完成接合後沿著該中線彎曲，藉以使成對 的半導體晶片彼此對立安裝。 12.如申請專利範圍第2項所述之半導體裝置，包 含多數對半導體晶片而對應的該引線框置於其間，該多數 對半導體晶片璺在垂直於其表的方向且該引線框的對應引 線互相連接，形成一個叠層。 1 3.如申請專利範圍第1 2項所述之半導體裝置， 其中每値該半導體晶片是具有最佳晶片大小和最大記億容 量的記億晶片，該半導體裝置為包含至少兩個記億晶片的 記億封裝，並具有至少兩倍於記億晶片的記億容童。 經濟部屮央標準局ΒΪ工消f合作社印製 (請先閲讀背面之注意事項再瑱寫本頁) 14. 如申請專利範圍第1項所述之半導體裝置，其 中每個該半導體晶片是部分的位址空間可正常作用的部分 記億晶片，該半導體裝置為具有與整個位址空間可正常作 用之單一記億晶片相同記億容量的記億封裝。 15. Λ申請專利範圍第14項所述之半導體裝置， 其中該記億封裝具有與包含一個記憶晶片且其整値位址空 間可正常#用之記億封裝相同的介面。 16. 如申請專利範圍第13項所述之半導體裝置， 其中構成該記億封裝之毎個記億晶片的位元組態和/或選 擇條件藉由預定接合的選擇執行來選擇性地改變。 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公發）-80 - A B c D 2099υ〇 六、申請專利範® (請先閱讀背面之注意事項再填寫本頁) 17. 如申請專利範圍第16項所述之半導體裝置， 其中同時起動構成該記憶封裝的多數個記億晶片，且平行 執行儲存資料輸入作業和/或輸出作業。 18. 如申請專利範圍第16項所述之半導體裝置， 其中依預定的晶片選擇信號，選擇性指定構成該記億封裝 的多數個記億晶片。 19. 如申請專利範圍第18項所述之半導體裝置， 其中該記億封裝和該記億晶片基於位址多工糸統，在位址 多工糸統中，列位址信號和行位址信號經由共同位址輸入 端來分時fil入。 20. 如申請專利範圍第18項所述之半導體襄置， 其中該晶片選擇信號饋入成為部分列位址信號，依據該晶 片選擇信號之選擇性執行構成該記億封裝之多數個記億晶 片的字線選擇作業，因而選擇性起動記億晶片。 21. 如申請專利範圍第20項所述之半導體裝置， 其中依該晶片選擇信號，選擇性執行構成該記憶封裝之多 數値記億晶片的列位址信號解碼作業。 濟 部 屮 央 標 準 局 Ά 工 消 費 合 作 社 印 製 22. 如申請專利範圍第18項所述之半導體裝置， 其中該晶片選擇信號饋入成為部分的行位址信號。同時起 動構成該記億封裝的多數個記億晶片，並依據該晶片選擇 信號，選擇性執行儲存資料輸入作業和/或輸出作業。 23. 如申請專利範圍第18項所述之半導體裝置， 其中該記億封裝包含2之k次方的記億晶片，在每個記億 晶Μ中，依據i _ k位元列位址信號和i位元行位址信號 -81 - 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公犮） ,00903 A7 B7 C7 D7 六、申請專利範® ，或i位元列位址信號和i — k位元行位元信號，選擇性 定位址空間，該晶片選擇信號饋入成為k位元的信號，k 位元對應於該列位址信號與該行位址信號之位數的差。 24.如申請專利範圍第1項所述之半導體裝置，其 包含多數塊，其中該半導體晶片是依據其功能和/或製造 程序，藉由分割和結合該多數塊所形成的副晶片。 2 5.如申請專利範圍第24項所述之半導體裝置， 其為包含第一副晶片和第二副晶片的記億封裝，該第一副 晶片包含記億陣列和其直接周邊電路，並具有相當高的積 髏密度，該第二副晶片包含控制區，並具有相當低的積體 密度。 2 6.如申請專利範圍第24項所述之半導體裝置， 其為記億封裝，同時輸入或輸出多數個位元的儲存資料， 並包含第三副晶片和第四副晶片，該第三副晶片對應於預 定位元的該儲存資料，並具有相當高的積體密度，該第四 副晶片對應於另一預定位元的該儲存資料，並具有相當低 的積體密度。 經濟部屮央標準局Η工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 2 7.如申請專利範圍第24項所述之半導體裝置， 其為包含第五副晶Η和第六副晶片的微電腦封裝，該第五 副晶片包含資料RAM,並具有相當高的積體密度，該第 六副晶片包含算術邏輯蓮算單元，並具有相當低的積體密 度。 28.—種製造半導體裝置的方法，包括以下步驟： (1)準備第一和第二半導體晶片，具有多數値接合 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公發） -82 - C B7 C7 D7 ：""： '"'·：· .1 w—. 4··-··....-扣,w,· ..—.""—...: 六、申請專利範ffi 墊片以直線形式排成在晶片表面之X或Y軸中央，並準備 各具有多數個引線的第一和第二引線框； (2) 經由預定的絶緣材料，將該第一半導體晶片的 表面與該第一引線框彼此接合； (3) 經由預定的絶緣材料，將該第一半導體晶片的 表面與該第二引線框彼此接合； (4) 將該第一半導體晶片的接合墊片與該第一引線 框的對應引線彼此電連接； (5) 將該第二半導體晶片的接合墊片與該第二引線 框的對應引線彼此電連接； (6) 將該第一和第二引線框叠在一起，因而該第一 半導體晶片的表面與該第二半導體晶片的表面彼此對立； 以及 (7) 使用密封樹脂，密封該第一和第二半導體晶片 以及該第一和第二引線框。 經濟部+央標準局Η工消#合作社印製 (請先閱讀背面之注意事項再填寫本頁) .線. 29. 如申請專利範圍第28項所述之方法，其中該 第二引線框的切割部和其與該第一引線框的接合部都保護 於該密封樹脂内部。 30. 如申請專利範圍第28項所述之方法，其中切 割該絶線材料，因而其接合面積為最小的所需面積。 31. 如申請專利範圍第30項所述之方法，其中沿 著該引線框之引線的接合部切割該絶緣材料成為梳形。 32. 如申請專利範圍第30項所述之方法，其中該 绝緣材料是三層結構的絶緣薄膜，包括一個聚亞胺層和形 各紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐） _ 83 - ό d Q o cl 六、申請專利葩園 成於該聚亞胺層兩侧上的熱塑性聚亞胺層。 33.. —種半導體裝置，包括、： (a) 第一和第二半導體晶片，各有多數個外部端子 在其主表面中央排成一列； (b) 位於該第一半導體晶片之主表面上的多數個第 一引線，和位於該第二半導體晶片之主表面上的多數個第 二引線； (cV)用於將該第一引線和外部端子在該第一半導體 晶片上彼此電連接的第一連接設備，和用於將該第二引線 和外部端子在該第二半導體晶片上彼此電連接的第二連接 設備；以及 (d)用於密封該第一和第二半導體晶片以及部分的 該第一和第二引線的密封構件， 其中相同功能的該第一和第二引線互相連接，且該第 -和第二半導體晶Η的主表彼此對立。 經濟部屮央櫺準局R工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 34.如申請專利範圍第33項所述之半導體裝置， 其中該第一半導體晶片的功能與該第二半導體晶片的功能 彼此相同。 35.i申請專利範圍第33項所述之半導體裝置， 其中該第一和第連接設備是接合線。 36. 如申請專利範圍第33項所述之半導體裝置， 其中該密封構件由樹脂所形成。 37. 如申請專利範圍第36項所述之半導體裝置， 其中該第一和第二引線之一的兩端位於該密封構件之内。 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐）-84 -
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