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JPS6265447A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS6265447A
JPS6265447A JP60205644A JP20564485A JPS6265447A JP S6265447 A JPS6265447 A JP S6265447A JP 60205644 A JP60205644 A JP 60205644A JP 20564485 A JP20564485 A JP 20564485A JP S6265447 A JPS6265447 A JP S6265447A
Authority
JP
Japan
Prior art keywords
pellets
pellet
ram
lead frame
plastic package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60205644A
Other languages
English (en)
Inventor
Noboru Itomi
登 井富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP60205644A priority Critical patent/JPS6265447A/ja
Publication of JPS6265447A publication Critical patent/JPS6265447A/ja
Pending legal-status Critical Current

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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも二個以上のベレットヲ同一のプラ
スチックパッケージ内に使用した半導体集積回路装置に
関する。
〔発明の概要〕
本発明はペレットを対抗させて同一のリードフレームに
接続したことでプラスチックパッケージの外形を変更す
ることなく機能を向上させることができる半導体集積回
路ｉＩ＠を提供するものである。
〔従来の技術〕
従来、一般に用いられているプラスチックパッケージの
断面図を第２図に示す。１，８はハードフレーム、２は
ペレット、Ｓはペレットの電極部、９は５と１とを接続
する金属ワイヤであシ、８のリードフレームの一方の表
面のみ使用する方法が用いられている。この方法では一
個のプラスチックパッケージに対し、−１固のペレット
を入れていた。
〔発明が解決しようとする問題点及び目的〕しかし、従
来の方法を用いたプラスチックパッケージでは、同一の
ペレットヲ用いて機能を二倍にするのに二個のプラスチ
ックパッケージにしたものを使用しなければならず、実
装面積が二倍必要になっていた。
そこで本発明はプラスチックパッケージにり、りものを
ニイ１使用しないで同一のペレットを用いて機能を増加
させることを目的とする。
〔問題点を解決するための手段〕
上記問題点全解決するために、本発明の半導体集積回路
装置ｔは、少なくとも第１のベレットと第２のベレット
から成り、同一のリードフレームに第１のベレットのｌ
ｋｉと１４２のベレットの表面とを対抗させて接、続し
たことを特徴とする。
〔実施例〕
以下に本発明の実施例を図面に基づいて説明する。第１
図において、１はリードフレームであり金属４と７を介
してベレット２と５の電極部５と６を接続させることで
、−表面しか使用していなかった従来技術に比ベニ表面
を使用することによって二１固のプラスチックパッケー
ジを使用するこ、！＝す＜　−個のプラスチックパッケ
ージ内に二個のペレット金入れることで機能全増加させ
ることが可能なのである。
本発明の応用例として ・　２と５のベレットにＲＡＭのベレットヲ使用するこ
とにより記憶容ｔ′ｔ−二倍にする。
・　２または５のベレットにＲＡＭのベレットヲ使用し
、５または２のベレットにＲＯＭのベレット’を使用−
することで−個のプラスチックパッケージでＩ’ｌＡＭ
とＲＯＭの機能を持たせる。
・　２または５のベレットにＲＡＭまたはＲＯＭのベレ
ットを使用し、５または２のベレットにＣＰＨのベレッ
トを使用することで一１固のプラスチックパッケージ内
にｃＰＵの外部ＲＡＭまたはＲＯＭを内蔵させる。
以上の応用例のみならず本発明による一個のプラスチッ
クパッケージ内に二個のベレットを入れる方法では種々
の応用が可能なことはいうまでもない。
〔発明の効果〕
以上述べたように本発明は二日のベレットに一個のプラ
スチックパッケージ内に入れることによって機能を増し
実装重置の向上が可能である。
【図面の簡単な説明】
第１図は本発明のリードフレームの断面図である。 第２図は従来技術のリードフレームのｌｆｒ面図である
。 １・・・リードフレーム ２・・・ベレット ５・・・ベレットの電極部 ４・・・金属 ５・・・ベレット ６・・・ベレットの電ｆｉ１部 ７・・・金属 以　　　上 出鯨人　株式会社諏訪精工舎

Claims (1)

    【特許請求の範囲】
  1. （１）少なくとも第１のペレットと第２のペレットから
    成り、同一のリードフレームに第１のペレットの表面と
    第２のペレットの表面とを対抗させて接続したことを特
    徴とする半導体集積回路装置。
JP60205644A 1985-09-18 1985-09-18 半導体集積回路装置 Pending JPS6265447A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60205644A JPS6265447A (ja) 1985-09-18 1985-09-18 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60205644A JPS6265447A (ja) 1985-09-18 1985-09-18 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPS6265447A true JPS6265447A (ja) 1987-03-24

Family

ID=16510303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60205644A Pending JPS6265447A (ja) 1985-09-18 1985-09-18 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPS6265447A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332922A (en) * 1990-04-26 1994-07-26 Hitachi, Ltd. Multi-chip semiconductor package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332922A (en) * 1990-04-26 1994-07-26 Hitachi, Ltd. Multi-chip semiconductor package
US5701031A (en) * 1990-04-26 1997-12-23 Hitachi, Ltd. Sealed stacked arrangement of semiconductor devices
USRE37539E1 (en) 1990-04-26 2002-02-05 Hitachi, Ltd. Sealed stacked arrangement of semiconductor devices

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