JP4022040B2 - 半導体デバイス - Google Patents
半導体デバイス Download PDFInfo
- Publication number
- JP4022040B2 JP4022040B2 JP2000305653A JP2000305653A JP4022040B2 JP 4022040 B2 JP4022040 B2 JP 4022040B2 JP 2000305653 A JP2000305653 A JP 2000305653A JP 2000305653 A JP2000305653 A JP 2000305653A JP 4022040 B2 JP4022040 B2 JP 4022040B2
- Authority
- JP
- Japan
- Prior art keywords
- function
- semiconductor device
- evaluation
- functions
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、配線層が設けられた半導体配線基板上に各種チップＩＰを搭載してなる半導体デバイス，その評価方法及びその機能設定方法に関する。
【０００２】
【従来の技術】
近年、複数のＬＳＩを共通の基板上に形成したシステムＬＳＩという概念が提起されており、システムＬＳＩの設計手法としても各種の提案がなされている。特に、システムＬＳＩの利点は、ＤＲＡＭなどのメモリや、ロジックＬＳＩや、高周波回路などのアナログ回路を１つの半導体装置内に収納して、多種，多機能の半導体装置を極めて高集積化して実現することができることである。
【０００３】
【発明が解決しようとする課題】
ところで、上記従来のシステムＬＳＩは、現実にデバイスを形成する上で以下のような問題に直面している。
【０００４】
第１の問題は、デバイスの製造コストの低減が困難であることである。これは、システムＬＳＩの開発コストが多大になることと、製造歩留まりがそれほど高くならないことに起因する。
【０００５】
第２の問題は、配線遅延が非常に大きくなることである。一般に、シュリンク則に従うとデバイスの高さも低減することになるが、そうすると配線の断面積が小さくなるにつれてＲＣ（Ｒは抵抗，Ｃは寄生容量）によって規定される配線遅延が増大する。つまり、配線遅延に関する限り、微細化による利益よりも不利益が増大することになる。これを解決する１つの手段として、配線中のバッファを設けることがあるが、バッファを設けるとデバイスの占有面積や消費電力が増大するという別の不利益を招く。
【０００６】
第３の問題は、ノイズの低減が困難となる点である。電源電圧が低下すると電流が増大することになるが、その電流の増大に応じたノイズの増大を抑制するのが困難となる。シュリンク割合の３乗から６乗に比例してＳＮ比が悪化することから、微細化によるノイズの増大が避けられないからである。つまり、電源インピーダンスを如何に抑制するかがポイントである。
【０００７】
そこで、配線の断面積を大きく確保しつつ、多種，多機能のデバイスを内蔵した半導体デバイスを実現するための１つの手段として、配線層を有する半導体配線基板例えばシリコン配線基板上に、各種の素子を集積したチップＩＰを搭載することにより、少品種，多量生産に適した半導体デバイスを実現することが考えられる。しかるに、従来のチップＩＰ内のＬＳＩはＩＰのハードウェア（ハードＩＰ）として設計されており、このハードＩＰの機能は一意的にかつブラックボックスの状態で定まっているので、その構造自体、多様な用途に応用が可能で、かつ、品種の数を減らすという要請にはそぐわない。すなわち、従来のシステムＬＳＩの構築手法をそのまま採用したのでは、少品種，多量生産に適した半導体デバイスの実現が困難となる。
【０００８】
本発明の目的は、共通の半導体配線基板の上に、ＩＰとして設計資産となりうるチップＩＰを搭載しつつ、その機能の評価，選択，設定などに関する手段を講ずることにより、少品種，多量生産に適した半導体デバイス、その評価方法及びその機能設定方法の提供を図ることにある。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体デバイスは、配線層を有する半導体配線基板と、上記半導体配線基板上に貼り合わせにより搭載され、各々少なくとも１つの機能を有する複数の評価用チップＩＰとを備えている。
【００１０】
これにより、半導体配線基板上に搭載された評価用チップＩＰの機能が所望の目的に適合するかを評価するためのカタログなどとして機能する半導体デバイスの提供を図ることができる。
【００１１】
上記半導体配線基板の配線層は、通常動作用配線層と、該通常動作用配線層の上方に設けられた評価用配線層とを有し、上記評価用チップＩＰは少なくとも上記評価用配線層に電気的に接続されていることにより、評価が終了した後に評価用配線層を除去すると、その半導体配線基板を利用して通常の動作に使用する半導体デバイスを迅速かつ安価に提供することが可能になる。
【００１２】
本発明の第２の半導体デバイスは、配線層を有する半導体配線基板と、上記半導体配線基板上に貼り合わせにより搭載され、各々複数の機能を有する複数のチップＩＰと、上記複数のチップＩＰ全体における複数の機能のうち一部の機能のみを活性化する機能選択手段とを備えている。
【００１３】
これにより、半導体デバイス内のすべての機能を用いずに、半導体デバイスの用途に必要な機能のみを使用することが可能になるので、使用時における消費電力の低減や動作の高速化を確保することができる。一方、できるだけ多くの機能を設けておくことで、半導体デバイスの種類をできるだけ少なくすることができるので、少品種，大量生産に適合した半導体デバイスが得られることになる。
【００１４】
上記機能選択手段を、上記複数の機能に印加される論理信号や、上記複数の機能に接続され、論理入力を受けて、上記一部の機能のみを出力するセレクタや、上記一部の機能と上記半導体配線基板の配線層とを互いに接続する接続手段とすることができる。
【００１５】
上記配線層が、電源電圧を供給するための電源配線と接地電圧を供給するためのグランド配線とを備え、上記半導体配線層の電源配線及びグランド配線のいずれか一方と、上記セレクタとを互いに接続する接続手段をさらに備えている場合には、上記論理入力は上記電源電圧又は接地電圧である。
【００１６】
上記半導体配線基板の上に設けられ、上記複数のチップＩＰの上記複数の機能とは上記配線層を介して接続されて、上記一部の機能のみを選択するように制御する制御回路を有するチップＩＰをさらに備えることにより、フレキシブルな機能の選択が可能になる。
【００１７】
上記複数のチップＩＰの上記複数の機能に接続されて、上記複数の機能のうち活性にする機能と不活性にする機能とを記憶するための記憶手段と、上記記憶手段に上記一部の機能のみを活性にするように記憶させる設定手段とをさらに備えることにより、制御信号によって簡易にデバイスの機能を設定することができる。
【００１８】
上記設定手段が、ネットワークを介して上記記憶手段に接続されていることにより、ユーザに半導体デバイス自体を渡さなくてもユーザが迅速にデバイスの評価を行うことができるので、納期の短縮や輸送コストの低減を図ることが可能になる。
【００１９】
【発明の実施の形態】
−本発明の前提となる基本的な構造−
そこで、本発明では、配線の断面積を大きく確保しつつ、多種，多機能のデバイスを内蔵した半導体装置を実現するための１つの手段として、配線層を有する半導体配線基板例えばシリコン配線基板（Ｓｕｐｅｒ−Ｓｕｂ）上に、各種デバイスを内蔵したチップＩＰを搭載する構成を採る。そして、各チップＩＰ内に設けられる回路（ＩＣ）は半導体装置の設計上ＩＰ(Intellectual Property）として扱うことができ、各種ＩＰを半導体配線基板上に貼り合わせたものと考えることができる。つまり、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形態においては、シリコン配線基板とＩＰ群とを備えた半導体デバイス全体を“ＩＰＯＳデバイス”と記載する。
【００２０】
図１（ａ），（ｂ），（ｃ）は、ＩＰ（チップＩＰ）群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。図１（ａ），（ｂ）に示すように、シリコン配線基板１０上には各種ＩＰを搭載するための複数の領域が設けられており、、各領域には、例えば、ＤＣ／ＡＣ−ＩＰ，Analog−ＩＰ，Logic −ＩＰ，ＣＰＵ−ＩＰ，ＤＳＰ−ＩＰ，Flash メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰ，Ｉ／Ｏ−ＩＰなどの各種ＩＰ群がチップＩＰとして搭載可能となっている。図１（ｃ）に示すように、シリコン配線基板１０は、シリコン基板１１と、シリコン基板１０上に絶縁膜（図示せず）を挟んで設けられたグランドプレーン１２と、グランドプレーン１２の上に層間絶縁膜を挟んで設けられた第１配線層１３と、第１配線層１３の上に層間絶縁膜を挟んで設けられた第２配線層１４と、第２配線層１４の上にパッシベーション膜を挟んで設けられたパッド１５とを備えている。パッド１５，各配線層１３，１４及びグランドプレーン１２間は、それぞれコンタクト（図示せず）を介して所望の部位で互いに接続されている。そして、各ＩＰは、パッド１５上に貼り付けられて、各ＩＰが配線層１３，１４により互いにあるいはグランドプレーン１２に電気的に接続される構造となっている。
【００２１】
シリコン配線基板１０内の配線層１３，１４の寸法の制約は緩やかであり、数μｍ幅の配線をも設けることができるので、以下のような効果がある。経験的に、今までの半導体集積回路装置の微細化が進展した過程において、もっとも配線としての特性が良好であった世代の寸法を有する配線を設けることが可能となる。また、配線の電気インピーダンスを低減することができる。
【００２２】
そして、シリコン配線基板上のチップＩＰは多くの機能を有しているが、これに対しては２つの考え方がある。１つは、できるだけ多くの機能を使用するという考え方であり、もう１つは、使用する機能を制限するという考え方である。つまり、ユーザの多様な要求に応えるためには、多種の使用方法に対応できる構成を有していることが好ましいが、反面、実際の使用に際してはいずれかの機能に限定する必要がある。つまり、この２つの相反する要求を満足させることにより、ユーザの多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスを構築することができるのである。そこで、多種の機能を予め有しているＩＰＯＳデバイス内の機能を選択，制限，設定するための手段が必要となる。つまり、シリコン配線基板上のチップＩＰの機能の評価方法，機能の選択方法，チップ上でのコンフィギュレーションなどである。本発明では、このような諸手段に関する各実施形態について説明する。
【００２３】
（第１の実施形態）
本実施形態においては、ＩＰＯＳデバイス上の機能を評価して選択的に使用するための対策に関する実施形態について説明する。
【００２４】
図２は、第１の実施形態におけるＩＰＯＳデバイス内に配置される多機能ＩＰ（チップＩＰ）の構造を概略的に示すブロック図である。この多機能ＩＰには、例えば、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄという４つの機能が組み込まれている。一般に、ＩＰＯＳデバイス内の各ＩＰ（チップＩＰ）には、それぞれ多くの機能が組み込まれているが、それらの機能を評価するための評価用ＩＰを評価用カタログとして、あるいは実チップとしても利用しうるものとして供給することができる。以下、ＩＰ内の機能を評価するための手段に関する具体例について説明する。
【００２５】
−第１の具体例−
図３は、第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの構成を概略的に示すブロック図である。図３に示すように、評価用ＩＰＯＳデバイス２１には、ユーザロジック２２や、評価用ＩＰ２３，２４が搭載されている。このＩＰＯＳデバイス２１は、最終製品を形成する前にＩＰＯＳデバイス２１内のＩＰの評価やデバッグを行なうものであって、ＩＰＯＳデバイスというシステムの評価を行うものである。評価用ＩＰＯＳデバイス２１自体が最終製品になってもよいが、一般的には、最終製品になるものではない。そして、評価用ＩＰＯＳデバイス２１は、評価時には、ＩＰの機能を選択，変更，設定するなどの動作を行なう必要がある。そして、評価用ＩＰＯＳデバイス２１により、ＩＰＯＳデバイス内の多くの中間ノードの状態を調べることが可能に構成されている。つまり、製品化したときにはわからないような内部の情報が読めるようになっている。そして、ソフトウェアデバッグが終了すると、評価用ＩＰＯＳデバイス２１内の余分な機能がはずされて、より単純化された構成により出荷されるのが一般的である。
【００２６】
図４は、本具体例に係る評価用ＩＰＯＳデバイスの断面図である。同図に示すように、シリコン配線基板２５には、通常動作のために用いられる通常動作用配線層２６と、通常動作用配線層２６の上に設けられ、評価時のみ用いられる評価用配線層２７とがある。そして、評価用ＩＰ２３，２４は、コンタクトを介して評価用配線層２７及び通常動作用配線層２６とに接続されている。評価用配線層２７は、一般には評価のときのみ用いられるもので、評価が終了して製品化するときには評価用配線層２７のみを剥がすことができるように、通常動作用配線層２６の上方に設けられている。一般には、通常動作用配線層２６も、評価用配線層２７も複数層設けられている。このように、評価用配線層２７を通常動作用配線層２６の上方に設け、通常動作用配線層２６は残した状態で評価用配線層２７のみを剥がせるように構成しておく。つまり、同じデザインであるがデバッグ中は内部の信号が読めるように評価用配線層２７を設けておき、この評価用配線層２７を剥がすだけで実チップを構成することができる。したがって、製造コストの低減と納期の短縮とを図ることができる。
【００２７】
−第２の具体例−
図５は、本実施形態の第２の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。同図に示すように、この場合には、評価用ＩＰＯＳデバイス３０上にユーザロジックは搭載されていないので、ユーザボード３１（実ボード）を利用して評価用ＩＰＯＳデバイス３０内の諸機能を評価することになる。そして、この汎用の評価用ＩＰＯＳデバイス３０においては、シリコン配線基板には通常動作用配線層は設けられておらず、評価用配線層のみが設けられている。本具体例のＩＰＯＳデバイスは、特にカタログとしてユーザに提供するものに適している。
【００２８】
−第３の具体例−
図６は、第３の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。同図に示すように、この場合にも、評価用ＩＰＯＳデバイス３０上にユーザロジックは搭載されていない。そして、本具体例では、第２の具体例における実ボードの代わりに、ソフトウェア用のエミュレータ３２（又はシミュレータ）を利用して評価用ＩＰＯＳデバイス３０内の諸機能を評価することになる。本具体例においても、汎用の評価用ＩＰＯＳデバイス３０においては、シリコン配線基板には通常動作用配線層は設けられておらず、評価用配線層のみが設けられている。
【００２９】
−第４の具体例−
図７は、第４の具体例における汎用の評価用ＩＰＯＳデバイスの遠隔操作による評価システムを概略的に示すブロック図である。同図に示すように、本具体例のシステムにおいては、ＩＰＯＳデバイスの評価システム３３，３４と、ネットワークにより評価システム３３，３４に接続されている機能シミュレータ３５とを備えている。ＩＰＯＳデバイス評価システム３３は、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ，ＩＰ−Ｄを搭載したＩＰＯＳデバイス３０ａと、ＩＰＯＳデバイス３０ａ内の各ＩＰの端子に制御信号を送り、かつ、各ＩＰの端子から各ＩＰの観測信号を受けるように構成された制御システム３６とを備えている。ＩＰＯＳデバイス評価システム３４は、ＩＰ−Ｅ，ＩＰ−Ｆ，ＩＰ−Ｇ，ＩＰ−Ｈを搭載したＩＰＯＳデバイス３０ｂと、ＩＰＯＳデバイス３０ｂ内の各ＩＰの端子に制御信号を送り、かつ、各ＩＰの端子から各ＩＰの観測信号を受けるように構成された制御システム３７とを備えている。この評価システム３３，３４への制御信号又は評価システム３３，３４からの観測信号は、ネットワークを介して、機能シミュレータ３５との間で送受信される。
【００３０】
機能シミュレータ３５はライブラリ３９を備えている。そして、機能シミュレータ３５は、機能記述言語や機能回路図で作成された設計データとテストベクタとを入力して、ＩＰＯＳデバイス３０ａ，３０ｂの各ＩＰを利用してシステムの構築シミュレーションを行なう。そのとき、ライブラリ３９には、ＩＰＯＳデバイス上のＩＰの機能ＩＤ情報あるいはＩＰＯＳデバイスの設計データを図的に作成するための機能形状シンボルや端子構成を含む情報が格納されており、これらの情報を任意に選択して設計データを構成することができる。
【００３１】
評価システム３３，３４は、ＩＰＯＳデバイス３０ａ，３０ｂ内のＩＰの種別とアドレス情報（ＩＰＯＳデバイスのＩＰ及びその端子の位置情報）とをネットワークを経由して機能シミュレータ３５に伝送する。ここで、アドレス情報は、ＩＰのデータベースとして予めライブラリ３９内に収納されていてもよいし、評価システム３３，３４との通信時に取得してもよい。
【００３２】
機能シミュレータ３５は、設計データで利用しているＩＰに対応するＩＰのアドレス情報からＩＰの入力ベクタをネットワークを介して評価システム３３，３４に伝送し、評価システム３３，３４からの観測信号をネットワークを経由して取得し、機能シミュレーション結果として使用する。
【００３３】
本具体例により、実際のＩＰＯＳデバイス上のＩＰの動作を用いて正確なシステム検証が可能である、評価システム３３，３４内の動作は実時間で検証することが可能である、実際のＩＰＯＳデバイス上のＩＰが検証する場所になくても機能検証を行なうことができる、機能シミュレーションを柔軟にかつ詳細に行なうことができる、などの効果を発揮することができる。すなわち、従来は、シミュレーションモデルを別に作成して、これをユーザに供給し、このモデルを用いてユーザが検証していた。実チップがあれば、その方がシミュレーションを迅速に行なうことができる。しかし、実チップを送るには手間と時間とを要する。それに対し、本具体例では、実チップをユーザに送ることなく、ユーザが遠隔操作によって実チップ上でシミュレーションを迅速に行なうことができるのである。
【００３４】
なお、機能シミュレーションは、シミュレータの代わりにソフトウェアのエミュレータ、デバッガーなどを用いて行なってもよい。
【００３５】
（第２の実施形態）
次に、機能の選択，設定，制限などに関する具体的な方法に関する第２の実施形態について説明する。例えば、ＩＰＯＳデバイスのバスプロトコルを作成した場合に、ＩＰＯＳデバイス全体又は個別のＩＰによってバスの種類が異なる場合が生じる。また、使用するクロックが複数種類存在する場合もある。そのよう場合に、内容的には同じ機能であるが、バスやクロックの種類などが相異なる複数の機能Ａ，Ｂを予めＩＰ内に設けておき、ユーザの選択によって機能Ａ，Ｂのいずれかを使用できるようにしておけば、容易にバスのプロトコルに適合させて所望の機能を半導体装置内に組み込むことができる。すなわち、ユーザの多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスの構造となる。
【００３６】
なお、以下の第１〜第４の具体例においては、説明をわかりやすくするために、２種類の機能Ａ，Ｂのうちからいずれか１つを選択する場合のみについて説明するが、各具体例は、３つ以上の機能がある場合にそれらのうちの１つを選択する場合にも適用することができる。
【００３７】
−第１の具体例−
図８（ａ），（ｂ）は、それぞれ順に、本実施形態の第１の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図８（ａ）に示すように、ＩＰ４０内には、内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、本具体例においては、ＩＰ４０内の機能Ａ，Ｂをシリコン配線基板４３内の配線の論理によって設定するように構成する。例えば、図９（ｂ）に示すように、機能Ａは電源電圧（論理Ｈ）を供給する電源配線４１（電源ライン）に、機能Ｂは接地電圧（論理Ｌ）を供給するグランド配線４２（グランドライン）に予め接続されている。つまり、本実施形態では、機能に与える論理の種類によって使用する機能を選択する。これにより、ユーザがいずれかの論理Ｈ又はＬの信号を供給することにより、いずれの機能Ａ又はＢを用いるかを容易に設定することができる。本具体例では、ユーザが機能Ａ，Ｂを共に使用してもよい。
【００３８】
−第２の具体例−
図９（ａ），（ｂ）は、それぞれ順に、本実施形態の第２の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図９（ａ）に示すように、本具体例においても、ＩＰ４５内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ４５内には機能Ａと機能Ｂとを選択して出力端子Ｏｐに出力するためのセレクタ４６が設けられている。図９（ｂ）に示すように、本具体例においては、シリコン配線基板４７において、セレクタ４６に接続されるコンタクト５０を電源ライン４８又はグランドライン４９のいずれかの上に設ける。つまり、コンタクト５０によってＩＰ内の使用する機能を選択するように構成する。
【００３９】
−第３の具体例−
図１０（ａ），（ｂ）は、それぞれ順に、本実施形態の第３の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図１０（ａ）に示すように、本具体例においても、ＩＰ５１内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ５１内には、機能Ａと機能Ｂとを選択して出力端子Ｏｐに出力するためのセレクタとして機能する回路Ｃが設けられている。図１０（ｂ）に示すように、本具体例においては、シリコン配線基板５２における配線の構造によって、機能Ａ，Ｂのいずれかを回路Ｃに切り換え接続する。つまり、配線そのものによってＩＰ内の使用する機能を選択するように構成する。
【００４０】
−第４の具体例−
図１１（ａ），（ｂ）は、それぞれ順に、本実施形態の第４の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザだけでなくプロバイダが作成することをも想定している。図１１（ａ）に示すように、本具体例においても、ＩＰ５５内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰＯＳデバイス内には、ＩＰ５５とは別に、ＩＰ５５内の機能Ａと機能Ｂとを選択するためのセレクタ５７を有する機能選択用ＩＰ５６が設けられている。図１１（ｂ）に示すように、本具体例においては、シリコン配線基板における配線はＩＰ５５内の機能Ａ，ＢとＩＰ５６内のセレクタ５７とを接続するだけで、機能の選択はＩＰ５６内におけるセレクタ５７と電源ライン５８，グランドライン５９との接続関係によって決定される。つまり、ＩＰ５６内において、電源ライン５８，グランドライン５９のいずれをセレクタ５７に接続するかによって、機能Ａ，ＢのいずれかがＩＰ５７から出力されるかが選択される。つまり、機能選択用ＩＰを別途設けることによって、ＩＰＯＳデバイス上のＩＰ内の使用する機能を選択するように構成する。
【００４１】
−第５の具体例
図１２（ａ），（ｂ）は、本実施形態の第５の具体例における機能の設定に関するＩＰＯＳデバイスの構成を示す斜視図及びブロック回路図である。本具体例は、シリコン配線基板をユーザだけでなくプロバイダが作成することをも想定している。図１２（ａ）に示すように、シリコン配線基板６０の上には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃが搭載されており、各ＩＰは各々複数の機能を有している。そして、本具体例では、各ＩＰの多くの機能のうち有効となる機能を設定するためのＫｅｙＩＰ６１が設けられている。すなわち、図１２（ｂ）に示すように、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｂ内の各機能とＫｅｙＩＰ６１とはシリコン配線基板（図示せず）内の配線によって互いに接続されているが、どの配線が有効に接続されるかをＫｅｙＩＰ６１内の回路によって設定するのである。図１２（ｂ）において×が付された配線は、使用されない配線である。本具体例においては、多数のＩＰ内のどの機能が有効かをシリコン配線基板の構造ではなく、ＫｅｙＩＰ６１を変更するだけで有効な機能を一意的に定めることができる。つまり、ＫｅｙＩＰの変更あるいはＫｅｙＩＰ内のソフトウェアの変更により機能の選択が可能になるので、よりフレキシブルな機能の選択が可能である。
【００４２】
−第６の具体例−
図１３（ａ），（ｂ）は、本実施形態の第６の具体例及びその変形例における機能選択方法を示す図である。本具体例は、原則としてシリコン配線基板をプロバイダが作成することをも想定している。図１３（ａ）に示すように、本具体例のＩＰＯＳデバイス６５においても、ＩＰ内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ内には、機能Ａと機能Ｂとの選択を設定するためのレジスタ６７が設けられている。また、図１３（ｂ）に示すように、ＩＰＯＳデバイス６５内において、ＩＰとは別のＩＰである設定用レジスタ６９を設けてもよい。本具体例又はその変形例においては、ユーザ側のエミュレータ６８（又はシミュレータ）からライセンスコードをＩＰＯＳデバイス６５に送信し、遠隔操作によって、機能Ａ，Ｂのいずれかを使用するかを設定する。このライセンスコードは、ライセンス契約などによって設定されるものである。
【００４３】
本具体例により、ユーザに半導体デバイス自体を渡さなくてもユーザが迅速にデバイスの評価を行うことができるので、納期の短縮や輸送コストの低減を図ることが可能になる。
【００４４】
（第３の実施形態）
次に、ＩＰＯＳデバイス内に配置されるＩＰの内部機能を外部から調べることを可能にするための構造及び方法に関する第３の実施形態について説明する。
【００４５】
図１４は、本実施形態におけるＩＰＯＳデバイスに配置されるＩＰの基本的な構成を示すブロック図である。同図に示すように、ＩＰ７０内には機能Ａ，機能Ｂ，機能Ｃ，機能Ｄなどの諸機能があるが、ＩＰ７０内にはこれらの諸機能に関する情報が登録された機能情報記憶部７１（メモリ）が設けられている。ここで、諸機能に関する具体的な情報の内容としては、識別コードや製造履歴、機能の種別，仕様，ドキュメントなどがある。ここで、仕様としては、例えば各種の設定が可能な場合にその設定を行なうための設定パラメータと採りうる値域や、性能情報として電源電圧（Ｖ）と動作速度（ＭＨｚ）との相関関係などがある。
【００４６】
つまり、このような内部の機能の情報を有する機能情報記録部７１をＩＰ７０内に設けることにより、従来ブラックボックスであった各ＩＰ内の機能が外部から容易に認識できるので、共通のＩＰＯＳデバイスによって多様なユーザの要求に対応する機能をＩＰＯＳデバイス内に設けることが可能となる。すなわち、多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスの構造となる。以下、本実施形態の各具体例について説明する。
【００４７】
−第１の具体例−
図１５は、本実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、ＩＰＯＳデバイス７２内に、機能情報記憶部７１を有するＩＰ７０を貼り付けた後に、外部機器からＩＰ７０内の機能情報記憶部７１をアクセスして、ＩＰ７０の機能に関する情報をＩＰＯＳデバイス７２の出力端子Ｏｐから読み出す。そして、読みだした機能に関する情報を検査用に使用してもよいし、外部機器中のソフトウェアによってＩＰ７０内の機能を切り換えるためも利用することができる。また、出力端子Ｏｐを表示装置７３に接続しておけば、ＩＰ７０の内部ドキュメントを表示装置７３上にブラウズすることもできる。その場合、ＩＰ７０内の機能情報記憶部７１には、外部機器が読み出すことができるフォーマットで情報が格納されていることが必要である。例えば、Ｗｅｂブラウザーを使用する場合には、機能情報記憶部７２にＨＴＭＬによって機能情報を格納しておけばよい。
【００４８】
特に、ＩＰＯＳデバイスにおいては、大量少品種生産に適応するためには、機能の選択や切り替えが必要であるので、従来ではほとんど必要性のなかった機能情報の読み出しのための手段を設けることが有効となる。
【００４９】
−第２の具体例−
図１６は、本実施形態の第２の具体例におけるＩＰＯＳデバイス及び１つのＩＰの構成を概略的に示すブロック図である。本具体例においては、図１７（ａ）に示すように、ＩＰＯＳデバイス７２には、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄ及び機能情報記憶部７１を有するＩＰ７０と、ＩＰ７０のデータを読み出して自分自身を自動構成するＩＰ７５とが設けられている。つまり、ＩＰ７５は、ＩＰ７０をアクセスして、ＩＰ７０内のデータを読み出し、そのデータに応じて自分自身の内部の各部の値を決定するのである。
【００５０】
本具体例が適用されるのは、例えば、ＩＰ７０がＣＣＤであり、ＩＰ７５がＣＣＤを駆動するためのドライバーである場合である。ここで、ＩＰ７０が画素数１００×２００のＣＣＤであり、ＩＰ７５が汎用ドライバーで画素数が例えば１００×２００でも５００×５００でも対応できる容量を持っているとする。その場合、ドライバーであるＩＰ７５の端子のうち１００×２００の画素に対応する分だけを有効（アクティブ）にして、それ以外は無効にすることにより、ＩＰ７５を自動構成することができる。このような構造により、例えばデジタルカメラの高性能品と低価格品とを同じＩＰＯＳデバイスを用いて構成することが可能にない、少品種，多量生産でありながら、多様な要求に対応することができる。
【００５１】
−第３の具体例−
図１７は、本実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、図１７（ａ）に示すように、ＩＰＯＳデバイス７２には、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄ及び機能情報記憶部７１を有するＩＰ７０と、機能Ｅ，機能Ｆ，機能Ｇ，機能Ｈ及び機能情報記憶部７７を有するＩＰ７６とが設けられている。そして、ＩＰ７０，ＩＰ７６は、互いに相手のＩＰの機能情報記憶部７１，７６にアクセスしてその内部データを読み出すことが可能に構成されている。本具体例では、各ＩＰ７０，７６が互いに相手のデータを利用して自分自身を自動構成したり、自動的に最適化することが可能になる。
【００５２】
ここで、ＩＰ７０，７６が相互に相手を認証する場合には、予め設定されているキー信号が相互に一致したことなどを利用して、データの読み出しを行なうように構成することができる。このように構成することにより、機能的な使用方法の他、偽物のＩＰによって自身の値を設定するなどの不具合を回避することができる。
【００５３】
また、ＩＰ７０，７６が双方のキー信号に基づいて、自分自身のデータを符号化することが好ましい。このとき、ＩＰ７０，７６が符号化されたデータをその内部で復号化して利用してもよいし、復号化せずにそのまま符号化されたデータを利用しうるように構成することもできる。これにより、上述のような偽物ＩＰとのデータ交換の排除だけでなく、ＩＰ７０，７６内のデータを秘密にしたままで、つまり、外部からＩＰ７０，７６内の機能が明らかになるのを防止しつつ、相互に自分自身の自動構成を行なうことができる。
【００５４】
また、各ＩＰ７０，７６間で接続されている対応端子の情報を交換することで、各端子間の接続状態の良否判定などをＩＰ同士で行なうこともできる。
【００５５】
−第４の具体例−
図１８は、本実施形態の第４の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、ＩＰＯＳデバイス７２内に、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄなどに関する情報を記憶している機能情報記憶部７１を有するＩＰ７０と、機能Ｅ，機能Ｆ，機能Ｇ，機能Ｈなどに関する情報を記憶している機能情報記憶部７７を有するＩＰ７６と、ＩＰＯＳデバイス全体の制御を行なうシステム制御部７８とが設けられている。そして、各ＩＰ７０，ＩＰ７６は、機能情報記憶部７１，７７からシステム制御部７８に機能情報を送り、この機能情報に応じてシステム制御部７８が各ＩＰの設定を変更又は設定を行なうように構成されている。これにより、各チップＩＰ相互の通信の円滑化を図ることができる。
【００５６】
図１９は、第４の具体例の変形例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。この変形例においては、システム制御部７８は、ＩＰＯＳデバイス７２内ではなくＩＰＯＳデバイス７２の外に配置されている。この場合も、第４の具体例と同じ効果を発揮することができる。
【００５７】
（第４の実施形態）
従来のシステムＬＳＩにおいては、基板上の配線としてバスを実装しており、このバスによって各ＩＰ同士を接続する構造となっている。ところが、バスに接続されるＩＰの数によって各々のＩＰの駆動能力に過不足が生じ、駆動能力の無駄が生じたり、実装しうるＩＰの数が制約されるなどの不具合を生じていた。また、バスの遅延がＩＰの個数や配置に依存しているために、大規模なＬＳＩを設計する際の障害となっていた。このような構造をそのままＩＰＯＳデバイスの構造に応用したのでは、できるだけ共通の構成で多様な要求に応えることができず、ＩＰＯＳデバイスの利点が生かされない。
【００５８】
そこで、本実施形態においては、ＩＰＯＳデバイスの特徴を十分に発揮するためのＩＰＯＳデバイス上のバスの統合方法について説明する。
【００５９】
図２０は、本実施形態のＩＰＯＳデバイスのもっとも基本的な構造を概略的に示すブロック図である。同図に示すように、ＩＰＯＳデバイス１００内には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃと、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃを並列的に接続するバスＩＰ１０１とが設けられている。このバスＩＰ１０１は、複数のＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃへの接続端子と、互いに接続対象となる他のＩＰとの間の接続関係を切り換え制御する機能を有している。本実施形態によると、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃは、バスＩＰ１０１との接続に要する駆動能力を有していればよい。つまり、互いに他のＩＰの影響を受けることなくバスＩＰにより規定される性能を確保することが容易である。したがって、バスに接続されるＩＰの数による駆動能力の無駄やＩＰの数の制約などの不具合を解消して、できるだけ共通の構成で多様な要求に応えることが可能になる。
【００６０】
−具体例−
図２１は、１ホスト対多周辺回路の構成を有するバス統合システムに係る本実施形態の具体例を示すブロック図である。同図に示すように、ＩＰＯＳデバイス１００には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃと、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃを並列的に接続するＵＳＢハブ機能を有するバスＩＰ１０２と、ＵＳＢホスト機能を有するホストＩＰ１０３とが設けられている。また、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ内には、それぞれＵＳＢデバイス機能１０４，１０５，１０６が設けられている。
【００６１】
すなわち、ＩＰＯＳデバイス１００上で１つのＩＰがホストＩＰとしてバスの制御を行なうシステムの場合には、パソコンシステムにおいて一般的に用いられているＵＳＢ（Universal Serial Bus）のプロトコルを採用して、ＵＳＢハブ機能を有するバスＩＰ１０２と、ＵＳＢホスト機能を有するホストＩＰ１０３とを備え、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ内に、それぞれＵＳＢデバイス機能１０４，１０５，１０６を設けることにより、バスに接続されるＩＰの認識のための設定を行なう必要はなく、ドライブ能力を調整する必要もなくなる。つまり、ＵＳＢプロトコルによると、バスに接続される周辺機器や周辺機能が変更されても再設定することなく当該周辺機器や周辺機能を認識することが可能になる。そこで、ＵＳＢハブ機能を有するバスＩＰ１０２を用いることにより、バスＩＰ１０２に接続されるＩＰの数やある特定のＩＰ内の機能選択などによって外部条件が変わっても、外部条件の再設定など特別の処理を行なわなくても、容易に周辺機能を認識してバスの制御を行なうことが可能になる。
【００６２】
また、ＵＳＢプロトコルを採用する場合、電源ラインもバス内に実装されるが、ＩＰＯＳデバイスにおいては、各ＩＰに電源が供給されるので、電源ラインをバス内に実装する必要はない。
【００６３】
（第５の実施形態）
図２２は、第５の実施形態に係るＩＰＯＳデバイスの構成を概略的に示すブロック図である。同図に示すように、ＩＰＯＳデバイス１１０内には、機密性を有するデータを保持している機密ＩＰ−Ｘ，機密ＩＰ−Ｙと、この機密ＩＰ−Ｘ，機密ＩＰ−ＹのインターフェースＩＰとなる暗号化ＩＰ１１１とが配置されている。すなわち、機密ＩＰ-Ｘ，機密ＩＰ−Ｙと外部機器との信号を授受する際には、暗号化ＩＰ１１１によって機密性を要するデータを暗号化，復号化して送受信を行なうように構成されている。
【００６４】
図２３は、暗号化ＩＰと機密ＩＰ−Ｘとの間の信号処理方法の一例を示すブロック図である。同図に示すように、暗号化ＩＰ１１１には、汎用的なキー信号を送受信するためのキー送受信部１１２と、データを暗号化するためのエンコーダ１１３と、データを復号化するためのデコーダ１１４とが設けられている。機密ＩＰ−Ｘは、暗号化ＩＰ１１１内のキー送受信部１１２と共通のキー信号を送受信するためのキー送受信部１１５と、デコーダ１１６と、エンコーダ１１７と、機密データ記憶部１１８とが設けられている。すなわち、機密データを外部機器に送信する際には、ＩＰ−Ｘのキー送受信部１１５から暗号化ＩＰ１１１内のキー送受信部１１２にキー信号を送り、キー信号の一致を確認すると機密データ記憶部１１８から取り出した機密データをエンコーダ１１７で暗号化した後、暗号化ＩＰ１１１に送信する。そして、暗号化ＩＰ１１１内のデコーダ１１４でデータを復号化してから外部機器に送り出す。機密データを受信する場合には、暗号化ＩＰ１１１内のエンコーダ１１３及び機密ＩＰ−Ｘ内のデコーダ１１６を経て、上述とは逆の処理を行なってから、機密データ記憶部１１８に機密データを登録する。
【００６５】
このような構成により、機密データはキー信号の一致が確認されない限り外部機器に送り出されることはなく、かつ、外部機器から機密データではないデータが誤って登録されることはない。したがって、機密ＩＰ−Ｘ，機密ＩＰ−Ｙ単独や、ＩＰＯＳデバイス上では機密データを利用することができないので、機密データ例えば第１の実施形態で述べたような機能情報記憶部に登録されている内部機能が部外者に解析されるのを防止することができる。
【００６６】
（第６の実施形態）
次に、実際に相互認証したり、システム制御部やソフトウェアでＩＰを制御する際に必要なＩＰＯＳデバイスの構成に関する第６の実施形態について説明する。本実施形態は、例えば上記第３の実施形態における機能選択制御を行なうために適したものである。
【００６７】
本実施形態におけるＩＤ情報（認識情報）とは、機能の識別に関する情報であり、例えばバスＩ／Ｆ，メモリ容量，レジスタマッピングに関するものがある。そして、このＩＤ情報を利用することで、ホストの要求する機能を機能認識ＩＰが各周辺ＩＰに自動でセットすることができるし、逆に、周辺ＩＰの機能よりもホストの機能を自動で制限することもできる。例えば、各周辺ＩＰはＡバス，Ｂバス，Ｃバス，…など各種のバスＩ／Ｆを有しているが、ホスト側はＡバスを使用するように制限したい場合である。
【００６８】
このような場合、ＩＤ情報を利用して機能の選択，制限等の設定を行なう方法として、以下の各具体例のような方法がある。
【００６９】
−第１の具体例−
図２４は、本実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、機能認識ＩＰ１２１と、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報１２２が内蔵されている。そして、各ＩＰに内蔵されているＩＤ情報１２２に対して、初期化時に機能認識ＩＰ１２１が各ＩＰのＩＤ情報を読み出して、各ＩＰ内の不要な機能を停止させる。例えば、不要機能のクロックを停止させる制御を行なうのである。
【００７０】
これにより、ＩＰを変更することなく消費電力を低減することができる、不要回路の縮退故障を検出することができる、特定用途向けのＬＳＩを構成した後、機能認識ＩＰ（チップ）をシリコン配線基板に貼り付けるだけで機能をカスタマイズ化することが可能になる、などの効果を発揮することができる。
【００７１】
−第２の具体例−
図２５は、本実施形態の第２の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報及び認識機能１２４が内蔵されている。そして、ＩＤ情報及び認識機能１２４を内蔵しているＣＰＵ−ＩＰにより、特定の機能を停止させたり、あるいは、複数の機能から選択する制御を行なう。
【００７２】
これにより、ＣＰＵ−ＩＰごとに周辺ＩＰ（チップ）の変更が不要となり多種のＣＰＵ−ＩＰに対してＩＰＯＳデバイスの構造を共通化することができる、数種類のＣＰＵ−ＩＰの機能（バスＩ／Ｆ）を内蔵した汎用周辺ＩＰ（チップ）の再利用を図ることができる、などの効果を発揮することができる。
【００７３】
−第３の具体例−
図２６は、本実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、認識ソフトＩＰ１２６（メモリの記憶内容）と、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報１２２が内蔵されている。そして、ＣＰＵ−ＩＰから各周辺ＩＰにアクセスして、各ＩＰに内蔵されているＩＤ情報１２２を読み出し、認識ソフトＩＰ１２６内の情報から不要な機能を停止，選択する制御を行なう。例えば、レジスタにフラグをセットすることにおり、不要な機能を停止させるのである。
【００７４】
これにより、メモリの記憶内容の変更のみで周辺ＩＰ（チップ）の機能選択が可能となる、各周辺ＩＰのＩＤ情報の読み出しが可能になる、あるＬＳＩを構成した後、ハード部分を変更しなくても認識ソフト（メモリ）の変更だけで機能の変更が可能になる、などの効果を発揮することができる。
【００７５】
（第７の実施形態）
次に、実際に相互認証したり、システム制御部やソフトウェアでＩＰを制御する際に必要なＩＰの構成に関する第６の実施形態について説明する。本実施形態は、例えば上記第１，第２，第３の実施形態，特に第２の実施形態の第６の具体例における機能選択制御を行なうために適したものである。本実施形態におけるＩＤ情報は例えばｎビットのレジスタによって表現される。
【００７６】
このような場合、制限したい機能を設定する方法として、以下の各具体例のような方法がある。
【００７７】
−第１の具体例−
図２７は、本実施形態の第１の具体例におけるクロック停止制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３１と、レジスタ１３１の出力とクロックとを受けてそのＡＮＤ演算結果を各機能Ａ，機能Ｂ，機能Ｃに出力するＡＮＤ回路１３２ａ，１３２ｂ，１３２ｃとが設けられている。つまり、予めレジスタ１３１に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能へのクロックの入力を止めるという方法である。
【００７８】
−第２の具体例−
図２８は、本実施形態の第２の具体例における機能セレクト制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能Ａ，機能Ｂ，機能Ｃのいずれかを選択するためのセレクタ１３３と、機能情報に相当するレジスタ１３４とが設けられている。つまり、予めレジスタ１３４に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能の出力を止めるという方法である。
【００７９】
−第３の具体例−
図２９は、本実施形態の第３の具体例における電源制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３５と、レジスタ１３５の出力をゲートに受けて各機能Ａ，機能Ｂ，機能Ｃに電源電圧ＶＤＤを出力するＭＯＳトランジスタ１３６ａ，１３６ｂ，１３６ｃとが設けられている。つまり、予めレジスタ１３５に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能への電源電圧の供給を止めるという方法である。
【００８０】
−第４の具体例−
図３０は、本実施形態の第４の具体例における入力固定制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３７と、レジスタ１３７の出力と入力信号Ｓinとを受けてそのＡＮＤ演算結果を各機能Ａ，機能Ｂ，機能Ｃに出力するＡＮＤ回路１３８ａ，１３８ｂ，１３８ｃとが設けられている。つまり、予めレジスタ１３７に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能への入力信号Ｓinの入力を制限するという方法である。
【００８１】
なお、上記各具体例は、レジスタに代えて配線構造を用いると第１の実施形態にも適用することができる。
【００８２】
−アドレスの再構築の具体例−
図３１は、上記各具体例に適用が可能なレジスタのアドレスを再構築するための構成，方法の一例を示すブロック回路図である。ＩＰには、ｍから０のビット幅を有する入力アドレスを受けて、そのうちのｎ（ｎ＜ｍ）から０までのビット幅分をデコードするためのアドレスデコーダ１４１と、ｍから０のビット幅を有する入力アドレスのｍからｎ＋１までのビット幅分を上位アドレスとして登録している上位アドレス設定レジスタ１４２と、上記アドレス設定レジスタ１４２に登録されているｍからｎ＋１までの上位アドレスと、入力アドレスのｍからｎ＋１までの上位アドレスとを比較して両者が一致したときには一致信号を出力する比較器１４３と、比較器１４３からの一致信号とアドレスデコーダ１４１の出力とのＡＮＤ演算を行なってその結果を出力するＡＮＤ回路１４５とが設けられている。
【００８３】
すなわち、通常周辺の各ＩＰのアドレスは、ｎから０のビットにより構成されているが、システム全体としてアドレスがｍ（ｍ＞ｎ）から始まるものとする。そのとき、ホスト側で、ｍからｎ＋１の上位アドレスを各周辺ＩＰ毎にレジスタに設定して割り当てる。ホスト側からのアクセスは、ｍから０のビット幅の入力アドレスによって行なわれるが、比較器１４３においてその入力アドレスのうちの上位アドレスが上記アドレス設定レジスタ１４２に設定された上位アドレスと比較して一致すれば 一致信号を出力する。一方、入力アドレスのうちの下位アドレスは、アドレスデコーダ１４１を通してデコードする。そして、それと一致信号とのＡＮＤを演算することにより、レジスタで設定されているかどうかを判定することができる。こうすれば、自分でアドレスマッピングを自動的に振り分けることができる。
【００８４】
【発明の効果】
本発明により、少品種，大量生産に適合した半導体デバイス、その評価方法及びその機能設定方法が得られる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ），（ｃ）は、ＩＰ群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。
【図２】 第１の実施形態においてＩＰＯＳデバイス内に配置される多機能ＩＰの構造を概略的に示すブロック図である。
【図３】 第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図４】 第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの断面図である。
【図５】 第１の実施形態の第２の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。
【図６】 第１の実施形態の第３の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。
【図７】 第１の実施形態の第４の具体例における汎用の評価用ＩＰＯＳデバイスの遠隔操作による評価システムを概略的に示すブロック図である。
【図８】 （ａ），（ｂ）は、第２の実施形態の第１の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図９】 （ａ），（ｂ）は、第２の実施形態の第２の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１０】 （ａ），（ｂ）は、第２の実施形態の第３の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１１】 （ａ），（ｂ）は、第２の実施形態の第４の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１２】 （ａ），（ｂ）は、第２の実施形態の第５の具体例における機能の設定に関するＩＰＯＳデバイスの構成を示す斜視図及びブロック回路図である。
【図１３】 （ａ），（ｂ）は、第２の実施形態の第６の具体例及びその変形例における機能選択方法を示す図である。
【図１４】 第３の実施形態におけるＩＰＯＳデバイスに配置されるＩＰの基本的な構成を示すブロック図である。
【図１５】 第３の実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１６】 第３の実施形態の第２の具体例におけるＩＰＯＳデバイス及び１つのＩＰの構成を概略的に示すブロック図である。
【図１７】 第３の実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１８】 第３の実施形態の第４の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１９】 第３の実施形態の第４の具体例の変形例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図２０】 第４の実施形態のＩＰＯＳデバイスのもっとも基本的な構造を概略的に示すブロック図である。
【図２１】 １ホスト対多周辺回路の構成を有するバス統合システムに係る第４の実施形態の具体例を示すブロック図である。
【図２２】 第５の実施形態におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図２３】 第５の実施形態における暗号化ＩＰと機密ＩＰとの間の信号処理方法の一例を示すブロック図である。
【図２４】 第６の実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２５】 第６の実施形態の第２の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２６】 第６の実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２７】 第７の実施形態の第１の具体例におけるクロック停止制御のための構成，方法を示すブロック回路図である。
【図２８】 第７の実施形態の第２の具体例における機能セレクト制御のための構成，方法を示すブロック回路図である。
【図２９】 第７の実施形態の第３の具体例における電源制御のための構成，方法を示すブロック回路図である。
【図３０】 第７の実施形態の第４の具体例における入力固定制御のための構成，方法を示すブロック回路図である。
【図３１】 第７の実施形態の各具体例に適用が可能なレジスタのアドレスを再構築するための構成，方法の一例を示すブロック回路図である。
【符号の説明】
１０ シリコン配線基板
１１ シリコン基板
１２ グランドプレーン
１３ 第１配線層
１４ 第２配線層
１５ パッド
２１ ＩＰＯＳデバイス
２２ ユーザロジック
２３ 評価用ＩＰ
２４ 評価用ＩＰ
２５ シリコン配線基板
２６ 通常動作用配線層
２７ 評価用配線層
３０ ＩＰＯＳデバイス
３１ ユーザボード
３２ エミュレータ
３３，３４ 評価システム
３５ 機能シミュレータ
３６，３７ 制御システム
３９ ライブラリ
４０ ＩＰ
４１ 電源配線
４２ グランド配線
４３ シリコン配線基板
４５ ＩＰ
４６ セレクタ
４７ シリコン配線基板
４８ 電源ライン
４９ グランドライン
５０ コンタクト
５１ ＩＰ
５２ シリコン配線基板
５５，５６ ＩＰ
５７ セレクタ
５８ 電源ライン
５９ グランドライン
６０ シリコン配線基板
６１ ＫｅｙＩＰ
６５ ＩＰ
６７ レジスタ
６８ エミュレータ
６９ 設定用レジスタ
７０ ＩＰ
７１ 機能情報記憶部
７２ ＩＰＯＳデバイス
７３ 表示装置
７５，７６ ＩＰ
７７ 機能情報記憶部
７８ システム制御部
１００ ＩＰＯＳデバイス
１０１ バスＩＰ
１０２ バスＩＰ
１０３ ホストＩＰ
１０４〜１０６ ＵＳＢデバイス機能
１１０ ＩＰＯＳデバイス
１１１ 暗号化ＩＰ
１１２ キー送受信部
１１３ エンコーダ
１１４ デコーダ
１１５ キー送受信部
１１６ デコーダ
１１７ エンコーダ
１１８ 機密データ記憶部
１２１ 機能認識ＩＰ
１２２ ＩＤ情報
１２４ ＩＤ情報及び認識機能
１２６ 認識ソフトＩＰ
１３１ レジスタ
１３２ ＡＮＤ回路
１３３ セレクタ
１３４ レジスタ
１３５ レジスタ
１３６ ＭＯＳトランジスタ
１３７ レジスタ
１３８ ＡＮＤ回路
１４１ アドレスデコーダ
１４２ 上位アドレス設定レジスタ
１４３ 比較器
１４５ ＡＮＤ回路
【発明の属する技術分野】
本発明は、配線層が設けられた半導体配線基板上に各種チップＩＰを搭載してなる半導体デバイス，その評価方法及びその機能設定方法に関する。
【０００２】
【従来の技術】
近年、複数のＬＳＩを共通の基板上に形成したシステムＬＳＩという概念が提起されており、システムＬＳＩの設計手法としても各種の提案がなされている。特に、システムＬＳＩの利点は、ＤＲＡＭなどのメモリや、ロジックＬＳＩや、高周波回路などのアナログ回路を１つの半導体装置内に収納して、多種，多機能の半導体装置を極めて高集積化して実現することができることである。
【０００３】
【発明が解決しようとする課題】
ところで、上記従来のシステムＬＳＩは、現実にデバイスを形成する上で以下のような問題に直面している。
【０００４】
第１の問題は、デバイスの製造コストの低減が困難であることである。これは、システムＬＳＩの開発コストが多大になることと、製造歩留まりがそれほど高くならないことに起因する。
【０００５】
第２の問題は、配線遅延が非常に大きくなることである。一般に、シュリンク則に従うとデバイスの高さも低減することになるが、そうすると配線の断面積が小さくなるにつれてＲＣ（Ｒは抵抗，Ｃは寄生容量）によって規定される配線遅延が増大する。つまり、配線遅延に関する限り、微細化による利益よりも不利益が増大することになる。これを解決する１つの手段として、配線中のバッファを設けることがあるが、バッファを設けるとデバイスの占有面積や消費電力が増大するという別の不利益を招く。
【０００６】
第３の問題は、ノイズの低減が困難となる点である。電源電圧が低下すると電流が増大することになるが、その電流の増大に応じたノイズの増大を抑制するのが困難となる。シュリンク割合の３乗から６乗に比例してＳＮ比が悪化することから、微細化によるノイズの増大が避けられないからである。つまり、電源インピーダンスを如何に抑制するかがポイントである。
【０００７】
そこで、配線の断面積を大きく確保しつつ、多種，多機能のデバイスを内蔵した半導体デバイスを実現するための１つの手段として、配線層を有する半導体配線基板例えばシリコン配線基板上に、各種の素子を集積したチップＩＰを搭載することにより、少品種，多量生産に適した半導体デバイスを実現することが考えられる。しかるに、従来のチップＩＰ内のＬＳＩはＩＰのハードウェア（ハードＩＰ）として設計されており、このハードＩＰの機能は一意的にかつブラックボックスの状態で定まっているので、その構造自体、多様な用途に応用が可能で、かつ、品種の数を減らすという要請にはそぐわない。すなわち、従来のシステムＬＳＩの構築手法をそのまま採用したのでは、少品種，多量生産に適した半導体デバイスの実現が困難となる。
【０００８】
本発明の目的は、共通の半導体配線基板の上に、ＩＰとして設計資産となりうるチップＩＰを搭載しつつ、その機能の評価，選択，設定などに関する手段を講ずることにより、少品種，多量生産に適した半導体デバイス、その評価方法及びその機能設定方法の提供を図ることにある。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体デバイスは、配線層を有する半導体配線基板と、上記半導体配線基板上に貼り合わせにより搭載され、各々少なくとも１つの機能を有する複数の評価用チップＩＰとを備えている。
【００１０】
これにより、半導体配線基板上に搭載された評価用チップＩＰの機能が所望の目的に適合するかを評価するためのカタログなどとして機能する半導体デバイスの提供を図ることができる。
【００１１】
上記半導体配線基板の配線層は、通常動作用配線層と、該通常動作用配線層の上方に設けられた評価用配線層とを有し、上記評価用チップＩＰは少なくとも上記評価用配線層に電気的に接続されていることにより、評価が終了した後に評価用配線層を除去すると、その半導体配線基板を利用して通常の動作に使用する半導体デバイスを迅速かつ安価に提供することが可能になる。
【００１２】
本発明の第２の半導体デバイスは、配線層を有する半導体配線基板と、上記半導体配線基板上に貼り合わせにより搭載され、各々複数の機能を有する複数のチップＩＰと、上記複数のチップＩＰ全体における複数の機能のうち一部の機能のみを活性化する機能選択手段とを備えている。
【００１３】
これにより、半導体デバイス内のすべての機能を用いずに、半導体デバイスの用途に必要な機能のみを使用することが可能になるので、使用時における消費電力の低減や動作の高速化を確保することができる。一方、できるだけ多くの機能を設けておくことで、半導体デバイスの種類をできるだけ少なくすることができるので、少品種，大量生産に適合した半導体デバイスが得られることになる。
【００１４】
上記機能選択手段を、上記複数の機能に印加される論理信号や、上記複数の機能に接続され、論理入力を受けて、上記一部の機能のみを出力するセレクタや、上記一部の機能と上記半導体配線基板の配線層とを互いに接続する接続手段とすることができる。
【００１５】
上記配線層が、電源電圧を供給するための電源配線と接地電圧を供給するためのグランド配線とを備え、上記半導体配線層の電源配線及びグランド配線のいずれか一方と、上記セレクタとを互いに接続する接続手段をさらに備えている場合には、上記論理入力は上記電源電圧又は接地電圧である。
【００１６】
上記半導体配線基板の上に設けられ、上記複数のチップＩＰの上記複数の機能とは上記配線層を介して接続されて、上記一部の機能のみを選択するように制御する制御回路を有するチップＩＰをさらに備えることにより、フレキシブルな機能の選択が可能になる。
【００１７】
上記複数のチップＩＰの上記複数の機能に接続されて、上記複数の機能のうち活性にする機能と不活性にする機能とを記憶するための記憶手段と、上記記憶手段に上記一部の機能のみを活性にするように記憶させる設定手段とをさらに備えることにより、制御信号によって簡易にデバイスの機能を設定することができる。
【００１８】
上記設定手段が、ネットワークを介して上記記憶手段に接続されていることにより、ユーザに半導体デバイス自体を渡さなくてもユーザが迅速にデバイスの評価を行うことができるので、納期の短縮や輸送コストの低減を図ることが可能になる。
【００１９】
【発明の実施の形態】
−本発明の前提となる基本的な構造−
そこで、本発明では、配線の断面積を大きく確保しつつ、多種，多機能のデバイスを内蔵した半導体装置を実現するための１つの手段として、配線層を有する半導体配線基板例えばシリコン配線基板（Ｓｕｐｅｒ−Ｓｕｂ）上に、各種デバイスを内蔵したチップＩＰを搭載する構成を採る。そして、各チップＩＰ内に設けられる回路（ＩＣ）は半導体装置の設計上ＩＰ(Intellectual Property）として扱うことができ、各種ＩＰを半導体配線基板上に貼り合わせたものと考えることができる。つまり、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形態においては、シリコン配線基板とＩＰ群とを備えた半導体デバイス全体を“ＩＰＯＳデバイス”と記載する。
【００２０】
図１（ａ），（ｂ），（ｃ）は、ＩＰ（チップＩＰ）群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。図１（ａ），（ｂ）に示すように、シリコン配線基板１０上には各種ＩＰを搭載するための複数の領域が設けられており、、各領域には、例えば、ＤＣ／ＡＣ−ＩＰ，Analog−ＩＰ，Logic −ＩＰ，ＣＰＵ−ＩＰ，ＤＳＰ−ＩＰ，Flash メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰ，Ｉ／Ｏ−ＩＰなどの各種ＩＰ群がチップＩＰとして搭載可能となっている。図１（ｃ）に示すように、シリコン配線基板１０は、シリコン基板１１と、シリコン基板１０上に絶縁膜（図示せず）を挟んで設けられたグランドプレーン１２と、グランドプレーン１２の上に層間絶縁膜を挟んで設けられた第１配線層１３と、第１配線層１３の上に層間絶縁膜を挟んで設けられた第２配線層１４と、第２配線層１４の上にパッシベーション膜を挟んで設けられたパッド１５とを備えている。パッド１５，各配線層１３，１４及びグランドプレーン１２間は、それぞれコンタクト（図示せず）を介して所望の部位で互いに接続されている。そして、各ＩＰは、パッド１５上に貼り付けられて、各ＩＰが配線層１３，１４により互いにあるいはグランドプレーン１２に電気的に接続される構造となっている。
【００２１】
シリコン配線基板１０内の配線層１３，１４の寸法の制約は緩やかであり、数μｍ幅の配線をも設けることができるので、以下のような効果がある。経験的に、今までの半導体集積回路装置の微細化が進展した過程において、もっとも配線としての特性が良好であった世代の寸法を有する配線を設けることが可能となる。また、配線の電気インピーダンスを低減することができる。
【００２２】
そして、シリコン配線基板上のチップＩＰは多くの機能を有しているが、これに対しては２つの考え方がある。１つは、できるだけ多くの機能を使用するという考え方であり、もう１つは、使用する機能を制限するという考え方である。つまり、ユーザの多様な要求に応えるためには、多種の使用方法に対応できる構成を有していることが好ましいが、反面、実際の使用に際してはいずれかの機能に限定する必要がある。つまり、この２つの相反する要求を満足させることにより、ユーザの多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスを構築することができるのである。そこで、多種の機能を予め有しているＩＰＯＳデバイス内の機能を選択，制限，設定するための手段が必要となる。つまり、シリコン配線基板上のチップＩＰの機能の評価方法，機能の選択方法，チップ上でのコンフィギュレーションなどである。本発明では、このような諸手段に関する各実施形態について説明する。
【００２３】
（第１の実施形態）
本実施形態においては、ＩＰＯＳデバイス上の機能を評価して選択的に使用するための対策に関する実施形態について説明する。
【００２４】
図２は、第１の実施形態におけるＩＰＯＳデバイス内に配置される多機能ＩＰ（チップＩＰ）の構造を概略的に示すブロック図である。この多機能ＩＰには、例えば、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄという４つの機能が組み込まれている。一般に、ＩＰＯＳデバイス内の各ＩＰ（チップＩＰ）には、それぞれ多くの機能が組み込まれているが、それらの機能を評価するための評価用ＩＰを評価用カタログとして、あるいは実チップとしても利用しうるものとして供給することができる。以下、ＩＰ内の機能を評価するための手段に関する具体例について説明する。
【００２５】
−第１の具体例−
図３は、第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの構成を概略的に示すブロック図である。図３に示すように、評価用ＩＰＯＳデバイス２１には、ユーザロジック２２や、評価用ＩＰ２３，２４が搭載されている。このＩＰＯＳデバイス２１は、最終製品を形成する前にＩＰＯＳデバイス２１内のＩＰの評価やデバッグを行なうものであって、ＩＰＯＳデバイスというシステムの評価を行うものである。評価用ＩＰＯＳデバイス２１自体が最終製品になってもよいが、一般的には、最終製品になるものではない。そして、評価用ＩＰＯＳデバイス２１は、評価時には、ＩＰの機能を選択，変更，設定するなどの動作を行なう必要がある。そして、評価用ＩＰＯＳデバイス２１により、ＩＰＯＳデバイス内の多くの中間ノードの状態を調べることが可能に構成されている。つまり、製品化したときにはわからないような内部の情報が読めるようになっている。そして、ソフトウェアデバッグが終了すると、評価用ＩＰＯＳデバイス２１内の余分な機能がはずされて、より単純化された構成により出荷されるのが一般的である。
【００２６】
図４は、本具体例に係る評価用ＩＰＯＳデバイスの断面図である。同図に示すように、シリコン配線基板２５には、通常動作のために用いられる通常動作用配線層２６と、通常動作用配線層２６の上に設けられ、評価時のみ用いられる評価用配線層２７とがある。そして、評価用ＩＰ２３，２４は、コンタクトを介して評価用配線層２７及び通常動作用配線層２６とに接続されている。評価用配線層２７は、一般には評価のときのみ用いられるもので、評価が終了して製品化するときには評価用配線層２７のみを剥がすことができるように、通常動作用配線層２６の上方に設けられている。一般には、通常動作用配線層２６も、評価用配線層２７も複数層設けられている。このように、評価用配線層２７を通常動作用配線層２６の上方に設け、通常動作用配線層２６は残した状態で評価用配線層２７のみを剥がせるように構成しておく。つまり、同じデザインであるがデバッグ中は内部の信号が読めるように評価用配線層２７を設けておき、この評価用配線層２７を剥がすだけで実チップを構成することができる。したがって、製造コストの低減と納期の短縮とを図ることができる。
【００２７】
−第２の具体例−
図５は、本実施形態の第２の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。同図に示すように、この場合には、評価用ＩＰＯＳデバイス３０上にユーザロジックは搭載されていないので、ユーザボード３１（実ボード）を利用して評価用ＩＰＯＳデバイス３０内の諸機能を評価することになる。そして、この汎用の評価用ＩＰＯＳデバイス３０においては、シリコン配線基板には通常動作用配線層は設けられておらず、評価用配線層のみが設けられている。本具体例のＩＰＯＳデバイスは、特にカタログとしてユーザに提供するものに適している。
【００２８】
−第３の具体例−
図６は、第３の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。同図に示すように、この場合にも、評価用ＩＰＯＳデバイス３０上にユーザロジックは搭載されていない。そして、本具体例では、第２の具体例における実ボードの代わりに、ソフトウェア用のエミュレータ３２（又はシミュレータ）を利用して評価用ＩＰＯＳデバイス３０内の諸機能を評価することになる。本具体例においても、汎用の評価用ＩＰＯＳデバイス３０においては、シリコン配線基板には通常動作用配線層は設けられておらず、評価用配線層のみが設けられている。
【００２９】
−第４の具体例−
図７は、第４の具体例における汎用の評価用ＩＰＯＳデバイスの遠隔操作による評価システムを概略的に示すブロック図である。同図に示すように、本具体例のシステムにおいては、ＩＰＯＳデバイスの評価システム３３，３４と、ネットワークにより評価システム３３，３４に接続されている機能シミュレータ３５とを備えている。ＩＰＯＳデバイス評価システム３３は、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ，ＩＰ−Ｄを搭載したＩＰＯＳデバイス３０ａと、ＩＰＯＳデバイス３０ａ内の各ＩＰの端子に制御信号を送り、かつ、各ＩＰの端子から各ＩＰの観測信号を受けるように構成された制御システム３６とを備えている。ＩＰＯＳデバイス評価システム３４は、ＩＰ−Ｅ，ＩＰ−Ｆ，ＩＰ−Ｇ，ＩＰ−Ｈを搭載したＩＰＯＳデバイス３０ｂと、ＩＰＯＳデバイス３０ｂ内の各ＩＰの端子に制御信号を送り、かつ、各ＩＰの端子から各ＩＰの観測信号を受けるように構成された制御システム３７とを備えている。この評価システム３３，３４への制御信号又は評価システム３３，３４からの観測信号は、ネットワークを介して、機能シミュレータ３５との間で送受信される。
【００３０】
機能シミュレータ３５はライブラリ３９を備えている。そして、機能シミュレータ３５は、機能記述言語や機能回路図で作成された設計データとテストベクタとを入力して、ＩＰＯＳデバイス３０ａ，３０ｂの各ＩＰを利用してシステムの構築シミュレーションを行なう。そのとき、ライブラリ３９には、ＩＰＯＳデバイス上のＩＰの機能ＩＤ情報あるいはＩＰＯＳデバイスの設計データを図的に作成するための機能形状シンボルや端子構成を含む情報が格納されており、これらの情報を任意に選択して設計データを構成することができる。
【００３１】
評価システム３３，３４は、ＩＰＯＳデバイス３０ａ，３０ｂ内のＩＰの種別とアドレス情報（ＩＰＯＳデバイスのＩＰ及びその端子の位置情報）とをネットワークを経由して機能シミュレータ３５に伝送する。ここで、アドレス情報は、ＩＰのデータベースとして予めライブラリ３９内に収納されていてもよいし、評価システム３３，３４との通信時に取得してもよい。
【００３２】
機能シミュレータ３５は、設計データで利用しているＩＰに対応するＩＰのアドレス情報からＩＰの入力ベクタをネットワークを介して評価システム３３，３４に伝送し、評価システム３３，３４からの観測信号をネットワークを経由して取得し、機能シミュレーション結果として使用する。
【００３３】
本具体例により、実際のＩＰＯＳデバイス上のＩＰの動作を用いて正確なシステム検証が可能である、評価システム３３，３４内の動作は実時間で検証することが可能である、実際のＩＰＯＳデバイス上のＩＰが検証する場所になくても機能検証を行なうことができる、機能シミュレーションを柔軟にかつ詳細に行なうことができる、などの効果を発揮することができる。すなわち、従来は、シミュレーションモデルを別に作成して、これをユーザに供給し、このモデルを用いてユーザが検証していた。実チップがあれば、その方がシミュレーションを迅速に行なうことができる。しかし、実チップを送るには手間と時間とを要する。それに対し、本具体例では、実チップをユーザに送ることなく、ユーザが遠隔操作によって実チップ上でシミュレーションを迅速に行なうことができるのである。
【００３４】
なお、機能シミュレーションは、シミュレータの代わりにソフトウェアのエミュレータ、デバッガーなどを用いて行なってもよい。
【００３５】
（第２の実施形態）
次に、機能の選択，設定，制限などに関する具体的な方法に関する第２の実施形態について説明する。例えば、ＩＰＯＳデバイスのバスプロトコルを作成した場合に、ＩＰＯＳデバイス全体又は個別のＩＰによってバスの種類が異なる場合が生じる。また、使用するクロックが複数種類存在する場合もある。そのよう場合に、内容的には同じ機能であるが、バスやクロックの種類などが相異なる複数の機能Ａ，Ｂを予めＩＰ内に設けておき、ユーザの選択によって機能Ａ，Ｂのいずれかを使用できるようにしておけば、容易にバスのプロトコルに適合させて所望の機能を半導体装置内に組み込むことができる。すなわち、ユーザの多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスの構造となる。
【００３６】
なお、以下の第１〜第４の具体例においては、説明をわかりやすくするために、２種類の機能Ａ，Ｂのうちからいずれか１つを選択する場合のみについて説明するが、各具体例は、３つ以上の機能がある場合にそれらのうちの１つを選択する場合にも適用することができる。
【００３７】
−第１の具体例−
図８（ａ），（ｂ）は、それぞれ順に、本実施形態の第１の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図８（ａ）に示すように、ＩＰ４０内には、内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、本具体例においては、ＩＰ４０内の機能Ａ，Ｂをシリコン配線基板４３内の配線の論理によって設定するように構成する。例えば、図９（ｂ）に示すように、機能Ａは電源電圧（論理Ｈ）を供給する電源配線４１（電源ライン）に、機能Ｂは接地電圧（論理Ｌ）を供給するグランド配線４２（グランドライン）に予め接続されている。つまり、本実施形態では、機能に与える論理の種類によって使用する機能を選択する。これにより、ユーザがいずれかの論理Ｈ又はＬの信号を供給することにより、いずれの機能Ａ又はＢを用いるかを容易に設定することができる。本具体例では、ユーザが機能Ａ，Ｂを共に使用してもよい。
【００３８】
−第２の具体例−
図９（ａ），（ｂ）は、それぞれ順に、本実施形態の第２の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図９（ａ）に示すように、本具体例においても、ＩＰ４５内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ４５内には機能Ａと機能Ｂとを選択して出力端子Ｏｐに出力するためのセレクタ４６が設けられている。図９（ｂ）に示すように、本具体例においては、シリコン配線基板４７において、セレクタ４６に接続されるコンタクト５０を電源ライン４８又はグランドライン４９のいずれかの上に設ける。つまり、コンタクト５０によってＩＰ内の使用する機能を選択するように構成する。
【００３９】
−第３の具体例−
図１０（ａ），（ｂ）は、それぞれ順に、本実施形態の第３の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザが作成することを想定している。図１０（ａ）に示すように、本具体例においても、ＩＰ５１内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ５１内には、機能Ａと機能Ｂとを選択して出力端子Ｏｐに出力するためのセレクタとして機能する回路Ｃが設けられている。図１０（ｂ）に示すように、本具体例においては、シリコン配線基板５２における配線の構造によって、機能Ａ，Ｂのいずれかを回路Ｃに切り換え接続する。つまり、配線そのものによってＩＰ内の使用する機能を選択するように構成する。
【００４０】
−第４の具体例−
図１１（ａ），（ｂ）は、それぞれ順に、本実施形態の第４の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。本具体例は、シリコン配線基板をユーザだけでなくプロバイダが作成することをも想定している。図１１（ａ）に示すように、本具体例においても、ＩＰ５５内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰＯＳデバイス内には、ＩＰ５５とは別に、ＩＰ５５内の機能Ａと機能Ｂとを選択するためのセレクタ５７を有する機能選択用ＩＰ５６が設けられている。図１１（ｂ）に示すように、本具体例においては、シリコン配線基板における配線はＩＰ５５内の機能Ａ，ＢとＩＰ５６内のセレクタ５７とを接続するだけで、機能の選択はＩＰ５６内におけるセレクタ５７と電源ライン５８，グランドライン５９との接続関係によって決定される。つまり、ＩＰ５６内において、電源ライン５８，グランドライン５９のいずれをセレクタ５７に接続するかによって、機能Ａ，ＢのいずれかがＩＰ５７から出力されるかが選択される。つまり、機能選択用ＩＰを別途設けることによって、ＩＰＯＳデバイス上のＩＰ内の使用する機能を選択するように構成する。
【００４１】
−第５の具体例
図１２（ａ），（ｂ）は、本実施形態の第５の具体例における機能の設定に関するＩＰＯＳデバイスの構成を示す斜視図及びブロック回路図である。本具体例は、シリコン配線基板をユーザだけでなくプロバイダが作成することをも想定している。図１２（ａ）に示すように、シリコン配線基板６０の上には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃが搭載されており、各ＩＰは各々複数の機能を有している。そして、本具体例では、各ＩＰの多くの機能のうち有効となる機能を設定するためのＫｅｙＩＰ６１が設けられている。すなわち、図１２（ｂ）に示すように、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｂ内の各機能とＫｅｙＩＰ６１とはシリコン配線基板（図示せず）内の配線によって互いに接続されているが、どの配線が有効に接続されるかをＫｅｙＩＰ６１内の回路によって設定するのである。図１２（ｂ）において×が付された配線は、使用されない配線である。本具体例においては、多数のＩＰ内のどの機能が有効かをシリコン配線基板の構造ではなく、ＫｅｙＩＰ６１を変更するだけで有効な機能を一意的に定めることができる。つまり、ＫｅｙＩＰの変更あるいはＫｅｙＩＰ内のソフトウェアの変更により機能の選択が可能になるので、よりフレキシブルな機能の選択が可能である。
【００４２】
−第６の具体例−
図１３（ａ），（ｂ）は、本実施形態の第６の具体例及びその変形例における機能選択方法を示す図である。本具体例は、原則としてシリコン配線基板をプロバイダが作成することをも想定している。図１３（ａ）に示すように、本具体例のＩＰＯＳデバイス６５においても、ＩＰ内には内容的には同じでバスの種類などが相異なる機能Ａと機能Ｂとがあるものとする。そして、ＩＰ内には、機能Ａと機能Ｂとの選択を設定するためのレジスタ６７が設けられている。また、図１３（ｂ）に示すように、ＩＰＯＳデバイス６５内において、ＩＰとは別のＩＰである設定用レジスタ６９を設けてもよい。本具体例又はその変形例においては、ユーザ側のエミュレータ６８（又はシミュレータ）からライセンスコードをＩＰＯＳデバイス６５に送信し、遠隔操作によって、機能Ａ，Ｂのいずれかを使用するかを設定する。このライセンスコードは、ライセンス契約などによって設定されるものである。
【００４３】
本具体例により、ユーザに半導体デバイス自体を渡さなくてもユーザが迅速にデバイスの評価を行うことができるので、納期の短縮や輸送コストの低減を図ることが可能になる。
【００４４】
（第３の実施形態）
次に、ＩＰＯＳデバイス内に配置されるＩＰの内部機能を外部から調べることを可能にするための構造及び方法に関する第３の実施形態について説明する。
【００４５】
図１４は、本実施形態におけるＩＰＯＳデバイスに配置されるＩＰの基本的な構成を示すブロック図である。同図に示すように、ＩＰ７０内には機能Ａ，機能Ｂ，機能Ｃ，機能Ｄなどの諸機能があるが、ＩＰ７０内にはこれらの諸機能に関する情報が登録された機能情報記憶部７１（メモリ）が設けられている。ここで、諸機能に関する具体的な情報の内容としては、識別コードや製造履歴、機能の種別，仕様，ドキュメントなどがある。ここで、仕様としては、例えば各種の設定が可能な場合にその設定を行なうための設定パラメータと採りうる値域や、性能情報として電源電圧（Ｖ）と動作速度（ＭＨｚ）との相関関係などがある。
【００４６】
つまり、このような内部の機能の情報を有する機能情報記録部７１をＩＰ７０内に設けることにより、従来ブラックボックスであった各ＩＰ内の機能が外部から容易に認識できるので、共通のＩＰＯＳデバイスによって多様なユーザの要求に対応する機能をＩＰＯＳデバイス内に設けることが可能となる。すなわち、多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスの構造となる。以下、本実施形態の各具体例について説明する。
【００４７】
−第１の具体例−
図１５は、本実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、ＩＰＯＳデバイス７２内に、機能情報記憶部７１を有するＩＰ７０を貼り付けた後に、外部機器からＩＰ７０内の機能情報記憶部７１をアクセスして、ＩＰ７０の機能に関する情報をＩＰＯＳデバイス７２の出力端子Ｏｐから読み出す。そして、読みだした機能に関する情報を検査用に使用してもよいし、外部機器中のソフトウェアによってＩＰ７０内の機能を切り換えるためも利用することができる。また、出力端子Ｏｐを表示装置７３に接続しておけば、ＩＰ７０の内部ドキュメントを表示装置７３上にブラウズすることもできる。その場合、ＩＰ７０内の機能情報記憶部７１には、外部機器が読み出すことができるフォーマットで情報が格納されていることが必要である。例えば、Ｗｅｂブラウザーを使用する場合には、機能情報記憶部７２にＨＴＭＬによって機能情報を格納しておけばよい。
【００４８】
特に、ＩＰＯＳデバイスにおいては、大量少品種生産に適応するためには、機能の選択や切り替えが必要であるので、従来ではほとんど必要性のなかった機能情報の読み出しのための手段を設けることが有効となる。
【００４９】
−第２の具体例−
図１６は、本実施形態の第２の具体例におけるＩＰＯＳデバイス及び１つのＩＰの構成を概略的に示すブロック図である。本具体例においては、図１７（ａ）に示すように、ＩＰＯＳデバイス７２には、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄ及び機能情報記憶部７１を有するＩＰ７０と、ＩＰ７０のデータを読み出して自分自身を自動構成するＩＰ７５とが設けられている。つまり、ＩＰ７５は、ＩＰ７０をアクセスして、ＩＰ７０内のデータを読み出し、そのデータに応じて自分自身の内部の各部の値を決定するのである。
【００５０】
本具体例が適用されるのは、例えば、ＩＰ７０がＣＣＤであり、ＩＰ７５がＣＣＤを駆動するためのドライバーである場合である。ここで、ＩＰ７０が画素数１００×２００のＣＣＤであり、ＩＰ７５が汎用ドライバーで画素数が例えば１００×２００でも５００×５００でも対応できる容量を持っているとする。その場合、ドライバーであるＩＰ７５の端子のうち１００×２００の画素に対応する分だけを有効（アクティブ）にして、それ以外は無効にすることにより、ＩＰ７５を自動構成することができる。このような構造により、例えばデジタルカメラの高性能品と低価格品とを同じＩＰＯＳデバイスを用いて構成することが可能にない、少品種，多量生産でありながら、多様な要求に対応することができる。
【００５１】
−第３の具体例−
図１７は、本実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、図１７（ａ）に示すように、ＩＰＯＳデバイス７２には、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄ及び機能情報記憶部７１を有するＩＰ７０と、機能Ｅ，機能Ｆ，機能Ｇ，機能Ｈ及び機能情報記憶部７７を有するＩＰ７６とが設けられている。そして、ＩＰ７０，ＩＰ７６は、互いに相手のＩＰの機能情報記憶部７１，７６にアクセスしてその内部データを読み出すことが可能に構成されている。本具体例では、各ＩＰ７０，７６が互いに相手のデータを利用して自分自身を自動構成したり、自動的に最適化することが可能になる。
【００５２】
ここで、ＩＰ７０，７６が相互に相手を認証する場合には、予め設定されているキー信号が相互に一致したことなどを利用して、データの読み出しを行なうように構成することができる。このように構成することにより、機能的な使用方法の他、偽物のＩＰによって自身の値を設定するなどの不具合を回避することができる。
【００５３】
また、ＩＰ７０，７６が双方のキー信号に基づいて、自分自身のデータを符号化することが好ましい。このとき、ＩＰ７０，７６が符号化されたデータをその内部で復号化して利用してもよいし、復号化せずにそのまま符号化されたデータを利用しうるように構成することもできる。これにより、上述のような偽物ＩＰとのデータ交換の排除だけでなく、ＩＰ７０，７６内のデータを秘密にしたままで、つまり、外部からＩＰ７０，７６内の機能が明らかになるのを防止しつつ、相互に自分自身の自動構成を行なうことができる。
【００５４】
また、各ＩＰ７０，７６間で接続されている対応端子の情報を交換することで、各端子間の接続状態の良否判定などをＩＰ同士で行なうこともできる。
【００５５】
−第４の具体例−
図１８は、本実施形態の第４の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。本具体例においては、ＩＰＯＳデバイス７２内に、機能Ａ，機能Ｂ，機能Ｃ，機能Ｄなどに関する情報を記憶している機能情報記憶部７１を有するＩＰ７０と、機能Ｅ，機能Ｆ，機能Ｇ，機能Ｈなどに関する情報を記憶している機能情報記憶部７７を有するＩＰ７６と、ＩＰＯＳデバイス全体の制御を行なうシステム制御部７８とが設けられている。そして、各ＩＰ７０，ＩＰ７６は、機能情報記憶部７１，７７からシステム制御部７８に機能情報を送り、この機能情報に応じてシステム制御部７８が各ＩＰの設定を変更又は設定を行なうように構成されている。これにより、各チップＩＰ相互の通信の円滑化を図ることができる。
【００５６】
図１９は、第４の具体例の変形例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。この変形例においては、システム制御部７８は、ＩＰＯＳデバイス７２内ではなくＩＰＯＳデバイス７２の外に配置されている。この場合も、第４の具体例と同じ効果を発揮することができる。
【００５７】
（第４の実施形態）
従来のシステムＬＳＩにおいては、基板上の配線としてバスを実装しており、このバスによって各ＩＰ同士を接続する構造となっている。ところが、バスに接続されるＩＰの数によって各々のＩＰの駆動能力に過不足が生じ、駆動能力の無駄が生じたり、実装しうるＩＰの数が制約されるなどの不具合を生じていた。また、バスの遅延がＩＰの個数や配置に依存しているために、大規模なＬＳＩを設計する際の障害となっていた。このような構造をそのままＩＰＯＳデバイスの構造に応用したのでは、できるだけ共通の構成で多様な要求に応えることができず、ＩＰＯＳデバイスの利点が生かされない。
【００５８】
そこで、本実施形態においては、ＩＰＯＳデバイスの特徴を十分に発揮するためのＩＰＯＳデバイス上のバスの統合方法について説明する。
【００５９】
図２０は、本実施形態のＩＰＯＳデバイスのもっとも基本的な構造を概略的に示すブロック図である。同図に示すように、ＩＰＯＳデバイス１００内には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃと、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃを並列的に接続するバスＩＰ１０１とが設けられている。このバスＩＰ１０１は、複数のＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃへの接続端子と、互いに接続対象となる他のＩＰとの間の接続関係を切り換え制御する機能を有している。本実施形態によると、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃは、バスＩＰ１０１との接続に要する駆動能力を有していればよい。つまり、互いに他のＩＰの影響を受けることなくバスＩＰにより規定される性能を確保することが容易である。したがって、バスに接続されるＩＰの数による駆動能力の無駄やＩＰの数の制約などの不具合を解消して、できるだけ共通の構成で多様な要求に応えることが可能になる。
【００６０】
−具体例−
図２１は、１ホスト対多周辺回路の構成を有するバス統合システムに係る本実施形態の具体例を示すブロック図である。同図に示すように、ＩＰＯＳデバイス１００には、例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃと、ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃを並列的に接続するＵＳＢハブ機能を有するバスＩＰ１０２と、ＵＳＢホスト機能を有するホストＩＰ１０３とが設けられている。また、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ内には、それぞれＵＳＢデバイス機能１０４，１０５，１０６が設けられている。
【００６１】
すなわち、ＩＰＯＳデバイス１００上で１つのＩＰがホストＩＰとしてバスの制御を行なうシステムの場合には、パソコンシステムにおいて一般的に用いられているＵＳＢ（Universal Serial Bus）のプロトコルを採用して、ＵＳＢハブ機能を有するバスＩＰ１０２と、ＵＳＢホスト機能を有するホストＩＰ１０３とを備え、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ内に、それぞれＵＳＢデバイス機能１０４，１０５，１０６を設けることにより、バスに接続されるＩＰの認識のための設定を行なう必要はなく、ドライブ能力を調整する必要もなくなる。つまり、ＵＳＢプロトコルによると、バスに接続される周辺機器や周辺機能が変更されても再設定することなく当該周辺機器や周辺機能を認識することが可能になる。そこで、ＵＳＢハブ機能を有するバスＩＰ１０２を用いることにより、バスＩＰ１０２に接続されるＩＰの数やある特定のＩＰ内の機能選択などによって外部条件が変わっても、外部条件の再設定など特別の処理を行なわなくても、容易に周辺機能を認識してバスの制御を行なうことが可能になる。
【００６２】
また、ＵＳＢプロトコルを採用する場合、電源ラインもバス内に実装されるが、ＩＰＯＳデバイスにおいては、各ＩＰに電源が供給されるので、電源ラインをバス内に実装する必要はない。
【００６３】
（第５の実施形態）
図２２は、第５の実施形態に係るＩＰＯＳデバイスの構成を概略的に示すブロック図である。同図に示すように、ＩＰＯＳデバイス１１０内には、機密性を有するデータを保持している機密ＩＰ−Ｘ，機密ＩＰ−Ｙと、この機密ＩＰ−Ｘ，機密ＩＰ−ＹのインターフェースＩＰとなる暗号化ＩＰ１１１とが配置されている。すなわち、機密ＩＰ-Ｘ，機密ＩＰ−Ｙと外部機器との信号を授受する際には、暗号化ＩＰ１１１によって機密性を要するデータを暗号化，復号化して送受信を行なうように構成されている。
【００６４】
図２３は、暗号化ＩＰと機密ＩＰ−Ｘとの間の信号処理方法の一例を示すブロック図である。同図に示すように、暗号化ＩＰ１１１には、汎用的なキー信号を送受信するためのキー送受信部１１２と、データを暗号化するためのエンコーダ１１３と、データを復号化するためのデコーダ１１４とが設けられている。機密ＩＰ−Ｘは、暗号化ＩＰ１１１内のキー送受信部１１２と共通のキー信号を送受信するためのキー送受信部１１５と、デコーダ１１６と、エンコーダ１１７と、機密データ記憶部１１８とが設けられている。すなわち、機密データを外部機器に送信する際には、ＩＰ−Ｘのキー送受信部１１５から暗号化ＩＰ１１１内のキー送受信部１１２にキー信号を送り、キー信号の一致を確認すると機密データ記憶部１１８から取り出した機密データをエンコーダ１１７で暗号化した後、暗号化ＩＰ１１１に送信する。そして、暗号化ＩＰ１１１内のデコーダ１１４でデータを復号化してから外部機器に送り出す。機密データを受信する場合には、暗号化ＩＰ１１１内のエンコーダ１１３及び機密ＩＰ−Ｘ内のデコーダ１１６を経て、上述とは逆の処理を行なってから、機密データ記憶部１１８に機密データを登録する。
【００６５】
このような構成により、機密データはキー信号の一致が確認されない限り外部機器に送り出されることはなく、かつ、外部機器から機密データではないデータが誤って登録されることはない。したがって、機密ＩＰ−Ｘ，機密ＩＰ−Ｙ単独や、ＩＰＯＳデバイス上では機密データを利用することができないので、機密データ例えば第１の実施形態で述べたような機能情報記憶部に登録されている内部機能が部外者に解析されるのを防止することができる。
【００６６】
（第６の実施形態）
次に、実際に相互認証したり、システム制御部やソフトウェアでＩＰを制御する際に必要なＩＰＯＳデバイスの構成に関する第６の実施形態について説明する。本実施形態は、例えば上記第３の実施形態における機能選択制御を行なうために適したものである。
【００６７】
本実施形態におけるＩＤ情報（認識情報）とは、機能の識別に関する情報であり、例えばバスＩ／Ｆ，メモリ容量，レジスタマッピングに関するものがある。そして、このＩＤ情報を利用することで、ホストの要求する機能を機能認識ＩＰが各周辺ＩＰに自動でセットすることができるし、逆に、周辺ＩＰの機能よりもホストの機能を自動で制限することもできる。例えば、各周辺ＩＰはＡバス，Ｂバス，Ｃバス，…など各種のバスＩ／Ｆを有しているが、ホスト側はＡバスを使用するように制限したい場合である。
【００６８】
このような場合、ＩＤ情報を利用して機能の選択，制限等の設定を行なう方法として、以下の各具体例のような方法がある。
【００６９】
−第１の具体例−
図２４は、本実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、機能認識ＩＰ１２１と、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報１２２が内蔵されている。そして、各ＩＰに内蔵されているＩＤ情報１２２に対して、初期化時に機能認識ＩＰ１２１が各ＩＰのＩＤ情報を読み出して、各ＩＰ内の不要な機能を停止させる。例えば、不要機能のクロックを停止させる制御を行なうのである。
【００７０】
これにより、ＩＰを変更することなく消費電力を低減することができる、不要回路の縮退故障を検出することができる、特定用途向けのＬＳＩを構成した後、機能認識ＩＰ（チップ）をシリコン配線基板に貼り付けるだけで機能をカスタマイズ化することが可能になる、などの効果を発揮することができる。
【００７１】
−第２の具体例−
図２５は、本実施形態の第２の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報及び認識機能１２４が内蔵されている。そして、ＩＤ情報及び認識機能１２４を内蔵しているＣＰＵ−ＩＰにより、特定の機能を停止させたり、あるいは、複数の機能から選択する制御を行なう。
【００７２】
これにより、ＣＰＵ−ＩＰごとに周辺ＩＰ（チップ）の変更が不要となり多種のＣＰＵ−ＩＰに対してＩＰＯＳデバイスの構造を共通化することができる、数種類のＣＰＵ−ＩＰの機能（バスＩ／Ｆ）を内蔵した汎用周辺ＩＰ（チップ）の再利用を図ることができる、などの効果を発揮することができる。
【００７３】
−第３の具体例−
図２６は、本実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。同図に示すように、本具体例のＩＰＯＳデバイスは、ＣＰＵ−ＩＰと、認識ソフトＩＰ１２６（メモリの記憶内容）と、周辺ＩＰであるＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃとを備えており、ＣＰＵ−ＩＰ，ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃには、それぞれＩＤ情報１２２が内蔵されている。そして、ＣＰＵ−ＩＰから各周辺ＩＰにアクセスして、各ＩＰに内蔵されているＩＤ情報１２２を読み出し、認識ソフトＩＰ１２６内の情報から不要な機能を停止，選択する制御を行なう。例えば、レジスタにフラグをセットすることにおり、不要な機能を停止させるのである。
【００７４】
これにより、メモリの記憶内容の変更のみで周辺ＩＰ（チップ）の機能選択が可能となる、各周辺ＩＰのＩＤ情報の読み出しが可能になる、あるＬＳＩを構成した後、ハード部分を変更しなくても認識ソフト（メモリ）の変更だけで機能の変更が可能になる、などの効果を発揮することができる。
【００７５】
（第７の実施形態）
次に、実際に相互認証したり、システム制御部やソフトウェアでＩＰを制御する際に必要なＩＰの構成に関する第６の実施形態について説明する。本実施形態は、例えば上記第１，第２，第３の実施形態，特に第２の実施形態の第６の具体例における機能選択制御を行なうために適したものである。本実施形態におけるＩＤ情報は例えばｎビットのレジスタによって表現される。
【００７６】
このような場合、制限したい機能を設定する方法として、以下の各具体例のような方法がある。
【００７７】
−第１の具体例−
図２７は、本実施形態の第１の具体例におけるクロック停止制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３１と、レジスタ１３１の出力とクロックとを受けてそのＡＮＤ演算結果を各機能Ａ，機能Ｂ，機能Ｃに出力するＡＮＤ回路１３２ａ，１３２ｂ，１３２ｃとが設けられている。つまり、予めレジスタ１３１に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能へのクロックの入力を止めるという方法である。
【００７８】
−第２の具体例−
図２８は、本実施形態の第２の具体例における機能セレクト制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能Ａ，機能Ｂ，機能Ｃのいずれかを選択するためのセレクタ１３３と、機能情報に相当するレジスタ１３４とが設けられている。つまり、予めレジスタ１３４に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能の出力を止めるという方法である。
【００７９】
−第３の具体例−
図２９は、本実施形態の第３の具体例における電源制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３５と、レジスタ１３５の出力をゲートに受けて各機能Ａ，機能Ｂ，機能Ｃに電源電圧ＶＤＤを出力するＭＯＳトランジスタ１３６ａ，１３６ｂ，１３６ｃとが設けられている。つまり、予めレジスタ１３５に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能への電源電圧の供給を止めるという方法である。
【００８０】
−第４の具体例−
図３０は、本実施形態の第４の具体例における入力固定制御のための構成，方法を示すブロック回路図である。同図に示すように、ＩＰには、機能情報に相当するレジスタ１３７と、レジスタ１３７の出力と入力信号Ｓinとを受けてそのＡＮＤ演算結果を各機能Ａ，機能Ｂ，機能Ｃに出力するＡＮＤ回路１３８ａ，１３８ｂ，１３８ｃとが設けられている。つまり、予めレジスタ１３７に機能Ａ，機能Ｂ，機能Ｃのうちの必要な機能を設定しておいて、不要な機能への入力信号Ｓinの入力を制限するという方法である。
【００８１】
なお、上記各具体例は、レジスタに代えて配線構造を用いると第１の実施形態にも適用することができる。
【００８２】
−アドレスの再構築の具体例−
図３１は、上記各具体例に適用が可能なレジスタのアドレスを再構築するための構成，方法の一例を示すブロック回路図である。ＩＰには、ｍから０のビット幅を有する入力アドレスを受けて、そのうちのｎ（ｎ＜ｍ）から０までのビット幅分をデコードするためのアドレスデコーダ１４１と、ｍから０のビット幅を有する入力アドレスのｍからｎ＋１までのビット幅分を上位アドレスとして登録している上位アドレス設定レジスタ１４２と、上記アドレス設定レジスタ１４２に登録されているｍからｎ＋１までの上位アドレスと、入力アドレスのｍからｎ＋１までの上位アドレスとを比較して両者が一致したときには一致信号を出力する比較器１４３と、比較器１４３からの一致信号とアドレスデコーダ１４１の出力とのＡＮＤ演算を行なってその結果を出力するＡＮＤ回路１４５とが設けられている。
【００８３】
すなわち、通常周辺の各ＩＰのアドレスは、ｎから０のビットにより構成されているが、システム全体としてアドレスがｍ（ｍ＞ｎ）から始まるものとする。そのとき、ホスト側で、ｍからｎ＋１の上位アドレスを各周辺ＩＰ毎にレジスタに設定して割り当てる。ホスト側からのアクセスは、ｍから０のビット幅の入力アドレスによって行なわれるが、比較器１４３においてその入力アドレスのうちの上位アドレスが上記アドレス設定レジスタ１４２に設定された上位アドレスと比較して一致すれば 一致信号を出力する。一方、入力アドレスのうちの下位アドレスは、アドレスデコーダ１４１を通してデコードする。そして、それと一致信号とのＡＮＤを演算することにより、レジスタで設定されているかどうかを判定することができる。こうすれば、自分でアドレスマッピングを自動的に振り分けることができる。
【００８４】
【発明の効果】
本発明により、少品種，大量生産に適合した半導体デバイス、その評価方法及びその機能設定方法が得られる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ），（ｃ）は、ＩＰ群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。
【図２】 第１の実施形態においてＩＰＯＳデバイス内に配置される多機能ＩＰの構造を概略的に示すブロック図である。
【図３】 第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図４】 第１の実施形態の第１の具体例における評価用ＩＰＯＳデバイスの断面図である。
【図５】 第１の実施形態の第２の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。
【図６】 第１の実施形態の第３の具体例における汎用の評価用ＩＰＯＳデバイスの評価方法を説明するためのブロック図である。
【図７】 第１の実施形態の第４の具体例における汎用の評価用ＩＰＯＳデバイスの遠隔操作による評価システムを概略的に示すブロック図である。
【図８】 （ａ），（ｂ）は、第２の実施形態の第１の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図９】 （ａ），（ｂ）は、第２の実施形態の第２の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１０】 （ａ），（ｂ）は、第２の実施形態の第３の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１１】 （ａ），（ｂ）は、第２の実施形態の第４の具体例におけるＩＰの平面図及びＩＰＯＳデバイスの部分断面図である。
【図１２】 （ａ），（ｂ）は、第２の実施形態の第５の具体例における機能の設定に関するＩＰＯＳデバイスの構成を示す斜視図及びブロック回路図である。
【図１３】 （ａ），（ｂ）は、第２の実施形態の第６の具体例及びその変形例における機能選択方法を示す図である。
【図１４】 第３の実施形態におけるＩＰＯＳデバイスに配置されるＩＰの基本的な構成を示すブロック図である。
【図１５】 第３の実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１６】 第３の実施形態の第２の具体例におけるＩＰＯＳデバイス及び１つのＩＰの構成を概略的に示すブロック図である。
【図１７】 第３の実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１８】 第３の実施形態の第４の具体例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図１９】 第３の実施形態の第４の具体例の変形例におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図２０】 第４の実施形態のＩＰＯＳデバイスのもっとも基本的な構造を概略的に示すブロック図である。
【図２１】 １ホスト対多周辺回路の構成を有するバス統合システムに係る第４の実施形態の具体例を示すブロック図である。
【図２２】 第５の実施形態におけるＩＰＯＳデバイスの構成を概略的に示すブロック図である。
【図２３】 第５の実施形態における暗号化ＩＰと機密ＩＰとの間の信号処理方法の一例を示すブロック図である。
【図２４】 第６の実施形態の第１の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２５】 第６の実施形態の第２の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２６】 第６の実施形態の第３の具体例におけるＩＰＯＳデバイスの構成を示すブロック回路図である。
【図２７】 第７の実施形態の第１の具体例におけるクロック停止制御のための構成，方法を示すブロック回路図である。
【図２８】 第７の実施形態の第２の具体例における機能セレクト制御のための構成，方法を示すブロック回路図である。
【図２９】 第７の実施形態の第３の具体例における電源制御のための構成，方法を示すブロック回路図である。
【図３０】 第７の実施形態の第４の具体例における入力固定制御のための構成，方法を示すブロック回路図である。
【図３１】 第７の実施形態の各具体例に適用が可能なレジスタのアドレスを再構築するための構成，方法の一例を示すブロック回路図である。
【符号の説明】
１０ シリコン配線基板
１１ シリコン基板
１２ グランドプレーン
１３ 第１配線層
１４ 第２配線層
１５ パッド
２１ ＩＰＯＳデバイス
２２ ユーザロジック
２３ 評価用ＩＰ
２４ 評価用ＩＰ
２５ シリコン配線基板
２６ 通常動作用配線層
２７ 評価用配線層
３０ ＩＰＯＳデバイス
３１ ユーザボード
３２ エミュレータ
３３，３４ 評価システム
３５ 機能シミュレータ
３６，３７ 制御システム
３９ ライブラリ
４０ ＩＰ
４１ 電源配線
４２ グランド配線
４３ シリコン配線基板
４５ ＩＰ
４６ セレクタ
４７ シリコン配線基板
４８ 電源ライン
４９ グランドライン
５０ コンタクト
５１ ＩＰ
５２ シリコン配線基板
５５，５６ ＩＰ
５７ セレクタ
５８ 電源ライン
５９ グランドライン
６０ シリコン配線基板
６１ ＫｅｙＩＰ
６５ ＩＰ
６７ レジスタ
６８ エミュレータ
６９ 設定用レジスタ
７０ ＩＰ
７１ 機能情報記憶部
７２ ＩＰＯＳデバイス
７３ 表示装置
７５，７６ ＩＰ
７７ 機能情報記憶部
７８ システム制御部
１００ ＩＰＯＳデバイス
１０１ バスＩＰ
１０２ バスＩＰ
１０３ ホストＩＰ
１０４〜１０６ ＵＳＢデバイス機能
１１０ ＩＰＯＳデバイス
１１１ 暗号化ＩＰ
１１２ キー送受信部
１１３ エンコーダ
１１４ デコーダ
１１５ キー送受信部
１１６ デコーダ
１１７ エンコーダ
１１８ 機密データ記憶部
１２１ 機能認識ＩＰ
１２２ ＩＤ情報
１２４ ＩＤ情報及び認識機能
１２６ 認識ソフトＩＰ
１３１ レジスタ
１３２ ＡＮＤ回路
１３３ セレクタ
１３４ レジスタ
１３５ レジスタ
１３６ ＭＯＳトランジスタ
１３７ レジスタ
１３８ ＡＮＤ回路
１４１ アドレスデコーダ
１４２ 上位アドレス設定レジスタ
１４３ 比較器
１４５ ＡＮＤ回路
Claims (10)
- 配線層を有する半導体配線基板と、
上記半導体配線基板上に貼り合わせにより搭載され、各々少なくとも１つの機能を有する複数の評価用チップＩＰとを備え、
上記複数の評価用チップＩＰは、それぞれ、
格子状に等間隔で設けられた、上記半導体配線基板に接続するための複数の評価用チップＩＰパッドを有し、
上記半導体配線基板は、
上記複数の評価用チップＩＰに接続するための複数の基板パッドを有し、
上記複数の評価用チップＩＰは、上記複数の基板パッド上に貼り付けられている
ことを特徴とする半導体デバイス。 - 請求項１記載の半導体デバイスにおいて、
上記半導体配線基板の配線層は、通常動作用配線層と、該通常動作用配線層の上方に設けられた評価用配線層とを有し、
上記評価用チップＩＰは少なくとも上記評価用配線層に電気的に接続されていることを特徴とする半導体デバイス。 - 請求項２記載の半導体デバイスにおいて、
前記複数の評価用チップＩＰの全体における複数の機能のうち一部の機能のみを活性化する機能選択手段を更に備えていることを特徴とする半導体デバイス。 - 請求項３記載の半導体デバイスにおいて、
上記機能選択手段は、上記複数の機能に印加される論理信号であることを特徴とする半導体デバイス。 - 請求項３記載の半導体デバイスにおいて、
上記機能選択手段は、上記複数の機能に接続され、論理入力を受けて、上記一部の機能のみを出力するセレクタであることを特徴とする半導体デバイス。 - 請求項５記載の半導体デバイスにおいて、
上記半導体配線基板の配線層は、電源電圧を供給するための電源配線と接地電圧を供給するためのグランド配線とを備えており、
上記電源配線及びグランド配線のいずれか一方と、上記セレクタとを互いに接続する接続手段をさらに備え、
上記論理入力は、上記電源電圧又は接地電圧であることを特徴とする半導体デバイス。 - 請求項３記載の半導体デバイスにおいて、
上記機能選択手段は、上記一部の機能と上記半導体配線基板の配線層とを互いに接続する接続手段であることを特徴とする半導体デバイス。 - 請求項３記載の半導体デバイスにおいて、
上記半導体配線基板の上に設けられ、上記複数の評価用チップＩＰの上記複数の機能とは上記半導体配線基板の配線層を介して接続されて、上記一部の機能のみを選択するように制御する制御回路を有するチップＩＰをさらに備えていることを特徴とする半導体デバイス。 - 請求項３記載の半導体デバイスにおいて、
上記複数の評価用チップＩＰの上記複数の機能に接続されて、上記複数の機能のうち活性にする機能と不活性にする機能とを記憶するための記憶手段と、
上記記憶手段に上記一部の機能のみを活性にするように記憶させる設定手段と
をさらに備えていることを特徴とする半導体デバイス。 - 請求項９記載の半導体デバイスにおいて、
上記設定手段は、ネットワークを介して上記記憶手段に接続されていることを特徴とする半導体デバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305653A JP4022040B2 (ja) | 2000-10-05 | 2000-10-05 | 半導体デバイス |
| US09/968,898 US7148503B2 (en) | 2000-10-05 | 2001-10-03 | Semiconductor device, function setting method thereof, and evaluation method thereof |
| US11/496,574 US20060275932A1 (en) | 2000-10-05 | 2006-08-01 | Semiconductor device, function setting method thereof, and evaluation method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305653A JP4022040B2 (ja) | 2000-10-05 | 2000-10-05 | 半導体デバイス |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006174445A Division JP2006332684A (ja) | 2006-06-23 | 2006-06-23 | 半導体デバイス，その機能設定方法及びその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118229A JP2002118229A (ja) | 2002-04-19 |
| JP4022040B2 true JP4022040B2 (ja) | 2007-12-12 |
Family
ID=18786471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000305653A Expired - Fee Related JP4022040B2 (ja) | 2000-10-05 | 2000-10-05 | 半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7148503B2 (ja) |
| JP (1) | JP4022040B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4899248B2 (ja) * | 2001-04-02 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2003022378A (ja) * | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | 半導体設計資産流通システム |
| JP3940694B2 (ja) | 2003-04-18 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2005003844A (ja) * | 2003-06-11 | 2005-01-06 | Matsushita Electric Ind Co Ltd | データ送受信装置、及びデータ送受信システム |
| JP2005039161A (ja) * | 2003-07-18 | 2005-02-10 | System Fabrication Technologies Inc | 半導体集積回路チップの三次元高密度実装方式 |
| CN101398864B (zh) * | 2007-09-28 | 2011-12-21 | 富葵精密组件(深圳)有限公司 | 电路板制作仿真系统及方法 |
| TWI447894B (zh) * | 2010-03-17 | 2014-08-01 | Mstar Semiconductor Inc | 目標功能選擇裝置及方法 |
| KR101772490B1 (ko) | 2011-09-28 | 2017-08-30 | 삼성전자주식회사 | 인쇄회로기판 어셈블리 |
| JP2016170007A (ja) | 2015-03-12 | 2016-09-23 | 株式会社東芝 | 共通テストボード、ｉｐ評価ボード、及び半導体デバイスのテスト方法 |
| US20210280518A1 (en) * | 2020-03-05 | 2021-09-09 | Intel Corporation | Emib architecture with dedicated metal layers for improving power delivery |
| JP2022011453A (ja) * | 2020-06-30 | 2022-01-17 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573855A (en) * | 1968-12-31 | 1971-04-06 | Texas Instruments Inc | Computer memory protection |
| JPS5573982A (en) * | 1978-11-25 | 1980-06-04 | Nec Corp | Address conversion unit of data transfer unit |
| JPS60105252A (ja) | 1983-11-11 | 1985-06-10 | Fujitsu Ltd | 機能選択型集積回路 |
| JPS6179240A (ja) | 1984-09-26 | 1986-04-22 | Hitachi Comput Eng Corp Ltd | 半導体装置 |
| JPS6314262A (ja) * | 1986-07-03 | 1988-01-21 | Fujitsu Ltd | チヤネル内飛び越しコマンド処理方式 |
| US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
| US5276893A (en) * | 1989-02-08 | 1994-01-04 | Yvon Savaria | Parallel microprocessor architecture |
| JP3090453B2 (ja) * | 1989-07-10 | 2000-09-18 | 株式会社日立製作所 | 厚膜薄膜積層基板およびそれを用いた電子回路装置 |
| US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
| US4978905A (en) * | 1989-10-31 | 1990-12-18 | Cypress Semiconductor Corp. | Noise reduction output buffer |
| DE69126898T2 (de) * | 1990-02-13 | 1998-03-05 | Sanyo Electric Co | Vorrichtung und Verfahren zum Steuern eines Cache-Speichers |
| EP0454447A3 (en) | 1990-04-26 | 1993-12-08 | Hitachi Ltd | Semiconductor device assembly |
| US6175312B1 (en) * | 1990-05-29 | 2001-01-16 | Microchip Technology Incorporated | Encoder and decoder microchips and remote control devices for secure unidirectional communication |
| JPH04137150A (ja) * | 1990-09-28 | 1992-05-12 | Nec Corp | 緩衝記憶装置 |
| DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
| US5162672A (en) * | 1990-12-24 | 1992-11-10 | Motorola, Inc. | Data processor having an output terminal with selectable output impedances |
| US5404553A (en) * | 1991-01-09 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor and data flow microprocessor having vector operation function |
| US5157282A (en) * | 1991-04-08 | 1992-10-20 | Cypress Semiconductor Corporation | Programmable output driver for integrated circuits |
| US5153450A (en) * | 1991-07-16 | 1992-10-06 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| JPH0563082A (ja) | 1991-08-30 | 1993-03-12 | Kawasaki Steel Corp | 半導体装置 |
| JPH0590361A (ja) * | 1991-09-30 | 1993-04-09 | Fujitsu Ltd | 半導体チツプ |
| JPH05173824A (ja) | 1991-12-20 | 1993-07-13 | Hitachi Ltd | エミュレータ及びマイクロコンピュータチップ |
| JP2993278B2 (ja) | 1992-06-26 | 1999-12-20 | 富士電機株式会社 | 半導体装置 |
| US5345112A (en) * | 1992-09-14 | 1994-09-06 | Cypress Semiconductor Corporation | Integrated circuit with programmable speed/power adjustment |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| JPH06204395A (ja) | 1992-12-29 | 1994-07-22 | Kawasaki Steel Corp | 半導体装置 |
| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
| JPH07211868A (ja) | 1994-01-26 | 1995-08-11 | Hitachi Ltd | 半導体装置 |
| US5808351A (en) * | 1994-02-08 | 1998-09-15 | Prolinx Labs Corporation | Programmable/reprogramable structure using fuses and antifuses |
| US5572409A (en) * | 1994-02-08 | 1996-11-05 | Prolinx Labs Corporation | Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board |
| US5537108A (en) * | 1994-02-08 | 1996-07-16 | Prolinx Labs Corporation | Method and structure for programming fuses |
| US5813881A (en) * | 1994-02-08 | 1998-09-29 | Prolinx Labs Corporation | Programmable cable and cable adapter using fuses and antifuses |
| WO1995022840A1 (de) | 1994-02-16 | 1995-08-24 | Siemens Aktiengesellschaft | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung |
| US5600267A (en) * | 1994-06-24 | 1997-02-04 | Cypress Semiconductor Corporation | Apparatus for a programmable CML to CMOS translator for power/speed adjustment |
| DK172702B1 (da) * | 1994-07-19 | 1999-06-07 | Cartolit Aps | Blokkarton |
| US5787299A (en) * | 1994-09-16 | 1998-07-28 | Philips Electronics North American Corporation | Pin selection system for microcontroller having multiplexer selects between address/data signals and special signals produced by special function device |
| JPH08167703A (ja) | 1994-10-11 | 1996-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ |
| KR100391727B1 (ko) * | 1994-11-09 | 2003-11-01 | 소니 일렉트로닉스 인코포레이티드 | 메모리시스템및메모리억세싱방법 |
| US5703747A (en) * | 1995-02-22 | 1997-12-30 | Voldman; Steven Howard | Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore |
| US5968155A (en) * | 1995-08-23 | 1999-10-19 | Sun Microsystems, Inc. | Digital gate computer bus |
| JP3636232B2 (ja) | 1995-09-28 | 2005-04-06 | ミツミ電機株式会社 | 機能選択が可能な集積回路およびその機能選択方法 |
| JP3348367B2 (ja) * | 1995-12-06 | 2002-11-20 | 富士通株式会社 | 多重アクセス方法および多重アクセスキャッシュメモリ装置 |
| US6515505B1 (en) * | 1995-12-26 | 2003-02-04 | Cypress Semiconductor Corp. | Functionality change by bond optioning decoding |
| US6151289A (en) * | 1996-01-22 | 2000-11-21 | T. Squared G, Inc. | Multibyte random access mass storage/memory system |
| US6198136B1 (en) * | 1996-03-19 | 2001-03-06 | International Business Machines Corporation | Support chips for buffer circuits |
| US5963609A (en) * | 1996-04-03 | 1999-10-05 | United Microelectronics Corp. | Apparatus and method for serial data communication between plurality of chips in a chip set |
| US5821770A (en) * | 1996-04-30 | 1998-10-13 | Cypress Semiconductor Corporation | Option decoding with on-chip electrical fuses |
| JP2795315B2 (ja) * | 1996-05-16 | 1998-09-10 | 日本電気株式会社 | 半導体装置 |
| JP3129397B2 (ja) | 1996-12-27 | 2001-01-29 | 日本電気株式会社 | マイクロコンピュータ用エミュレーション装置 |
| US5732027A (en) * | 1996-12-30 | 1998-03-24 | Cypress Semiconductor Corporation | Memory having selectable output strength |
| US5959489A (en) * | 1997-01-07 | 1999-09-28 | Lucent Technologies Inc. | Method and apparatus for controlling selectable functions of an external circuit |
| US6160653A (en) * | 1997-03-26 | 2000-12-12 | Sun Microsystems, Inc. | Optical computer bus with dynamic bandwidth allocation |
| JP3754171B2 (ja) | 1997-04-08 | 2006-03-08 | 富士通株式会社 | 回路基板及びその製造方法 |
| JPH1117052A (ja) | 1997-06-23 | 1999-01-22 | Seiko Epson Corp | 半導体集積回路の実装方法 |
| JP3782211B2 (ja) | 1997-07-15 | 2006-06-07 | 日本電信電話株式会社 | 電子回路装置 |
| JP3191743B2 (ja) | 1997-09-30 | 2001-07-23 | 富士ゼロックス株式会社 | 機能変更可能な半導体装置 |
| US6496033B2 (en) * | 1998-06-08 | 2002-12-17 | Cypress Semiconductor Corp. | Universal logic chip |
| JP2000036562A (ja) | 1998-07-17 | 2000-02-02 | Matsushita Electric Ind Co Ltd | 半導体装置の設計方法 |
| JP3636277B2 (ja) | 1998-09-11 | 2005-04-06 | 富士ゼロックス株式会社 | 情報処理システム |
| IL142574A (en) * | 1998-10-13 | 2004-03-28 | Integrated Systems Res Corp | System and method for tracking vehicle fleets |
| JP3886659B2 (ja) | 1999-01-13 | 2007-02-28 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置 |
| US6539360B1 (en) * | 1999-02-05 | 2003-03-25 | United Parcel Service Of America, Inc. | Special handling processing in a package transportation system |
| US6356958B1 (en) * | 1999-02-08 | 2002-03-12 | Mou-Shiung Lin | Integrated circuit module has common function known good integrated circuit die with multiple selectable functions |
| US6385756B1 (en) * | 1999-03-23 | 2002-05-07 | Conexant Systems, Inc. | Selection of functions within an integrated circuit |
| US6267779B1 (en) * | 1999-03-29 | 2001-07-31 | Medelaser, Llc | Method and apparatus for therapeutic laser treatment |
| JP3389186B2 (ja) * | 1999-04-27 | 2003-03-24 | 松下電器産業株式会社 | 半導体メモリカード及び読み出し装置 |
| JP4268266B2 (ja) * | 1999-06-10 | 2009-05-27 | 日本特殊陶業株式会社 | 配線基板の導体層形成工程の検査方法 |
| US6385739B1 (en) * | 1999-07-19 | 2002-05-07 | Tivo Inc. | Self-test electronic assembly and test system |
| US6262594B1 (en) * | 1999-11-05 | 2001-07-17 | Ati International, Srl | Apparatus and method for configurable use of groups of pads of a system on chip |
| US6246254B1 (en) * | 1999-12-06 | 2001-06-12 | International Business Machines Corporation | Method and circuit for providing copy protection in an application-specific integrated circuit |
| JP3737333B2 (ja) * | 2000-03-17 | 2006-01-18 | 沖電気工業株式会社 | 半導体装置 |
| US6521986B2 (en) * | 2001-05-24 | 2003-02-18 | Hsin-Chang Lan | Slot apparatus for programmable multi-chip module |
| US6470268B1 (en) * | 2001-08-14 | 2002-10-22 | Horizon Navigation, Inc. | Navigation destination entry via glyph to digital translation |
| US6740821B1 (en) * | 2002-03-01 | 2004-05-25 | Micron Technology, Inc. | Selectively configurable circuit board |
| US6816784B1 (en) * | 2002-03-08 | 2004-11-09 | Navteq North America, Llc | Method and system using delivery trucks to collect address location data |
-
2000
- 2000-10-05 JP JP2000305653A patent/JP4022040B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-03 US US09/968,898 patent/US7148503B2/en not_active Expired - Fee Related
-
2006
- 2006-08-01 US US11/496,574 patent/US20060275932A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002118229A (ja) | 2002-04-19 |
| US7148503B2 (en) | 2006-12-12 |
| US20060275932A1 (en) | 2006-12-07 |
| US20020014699A1 (en) | 2002-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060275932A1 (en) | Semiconductor device, function setting method thereof, and evaluation method thereof | |
| JP3737333B2 (ja) | 半導体装置 | |
| KR20010030781A (ko) | 암호화 장치를 구성하고 등록하는 회로 및 방법 | |
| US11531636B2 (en) | Storage system, method, and apparatus for fast IO on PCIE devices | |
| TW202349396A (zh) | 使用在粗顆粒(Coarse-Grained)的現場可程式化邏輯閘陣列(FPGA)積體電路(IC)晶片中之複數輸出查找表 | |
| JP2006332684A (ja) | 半導体デバイス，その機能設定方法及びその評価方法 | |
| CN102483726A (zh) | 集成电路封装 | |
| US8135895B2 (en) | Virtual SATA port multiplier, virtual SATA device, SATA system and data transfer method in a SATA system | |
| US7657685B2 (en) | Circuit arrangement and method for operating a circuit arrangement | |
| US8674722B2 (en) | Semiconductor programmable device | |
| CN210958390U (zh) | 用于网络安全的隔离网闸设备 | |
| JP2003068864A (ja) | 半導体集積回路装置 | |
| US10686447B1 (en) | Modular field programmable gate array, and method of configuring and operating same | |
| US10210083B1 (en) | Address remapping for efficient use of distributed memory | |
| JP3944639B2 (ja) | プログラマブル論理装置 | |
| CN210041879U (zh) | 一种双网卡双网口有效网络切换及隔离装置 | |
| US20210182462A1 (en) | System-on-chip automatic design device and operation method thereof | |
| JP4664724B2 (ja) | 半導体集積回路装置および半導体集積回路装置の設計装置 | |
| JP4093259B2 (ja) | 半導体装置 | |
| JP2003086759A (ja) | 半導体装置 | |
| US20080122480A1 (en) | Method for setting up a serial communication port configuration | |
| US20220004398A1 (en) | Integrated circuit package reconfiguration mechanism | |
| CN117951077A (zh) | 一种可编程芯片及系统 | |
| JP4392482B2 (ja) | 半導体装置 | |
| US7180819B1 (en) | Converting dual port memory into 2 single port memories |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070904 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070928 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |