JP5450919B2

JP5450919B2 - 半導体装置及び半導体チップ

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Publication number: JP5450919B2
Application number: JP2004200061A
Authority: JP
Inventors: 剛橋本; 秀俊岩井
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2004-07-07
Filing date: 2004-07-07
Publication date: 2014-03-26
Anticipated expiration: 2024-07-07
Also published as: JP2006024663A

Description

本発明は入出力同期信号または出力同期信号（あるいはデータストローブ信号以下ＤＱＳと略す）の端子を持つ複数の半導体チップを積層して樹脂封止したデバイス(一例として２つのチップを積層したDouble Density Package以下ＤＤＰと略す)において、前記ＤＱＳ端子を共通接続して使う場合に有効な技術に関するものである。

半導体装置、特に半導体メモリでは各世代(メモリ容量の異なるメモリ)間でコンパチビリティを保つためにパッケージサイズ、そのピン数、ピン配置などが事前に決められていることが多々ある。たとえば一例として、６４Ｍx４(２５６Ｍ) ＳＤＲＡＭとその次世代に当たる６４Ｍx８(５１２Ｍ)ＳＤＲＡＭのピン配置は JEDEC Standard NO.
21-C のなかに前者はPage3.11.2-9で、後者はPage3.11.3-9でピン配置が示されている。

図９は６４Ｍx４(２５６Ｍ), ６４Ｍx８(５１２Ｍ)のＳＤＲＡＭのピン配置図を示している。この図は、前記ＳＤＲＡＭの上面図を表しており、図中、Ａ０-Ａ１１,ＢＡ０,ＢＡ１はアドレス端子、ＷＢ,ＣＡＳＢ,ＲＡＳＢ,ＣＳＢはコマンド入力端子、ＤＱ０−７はデータ入出力端子、ＣＫ,ＣＫＥはクロック端子、ＤＭはデータマスク端子、ＶＤＤ,ＶＳＳは電源,グランド(ＧＮＤ)端子、ＶＤＤＱ,ＶＳＳＱは出力用の電源,グランド(ＧＮＤ)端子を示し、ＮＣはその端子に何も配線されていないことを示す。

この図面から明らかなように６４Ｍx８のＤＱの、２個１組のうち1つを取り去ると６４Ｍx４となるように決められていることがわかる。このピン配置の類似性を利用して旧世代のチップ、たとえば６４Ｍx４(２５６Ｍ)を２個使用しあたかも次世代のチップ６４Ｍx８(５１２Ｍ)が使用されているように見せるＤＤＰと呼ばれる技術がある。その例が特開平１１−１６３２５５に示されている。

特開平１１−１６３２５５によれば、ボンディングパッドを概ねチップ中央長辺方向に一列に並べれば、チップＡの各パッドと対応するチップＢのパッドは中央線上に互いに表裏に位置するようになる。入力,電源,グランド,基準電位の各ピンは、リードフレームをパッケージ内で二股にわけ、上下の同一機能のパッドにボンディングし、ＤＱ端子(データ入出力端子)は各々隣り合っている別端子にボンディングしている。

こうすると、チップを直接張り合わせているため、張り合わせたチップの厚みはさほど大きくならず、６４Ｍx４のチップを２個使い、次世代の６４Ｍx８と同一のパッケージ、機能を持つメモリを実現することができる。

最近、より高速なデータ転送レートを得るために、ＤＤＲ-ＳＤＲＡＭ（Double Data Rate SDRAM）が提唱、開発されており、その仕様はJEDEC Standard NO. ７９Cに示されている。その中の各世代のピン配置を図１０に示す。

図１０は６４Ｍx４(２５６Ｍ), ６４Ｍx８(５１２Ｍ)のＤＤＲ-ＳＤＲＡＭのピン配置図を示している。この図は、前記ＤＤＲ-ＳＤＲＡＭの上面図を表しており、図中、Ａ０-Ａ１１,ＢＡ０,ＢＡ１はアドレス端子、ＷＢ,ＣＡＳＢ,ＲＡＳＢ,ＣＳＢ０,ＣＳＢ１はコマンド入力端子、ＤＱ０−７はデータ入出力端子、ＣＫ,ＣＫＢ,ＣＫＥ０, ＣＫＥ１はクロック端子、ＤＭはデータマスク端子、ＤＱＳは入出力同期信号端子（ＤＱＳ）、ＶＤＤ,ＶＳＳは電源,グランド端子、ＶＤＤＱ,ＶＳＳＱは出力用の電源,グランド端子、ＶＲＥＦは入力信号の基準電位端子を示し、ＮＣはその端子に何も配線されていないことを示す。この図から、前述したＳＤＲＡＭのピン配置と同様の関係がＤＤＲ-ＳＤＲＡＭにもあり、ＳＤＲＡＭと同様にＤＤＰの技術が使えるように見える。

ＤＤＲ-ＳＤＲＡＭは１クロックサイクルで２個のデータ(Double Data)を入出力する。この２倍の速度でデータを転送するために入出力同期信号ＤＱＳが導入されている。データをデバイス間でやり取りをする時、データを出すデバイスがデータと同時に入出力同期信号ＤＱＳをだせば、データを出力するデバイスとこれを受け取るデバイス間で、データと入出力同期信号ＤＱＳ伝送経路をほぼ同じにとることができ、両者の伝送経路によるばらつきが小さくてすむ。

よって信号を出すデバイスと受け取るデバイスの距離を特に問題視することなくデータと入出力同期信号ＤＱＳの同期が取りやすくなる。かつ入出力同期信号ＤＱＳの立ち上がり立下りの両エッジでデータの入出力をすれば、入出力同期信号ＤＱＳの周波数を倍にすることなく２倍のデータレートを実現できる。以下読出し、書込み動作の波形図でこれらの関係を示す。

図５はＤＤＲ-ＳＤＲＡＭの読出し時の波形図を示している。ここでＣＫ,ＣＫＢ,ＣＯＭＭＡＮＤ,ＡＤＤＲＥＳＳはクロック、コマンド、アドレスの外部入力信号、またはそれらの総称である。ＤＱＳ（ｏｕｔ）は入出力同期信号で、読出し時はメモリより出力される。ＤＱ（ｏｕｔ）はデータ出力信号である。

まずクロックサイクルＴ０の立ち上がりで読出コマンド（Ｒｅａｄ）を受け取り、同時に読出しのバンクアドレス（Ｂａｎｋ）、コラムアドレス（Ｃｏｌ．ａ）をうけとる。レイテンシー（コマンドの受け取りからデータが出力するまでのクロックサイクルの遅れ）は２に設定されているので、メモリは読み出しデータの出るＴ２サイクルのスタート前１サイクルからＤＱＳに「０」レベルの出力を出す。

Ｔ２がスタートするとＤＱＳは「１」レベルに変化し同時にＤＱに最初の読み出しデータＤｏｕｔ０(Ｄｏ０と略す)を出す。Ｔ２のサイクルの途中（概ねＴ２サイクルの中央）でＤＱＳが「０」レベルに変化し２番目のデータＤｏｕｔ１(Ｄｏ１と略す。以降同じ。) を出す。ＤＱＳの役目は１クロックサイクルで１回「１／０」レベルを出力し、この立ち上がり,立下りエッジに同期して読出しデータを出力する。

図６は書込み動作の波形図を示している。ここでＣＫ,ＣＫＢ,ＣＯＭＭＡＮＤ,ＡＤＤＲＥＳＳはクロック、コマンド、アドレスの外部入力信号、またはそれらの総称である。ＤＱＳ（ｉｎ）は入出力同期信号で、書込み時はメモリに対し入力として動作する。ＤＱ（ｉｎ）は入力データ信号である。

まずクロックサイクルＴ０の立ち上がりで書込コマンド（Ｗｒｉｔｅ）を受け取り、同時に書込みのバンクアドレス（Ｂａｎｋ）、コラムアドレス（Ｃｏｌ．ａ）をうけとる。書込コマンドとアドレスが与えられるとほぼ同時にメモリに対しＤＱＳは「０」レベルとなる。その後、規格によって決められた時間内にＤＱＳが「１」レベルに変化した時メモリはＤＱより最初の書込みデータＤｉｎ０を取り込み、その後ＤＱＳが「０」レベルに変化したときにもメモリはＤＱより次の書込みデータＤｉｎ１を取り込む。

このような６４Ｍx４のＤＤＲ-ＳＤＲＡＭを単純に前述のＤＤＰ技術を採用し６４Ｍx８を作ると図７のようになる。図７は２つの６４Ｍx４の、ＤＤＲ-ＳＤＲＡＭのチップ(チップＡ００２、チップＢ００３)を用いて１つのパッケージに積層し、６４Ｍx８の構成にしたときの、チップ部分のブロック図と入出力制御信号線、データ線の接続関係を示している。６４Ｍx８のパッケージ００１に、ＡＤＤＲＥＳＳ, ＣＯＭＭＡＮＤ, ＣＬＯＣＫ（アドレス、コマンド、クロックの外部入力信号、またはそれらの総称）が入力され、Ａ,Ｂの両チップへ信号が配分される。チップＡ００２のデータ入出力ＤＱ０-３は個別の信号として外部端子へ出され、ここではＤＱ０,２,４,６を構成する。また、チップＢ００３のデータ入出力ＤＱ０-３は個別の信号として外部端子へ出され、ここではＤＱ１,３,５,７を構成する。そして、パッケージ全体として、ＤＱ０−７を有した６４Ｍx８の半導体装置を形成している。

６４Ｍx８はＤＱＳを1つしか持たないためＤＱＳはパッケージ００１内で２つに別れ、チップＡ
００２のＤＱＳＡとチップＢ００３のＤＱＳＢにそれぞれ接続することになる。当然ながらＤＱＳＡ、Ｂは各々チップ内のＤＱＳ出力回路(ＤＱＳＯＵＴ００４)とＤＱＳ入力回路(ＤＱＳＩＮ００５)に接続されている。

書込み動作ではＤＱＳはメモリに対し入力信号(書込みデータに対する同期用の入力信号)として働くので必ずＤＱＳ入力回路ＤＱＳＩＮ００５に配信しなければならない。前述した配線形態においては、外部入力したＤＱＳ信号はチップＡ００２およびチップＢ００３のそれぞれのＤＱＳ入力回路(ＤＱＳＩＮ００５)に配信されるので問題は生じない。

読出し動作では、チップＡ００２およびチップＢ００３からのＤＱＳ出力が同じピンに出力することになる。ＤＱＳ出力は「１,０,ハイインピーダンス(high-z)」の状態が取れるプッシュプル回路で構成されており、かつその出力遅延時間は、チップＡ,Ｂで同じ特性ではない。

図８は従来のＳＤＲＡＭの技術のまま、複数の入出力同期信号ＤＱＳを共通接続した場合の波形図を示す。ここでＤＱＳＡは図７のチップＡ００２のＤＱＳ出力波形を示し、ＤＱＳＢはチップＢ００３のＤＱＳ出力波形を示している。２つの出力回路が出力遅延時間の特性の違いにより、異なるデータを出すと、出力回路を経由して電源／グランド間に貫通電流を生じることになり、いわゆる出力の衝突と呼ばれる状態になることを示している。

図８のｄＴは２つのＤＱＳの、出力遅延時間のばらつきを示している。よって１サイクルの間の立ち上がりと立ち下がり時に、ｄＴで示される間、ＤＱＳを介して電源／グランド間に貫通電流を生じることになる。この関係を図７において、チップＡのＤＱＳＡとチップＢのＤＱＳＢ間の破線で示した箇所に電流の経路として示す。もちろんこのずれた時間ｄＴは現状の技術で最大１〜１．５ｎＳと小さいが、図５に示されるように読出し動作において、ＤＱＳが変化するたびに貫通電流が流れるため読出し動作が長期に連続すると無視できない電流量となる。したがって従来のＤＤＲ-ＳＤＲＡＭは消費電力の点でこのようなＤＤＰには適していない。

特開平１１−１６３２５５号公報 JEDEC Standard NO. 21-C Page3.11.2-9に、 Page3.11.3-9 JEDEC Standard NO. ７９C

このように入出力同期信号または出力同期信号の端子を持つ半導体装置、1例としてＤＤＲ-ＳＤＲＡＭなどでは、同一のフォトマスクから製造されたチップを２個使用しＤＤＰ技術などを用いあたかも２倍の容量を持つ１個のメモリのように構成するには、この入出力同期信号または出力同期信号(本発明の例ではＤＱＳ)が出力時、その出力遅延時間のばらつきによりメモリ間で電源／グランド間に貫通電流を流す事(出力の衝突)を避けなければならない。

本発明はこれらの問題を解決するためになされたものであり、入出力同期信号端子または出力同期信号端子を有する半導体チップ
を複数個組み入れた半導体装置において、チップ単体のＤＱＳ出力回路にその出力を常にハイインピーダンスにする、オプション機能(ボンディングオプションチップ・ヒューズオプション等)を組み込んでいる。これによって、複数個の半導体チップのＤＱＳ端子を共通接続したとき、前記共通接続した中の１つのチップのみが正常にＤＱＳ信号を出力し、残りは前記オプション機能を利用してＤＱＳ端子をハイインピーダンスにすることにより、ＤＱＳ端子を介して電源／グランド間に貫通電流が流れることを防ぐ半導体装置または半導体チップを提供することを目的とする。

上記課題を解決するために、本発明の半導体装置は、入出力同期信号端子または出力同期信号端子を有する半導体チップ
を複数個組み入れ、前記入出力同期信号端子または出力同期信号端子を共通接続するとともに前記共通接続された半導体チップの内の1つのみが前記入出力同期信号端子または出力同期信号端子の共通接続部に出力同期信号を出力するように構成したことを特徴とする。

このように構成された本発明によれば、複数の半導体チップを用いてメモリサイズを複数倍して使用した場合でも、ＤＱＳ端子には、1つのチップからのＤＱＳ信号だけが出力するので、前述したＤＱＳ端子を介しての出力信号の衝突を防止することができ、電源／グランド間の貫通電流を避ける半導体装置を実現することができる。

本発明における前記半導体チップは出力同期信号の出力回路を有し、前記半導体装置における複数の内の、１つの半導体チップはチップ内の接点に加わる第１のレベルにより、前記出力同期信号を出力するように構成され、残りの半導体チップは、チップ内の前記接点に加わる前記第１と異なる第２のレベルにより、前記出力回路をハイインピーダンスにするように構成してもよい。

本発明において、前記半導体チップの出力回路は、電源配線とグランド配線間に直列接続したＰチャネルトランジスタとＮチャネルトランジスタを含んで構成され、前記出力回路をハイインピーダンスにする場合は、Ｐチャネルトランジスタのゲート端子に電源レベルを印加して、Ｎチャネルトランジスタのゲート端子にはＧＮＤレベルを印加するように構成してもよい。

本発明において、前記接点に加える第１及び第２のレベルはボンディングオプションで決定するようにしてもよい。この場合には、チップは全て同じ機能、構成を有し、ＤＤＰ等の技術により、一方の前記出力同期信号の出力回路をハイインピーダンスにする場合には、そのチップのボンディングを、ボンディング工程で変えるのみでよい。チップは全て同じであるので、製造工程において製品管理が容易になる。

本発明において、前記接点に加える第１及び第２のレベルはヒューズオプションで決定するようにしてもよい。この場合には２種類のチップができるがヒューズの切断は容易にでき、オプション用のパッドも不要となる。

本発明において、前記入出力同期信号端子または出力同期信号端子を共通接続する単位を、バイト単位(８ビット)、あるいはワード単位(１６ビット)としてもよい。この場合は、現状の他ビット製品(ｘ８製品、ｘ１６製品)と同じ機能を実現できる。

本発明によれば、入出力同期信号端子または出力同期信号端子を有する半導体チップを複数個組み入れた半導体装置において、前期端子を複数共通接続してあたかも１つのチップのように構成しても、入出力同期信号ＤＱＳは1つのチップからのみ出力するので、読出し動作において他のチップとＤＱＳ出力の衝突は避けられ、出力遅延時間のばらつきにより生じる電源／グランド間の貫通電流を防ぐことができる。また外部に対しては１つのの半導体装置のＤＱＳ信号のみが出ることになり外部への同期信号としての役割は十分果たすことができる。また書込み動作においても、ＤＱＳ入力信号として従来と同じように正しく配信されるため正常に動作することができる。

以下、本発明の実施形態について図面を参照しながら説明する。図1は本発明における第1の実施形態の構成を示している。図１は図７と同様に、６４Ｍx４のＤＤＲ-ＳＤＲＡＭのチップ(チップＡ００２、チップＢ００３)を２つ用いて１つのパッケージに積層し、６４Ｍx８の構成にしたときの、チップ部分のブロック図と入出力制御信号線、データ線の接続関係を示している。２つのメモリチップは、入出力同期信号ＤＱＳ(ＤＱＳＡとＤＱＳＢ)を共通接続してある。さらに本発明により付加されたＯＰＴＩＯＮ機能００６がどのように接続されているかを示している。

図２は本発明による図１のＤＱＳの出力回路ＤＱＳＯＵＴ００４と入力回路ＤＱＳＩＮ００５とを示している。図２において入力回路ＤＱＳＩＮ００５はＮＡＮＤ素子とインバータ素子で構成される。外部信号ＤＱＳを内部入力活性化信号ＤＱＳＩＮＥ（主として書込み時活性化されるイネーブル信号）とＮＡＮＤ０１に入力し、その出力をインバータＩＮＶ０１でバッファリングしＤＱＣＫ信号を発生している。ＤＱＣＫ信号はデータを取り込むためのクロック信号となる。

出力回路ＤＱＳＯＵＴ００４はＮＡＮＤ素子、ＮＯＲ素子、インバータと、出力トランジスタＱＰ０１、ＱＮ０１で構成される。内部信号ＤＱＳＥＮＢＬ(ＤＱＳ出力のイネーブル信号)とＯＰＴＩＯＮをＮＡＮＤゲートＮＡＮＤ０２に入力し、その出力をＮＯＲゲートＮＯＲ０１に入力すると共に、インバータＩＮＶ０２で反転してＮＡＮＤゲートＮＡＮＤ０３に入力する。ＮＡＮＤゲートＮＡＮＤ０３、ＮＯＲゲートＮＯＲ０１はともにＤＱＳ用出力データＤＱＳＤＡＴＡをも入力し、各々のゲートの出力は各々ＰチャンネルトランジスタＱＰ０１、とＮチャンネルトランジスタＱＮ０１のゲートに入力している。２つのトランジスタＱＰ０１,ＱＮ０１はプッシュプル型で、電源,グランド間に直列に接続され両トランジスタの接点は出力として外部端子ＤＱＳに接続している。

図２の出力回路ＤＱＳＯＵＴ００４は典型的な「１／０、ハイインピーダンス」の出力回路であり内部信号ＤＱＳＥＮＢＬとＯＰＴＩＯＮがともに「１」レベルのとき、出力信号が出力ＤＱＳに「１／０」レベルとして表れ、少なくとも一方が「０」レベルの時は、出力ＤＱＳは「ハイインピーダンス」状態となる。

図２に示されるようなＯＰＴＩＯＮ入力のあるＤＱＳ回路を持った６４Ｍx４のＤＤＲ-ＳＤＲＡＭのチップを２個使用しＤＤＰ技術などで６４Ｍx８を組み立てるとき図１に示されるように２つのチップの一方たとえばチップＡ００２のＯＰＴＩＯＮ信号を[１](図ではＶＤＤ)、他方チップＢ００３のＯＰＴＩＯＮ信号を[０](図では接地)とすることにより、前述のようにチップＡのＤＱＳ出力のみが出ることから２つのチップ間に貫通電流が流れる事を防ぐことができる。

図３は本発明の前述のＯＰＴＩＯＮ信号を作る実施例のひとつであり、ボンディングオプションとよばれる技術である。外部端子ＰＡＤはボンディング用のパッドであり、この接点は高抵抗Ｒ０１で電源ＶＤＤに接続されると共にインバータＩＮＶ０３に入力しインバータＩＮＶ０４でさらに反転される。この回路の出力のＯＰＴＩＯＮにはパッドと同相の信号がでる。組み立てるときパッドがオープンの状態ならばインバータＩＮＶ０３の入力は高抵抗Ｒ０１により「１」レベルでありＯＰＴＩＯＮは「１」レベルとなる。もしグランドにボンディングされるとインバータＩＮＶ０３の入力は「０」レベルでありＯＰＴＩＯＮも「０」レベルになる。このようにして、図２の出力回路ＤＱＳＯＵＴ
００４に入力するＯＰＴＩＯＮ信号が得られる。

図４は本発明の前述のＯＰＴＩＯＮ信号を作る他の実施例であり、ヒューズＦＳ０１と、ＰチャネルトランジスタＱＰ０２、ＮチャネルトランジスタＱＮ０２、ＱＮ０３、及びインバータＩＮＶ０５で構成される。これらはヒューズオプションとよばれる技術の例である。

ヒューズＦＳ０１を負荷にＮチャネルトランジスタＱＮ０２をドライブトランジスタとしたヒューズインバータとＱＰ０２,ＱＮ０３で構成されるＣＭＯＳインバータとでフリップフロップを構成し、ＣＭＯＳインバータの出力をインバータＩＮＶ０５で反転しＯＰＴＩＯＮ信号を出力する。電源が投入される時、ヒューズインバータとＣＭＯＳインバータの出力を比較すると、ヒューズが導通状態であるとＱＰ０２の閾値分ＣＭＯＳインバータ側の出力が低く、ＱＮ０３がＱＮ０２より先にオン状態となるために、Ｎ０２の出力は「０」レベル、よってＯＰＴＩＯＮは「１」レベルとなる。また、ヒューズが非導通状態ではヒューズインバータの出力は電源の供給がなく「０」レベル、よってＯＰＴＩＯＮも「０」レベルとなる。

両オプションの比較をすれば、図３の実施例に示すボンディングオプションでは同一のチップを用いながら、ＤＤＰに組み立てるときのみボンディングオプションによりＤＱＳを出力するチップを決めればよく組み立ての管理が容易というメリットがある。その反面パッドを1つ余計に設ける必要があり、これはＤＤＰで組み立てるためにパッドは中央長辺方向に1列に並べる必要があるためパッド数の制限で困難になることもありうる。

他方、図4の実施例に示すヒューズオプションではＤＤＰに組み立てるときヒューズを切ったチップと切ってないチップを組み合わせる必要があり組み立ての管理が複雑になるが、面積、パッドの増加というペナルティーはなくすことができる。ただしどちらをとっても６４Ｍx４のチップを単体で組み立てるときにはＯＰＴＩＯＮを使用しないので、余計な工程がかかることはない。

このことは、このようなＤＤＰでの２倍の容量の製品を作ることは、主として次世代製品がまだ開発されていないか、旧世代の２つのチップと組み立てコストの和が、次世代品のコストより小さいときが一般的であるが、メモリ容量の拡大ばかりでなく、インタフェース部分のビット幅の拡大など、データ処理速度の高速化においても、本発明による技術を有効に使用することができる。いずれにしろ、チップ単体や、それを積層した半導体装置の製造に負担がかからない手段が好ましいことは明白である。

以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

たとえば入出力同期信号または出力同期信号を持つモジュールの組み立てに関しても同様に適用できる。図１１は６４Ｍx４のＤＤＲ-ＳＤＲＡＭを４個使い２バイト幅（ワード幅）に構成した実施例を示す。

同図において、モジュール００１に半導体チップ００２、００２Ａ、００３、００３Ａを計４個搭載しＡＤＤＲＥＳＳ, ＣＯＭＭＡＮＤ, ＣＬＯＣＫ（アドレス、コマンド、クロックの外部入力信号、またはそれらの総称）をすべてに共通に配線し、データマスク信号ＤＭ（バイト単位の書込みの可否をコントロールする）を８ビット単位にＤＭ０,ＤＭ１と配線し、入出力同期信号ＤＱＳも８ビット単位に共通配線されて、各チップのＯＰＴＩＯＮ
００６はＤＱＳ単位に1つだけ出力するよう「１」レベルに他は「０」レベルに接続されている。

同図ではx１６を示したが、より一般的な４バイト(３２ビット)や８バイト(６４ビット)構成でもアドレス,コマンド,クロックをすべてに共通に配線し、データマスク信号ＤＭ,入出力同期信号ＤＱＳをバイト単位に配線すればよいことは自明である。本実施例ではバイト単位にＤＱＳを設けたがワード単位（１６ビット単位）にＤＱＳを発生させるとするならば、例として図中、ＤＱＳ1を共通にするチップのＯＰＴＩＯＮをともに「０」レベルと変えＤＱＳ０,ＤＱＳ１をさらに共通接続すればよい。ただしデータマスク信号ＤＭ０,ＤＭ１はバイト単位の書込みの必要性より、分離したままであってもよい。

図１は、本発明の実施形態による半導体装置のブロック図および配線図の一例を示す。図２は、本発明の実施形態によるＤＱＳ入出力回路の一例を示す。図１の実施形態による半導体装置のオプション(ＯＰＴＩＯＮ)の発生方法の一例で、ボンディングオプションを示すもの。図１の実施形態による半導体装置のオプション(ＯＰＴＩＯＮ)の発生方法の他の一例で、ヒューズオプションを示すもの。ＤＤＲ-ＳＤＲＡＭの読出し時の波形図。ＤＤＲ-ＳＤＲＡＭの書込み時の波形図。従来の実施形態による半導体装置のブロック図および配線図の一例。ＤＱＳ間の出力遅延時間により電源／グランド間に貫通電流が生じることを示した図。図７の従来の実施形態において、出力遅延によりＤＱＳのずれが生じることを示す図。６４Ｍx４/x８のＳＤＲＡＭのピンの配置図。６４Ｍx４/x８のＤＤＲ-ＳＤＲＡＭのピンの配置図。２バイト(１６ビット入出力)構成の本発明の実施例。

符号の説明

００１パッケージまたはモジュール
００２、００２Ａ使用される第1のチップ
００３、００３Ａ使用される第２のチップ
００４ＤＱＳ出力部の回路図
００５ＤＱＳ入力部の回路図
００６ＯＰＴＩＯＮの接続を示す部分
INV01〜INV05・・・・・・インバータ
NAND01〜NAND03・・・・・ＮＡＮＤゲート
NOR01 ・・・・・・・・・ＮＯＲゲート
QN01〜QN03・・・・・・・Ｎチャネルトランジスタ
QP01〜QP02・・・・・・・Ｐチャネルトランジスタ
FS01・・・・・・・・・・オプション用ヒューズ
R01 ・・・・・・・・・・高抵抗素子

Claims

入出力同期信号端子または出力同期信号端子を有する半導体チップを複数個組み入れた半導体装置において、前記入出力同期信号端子または出力同期信号端子を共通接続するとともに前記共通接続された半導体チップの内の1つのみが前記入出力同期信号端子または出力同期信号端子の共通接続部に出力同期信号を出力するように構成したことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記半導体チップは出力同期信号の出力回路を有し、この内の１つの半導体チップは、チップ内の接点に加わる第１のレベルにより、前記出力同期信号を出力するように構成され、残りの半導体チップは、チップ内の前記接点に加わる前記第１と異なる第２のレベルにより、前記出力回路をハイインピーダンスにするように構成したことを特徴とした半導体装置。
請求項２記載の半導体装置において、前記半導体チップの出力回路は、電源配線とグランド配線間に直列接続したＰチャネルトランジスタとＮチャネルトランジスタを含んで構成され、前記出力回路をハイインピーダンスにする場合は、Ｐチャネルトランジスタのゲート端子に電源レベルを印加すると共に、Ｎチャネルトランジスタのゲート端子にはグランドレベルを印加するように構成したことを特徴とした半導体装置。
請求項２及び３のいずれかに記載の半導体装置において、前記接点に加える第１及び第２のレベルをボンディングオプションで決定することを特徴とした半導体装置。
請求項２及び３のいずれかに記載の半導体装置において、前記接点に加える第１及び第２のレベルをヒューズオプションで決定することを特徴とした半導体装置。
請求項１から５のいずれかに記載の半導体装置において、前記入出力同期信号端子または出力同期信号端子を共通接続する単位を、バイト単位、あるいはワード単位としたことを特徴とした半導体装置。
入出力同期信号端子または出力同期信号端子を有する半導体チップであって、前記半導体チップは出力同期信号を発生する内部回路を有すると共に前記入出力同期信号端子または出力同期信号端子を介して外部に出力する出力回路を有し、前記出力回路は、チップ内の接点に加わる第１のレベルにより、前記出力同期信号を出力するように構成され、チップ内の前記接点に加わる前記第１と異なる第２のレベルにより、前記出力回路をハイインピーダンスにするように構成されると共に、前記チップ内の接点のレベルは、ボンディングオプション又はヒューズオプションで変えるようにしたことを特徴とした半導体チップ。