KR890003498B1 - P-형 반도체 합금을 연속적으로 제조하는 장치 - Google Patents
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Abstract
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Description
제 1 도는 P-도우핑된 재료를 포함하는 반도체 소자들을 만들기 의한 단일의 공정단계를 도식적으로 도해한 도면.
제 2 도는 본 발명의 반도체 박막을 연속적으로 용착하기 위한 장치의 도식적 도해도.
제 3 도는 본 발명의 개선된 P-도우핑된 반도체 소자를 연속적으로 형성하는 제 1 도의 공정단계를 수행하기 위한 장치를 도해한 블럭 다이아그람.
본 발명은 높은 억셉터 농도를 갖는 P-도우핑된(P-doped)실리콘 박막과, 그 박막으로부터 만들어져서 개선된 P-n 및 P-i-n소자들이 전체 혹은 부분적으로 비결정성 P형 및 n형 실리콘 박막의 연속적인 용칙(depositon) 및 성형과정으로 포함하는 연속공정으로 생산될 수 있게 소자들을 더 효율적으로 제조하는 장치에 관한 것이다.
한편, 본 발명은 1981년 특허출원 제1678호의 관련 발명으로서, 81-1678호 출원발명이 단일공정으로서의 P-형 반도체 합금의 제조방법에 관한 것인데 비하여 본 발명은 P-형 방도체 합금을 연속적으로 제조하는 장치에 관한 것이다.
본 발명이 다이오드, 스위치 및 트랜지스터같은 증폭기 소자의 제조에 유용하지만, 가장 중요한 용도는 솔라 셀(Solar Cell)같은 광 전도성 소자들이나 혹은 다른 에너지 변환 소자들을 제조 하는데 있다.
요컨데, 본 발명의 요점을 말한다면 본 발명은 솔라셀과 P-n및 P-i-n소자를 포함하는 전류 제어소자의 대량 생산을 가능하게 하는 것이다.
따라서 본 발명의 목적은 섭스트레이트 로올을 부분적으로 진공으로된 공간안으로 거의 연속적으로 펼치는 수단에 의하여 전사되는 (transcribed)가요성 섭스트레이트의 웨브의 로올로부터 광전지 판넬을 만드는 장치를 제공하는 것이며, 여기서 상기 공간은 적어도 하나는 실리콘 용착영역을 그안에 포함하고 그 용착영역은 상기 섭스트레이트의 적어도 한 부위위에 반대 도전성(P와 n)형대인 적어도 두개의 얇고 가요성인 실리콘 박막을 용착시키기 위한 수단을 구비하고 있으며, 하나 이상의 박막은 하나이상의 광전 공핍영역을 형성하며, 실리콘 박막을 용착하는 수단은 거의 연속적인 용착 프로세스를 형성하기 위하여 웨브가 그 영역을 지나서 이동하는 그러한 별도의 글로우 방전영역에서 각 실리콘 박막을 용착하는 수단을 포함하며, 또한 본 발명은 적어도 몇개의 광전 공핍영역 위에 있는 얇고 가요성인 적극 형성층을 상기 실리콘 박막위에 후속적으로 적용하는 장치를 역시 제공한다.
본 발명의 바람직한 실시예를 도면에 따라 상세히 성명하기로 한다.
제 1 도에는 본 발명을 설명하기 위하여 먼저 P-도우핑된 재료를 포함하는 반도체 소자들을 단일 공정으로 제조하는 공정단계를 도시하였다.
즉, 제 1 도에서 제 1 단계(A)는 섭스트레이트 10을 성형하는 것이 포함된다. 그 섭스트레이트는 여기서는 유리같은 비 가요성 재료로써 형성되어지나, 제 2 도에서와 같이 연속적인 대량 생산으로 될 경우에는 알류미늄이나 스테인리스 스틸같은 가요성 웨브로써 형성된다. 이와같이 되어서, 가요성 섭스트레이트 웨브 10은 그 웨브가 제 2 도와 제 3도를 참조하여 뒤에서 설명될 여러 용착 스테이션을 통과함에 따라 여러층의 금속 전극-성형 및 실리콘층을 용착하는 연속공정에 이용되나, 알루미늄이나 스테인리스 스틸 섭스트레이트 10은 적어도 3밀의 두께로 되는것이 좋고 약 15밀의 두께로 되면 더욱 좋으며 폭은 원하는 데로된다. 웨브 10이 얇고, 가요성인 웨브로 될경우, 로울로 구매되는 것이 바람직하다.
제 2 단계(B)는 알루미늄 혹은 스테인레스 스틸 섭스트레이트 10의 위에 절연층 12를 용착하여서, 그위에, 원하며, 이격된 절연 전극-성형층이 성형되는 과정을 포함한다. 예를들어, 층 12는 대력 5 미크론의 두께로 되며, 금속 산화물로써 만들어 질수 있다. 알루미늄 섭스트레이트에는, 그것이 알루미늄 산화물(Al2O3)로 되는 것이 좋으며, 스테인레스 스틸 섭스트레이트에는 이산화 실리콘(SIO2)혹은 다른 적절한 유리로 되는 것이 좋다. 섭스트레이트는 그위에 절연층 12가 미리 성형된 것으로 구매되거나 혹은 절연층 12가 화학용착, 증착 혹은 알루미늄 섭스트레이트의 경우 애노우다이징(anodizing)같은 종래의 제조방법으로 섭스트레이트 표면 10위에 부착되어 질수있다. 그 2 층과, 섭스트레이트 10 및 산화물 층 12가 절연 섭스트레이트 14를 이룬다.
제 3 단계(C)는 절연 섭스트레이트 14위에 하나 혹은 그 이상의 전극 성형층 16을 용착하는 과정을 포함하여서 그위에 형성되는 접합소자의 베이스 전극 섭스트레이트 18을 형성한다. 금속 전극층 16은 비교적 빠른 용착 공정인 증착에 의해 용착되는 것이 좋다. 전극 충돌은 광전지 소자를 위해 몰리브덴, 알루미늄, 크롬, 혹은 스테인리스 스틸의 반사성 금속 전극이 좋다. 솔라 셀에서는 반도체 재료를 통과하는 비흡수광이 전극층16으로 부터 반사되어 그것이 다시반도체 재료를 통과하여 이 재료가 광에너지를 더 많이 흡수하여서 소자의 효율을 증가시키므로 반사성전극이 좋은 것이다.
베이스 전극 섭스트레이트 18은 다시 상기 특허 제4,226,898호에 설명된 챔버같은 글로우 방전 용착환경이나 혹은 제 2 도와 제 3 도를 참조로하여 지금부터 설명될 연속 공정장치에 높여진다. D1에서 D5까지 도시된 예는 본 발명의 개선된 P-도우핑 방법과 재료를 이용하여 제조될 수 있는 여러가지 P-i-n혹은 P-i-n접합 소자들을 설명한 것에 지나지 않는다. 각 소자는 베이스 전극 섭스트레이트 18을 이용하여 형성된다. D1-D5에 도시된 소자들 각각은 전체 두께가 약5000과 30,000옹스트롱 사이로 되는 실리콘 박막을 가진다. 이 두께는 그 구조내에 핀 호울이나 다른 물리적 결함을 가지지 않게하고 광 흡수율이 최대로되게 보증해준다. 더 두꺼우면 더많은 광을 흡수하지만, 그러나 어떤 두께에서는 그 두께가 광 발생 전자-호울쌍을 재 경합되게 하므로 더많은 전류를 발생하지 않는다(D1-D5에 도시된 여러층들의 두께가 척도로써 그려지지 않았음에 주의해야한다).
우선D1을 보면, n-i-P 소자가 처음에 섭스트레이트 18위에 심하게 도우핑된 n+실리콘 층 20을 용착시켜서 형성된다. 일단 n+층이 용차되면 진성(i)실리콘 층 22가 그위에 용착된다. 진성층 22의 뒤틀이어 최종 반도체층으로서 고도로 도우핑된 도전성 P+실리콘 층24가 용차된다. 실리콘 층들 20,22 및 24는 n-i-P소자 26의 활성층을 형성한다.
D1-D5에 도해된 소자들 각각이 다른 용도가 있지만, 지금부터는 그들의 광전 소자들로서 설명될 것이다. 광전 소자로 사용될때, 선택된 외부의 P+층 24는 낮은 광 흡수, 고전도성 n+층이다. 진성 층22는 낮은 광흡수, 높은 전도성 n+층 20 위의 높은 광 흡수, 낮은 전도성 및 높은 광 전도성 층이다. 전극층 16의 내부표면과 P+층 24의 상부표면사이의 소자 전체 두께는 전술한 바와같이 적어도 5000오스트롱 정도로된다. n+도우핑된 층 20의 두께는 대략 50에서 500옹스트롱 사이의 범위로 되는 것이 좋다. 상부 P+접촉 층 24의 두께도 50에서 500옹스트롱 사이로 되는 것이좋다. 호울의 짧은 확산 거리로 인해서, P+층은 일반적으로 50에서 150옹스트롱 정도로 가능한 한 얇개 될것이다. 또한, 외부층(여기서는 P+층24)은 n+이거나 P+이더라도 그 접촉층에서 광흡수를 방지하기 위하여 가능한 한 얇게 유지될 것이다.
그층들 각각 은 상기 미합중국, 특허 제4,226,898호에 설명된 종래의 글로우 방전 챔버에 의해, 혹은 지금부터 제 2 도와 제 3 도를 참조하여 설명될 연속 공정으로 베이스 전극 섭스트레이트 18위에 용착될 수 있다. 어느 경우에도, 글로우 방전 장치는 용착 장치로부터 대기중의 불순물을 정화하거나 제거하기 위해 처음에 대략 20mTorr까지 진공으로 만들어진다. 그 다음에 실리콘 재료는 화합물 기체형태로 용착 챔버로 공급되는 것이 좋으며, 실로콘 테트라플루오라이드 형태로 공급되는 것이 가장 좋다. 글로우 방전 플라스마는 4 : 1에서 10 : 1까지의 비율로된 실리콘 테트라플루오라이드와 소수 혼합물로부터 얻어지는 것이 좋다. 용착 장치는 대략 0.3에서 1.5Torr의 범위내의 압력에서 작동되며 대략 0.6Torr같은 0.6에서 1.0Torr의 범위내의 압력에 작동되며 태략 0.6Torr같은 0.6Torr사이가 좋다.
반도체 재료는 스스로 지속되는 플라스마로부터 각층에 대해 원하는 용착온도까지 자외선 장치에 의해 가열되는 섭스트레이트위에 용차되어진다. 소자의 P-도우핑된 충들은 사용된 P-도우핑 재료의 형태에 따라 특정온도에서 용착된다. 증발된 P-도우펀트 금속 증기는 잘 보충된 실리콘 재료가 필요되는 대략 400℃혹은 그 미만의 낮은 온도에서 용착될 수 있으나, 대략 1000℃에 달하는 더 높은 온도에서도 용착될 수 있다. 부분적으로 섭스트레이트 온도의 상한은 이용되는 금속 섭스트레이트 10의 형태에 의한다. 알루미늄에 있어서 상한 온도는 대략600℃보다 높지 말아야하고, 스테인리스 스틸에 있어서는 대략 1000℃보다 높을 수 있다. n-i-P혹은 P-i-n 소자내에 진성층을 형성하기위해 필요한 잘 보충된 비 결정성 실리콘층이 만들어져야 한다면 섭스트레이트 온도가 약400℃보다 낮아야하며 약 300℃로되면 좋다.
본 발명은 증발된 금속 증기를 이용한 비결정성 P-도우핑수소 보층 실리콘 재료를 용착하기 위해, 섭스트레이트 온도는 대략 200℃에서 400℃까지의 범위내에 있으며, 250℃에서 350℃까지의 범위내에 있으면 좋고, 바람직하게는 대략 300℃이다.
본 발명의 P-도우펀트 기체를 이용한 실리콘 반도체 재료를 용착하기 위하여, 섭스트레이트 온도는 대략 450℃에서 800℃까지의 범위내에 있고, 대략 500℃에서 700℃까지의 범위내에 있으면 좋다.
도우핑 농도는 층들의 각소자에 용착될때 변화되어 원하는 P, P+, n혹은 P형 도전성을 만든다. n혹은 P도우핑된 층에 있어서, 그 재료는 용착될때 5 에서 100ppm까지의 도우펀트 재료로 도우핑된다. n+혹은 P+도우핑된 층들에 있어서는, 그 재료가 용착될때 100ppm에서 1퍼어센트 이상까지의 도우펀트 재료로 도우핑된다. n도우펀트 재료는 P+재료를 위해 100ppm에서 5000ppm이상까지의 범위내의 각 섭스트레이트 온도에서 용착되는 본 발명의 P도우펀트 재료로 될 수 있다.
글로우 방전 용착 공정에는 그 재료가 도입되는 교류 신호 발생 플라스마가 포함된다. 플라스마는 대략 1KHZ에서 13.6MHZ의 교류 신호로 캐소우드와 섭스트레이트 애노우드 사이에서 유지된다.
비록 본 발명은 P-도우핑 방법과 재료가 여러가지 실리콘 비결정성 반도체 재료층을 가진 소자들에 이용될 수 있지만, 그들이 상기 미합중국 특허 제4,226,898호에 기술된 플루오트와 수소 보충된 글로우 방전 용착된 재료들과 함께 이용되는 것이 좋다. 이 경우, 실리콘 테트라플루오라이드와 수소의 혼합물이 진성 및 n-형 층들을 위하여 대략 400℃에서 혹은 미 미만에서 비결정성 실리콘 보충된 재료로서 용착된다. D2, D3및 D5에 도시된 예들에서, 전극층 16의 놓인 P+층은 450℃ 이상의 높은 섭스트레이트 온도에서 용착될 수 있으며, 이것은 플루오트 보충된 재료를 제공할 것이다. 그 재료는 수소가 높은 섭스트레이트 온도 범위에서 실리콘과 효과적으로 용착하지 않기 때문에 다시 효과적으로 수소 보충되지 않을 것이며, 배출 개스와 함께 날라가 버린다.
P+층들이 진선 “i”층 외부측에 있는 D1과 D4에 도해된 소자들은 대략 450℃ 이상의 섭스트레이트 용차온도가 그 층들의 수소보충에 우선하는 특성을 파괴하기 때문에 고온 용착된 P+층들을 가지지 않으며, 진성 “i”층이 광전소자내의 수소와 플루오트가 잘 보충된 비결정성 층들이되는 층으로된다. 각 소자내의 n및n+형 층들도 또한 비력정성 플루오트와 수소 보충된 형태로 용착되는 것이 좋다. 종래의 n도우펀트 재료들은 대략 400℃ 미만의 낮은 온도에서 실리콘 재료와 용착되고 높은 도우핑 효율로 된다. 이와 같이, D1과 D4, 이들 구조내에서, 층들 각각은 비결정성 실리콘 이며, P+층은 대략 400℃, 혹은 그 미만의 섭스트레이트 온도에서 증발된 P-도우펀트 금속 증기들의 하나와 가장 잘 형성된다. 높은 섭스트레이트 온도를 필요로하는 기체 금속 혹은 붕소화합물 P-도우펀트 재료를 사용하는 것도 또한 그 온도가 밑에 놓이는 비결정성 층들의 특성을 파괴하는 값까지 올라가지 않는다면 유용하다.
D2에 도해된 제 2 소자 26 는 D, P-i-n소자와 반대구조를 갖는다. 소자 26'에서 P+층 28이 베이스 전극 섭스트레이트 위에 처음 용착되고, 뒤이어서 진성층 30과 외부 n+층 32가 용착되다. 이 소자에서, P층은 본 발명의 범위내의 어떠한 섭스트레이트 온도에서도 용착될 수 있다.
D3와 D4에 도착된 소자 26"와 26
역시 반대 구조로, 제각기 P-n및 n-P접합 소자들이다. 소자 26"에서, P+비결정성 실리콘 층 34가 베이스 전극 섭스트레이트 18위에 용착되고, 뒤이어 비결정성 실리콘 P층 36, 그다음 비결정성 실리콘 n층 38, 그리고 최적으로 비결정성 실리콘 n+외부층 40이 용착된다. 소자 26
에서, 역순서로 되어 처음에 n+비결정성 실리콘 42가 용착되고, 뒤이어 n층 44, P비결정성 실리콘 층 46, 그리고 마지막 외부 P+비결정성 실리콘 층 48이 용착된다. 제 2 형태의 P-i-n접합 소자 26
이 D5에도해된다. 이 소자에 있어서 처음에 P+비결정성 측 50이 용착되고, 뒤이어 진성 비결정성 실리콘 층 52, 비결정성 실리콘 층 54그리고 외부n+비결정성 실리콘 56이 용착된다(이 구조의 역은, 도시되지 않았지만, 이용될 수 있다).
여러 반도체 층들의 원하는 순서대로의 글로우 방전 다음에, 제 5 단계(E)가 별도의 용착환경에서 수행된다. 증착 환경이 이용되는것이 바람직한데, 그 이유는 글로우 방전 공정보다 더 바른 공정이기 때문이다. 이 단계에서 TOC 층 58(투명한 전도성 산성화)이, 예를들어, 소자 26에 첨가되며, 이것은 인듐 틴 옥사이드(ITO), 캔들 스태네이트(Cd2SnO4), 혹은 도우핑된 틴옥사이드(SnO2)가 되어도 된다.
TOC층 58 다음에, 전극 그리그 60을 제공하기 위해 광학적 단계 6 번째(E)가 수행된다. 그리드 60은 이용되는 소자의 최종 크기에 따라 TOC 층 58위에 놓여질 수 있다. 2평방인치 가량 미만의 면적을 가진 소자 26에서, TOC는 충분히 전도 성이므로 좋은 효율을 위해 전극 그리드가 불필요하다. 민일 그 소자가 더 큰 면적을 갖거나 혹은 TOC층의 도전율이 원하는 만큼 된다면, 전극 그리드 60은 TOC층위에 놓여서 반송자 통로를 단축 시키고 그 소자의 전도 효율을 증가시킨다.
상술된 바와같이, 소자 26에서 26
까지는 종래의 글로우 방전 챔버내에서 형성될 수 있으나, 제 2 도에 일반적으로 도해된 바와같이 연속 공정으로 형성되는 것이 좋다.
제 2 도에는 본 발명의 반도체 박막을 연속적으로 용착하기 위한 장치가 도식적으로 도시되어 있다. 베이스 전극 섭스트레이트 18이 평평한 용착 부위 18을 이루는 한쌍의 로울러 64와 66주위에 있는 공급 리일 62로부터 풀려나온다. 섭스트레이 18은 리이드 70에 의해 접지된 로울러 66과 전기적으로 접속되어 있다. 평면 부위 68에 있는 섭스트레이트는 캐소우드 판 72로부터 간격이 조정될 수 있는 애노우드를 형성한다. 캐소우드는 r·f·소오스 74의 출력단자에 연결되어 있다. 애노우스 부위 68과 캐소우드 72 사이의 부위가 플라스마 글로우 방전 용착부분 76을 형성한다.
도시되지는 않았지만, 제 2 도의 각 부분은 글로우 방전 영역 76을 주위 환경으로부터 분리시키기 위해 진공 공간에 봉함된다. 용착 기체들은 화살표 78로 표시된 바와같이 플라스마 영역 76만으로 도입된다. 도우펀트 화살표 80으로 도시된 바와같이 제 2 유체류내로 도입되거나 혹은 그 도우펀트 입력이 용착 기체와 결합된다. 배출된 기체들능 플라스마 영역 76과 그 장치로부터 화살표 82에 의해 표시된 바와같이 제거되어진다.
제 2 의 용착부위는 적당한 기체 혼합물을 도입하므로써 단일 공정식으로 이용될 수 있어서 우너하는 각 층을 연속적으로 형성한다. 연속 공정에 있어서는, 단지 한가지 형태의 재료만이 공급리일 62로부터 수거리일 84까지 프라스마 부위를 통하여 섭스트레이트가 한번 통과하여 용착될 수 있지만, 그러나 리일의 작동은 웨브 18의 끝에서 역전되고 두번째와 연속되는층이 매통과시마다 원하는 도우펀트 재료를 도입시켜 플라스마부위 76을 통하여 연속적으로 통과하여서 용착될 수 있다. 섭스트레이트 18의 온도는 하나 혹은 여러개의 적외선 열 램프들이나 혹은 다른 열원에 의하여 조절될 수 있다. 글로우 방전 용착은 초당 2 에서 5 옹스트롱까지의 재료두께로 용착되는 꽤 늦은 속도로 되어진다. 섭스트레이트 18위에 5000 옹스트롱 두께의 반도체 재료의 용착이라 가정한다며, 초당 5 옹스트롱 속도로 5000 옹스트롱 대략 1000초가 걸려 완성된다. 물론 이것이 가능하지만, 그러나 제 3 도에 도해된 바와 같이, 용착 속도를 높이기위해서는 섭스트레이트 18위에 그 층들을 많은 수의 용착 스테이션에서 용착시 키는 것이 좋다.
제 3 도를 보면, 제 1 도의 단계 C, D와 E의 공정을 수행하는 전체 시스탬의 블럭도가 도시되어 있다. 단계 C는 증착 챔버 88내에서 되어질 수 있다. 산화되어진 섭스트레이트 14는 공급리일 90을 떠나서 챔버 88안으로 공급되고 또 통과하여 그곳에서 베이스 전극 층이 용착되어 베이스 전극 섭스트레이트 18이 형성된 다음 수거리일 92로 간다. 용착 공정은 관찰 구멍 94를 통하여 시각적으로 관찰되거나 혹은 감시 및 제어 계기로 관찰되어 진다.
전극측은 마스크 96에 의해 섭스트레이트 14와 유사한 웨브의 형태로그리드 형탤로 만들어질 수 있다. 마스크 96은 공급리일 98을 떠나서 챔버 88을 통과한 다음 수거리일 100으로 공급될때 섭스트레이트 14와 레지스트리(registry)로 들어간다.
전극층의 용착에 뒤이어, 베이스 전극 섭스트레이트 18은 계속해서 다수의 글로우 방전 챔버 102, 102' 및 102"안으로 그리고 이들을 통하여 공급되며, 이들 각가에는 76같은 플라이스마 부위와 제 2 도에 도시된 다른 글로우 방전 원소들이 포함된다. 각 도면에는 동일 원소를 동일번호로 표시하기 위해 같은 번호가 사용되었다. 모든 챔버의 용착 부위 76이 서로 격리된 하나의 단독 챔버에 봉함되는 것이 가능하다.
D1의 n-i-P소자가 다음의 특수한 연속 용착 예를 설명하기 위해 이용될 것이다. 이경우, 베이스 전극 섭스트레이트 18은 공급리일 62를 떠나서 챔버102로 공급된다. 미리 혼합된 실리콘 테트라 플루오라이드와 수소 같은 용착기체가 화살표 78에 의해 표시된 바와같이 용착부위 76으로 공급된다. 포스파인 같은 도우펀트 재 료는 화살표 80으로 표시된 바와같이 76으로 공급된다. 배출된 기체들은 화살표 82로 표시된 바와같이 챔버로부터 제거된다.
원하는 용착속도와 용착속도와 용착되는 n ＋ 층 20의 두께에 따라, 각각 n＋도우핑된 층 20층을 용착하는 하나 혹은 그이상의 챔버 102가 있을 수 있다. 챔버들 102 각각은 분리된 통로 104에 의해 연결되어 있다. 각 챔버들 102의 배출구 82는 챔버들 각각을 격리시키기에 충분해야 되지만, 그러나 불활성 반송자 기체가 화살표 106으로 표시된 바와같이 각 통로 104를 통과하여서 통로 양측의 챔버로부터 어떠한 기체도 남지 않게 통로 104를 쓸어 버릴수 있다. 도우핑 농도는 원하면 충들을 등급지게 하기 위하여 연속적인 챔버 각각의 내부에서 변할 수 있다.
챔버 102'는 어떠한 도우퍼트 재료는 도입되지 않고 진성층 22를 용착하므로 이예에서 화살표 78'로 표시된 바와같이 미리 혼합된 용착 기체 실리콘 레트라플루오라이드와 수소만이 공급되어진다. 다시, 층 22의 용착 속도를 증가시키기 위해 다수의 챔버들 102'가 있을 수 있다. 또한, 챔버들 102, 102' 등의 각각이 동일한 연속 웨브위에 용착하므로, 각층에 대한 용착부위 76의 수와 그 크기는 형성될 소자, 여기서는 n-i-P소자 26에 대한 층의 각 형태에 따라 원하는 층 두께를 용착하도록 맞추어진다.
그 다음 섭스트레이트 18은 화살표 78"에 의하여 표시된 바와같이 용착 기체가 공급되는 쳄버 102"로 보내진다. P-도우펀트 재료는 화살표 80"로 표시된 바와같이 용착부위로 공급된다. 이예에서, P-도우펀트 재료는 증발된 금속 증기인데, 그 이유는 P +층 24가 비결정성 n + 및 i층들위에 부착되기 때문이다. 또, 챔버 102"하나 혹은 그 이상이 될수 있으며 최종 챔버 102"다음에 수거리일 112에 감겨진다.
그 소자 박막 26이 이 단계 E의 TCO층 58을 용착하기위해 증착 챔버 114로 공급된다. 박막 26은 공급리일 116을 떠나 챔버 114를 통하여 수거리일 118로 공급된다. 적절한 마스크 120이 공급리일 122로부터 수러길 124까지 공급되어 이용될 수 있다. 전극 그리드 60이 희망될때는, 유사한 증착 챔버내에서 적절한 마스크(도시되지 않음)와 함게 부착될 수 있다.
P-i-n소자같은 특수한 소자를 제조하려면, 각 챔버 102,102' 및 102
들을 특수한 박막층을 용착하는데 쓰인다. 상술한 바와같이, 챔버들 각각은 한층(P, i혹은 n)을 용착하는데 쓰이는데, 그 이유는 층들의 용착 재료가 챔버 배경 환경을 오염시키기 때문이다. P-n 혹은 P-i-n소자의 각층을 최적으로 만들기 위해, 다른 형태의 층들로부터의 도우펀트는 그층의 좋은 전기적 특성을 방해하기 때문에 존재하지 않는것이 중요한 것이다. 예를 들어서, P혹은 n층을 처음 용착하면, 남은 P혹은 n도우펀트에 의한 다음 진성층의 오염은 진성층에 국부상태를 만들다. 그 소자의 효울을 이와같이되어 오염에 의해 감소될 것이다. 소자들의 낮은 효율을 야기시키는 오염문제는 한 특수한 챔버가 P-n혹은 P-i-n소자들의 연속되는 층들을 만들기 위해 사용되었을때 일어난다. 챔버 환경의 오염은 쉽게 없어지지 않아서 연속 공정에서 하나의 챔벌을 하나의 층이상에 이용할 수 없는데, 그 이유는 다른 층들이 배경 환경에 남아있는 잔여 재료에 의해 오염되기 때문이다.
Claims (1)
- 가요성인 섭스트레이트 웨브의 로올로부터 광전지 판넬을 만드는 장치에 있어서, 상기 섭스트레이트를 거의 연속적인 웨브로 형성하는 장치와 상기 섭스트레이트 로올을 부분적을 진공인 공간으로 연속적으로 펴는 장치를 가지며, 여기서 상기 공ㅈ간은 그안에 적어도 하나의 실리콘 용착영역을 포함하며, 그 영역은 상기 섭스트레이트의 적오도 일부위에 걸쳐서 반대 도전성(P와 n)유형인 적오도 두개의 얇고 가요성인 실리콘 박막을 용착시키는 수단을 포함하며, 상기 박막의 하나이상의 광전공핍 영역을 형성하며, 상기 실리콘 박막을 용착시키는 수단은 상기 웨브가 연속적인 용착 프로세스를 형성하기 위하여 그 영역을 지나서 이동하는 그러한 별도의 글로우 방전영역에서 각 실리콘 박막을 용착하는 수단을 포함하는 여건하에서 또한 적어도 광전 공핍영역위에 있는 얇고 가요성인 전극 형성층을 상기 실리콘 박막위에 후속적으로 적용하는 장치를 갖춘 것을 특징으로 하는 장치.
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