[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20140002986A - 패키지 온 패키지 장치 및 이의 제조 방법 - Google Patents

패키지 온 패키지 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20140002986A
KR20140002986A KR1020120070154A KR20120070154A KR20140002986A KR 20140002986 A KR20140002986 A KR 20140002986A KR 1020120070154 A KR1020120070154 A KR 1020120070154A KR 20120070154 A KR20120070154 A KR 20120070154A KR 20140002986 A KR20140002986 A KR 20140002986A
Authority
KR
South Korea
Prior art keywords
package
output pad
logic chip
command
data
Prior art date
Application number
KR1020120070154A
Other languages
English (en)
Other versions
KR101923535B1 (ko
Inventor
권흥규
하정오
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120070154A priority Critical patent/KR101923535B1/ko
Priority to US13/831,367 priority patent/US8952517B2/en
Publication of KR20140002986A publication Critical patent/KR20140002986A/ko
Application granted granted Critical
Publication of KR101923535B1 publication Critical patent/KR101923535B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 패키지 온 패키지 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 솔더볼이 패키지 기판의 양 측면에만 인접하도록 배치시키므로 너비를 줄일 수 있다. 또한, 직접적으로 연결이 필요한 로직 칩의 입출력 패드와 솔더볼을 가깝게 배치시킴으로써 솔더볼 배선 자유도를 증가시키고 배선 거리를 짧게 하여 신호 간섭을 줄이고 신호 전달 속도를 향상시키고 신호 품질 및 파워 딜리버리 특성을 향상시킬 수 있다.

Description

패키지 온 패키지 장치 및 이의 제조 방법{Package on package device and method of fabricating the same}
본 발명은 패키지 온 패키지 장치 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치에서는 하나의 패키지 안에 복수개의 반도체 칩들을 배열하기도 한다. 이로써 패키지 온 패키지 장치에서 두께도 두꺼워질 뿐만 아니라 너비도 커지게 된다. 또한 하나의 패키지 온 패키지 장치에서 복수개의 반도체 칩들이 전기적으로 연결되므로, 배선 자유도(routability)가 줄어들어 복잡해진다. 또한 배선들 길이가 증가됨에 따라 신호선 품질이 떨어지고 파워 딜리버리(Power delivery) 특성이 열화될 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 너비를 줄이는 동시에 배선 자유도를 증가시킬 수 있는 패키지 온 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 몰드막 내의 보이드를 제거할 수 있는 패키지 온 패키지 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치는, 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 실장된 제 1 로직(logic) 칩을 포함하는 제 1 반도체 패키지; 상기 제 1 반도체 패키지 상에 배치되며 제 2 패키지 기판 및 상기 제 2 패키지 기판에 실장된 메모리 칩을 포함하는 제 2 반도체 패키지; 및 상기 제 1 패키지 기판과 상기 제 2 패키지 기판 사이에 배치되며, 이들을 전기적으로 연결시키는 복수개의 솔더볼들을 포함하되, 상기 제 1 로직 칩은 일 방향으로 돌아가며 서로 연결된 제 1 측면, 제 2 측면, 제 3 측면 및 제 4 측면을 포함하고, 상기 솔더볼들은 상기 제 1 측면과 상기 제 1 측면에 대향되는 제 3 측면에 인접한 상기 제 1 패키지 기판 상에는 배치되나 상기 제 2 측면과 상기 제 2 측면에 대향되는 제 4 측면에 인접한 상기 제 1 패키지 기판 상에는 배치되지 않는다.
상기 메모리 칩은 제 1 데이터(data) 입출력 패드와 제 1 커맨드 억세스(command access) 입출력(input/output) 패드를 포함하며, 상기 제 1 로직 칩은 제 1 데이터 입출력 패드와 상기 제 1 커맨드 억세스 입출력 패드에 각각 대응되는 제 2 데이터 입출력 패드와 제 2 커맨드 억세스 입출력 패드를 포함하며, 상기 솔더볼들은 상기 제 1 데이터 입출력 패드와 상기 제 1 데이터 입출력 패드를 전기적으로 연결시키는 제 1 데이터 볼과 상기 제 1 커맨드 억세스 입출력 패드와 상기 제 2 커맨드 억세스 입출력 패드를 전기적으로 연결시키는 제 1 커맨드 억세스 볼을 포함하며, 상기 제 1 데이터 볼과 상기 제 1 커맨드 억세스 볼은 각각 상기 제 2 데이터 입출력 패드와 상기 제 2 커맨드 억세스 입출력 패드에 가깝게 배치될 수 있다.
일 예에 있어서, 상기 제 1 데이터 입출력 패드, 상기 제 2 데이터 입출력 패드 및 상기 제 1 데이터 볼은 상기 제 3 측면에 인접하도록 배치될 수 있으며, 상기 제 1 커맨드 억세스 입출력 패드, 상기 제 2 커맨드 억세스 입출력 패드 및 상기 제 1 커맨드 억세스 볼은 상기 제 1 측면에 인접하도록 배치될 수 있다.
상기 제 1 로직 칩은 상기 제 1 패키지 기판 상에 플립칩 본딩 방식으로 실장될 수 있으며, 상기 제 1 반도체 패키지는, 상기 제 1 로직 칩과 상기 제 1 패키지 기판 사이를 채우는 언더필 수지막; 및 상기 제 1 로직 칩을 덮되 상기 솔더볼들과는 이격된 몰드막을 더 포함할 수 있다.
상기 제 1 반도체 패키지는, 상기 제 1 패키지 기판 상에 실장되며 상기 제 1 로직 칩과 전기적으로 연결되는 제 2 로직 칩; 및 상기 언더필 수지막과 상기 제 2 로직 칩 사이에 배치되는 댐을 더 포함할 수 있으며, 상기 몰드막은 연장되어 상기 댐과 상기 제 2 로직칩을 덮을 수 있다.
상기 댐은 상기 제 1 측면과 상기 솔더볼 사이 그리고 상기 제 3 측면과 상기 솔더볼 사이로 연장될 수 있다.
다른 예에 있어서, 상기 제 1 데이터 입출력 패드, 상기 제 2 데이터 입출력 패드 및 상기 제 2 커맨드 억세스 입출력 패드, 상기 제 1 데이터 볼 및 상기 제 1 커맨드 억세스 볼은 상기 제 3 측면에 인접하도록 배치될 수 있고, 상기 제 1 커맨드 억세스 패드는 상기 제 1 측면에 인접하도록 배치될 수 있다.
상기 메모리 칩은 전원전압 또는 접지 전압이 인가되는 제 3 데이터 입출력 패드 및 제 3 커맨드 억세스 입출력 패드를 더 포함할 수 있으며, 상기 솔더볼들은 상기 제 3 데이터 입출력 패드와 전기적으로 연결되되 상기 제 2 데이터 입출력 패드와는 전기적으로 연결되지 않는 제 2 데이터 볼과, 상기 제 3 커맨드 억세스 입출력 패드와 전기적으로 연결되되 상기 제 2 커맨드 억세스 입출력 패드와는 전기적으로 연결되지 않는 제 2 커맨드 억세스 볼을 더 포함할 수 있으며, 상기 제 2 데이터 볼은 상기 제 1 데이터 입출력 패드에 인접하며, 상기 제 2 커맨드 억세스 볼은 상기 제 1 커맨드 억세스 입출력 패드에 인접할 수 있다.
상기 제 1 로직 칩은 상기 제 1 패키지 기판 상에 플립 칩 본딩 방식으로 실장될 수 있으며, 상기 제 1 반도체 패키지는 상기 제 1 로직 칩의 측면을 덮으며 상기 제 1 로직칩의 상부면을 노출시키며 상기 제 1 로직 칩과 상기 제 1 패키지 기판 사이를 채우는 몰드막을 더 포함할 수 있다.
상기 몰드막은 연장되어 상기 솔더볼들 사이에 배치될 수 있다.
상기 제 1 반도체 패키지는, 상기 제 1 패키지 기판 상에 배치되며 상기 제 1 로직 칩과 전기적으로 연결되는 제 2 로직 칩; 및 상기 제 2 로직 칩과 상기 제 1 패키지 기판을 전기적으로 연결시키는 와이어(wire)를 더 포함할 수 있으며, 상기 몰드막은 연장되어 상기 제 2 로직 칩과 상기 와이어를 덮을 수 있다.
상기 제 1 로직 칩은, 상기 제 2 데이터 입출력 패드 및 상기 제 2 커맨드 억세스 입출력 패드가 배치되는 경계 영역(interface region); 및 상기 제 2 데이터 입출력 패드 및 상기 제 2 커맨드 억세스 입출력 패드를 통해 상기 메모리 칩과 전기적 신호를 주고 받으며 상기 메모리 칩을 제어하는 중앙 처리 부(Central process unit)를 더 포함할 수 있다.
상기 경계 영역은 물리계층(Physical layer) 영역을 포함할 수 있다.
상기 메모리 칩은 바람직하게는 디램(DRAM) 칩일 수 있다.
상기 제 1 측면에 인접한 솔더볼의 갯수는 상기 제 2 측면에 인접한 솔더볼의 갯수와 다를 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치의 제조 방법은, 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 실장된 제 1 로직(logic) 칩을 포함하는 제 1 반도체 패키지를 제조하는 단계; 제 2 패키지 기판 및 상기 제 2 패키지 기판에 실장된 메모리 칩을 포함하는 제 2 반도체 패키지를 제조하는 단계; 솔더볼을 이용하여 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 연결시키는 단계를 포함하되, 상기 솔더볼들을 상기 제 1 로직 칩의 서로 대향되는 양 측면에만 인접하도록 배치시킨다.
상기 제 1 반도체 패키지를 제조하는 단계는, 상기 제 1 패키지 기판 상에 플립 칩 본딩 방식으로 제 1 로직 칩을 실장시키는 단계; 및 상기 제 1 로직 칩의 상부면을 노출시키되 상기 제 1 로직 칩의 측면과 상기 제 1 로직 칩과 상기 제 1 패키지 기판 사이를 채우는 몰드막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치에서는 솔더볼이 로직 칩의 4 측면을 둘러싸도록 배치되지 않고 양 측면에만 인접하도록 배치시키므로 크기를 줄일 수 있다.
또한, 직접적으로 연결이 필요한 로직 칩의 입출력 패드와 솔더볼을 가깝게 배치시킴으로써 솔더볼 배선 자유도를 증가시키고 배선 거리를 짧게 하여 신호 간섭을 줄이고 신호 전달 속도를 향상시키고 신호 품질 및 파워 딜리버리 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 예에 따른 제 1 반도체 패키지의 평면도이다.
도 2는 본 발명의 일 예에 따라 제 1 반도체 패키지 상에 적층되는 제 2 반도체 패키지의 평면도이다.
도 3a는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 A-A' 선으로 자른 단면도이다.
도 3b는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 B-B' 선으로 자른 단면도이다.
도 3c는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 C-C' 선으로 자른 단면도이다.
도 3d는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 D-D' 선으로 자른 단면도이다.
도 4는 도 3a의 'P' 부분을 확대한 확대도이다.
도 5는 도 1의 제 1 반도체 패키지와 도 2의 제 2 반도체 패키지의 연결 관계를 개략적으로 나타내는 평면도이다.
도 6은 도 3a의 패키지 온 패키지 장치의 제조 과정을 나타내는 단면도이다.
도 7은 본 발명의 다른 예에 따른 제 1 반도체 패키지의 평면도이다.
도 8은 본 발명의 또 다른 예에 따른 제 1 반도체 패키지의 평면도이다.
도 9a는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 E-E' 선으로 자른 단면도이다.
도 9b는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 F-F' 선으로 자른 단면도이다.
도 9c는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 G-G' 선으로 자른 단면도이다.
도 9d는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 H-H' 선으로 자른 단면도이다.
도 9e는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 I-I' 선으로 자른 단면도이다.
도 10은 도 8의 제 1 반도체 패키지와 도 2의 제 2 반도체 패키지의 연결 관계를 개략적으로 나타내는 평면도이다.
도 11 및 12는 도 9a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 13은 도 9a의 변형예에 따른 패키지 온 패키지 장치의 단면도이다.
도 14는 도 3a의 변형예에 따른 패키지 온 패키지 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 예에 따른 제 1 반도체 패키지의 평면도이다. 도 2는 본 발명의 일 예에 따라 제 1 반도체 패키지 상에 적층되는 제 2 반도체 패키지의 평면도이다. 도 3a는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 A-A' 선으로 자른 단면도이다. 도 3b는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 B-B' 선으로 자른 단면도이다. 도 3c는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 C-C' 선으로 자른 단면도이다. 도 3d는 도 1 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 D-D' 선으로 자른 단면도이다.
도 1, 2, 3a, 3b, 3c 및 3d를 참조하면, 본 발명의 패키지 온 패키지 장치에서는 제 1 반도체 패키지(101) 상에 제 2 반도체 패키지(110)가 실장된다. 상기 제 1 반도체 패키지(101)에서는 제 1 패키지 기판(15) 상에 제 1 로직 칩(20)과 제 2 로직 칩(30)이 실장된다. 예를 들면, 상기 제 1 로직 칩(20)은 디지털 베이스밴드 모뎀 칩(Digital baseband modem chip)일 수 있고 상기 제 2 로직 칩(30)은 아날로그 베이스밴드 모뎀 칩(Analog baseband modem chip)일 수 있다.
상기 제 1 로직 칩(20)은 범프들(BD11, BC11, 11)에 의해 플립 칩 본딩 방식으로 상기 제 1 패키지 기판(15) 상에 실장될 수 있다. 상기 범프들(BD11, BC11, 11)은 데이터 범프(BD11), 커맨드/억세스 범프(BC11) 및 기타 범프들(11)을 포함할 수 있다. 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이에는 언더필 수지막(25)으로 채워진다. 상기 언더필 수지막(25)은 상기 범프들(BD11, BC11, 11) 사이 공간을 채우며 상기 제 1 로직 칩(20)의 측면을 덮는다. 상기 제 1 로직 칩(20)은 일 방향(예를 들면 시계 방향)으로 돌아가면서 서로 연결된 제 1 내지 제 4 측면들(S1, S2, S3, S4)을 포함한다. 상기 제 2 로직 칩(30)은 제 1 와이어(W1)에 의해 와이어 본딩 방식으로 상기 제 1 패키지 기판(15) 상에 실장될 수 있다.
상기 제 1 패키지 기판(15)의 상부면에서 상기 제 1 및 제 3 측면들(S1, S3)에 인접하도록 상부 볼랜드들(LC11, LC12, LD11, LD12)이 배치되고, 상기 제 1 패키지 기판(15)의 하부면에는 제 1 하부 볼랜드들(17)이 배치된다. 상기 상부 볼랜드들(LC11, LC12, LD11, LD12)은 제 11 커맨드/억세스 볼랜드(LC11), 제 12 커맨드/억세스 볼랜드(LC12), 제 11 데이터 볼랜드(LD11) 및 제 12 데이터 볼랜드(LD12)를 포함할 수 있다. 상기 하부 볼랜드들(17)에는 외부 솔더볼들(45)이 부착된다. 상기 제 1 로직 칩(20)과 상기 제 2 로직 칩(30)은 제 1 몰드막(40)으로 덮인다. 상기 제 1 몰드막(40)은 상기 상부 볼랜드들(LC11, LC12, LD11, LD12)과는 이격되도록 배치된다. 상기 제 1 몰드막(40)은 상기 제 1 와이어(W1)의 상단 보다 높은 상부면을 가진다.
상기 제 1 패키지 기판(15) 상에서 상기 제 1 로직 칩(20)과 상기 제 2 로직 칩(30) 사이에 댐(50)이 배치될 수 있다. 상기 댐(50)은 언더필 수지막(25) 형성시 언더필 수지막(25)이 될 언더필 수지액이 상기 제 2 로직 칩(30) 쪽으로 흘러들어가지 못하게 하고 막는 역할을 할 수 있다.
상기 제 1 패키지 기판(15) 내에는 제 1 내부 배선들(IO1, IC11, IC12, ID11, ID12)이 배치된다. 상기 제 1 내부 배선들(IO1, IC11, IC12, ID11, ID12)은 로직칩 연결 내부 배선(IO1), 제 11 커맨드/억세스 내부 배선(IC11), 제 12 커맨드/억세스 내부 배선(IC12), 제 11 데이터 내부 배선(ID11) 및 제 12 데이터 내부 배선(ID12)을 포함한다.
상기 제 2 로직 칩(30)은 외부에서 수신된 아날로그 신호를 상기 로직 칩 연결 내부 배선(IO1)을 통해 제 1 로직 칩(20)으로 주고, 상기 제 1 로직 칩(20)은 상기 제 2 로직 칩(30)으로부터 받은 아날로그 신호를 디지털 신호로 변환하여 메모리 칩(70)으로 전송하는 역할을 한다. 또한 상기 제 1 로직 칩(20)은 상기 메모리 칩(70)으로부터 받은 디지털 신호를 아날로그 신호로 변환하여 상기 로직 칩 연결 내부 배선(IO1)을 통해 상기 제 2 로직 칩(30)으로 전송하는 역할을 할 수 있다. 상기 제 2 로직 칩(30)은 상기 메모리 칩(70)과 직접적으로 연결되지 않고 상기 제 1 로직 칩(20)에만 직접적으로 연결될 수 있다.
계속해서, 제 2 반도체 패키지(110)에서는 제 2 패키지 기판(71) 상에 메모리 칩(70)이 실장된다. 상기 메모리 칩(70)은 바람직하게는 디램(DRAM) 칩일 수 있다. 상기 메모리 칩(70)은 제 1 본딩 패드들(PC11, PC12, PD11, PD12)을 포함한다. 상기 제 1 본딩 패드들(PC11, PC12, PD11, PD12)은 제 11 커맨드/억세스 패드(PC11), 제 12 커맨드/억세스 패드(PC12), 제 11 데이터 패드(PD11), 제 12 데이터 패드(PD12)를 포함한다. 상기 메모리 칩(70)과 상기 제 2 패키지 기판(71)은 제 2 몰드막(73)으로 덮인다.
상기 제 2 패키지 기판(71)의 상부면에는 도전 패드들(PC21, PC22, PD21, PD22)이 배치되고, 하부면에는 제 2 하부 볼랜드들(LC21, LC22, LD21, LD22)이 배치된다. 상기 도전 패드들(PC21, PC22, PD21, PD22)은 제 21 커맨드/억세스 패드(PC21), 제 22 커맨드/억세스 패드(PC22), 제 21 데이터 패드(PD21) 및 제 22 데이터 패드 패턴(PD22)를 포함한다. 상기 제 2 하부 볼랜드들(LC21, LC22, LD21, LD22)은 제 21 커맨드/억세스 볼랜드(LC21), 제 22 커맨드/억세스 볼랜드(LC22), 제 21 데이터 볼랜드(LD21) 및 제 22 데이터 볼랜드(LD22)를 포함한다. 상기 메모리 칩(70)은 상기 제 2 패키지 기판(71) 상에 제 2 와이어들(WC21, WC22, WD21, WD22)에 의해 와이어 본딩 방식으로 연결된다. 상기 제 2 와이어들(WC21, WC22, WD21, WD22)은 제 21 커맨드/억세스 와이어(WC21), 제 22 커맨드/억세스 와이어(WC22), 제 21 데이터 와이어(WD21), 및 제 22 데이터 와이어(WD22)를 포함한다.
상기 제 2 패키지 기판(71) 내에는 제 2 내부 배선들(IC21, IC22, ID21, ID22)이 배치된다. 상기 제 2 내부 배선들(IC21, IC22, ID21, ID22)은 제 21 커맨드/억세스 내부 배선(IC21), 제 22 커맨드/억세스 내부 배선(IC22), 제 21 데이터 내부 배선(ID21) 및 제 22 데이터 내부 배선(ID22)을 포함한다.
상기 제 1 패키지 기판(15)과 상기 제 2 패키지 기판(71)은 그 사이에 개재되는 내부 솔더볼들(BC21, BC22, BD21, BD22)에 의해 전기적으로 연결된다. 상기 내부 솔더볼들(BC21, BC22, BD21, BD22)은 제 21 커맨드/억세스 볼(BC21), 제 22 커맨드/억세스 볼(BC22), 제 21 데이터 볼(BD21) 및 제 22 데이터 볼(BD22)을 포함한다. 상기 제 1 몰드막(40)의 상부면이 댐(50) 보다 높아야 하므로 상기 제 1 몰드막(40)의 두께가 상대적으로 두꺼워진다. 이로써 상기 제 1 패키지 기판(15)과 상기 제 2 패키지 기판(71) 사이의 간격도 커져야 하므로 상기 내부 솔더볼들(BC21, BC22, BD21, BD22)의 크기도 커져야 한다. 따라서 내부 솔더볼들(BC21, BC22, BD21, BD22)의 크기가 커지므로 이들간의 단락을 방지하기 위하여 내부 솔더볼들(BC21, BC22, BD21, BD22)의 간격도 넓어져야 한다. 상기 내부 솔더볼들(BC21, BC22, BD21, BD22)의 간격은 예를 들면 0.62nm 이상일 수 있다.
본 실시예에 있어서, 커맨드(command) 신호 또는 억세스(Access) 신호가 입출력되는 제 11 커맨드/억세스 패드들(PC11)과 커맨드/억세스 신호용 전원전압/접지전압이 인가되는 제 12 커맨드/억세스 패드들(PC12)은 상기 메모리 칩(70)의 일 측면(상기 제 1 로직 칩(20)의 제 1 측면(S1)에 인접한 측면)에 인접하도록 배치된다. 데이터 신호가 입출력되는 제 11 데이터 패드들(PD11)과 데이터 신호용 전원전압/접지전압이 인가되는 제 12 데이터 패드(PD12)들은 상기 메모리 칩(70)의 타 측면(상기 제 1 로직 칩(20)의 제 3 측면(S3)에 인접한 측면)에 인접하도록 배치된다.
도 4는 도 3a의 'P' 부분을 뒤집어 확대한 확대도이다. 도 5는 도 1의 제 1 반도체 패키지와 도 2의 제 2 반도체 패키지의 연결 관계를 개략적으로 나타내는 평면도이다.
도 1, 2, 3a, 3b, 3c, 3d, 4 및 5를 참조하면, 제 1 로직 칩(20) 내부에는 반도체 기판(200) 상에 복수개의 트랜지스터들(TR), 이들과 전기적으로 연결된 배선들(215), 이들을 덮는 층간절연막들(210)이 배치된다. 상기 배선들(215) 중에 최상단에는 제 31 커맨드/억세스 패드들(PC31)과 제 31 데이터 패드들(PD31)이 배치된다. 상기 제 31 커맨드/억세스 패드들(PC31)과 상기 제 31 데이터 패드들(PD31)은 재배선들(218)에 의해 각각 제 2 본딩 패드들(220)과 연결된다. 상기 재배선들(218)과 상기 제 2 본딩 패드들(220)의 일부는 패시베이션막(225)으로 덮인다. 상기 제 2 본딩 패드들(220)에는 각각 상기 범프들(BD11, BC11, 11)이 배치된다. 상기 제 31 커맨드/억세스 패드들(PC31)의 폭과 이들의 간격과 상기 제 31 데이터 패드들(PD31)의 폭과 이들의 간격은 상기 범프들(BD11, BC11, 11)의 폭과 간격에 비하여 좁을 수 있다. 상기 제 1 로직 칩(20)에서 커맨드(command) 신호 또는 억세스(Access) 신호가 입출력되는 커맨드/억세스 범프들(BC11)은 제 1 경계 영역(IB1) 안에 배치되고, 데이터 신호가 입출력되는 데이터 범프들(BD11)은 제 2 경계 영역(IB2) 안에 배치된다. 상기 제 1 경계 영역(IB1)은 상기 제 1 로직 칩(20)의 제 1 측면(S1)에 인접하도록 배치될 수 있으며, 상기 제 2 경계 영역(IB2)은 상기 제 1 측면(S1)과 대향되는 상기 제 3 측면(S3)에 인접하도록 배치될 수 있다. 상기 제 1 로직 칩(20) 내부에는 중앙 처리 부(Central processing unit, CPU)가 배치될 수 있다. 상기 경계 영역들(IB1, IB2)은 상기 제 1 로직 칩(20)의 상기 중앙 처리 부(CPU)와 상기 메모리 칩(70) 사이의 경계 영역으로서 신호들의 입출력 패드들을 포함한다. 상기 경계 영역들(IB1, IB2)은 물리 계층(Physical layer) 영역 포함한다. 상기 물리 계층 영역은 상기 제 31 커맨드/억세스 패드들(PC31)과 상기 제 31 데이터 패드들(PD31)로 부터 전송받은 신호 데이터를 중앙 처리부(CPU)에서 치리하기에 적합한 형태로 변조할 수 있다. 상기 물리 계층 영역은 상기 패키지 온 패키지 장치의 동작 속도를 빠르게 향상시킬 수 있다. 상기 중앙 처리 부(CPU), 상기 경계 영역들(IB1, IB2) 및 상기 물리 계층 영역은 모두 상기 트랜지스터들(TR)과 배선들(215)로 이루어지는 회로 영역들일 수 있다. 도시하지는 않았지만, 상기 중앙 처리 부(CPU)와 상기 경계 영역들(IB1, IB2) 사이에는 컨트롤러(controller)가 배치될 수 있다. 상기 컨트롤러는 상기 입출력 패드를 제어하는 역할을 할 수 있다.
상기 제 31 커맨드/억세스 패드들(PC31)과 상기 제 31 데이터 패드들(PD31)은 상기 경계 영역들(IB1, IB2)의 커맨드/억세스/데이터 신호들의 입출력 패드들이거나 또는 상기 물리 계층부의 커맨드/억세스/데이터 신호들의 입출력 패드들에 대응될 수 있다.
상기 데이터 볼들(BD21, BD22)의 수는 상기 커맨드/억세스 볼들(BC21, BC22)의 수와 다를 수 있다. 예를 들면, 상기 데이터 볼들(BD21, BD22)의 수는 상기 커맨드/억세스 볼들(BC21, BC22)의 수보다 많을 수 있다. 이는 데이터 신호들이 커맨드/억세스 신호들보다 많을 수 있기 때문이다.
도 1, 3a, 4 및 5를 참조하면, 커맨드/억세스 신호가 입출력되는 상기 메모리 칩(70)의 제 11 커맨드/억세스 패드(PC11)는 제 21 커맨드/억세스 와이어(WC21), 제 21 커맨드/억세스 패드(PC21), 제 21 커맨드/억세스 내부 배선(IC21), 제 21 커맨드/억세스 볼랜드(LC21), 제 21 커맨드/억세스 볼(BC21), 제 11 커맨드/억세스 볼랜드(LC11), 제 11 커맨드/억세스 내부 배선(IC11) 및 제 11 커맨드/억세스 범프(BC11)을 통해 상기 제 1 로직 칩(30)의 제 31 커맨드/억세스 패드(PC31)에 전기적으로 연결된다. 이들의 위치는 모두 상기 제 1 측면(S1)에 가깝게 배치되므로, 신호 전달 거리가 줄어들게 되어 신호들 간의 간섭 현상을 줄이고 품질을 향상시킬 수 있다.
계속해서, 도 1, 3a, 4 및 5를 참조하면, 데이터 신호가 입출력되는 상기 메모리 칩(70)의 제 11 데이터 패드(PD11)는 제 21 데이터 와이어(WD21), 제 21 데이터 패드(PD21), 제 21 데이터 내부 배선(ID21), 제 21 데이터 볼랜드(LD21), 제 21 데이터 볼(BD21), 제 11 데이터 볼랜드(LD11), 제 11 데이터 내부 배선(ID11) 및 제 11 데이터 범프(BD11)을 통해 상기 제 1 로직 칩(30)의 제 31 데이터 패드(PD31)에 전기적으로 연결된다. 이들의 위치는 모두 상기 제 3 측면(S3)에 가깝게 배치되므로, 신호 전달 거리가 줄어들게 되어 신호들 간의 간섭 현상을 줄이고 품질을 향상시킬 수 있다.
계속해서, 도 1, 3c, 4 및 5를 참조하면, 커맨드/억세스 신호용 전원 전압/접지 전압이 인가되는 상기 메모리 칩(70)의 제 12 커맨드/억세스 패드(PC12)는 제 22 커맨드/억세스 와이어(WC22), 제 22 커맨드/억세스 패드(PC22), 제 22 커맨드/억세스 내부 배선(IC22), 제 22 커맨드/억세스 볼랜드(LC22), 제 22 커맨드/억세스 볼(BC22), 제 12 커맨드/억세스 볼랜드(LC12), 제 12 커맨드/억세스 내부 배선(IC12) 및 제 1 하부 볼랜드(17)를 통해 외부 솔더볼(45)에 연결된다. 이들의 위치는 모두 상기 제 1 측면(S1)에 가깝게 배치되므로, 신호 전달 거리가 줄어들게 되어 신호들 간의 간섭 현상을 줄이고 품질을 향상시킬 수 있다.
계속해서, 도 1, 3c, 4 및 5를 참조하면, 데이터 신호용 전원 전압/접지 전압이 인가되는 상기 메모리 칩(70)의 제 12 데이터 패드(PD12)는 제 22 데이터 와이어(WD22), 제 22 데이터 패드(PD22), 제 22 데이터 내부 배선(ID22), 제 22 데이터 볼랜드(LD22), 제 22 데이터 볼(BD22), 제 12 데이터 볼랜드(LD12),제 12 데이터 내부 배선(ID12) 및 제 1 하부 볼랜드(17)를 통해 외부 솔더볼(45)에 연결된다. 이들의 위치는 모두 상기 제 3 측면(S3)에 가깝게 배치되므로, 신호 전달 거리가 줄어들게 되어 신호들 간의 간섭 현상을 줄이고 품질을 향상시킬 수 있다.
상기 기타 범프들(11)은 상기 중앙 처리 부(CPU)와 외부 솔더볼(45)을 직접적으로 연결시킬 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치에서는 내부 솔더볼들(BC21, BC22, BD21, BD22)이 상기 제 1 로직 칩(20)의 4 측면을 둘러싸도록 배치되지 않고 제 1 및 제3 측면들(S1, S3)에만 인접하도록 배치시키므로 너비를 줄일 수 있다.
또한, 동일한 신호를 주고 받는, 직접적으로 연결이 필요한 로직 칩의 입출력 패드들과 솔더볼들을 가깝게 배치시킴으로써 솔더볼 배선 자유도를 증가시키고 배선 거리를 짧게 하여 신호 간섭을 줄이고 신호 전달 속도를 향상시키고 신호 품질 및 파워 딜리버리 특성을 향상시킬 수 있다.
도 6은 도 3a의 패키지 온 패키지 장치의 제조 과정을 나타내는 단면도이다.
도 1, 2, 3a, 3b, 3c, 3d 및 6을 참조하면, 제 1 패키지 기판(15)에 제 1 로직 칩(20)을 플립 칩 본딩 방식으로 실장한다. 그리고 상기 제 1 패키지 기판(15) 상에 제 2 로직 칩(30)을 와이어 본딩 방식으로 실장한다. 상기 제 1 패키지 기판(15) 상에 상기 제 1 로직 칩(20)과 상기 제 2 로직 칩(30) 사이에 (제 4 측면(S4)에 인접하도록) 댐(50)을 형성한다. 상기 제 1 로직 칩(20)의 제 2 측면(S2)에 인접한 지점으로부터 언더필 수지액을 공급하여 모세관 현상에 의해 상기 언더필 수지액이 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이로 들어가도록 한다. 그리고 상기 언더필 수지액을 경화시켜 언더필 수지막(25)을 형성한다. 상기 제 1 로직 칩(20)과 상기 제 2 로직 칩(30)을 덮는 제 1 몰드막(40)을 형성한다. 이때, 상기 제 1 몰드막(40)은 상부 볼랜드들(LC11, LC12, LD11, LD12)과는 이격되도록 형성되며, 상기 댐(50)의 상부면 및 상기 제 1 와이어(W1)의 상단보다 높은 상부면을 가지도록 형성된다. 상기 제 1 패키지 기판(15) 하부면에 외부 솔더볼들(45)을 부착한다. 이로써 제 1 반도체 패키지(101)를 형성한다.
계속해서, 제 2 패키지 기판(71) 상에 메모리 칩(70)을 와이어 본딩 방식으로 실장한 후, 제 2 몰드막(73)을 형성한다. 상기 제 2 몰드막(73)은 상기 제 2 와이어들(WC21, WC22, WD21, WD22)의 상단들 보다 높은 상부면을 가지도록 형성될 수 있다. 상기 제 2 패키지 기판(71) 하부면에 내부 솔더볼들(BC21, BC22, BD21, BD22)을 부착시킨다. 이로써 제 2 반도체 패키지(110)을 형성한다.
상기 제 2 반도체 패키지(110)를 상기 제 1 반도체 패키지(101) 상에 위치시키고 가열하여 상기 내부 솔더볼들(BC21, BC22, BD21, BD22)을 각각 상기 상부 볼랜드들(LC11, LC12, LD11, LD12)에 융착시킨다. 이로써 본 발명의 일 예에 따른 패키지 온 패키지 장치를 형성할 수 있다.
도 7은 본 발명의 다른 예에 따른 제 1 반도체 패키지의 평면도이다.
도 7을 참조하면, 본 예에 따른 제 1 반도체 패키지(102)에서는 상기 제 1 로직 칩(20)과 상기 제 2 로직 칩(30) 사이에 배치되는 댐(50)은 적어도 상기 제 1 측면(S1)과 상기 제 3 측면(S3)에 인접하도록 연장될 수 있다. 그 외의 구성은 도 1을 참조하여 설명한 바와 같다.
도시하지는 않았지만, 상기 댐(50)은 더욱 연장되어 상기 제 1 로직 칩(20)을 감싸는 폐곡선 형태를 가질 수도 있다.
도 8은 본 발명의 또 다른 예에 따른 제 1 반도체 패키지의 평면도이다. 도 9a는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 E-E' 선으로 자른 단면도이다. 도 9b는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 F-F' 선으로 자른 단면도이다. 도 9c는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 G-G' 선으로 자른 단면도이다. 도 9d는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 H-H' 선으로 자른 단면도이다. 도 9e는 도 8 및 도 2의 반도체 패키지들이 적층된 패키지 온 패키지 장치를 I-I' 선으로 자른 단면도이다. 도 10은 도 8의 제 1 반도체 패키지와 도 2의 제 2 반도체 패키지의 연결 관계를 개략적으로 나타내는 평면도이다.
도 8, 9a, 9b, 9c, 9d, 9e 및 10을 참조하면, 본 예에 따른 제 1 반도체 패키지(103)에 포함되는 제 1 로직 칩(20)에서는 데이터 범프들(BD11)과 커맨드/억세스 범프들(BC11)이 배치되는 경계 영역(IB)이 제 3 측면(S3)에만 인접하도록 배치될 수 있다. 따라서 상기 데이터 범프들(BD11)에 직접적으로 연결되는 제 11 데이터 내부 배선(ID11), 제 11 데이터 볼랜드(LD11), 제 21 데이터 볼(BD21) 및 제 21 데이터 볼랜드(LD21)가 상기 제 3 측면(S3)에 인접하도록 배치된다. 또한, 커맨드/억세스 범프들(BC11)에 직접적으로 연결되는 제 11 커맨드/억세스 내부 배선(IC11), 제 11 커맨드/억세스 볼랜드(LC11), 제 21 커맨드/억세스 볼(BC21) 및 제 21 커맨드/억세스 볼랜드(LC21)가 상기 제 3 측면(S3)에 인접하도록 배치된다. 그러나 제 1 본딩 패드들(PC11, PC12, PD11, PD12), 도전 패드들(PC21, PC22, PD21, PD22), 제 22 커맨드/억세스 볼랜드(LC22) 및 제 22 데이터 볼랜드(LD22)의 위치는 도 1, 2, 3a, 3b, 3c 및 3d를 참조하여 설명한 바와 같이 동일할 수 있다. 따라서 도 9b에서 보이듯이, 상기 제 21 커맨드/억세스 패드(PC21)과 상기 제 21 커맨드/억세스 볼랜드(LC21)를 연결하는 제 21 커맨드/억세스 내부 배선(IC21)의 길이는 도 3a에서 보이는 것보다 길어질 수 있다.
상기 제 3 측면(S3)에 인접한 데이터 범프들(BD11)과 커맨드/억세스 범프들(BC11)의 배치는 다양할 수 있다. 도 8에서처럼, 커맨드/억세스 범프들(BC11)이 상기 데이터 범프들(BD11) 사이에서 중앙부에 배치될 수 있다. 또는 상기 커맨드/억세스 범프들(BC11)은 상기 데이터 범프들(BD11)의 일측 또는 타측에 배치될 수도 있다. 상기 데이터 범프들(BD11)과 커맨드/억세스 범프들(BC11)의 배치에 따라 제 11 데이터 볼랜드(LD11)과 제 11 커맨드/억세스 볼랜드(LC11)도 각각 이들에 인접하도록 배치된다.
본 예에 있어서, 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이에는 언더필 수지막(25)이 존재하지 않고 제 1 몰드막(40)으로 채워질 수 있다. 상기 언더필 수지막(25)을 포함하지 않으므로 댐(50) 또한 필요하지 않아 존재하지 않을 수 있다. 상기 제 1 몰드막(40)은 상기 제 1 로직 칩(20)의 측면을 덮되 이의 상부면을 덮지 않고 노출시킬 수 있다. 상기 제 1 몰드막(40)은 상기 제 2 로직 칩(30)의 제 1 와이어(W1)의 상단보다 높은 상부면을 가지도록 형성될 수 있다. 상기 제 1 몰드막(40) 내부에 댐(50)이 존재하지 않으므로 제 1 몰드막(40)의 높이를 상대적으로 줄일 수 있다. 또한 상기 제 1 몰드막(40)은 연장되어 상기 솔더볼들(BC21, BC22, BD21, BD22) 사이에 개재될 수 있다. 상기 제 1 몰드막(40)은 상기 솔더볼들(BC21, BC22, BD21, BD22) 간의 단락(Short)를 방지할 수 있다. 상기 솔더볼들(BC21, BC22, BD21, BD22)의 폭과 간격은 도 3a의 솔더볼들(BC21, BC22, BD21, BD22)의 폭 및 간격보다 좁을 수 있다. 본 예에 있어서, 상기 솔더볼들(BC21, BC22, BD21, BD22)의 간격은 약 0.4nm로 좁아질 수 있다. 이로써 상기 제 3 측면(S3)에 인접한 제 1 패키지 기판(15) 상에 더 많은 솔더볼들(BC21, BC22, BD21, BD22)을 배치시킬 수 있다. 이로써 상기 제 21 데이터 볼들(BD21)과 상기 제 21 커맨드/억세스 볼들(BC21)을 모두 상기 제 3 측면(S3)에 인접하도록 배치시킬 수 있다. 상기 제 1 측면(S1)에 인접한 상기 제 1 패키지 기판(15) 상에는 상기 커맨드/억세스 범프들(BC11)과 연결이 필요치 않은 커맨드/억세스 신호용 전원전압/접지 전압이 인가되는 제 22 커맨드/억세스 볼들(BC22)만 일부 배치시킬 수 있다. 이로써 상기 제 1 패키지 기판(15)의 너비도 줄일 수 있다.
그 외의 구성 및 연결 방법은 도 1, 2, 3a, 3b, 3c 및 3d를 참조하여 설명한 바와 같이 동일할 수 있다.
도 11 및 12는 도 9a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 8, 9a, 9b, 9c, 9d, 9e 및 11을 참조하면, 제 1 패키지 기판(15)에 제 1 로직 칩(20)을 플립 칩 본딩 방식으로 실장한다. 그리고 상기 제 1 패키지 기판(15) 상에 제 2 로직 칩(30)을 와이어 본딩 방식으로 실장한다. 상부 볼랜드들(LC11, LC12, LD11, LD12)에 제 1 내부 솔더볼들(31)을 부착시킨다. 상기 제 1 내부 솔더볼들(31)의 폭은 도 3a의 솔더볼들(BC21, BC22, BD21, BD22)의 폭보다 좁을 수 있다. 그리고 제 1 몰드막(40)을 형성한다. 상기 제 1 몰드막(40)은 상기 제 1 로직 칩(20)의 상부면을 노출시키되 이의 측면을 덮으며 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이의 공간을 채우도록 형성된다. 또한 상기 제 1 내부 솔더볼들(31)을 덮도록 형성된다. 상기 제 1 몰드막(40) 형성시 몰드막 형성용 수지액이 상기 제 1 로직 칩(20)의 상부면 상으로 흐르지 않고 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이 공간으로만 때문에, 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이에 보이드가 형성되지 않는다. 따라서 상기 제 1 로직 칩(20)과 상기 제 1 패키지 기판(15) 사이를 채우는 별도의 언더필 수지막을 형성할 필요가 없으며, 상기 언더필 수지막을 형성하지 않으므로 댐도 형성할 필요가 없다. 상기 제 1 패키지 기판(15) 하부면에 외부 솔더볼들(45)을 부착한다.
도 8, 9a, 9b, 9c, 9d, 9e 및 12를 참조하면, 상기 제 1 몰드막(40)의 일부를 제거하여 상기 제 1 내부 솔더볼들(31)을 노출시키는 홀들(32)을 형성한다. 상기 제 1 몰드막(40)의 일부를 제거하는 공정은 레이저를 이용할 수 있다. 이로써 제 1 반도체 패키지(103)를 형성한다. 제 2 패키지 기판(71) 상에 메모리 칩(70)을 와이어 본딩 방식으로 실장한 후, 제 2 몰드막(73)을 형성한다. 상기 제 2 몰드막(73)은 상기 제 2 와이어들(WC21, WC22, WD21, WD22)의 상단들 보다 높은 상부면을 가지도록 형성될 수 있다. 상기 제 2 패키지 기판(71) 하부면에 제 2 내부 솔더볼들(33)을 부착시킨다. 상기 제 2 내부 솔더볼들(33)은 상기 제 1 내부 솔더볼들(31)과 같은 크기일 수 있다. 이로써 제 2 반도체 패키지(110)을 형성한다.
상기 제 2 반도체 패키지(110)를 상기 제 1 반도체 패키지(101) 상에 위치시키고 가열하여 상기 내부 솔더볼들(31, 33)을 서로 융착시킨다. 이로써 본 발명의 또 다른 예에 따른 패키지 온 패키지 장치를 형성할 수 있다.
도 13은 도 9a의 변형예에 따른 패키지 온 패키지 장치의 단면도이다.
도 13을 참조하면, 본 예에 따른 패키지 온 패키지 장치에는 도 9a와 같이 언더필 수지막과 댐이 없다. 제 1 몰드막(30)은 제 1 로직 칩(20)의 상부면을 노출시키며 상기 제 1 로직 칩(20)과 제 1 패키지 기판(15) 사이를 채우고 솔더볼들(BC21, BC22, BD21, BD22) 사이를 채운다. 그러나 배선 연결 구조나 솔더볼들(BC21, BC22, BD21, BD22)의 배치는 도 3a와 같을 수 있다.
도 14는 도 3a의 변형예에 따른 패키지 온 패키지 장치의 단면도이다.
도 14를 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 도 3a에서 처럼 언더필 수지막(25)과 댐(50)을 가지는 구조를 가진다. 그러나 범프들(BD11, BC11, 11)의 배치는 도 8 및 9a를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 솔더볼들(BC21, BC22, BD21, BD22)의 배치는 도 8 및 9a를 참조하여 설명한 바와 동일/유사할 수 있다. 또는 상기 솔더볼들(BC21, BC22, BD21, BD22)의 배치는 도 1 및 3a을 참조하여 설명한 바와 동일/유사할 수 있다. 이때에는 제 11 커맨드/억세스 내부 배선(IC11)의 길이가 도 14에서 보이는 바와 같이 길어질 수 있다. 그 외의 구성 및 연결 방법은 위에서 설명한 바와 동일/유사할 수 있다.
101: 제 1 반도체 패키지
110: 제 2 반도체 패키지
15: 제 1 패키지 기판
20: 제 1 로직 칩
30: 제 2 로직 칩
BD11, BC11, 11: 범프들
LC11, LC12, LD11, LD12: 상부 볼랜드들
17: 제 1 하부 볼랜드들
45: 외부 솔더볼들
45: 제 1 몰드막
50: 댐
IC11, IC12, ID11, ID12: 제 1 내부 배선들
71: 제 2 패키지 기판
70: 메모리 칩
PC11, PC12, PD11, PD12: 제 1 본딩 패드들
73: 제 2 몰드막
PC21, PC22, PD21, PD22: 도전 패드들
LC21, LC22, LD21, LD22: 제 2 하부 볼랜드들
WC21, WC22, WD21, WD22: 제 2 와이어들
IC21, IC22, ID21, ID22: 제 2 내부 배선들
BC21, BC22, BD21, BD22: 솔더볼들
TR: 트랜지스터들
215: 배선들
210: 층간절연막들
PC31: 제 31 커맨드/억세스 패드들
PD31: 제 31 데이터 패드들
218: 재배선들
220: 제 2 본딩 패드들

Claims (10)

  1. 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 실장된 제 1 로직(logic) 칩을 포함하는 제 1 반도체 패키지;
    상기 제 1 반도체 패키지 상에 배치되며, 제 2 패키지 기판 및 상기 제 2 패키지 기판에 실장된 메모리 칩을 포함하는 제 2 반도체 패키지; 및
    상기 제 1 패키지 기판과 상기 제 2 패키지 기판 사이에 배치되며, 이들을 전기적으로 연결시키는 복수개의 솔더볼들을 포함하되,
    상기 제 1 로직 칩은 일 방향으로 돌아가며 서로 연결된 제 1 측면, 제 2 측면, 제 3 측면 및 제 4 측면을 포함하고,
    상기 솔더볼들은 상기 제 1 측면과 상기 제 1 측면에 대향되는 제 3 측면에인접한 상기 제 1 패키지 기판 상에는 배치되나 상기 제 2 측면과 상기 제 2 측면에 대향되는 제 4 측면에 인접한 상기 제 1 패키지 기판 상에는 배치되지 않는 패키지 온 패키지 장치.
  2. 제 1 항에 있어서,
    상기 메모리 칩은 제 1 데이터(data) 입출력 패드와 제 1 커맨드 억세스(command access) 입출력(input/output) 패드를 포함하며,
    상기 제 1 로직 칩은 제 1 데이터 입출력 패드와 상기 제 1 커맨드 억세스 입출력 패드에 각각 대응되는 제 2 데이터 입출력 패드와 제 2 커맨드 억세스 입출력 패드를 포함하며,
    상기 솔더볼들은 상기 제 1 데이터 입출력 패드와 상기 제 1 데이터 입출력 패드를 전기적으로 연결시키는 제 1 데이터 볼과 상기 제 1 커맨드 억세스 입출력 패드와 상기 제 2 커맨드 억세스 입출력 패드를 전기적으로 연결시키는 제 1 커맨드 억세스 볼을 포함하며,
    상기 제 1 데이터 볼과 상기 제 1 커맨드 억세스 볼은 각각 상기 제 2 데이터 입출력 패드와 상기 제 2 커맨드 억세스 입출력 패드에 가깝게 배치되는 패키지 온 패키지 장치.
  3. 제 2 항에 있어서,
    상기 제 1 데이터 입출력 패드, 상기 제 2 데이터 입출력 패드 및 상기 제 1 데이터 볼은 상기 제 3 측면에 인접하도록 배치되며,
    상기 제 1 커맨드 억세스 입출력 패드, 상기 제 2 커맨드 억세스 입출력 패드 및 상기 제 1 커맨드 억세스 볼은 상기 제 1 측면에 인접하도록 배치되는 패키지 온 패키지 장치.
  4. 제 3 항에 있어서,
    상기 제 1 로직 칩은 상기 제 1 패키지 기판 상에 플립칩 본딩 방식으로 실장되며,
    상기 제 1 반도체 패키지는,
    상기 제 1 로직 칩과 상기 제 1 패키지 기판 사이를 채우는 언더필 수지막; 및
    상기 제 1 로직 칩을 덮되 상기 솔더볼들과는 이격된 몰드막을 더 포함하는 패키지 온 패키지 장치.
  5. 제 4 항에 있어서,
    상기 제 1 반도체 패키지는,
    상기 제 1 패키지 기판 상에 실장되며 상기 제 1 로직 칩과 전기적으로 연결되는 제 2 로직 칩; 및
    상기 언더필 수지막과 상기 제 2 로직 칩 사이에 배치되는 댐을 더 포함하며,
    상기 몰드막은 연장되어 상기 댐과 상기 제 2 로직칩을 덮는 패키지 온 패키지 장치.
  6. 제 2 항에 있어서,
    상기 제 1 데이터 입출력 패드, 상기 제 2 데이터 입출력 패드 및 상기 제 2 커맨드 억세스 입출력 패드, 상기 제 1 데이터 볼 및 상기 제 1 커맨드 억세스 볼은 상기 제 3 측면에 인접하도록 배치되고,
    상기 제 1 커맨드 억세스 패드는 상기 제 1 측면에 인접하도록 배치되는 패키지 온 패키지 장치.
  7. 제 6 항에 있어서,
    상기 메모리 칩은 전원전압 또는 접지 전압이 인가되는 제 3 데이터 입출력 패드 및 제 3 커맨드 억세스 입출력 패드를 더 포함하며,
    상기 솔더볼들은 상기 제 3 데이터 입출력 패드와 전기적으로 연결되되 상기 제 2 데이터 입출력 패드와는 전기적으로 연결되지 않는 제 2 데이터 볼과, 상기 제 3 커맨드 억세스 입출력 패드와 전기적으로 연결되되 상기 제 2 커맨드 억세스 입출력 패드와는 전기적으로 연결되지 않는 제 2 커맨드 억세스 볼을 더 포함하며,
    상기 제 2 데이터 볼은 상기 제 1 데이터 입출력 패드에 인접하며, 상기 제 2 커맨드 억세스 볼은 상기 제 1 커맨드 억세스 입출력 패드에 인접하는 패키지 온 패키지 장치.
  8. 제 6 항에 있어서,
    상기 제 1 로직 칩은 상기 제 1 패키지 기판 상에 플립 칩 본딩 방식으로 실장되며,
    상기 제 1 반도체 패키지는 상기 제 1 로직 칩의 측면을 덮으며 상기 제 1 로직칩의 상부면을 노출시키며 상기 제 1 로직 칩과 상기 제 1 패키지 기판 사이를 채우는 몰드막을 더 포함하는 패키지 온 패키지 장치.
  9. 제 8 항에 있어서,
    상기 몰드막은 연장되어 상기 솔더볼들 사이에 배치되는 패키지 온 패키지 장치.
  10. 제 1 항에 있어서,
    상기 제 1 측면에 인접한 솔더볼의 갯수는 상기 제 2 측면에 인접한 솔더볼의 갯수와 다른 패키지 온 패키지 장치.
KR1020120070154A 2012-06-28 2012-06-28 패키지 온 패키지 장치 및 이의 제조 방법 KR101923535B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120070154A KR101923535B1 (ko) 2012-06-28 2012-06-28 패키지 온 패키지 장치 및 이의 제조 방법
US13/831,367 US8952517B2 (en) 2012-06-28 2013-03-14 Package-on-package device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120070154A KR101923535B1 (ko) 2012-06-28 2012-06-28 패키지 온 패키지 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140002986A true KR20140002986A (ko) 2014-01-09
KR101923535B1 KR101923535B1 (ko) 2018-12-03

Family

ID=49777273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120070154A KR101923535B1 (ko) 2012-06-28 2012-06-28 패키지 온 패키지 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8952517B2 (ko)
KR (1) KR101923535B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102043369B1 (ko) * 2012-11-21 2019-11-11 삼성전자주식회사 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지
KR102110984B1 (ko) * 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
KR102104060B1 (ko) 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
KR20150144148A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치
KR102258101B1 (ko) 2014-12-05 2021-05-28 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种扇出PoP封装结构及其制造方法
KR102296746B1 (ko) 2014-12-31 2021-09-01 삼성전자주식회사 적층형 반도체 패키지
KR102492527B1 (ko) 2015-10-12 2023-01-31 삼성전자주식회사 데이터 스토리지 소자 및 그를 포함하는 전자 장치
US10043724B1 (en) * 2016-11-08 2018-08-07 Xilinx, Inc. Using an integrated circuit die for multiple devices
TWI750467B (zh) 2018-05-15 2021-12-21 南韓商三星電子股份有限公司 半導體封裝
US11810896B2 (en) * 2021-05-18 2023-11-07 Western Digital Technologies, Inc. Substrate component layout and bonding method for increased package capacity

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278616B1 (en) * 1998-07-07 2001-08-21 Texas Instruments Incorporated Modifying memory device organization in high density packages
KR20020001536A (ko) * 2000-06-28 2002-01-09 마찌다 가쯔히꼬 배선기판, 반도체장치 및 패키지 스택 반도체장치
KR20110099555A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 적층형 반도체 패키지

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW338180B (en) * 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
ID16932A (id) 1996-05-23 1997-11-20 Praxair Technology Inc Penyemprot oksigen langsung dalam produksi asam nitrat
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
KR100617071B1 (ko) 2002-12-23 2006-08-30 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조방법
KR100608327B1 (ko) 2002-12-26 2006-08-04 매그나칩 반도체 유한회사 비지에이 패키지의 적층 방법
TWI231977B (en) 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips package
KR100642746B1 (ko) 2004-02-06 2006-11-10 삼성전자주식회사 멀티 스택 패키지의 제조방법
US7187068B2 (en) 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
KR20060058376A (ko) 2004-11-25 2006-05-30 삼성전자주식회사 적층 패키지 및 그 제조 방법
KR100712549B1 (ko) 2006-01-31 2007-05-02 삼성전자주식회사 패키지 리드를 포함하는 멀티 스택 패키지
KR100809691B1 (ko) * 2006-07-28 2008-03-06 삼성전자주식회사 수동 소자를 구비한 반도체 패키지 및 이것으로 구성되는반도체 메모리 모듈
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
KR100817075B1 (ko) 2006-11-09 2008-03-26 삼성전자주식회사 멀티스택 패키지 및 그 제조 방법
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
KR101213175B1 (ko) * 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US7911388B2 (en) 2007-12-12 2011-03-22 Broadcom Corporation Method and system for configurable antenna in an integrated circuit package
TW200931634A (en) * 2008-01-10 2009-07-16 Abounion Technology Corp Multi-channel stacked semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
US7982555B2 (en) 2008-03-28 2011-07-19 Broadcom Corporation Method and system for processing signals via power splitters embedded in an integrated circuit package
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
KR101479509B1 (ko) * 2008-08-29 2015-01-08 삼성전자주식회사 반도체 패키지
KR101623880B1 (ko) * 2008-09-24 2016-05-25 삼성전자주식회사 반도체 패키지
KR101056747B1 (ko) 2009-04-14 2011-08-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
US8299595B2 (en) 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
US8914692B2 (en) * 2011-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM test architecture for wide I/O DRAM based 2.5D/3D system chips

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278616B1 (en) * 1998-07-07 2001-08-21 Texas Instruments Incorporated Modifying memory device organization in high density packages
KR20020001536A (ko) * 2000-06-28 2002-01-09 마찌다 가쯔히꼬 배선기판, 반도체장치 및 패키지 스택 반도체장치
KR20110099555A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 적층형 반도체 패키지

Also Published As

Publication number Publication date
KR101923535B1 (ko) 2018-12-03
US8952517B2 (en) 2015-02-10
US20140001653A1 (en) 2014-01-02

Similar Documents

Publication Publication Date Title
KR101923535B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US7151319B2 (en) Semiconductor device
KR100697758B1 (ko) 반도체 장치
JP5514560B2 (ja) 半導体装置
TWI591737B (zh) 半導體封裝結構
US10903198B2 (en) Semiconductor package assembly and method for forming the same
TWI401778B (zh) 半導體晶片封裝
US12183723B2 (en) Semiconductor package with dummy MIM capacitor die
CN103779283B (zh) 封装器件、封装器件的制造方法以及封装方法
CN104517930A (zh) 半导体封装
KR20150049622A (ko) 패키지 온 패키지 장치
CN110137144B (zh) 具有平坦化的钝化层的半导体器件及其制造方法
CN106981473A (zh) 基板结构及其制法
JP2014239118A (ja) 半導体装置
JP2012028429A (ja) 半導体装置およびその製造方法
US20150108604A1 (en) Semiconductor module carrying the same
US20190295909A1 (en) Package substrate for semiconductor package, semiconductor package including the same and method of manufacturing the same
JP2012186374A (ja) 半導体装置、及びその製造方法
KR101708093B1 (ko) 반도체 장치
US11121064B2 (en) Semiconductor package
CN114664761A (zh) 半导体装置
CN111446216B (zh) 电子封装件及其制法与封装用基板
TWI576976B (zh) 無核心層封裝結構
CN101252107A (zh) 半导体封装结构及其制造方法
TW201733048A (zh) 半導體封裝

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120628

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20170529

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20120628

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20180707

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20181108

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20181123

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20181126

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20211027

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20221026

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20241024

Start annual number: 7

End annual number: 7