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KR100817075B1 - 멀티스택 패키지 및 그 제조 방법 - Google Patents

멀티스택 패키지 및 그 제조 방법 Download PDF

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Publication number
KR100817075B1
KR100817075B1 KR1020060110538A KR20060110538A KR100817075B1 KR 100817075 B1 KR100817075 B1 KR 100817075B1 KR 1020060110538 A KR1020060110538 A KR 1020060110538A KR 20060110538 A KR20060110538 A KR 20060110538A KR 100817075 B1 KR100817075 B1 KR 100817075B1
Authority
KR
South Korea
Prior art keywords
package
substrate
semiconductor chip
opening
layer
Prior art date
Application number
KR1020060110538A
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English (en)
Inventor
변학균
조태제
심종보
한상욱
Original Assignee
삼성전자주식회사
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Filing date
Publication date
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Priority to US11/790,962 priority patent/US20080111224A1/en
Priority to TW096130148A priority patent/TW200822319A/zh
Priority to JP2007221348A priority patent/JP2008124435A/ja
Priority to CNA2007101671925A priority patent/CN101179068A/zh
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Abstract

상부에 위치되는 제1 패키지의 저부에 형성된 트렌치 또는 개구 내에 하부에 위치되는 제2 패키지의 일부가 삽입되는 구조를 가지는 멀티스택 패키지 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 멀티스택 패키지는 제1 개구가 형성되어 있는 제1 기판과, 상기 제1 기판의 표면 위에 고정되어 있는 제1 반도체 칩을 포함하는 제1 패키지를 포함한다. 또한, 제2 기판과, 상기 제2 기판 위에 고정되어 있고 제1 기판의 제1 개구 내에 삽입되어 있는 제2 반도체 칩을 포함하는 제2 패키지를 포함한다. 제1 패키지와 제2 패키지를 전기적으로 연결시키기 위하여 제1 개구의 주위에서 제1 기판과 제2 기판 사이에는 조인트가 형성되어 있다.
Figure R1020060110538
MSP, 개구, 트렌치, 삽입, 조인트, 두께

Description

멀티스택 패키지 및 그 제조 방법{Multistack package and method of fabricating the same}
도 1은 종래 기술에 따른 MSP (multistack package)의 구조를 보여주는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 멀티스택 패키지의 요부 구성을 보여주는 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 멀티스택 패키지의 요부 구성을 보여주는 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 멀티스택 패키지의 요부 구성을 보여주는 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 멀티스택 패키지의 요부 구성을 보여주는 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 멀티스택 패키지의 제조 방법을 설명하기 위한 플로차트이다.
도 7은 본 발명의 제2 실시예에 따른 멀티스택 패키지의 제조 방법을 설명하기 위한 플로차트이다.
도 8 내지 도 10은 도 7에 예시된 본 발명의 제2 실시예에 따른 멀티스택 패 키지의 제조 방법을 설명하기 위하여 일부 공정을 그 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 멀티스택 패키지, 102: 제1 패키지, 104: 제2 패키지, 120: 제1 기판, 120a: 제1 표면, 120b: 제2 표면, 120h: 제1 개구, 120p: 도전 패턴 형성 영역, 122: 제1 접착층, 124: 제2 접착층, 126: 본딩 와이어, 128: 랜드, 132; 반도체 칩, 134: 반도체 칩, 138: 밀봉재, 140: 제2 기판, 140a: 제3 표면, 140b: 제4 표면, 140p: 도전 패턴 형성 영역, 148: 랜드, 152: 제3 접착층, 156: 본딩 와이어, 162: 반도체 칩, 168: 밀봉재, 170: 조인트, 180: 조인트, 200: 멀티스택 패키지, 202: 제1 패키지, 204: 제2 패키지, 220h: 제1 개구, 222: 제1 접착층, 222h: 제2 개구, 270: 조인트, 300: 멀티스택 패키지, 390: 패키지간 갭충진층, 400: 멀티스택 패키지, 490: 패키지간 갭충진층, 800: 마운팅 테이블, 802; 돌출부.
본 발명은 반도체 칩 패키지 및 그 제조 방법에 관한 것으로서, 특히 복수의 반도체 칩들을 적층하여 하나의 패키지로 형성할 수 있는 멀티스택 패키지 (multi stack package: MSP) 및 그 제조 방법에 관한 것이다.
반도체 산업이 발전됨에 따라 전자 기기의 소형화, 경량화 및 다기능화가 가속화되고 있다. 이에 따라, 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 MSP 기술이 개발되었다. MSP 기술에 의하면 각각의 반도체 칩을 개별적인 패키지로 구현하는 경우에 비해 패키지의 크기, 무게 및 실장 면적의 관점에 있어서 유리하다. 특히, 휴대용 컴퓨터의 크기가 점차 축소됨에 따라 고집적화 및 고성능화된 집적회로를 구현하기 위하여 보다 많은 수의 반도체 칩을 탑재하여 하나의 패키지를 제조하거나, SFF (Small Form Factor)를 구현하기 위해 이종(異種)의 반도체 칩들을 조합하여 단일 패키지를 제조하여야 할 필요성이 증가되었다.
도 1은 종래 기술에 따른 MSP 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래 기술에 따른 MSP(10)는 제1 기판(20)상에 제1 반도체 칩(22)이 제1 밀봉제(encapsulant)(28)에 의해 몰딩되어 있는 하부 패키지(12)와, 제2 기판(30)상에 제2 반도체 칩(32) 및 제3 반도체 칩(34)이 수직으로 적층되어 있는 스택 모듈이 제2 밀봉제(38)에 의해 몰딩되어 있는 상부 패키지(14)가 수직으로 얼라인되어 있는 스택 구조를 가진다. 제1 기판(20) 및 제2 기판(30)에는 이들을 각각 외부 회로와 전기적으로 연결시키기 위한 제1 랜드(26) 및 제2 랜드(36)가 형성되어 있다. 상기 하부 패키지(12) 및 상부 패키지(14)는 상기 제1 랜드(26) 및 제2 랜드(36) 사이에서 조인트(joint) 역할을 하는 솔더볼(40)에 의해 상호 전기적으로 연결된다.
도 1에 예시된 MSP(10) 구조에서는 하부 패키지(12) 및 상부 패키지(14) 각각의 높이(h1, h2)가 MSP(10)의 전체 높이(h)를 결정한다. 따라서, MSP(10)의 전체 높이(h)를 줄이기 위하여는 하부 패키지(12) 및 상부 패키지(14) 각각의 높이(h1, h2)를 줄여야 한다. 즉, 도 1에 예시된 MSP(10) 구조에서 MSP(10)의 전체 높이(h)를 줄이기 위하여는 제1 패키지(12) 및 제2 패키지(14) 내부에 있는 제1, 제2 및 제3 반도체 칩(22, 32, 34) 각각의 높이를 낮추는 방법, 제1 반도체 칩(22)의 상면으로부터 제1 밀봉제(28)의 상면까지의 높이, 또는 상기 제3 반도체 칩(34)의 상면으로부터 제2 밀봉제(38)의 상면까지의 높이를 낮추는 방법, 제1 및 제2 기판(20, 30) 각각의 높이를 낮추는 방법을 고려할 수 있다. 그러나, 이들 방법은 패키지 형성 공정을 진행하는 데 있어서 기술적인 한계로 인하여 적용하기가 쉽지 않다.
또한, 제1 패키지(12)의 제1 반도체 칩(22) 및 이를 덮고 있는 밀봉제(28)의 높이(h3)로 인해 상기 하부 패키지(12) 및 상부 패키지(14) 사이에 소정의 갭(gap)을 확보하여야 하므로, 상기 하부 패키지(12) 및 상부 패키지(14) 사이에 연결되는 솔더볼(40)의 사이즈를 일정 수준 이하로 감소시키는 것이 불가능하여 솔더볼의 피치(pitch) 축소에 한계가 있다. 따라서, 한정된 공간 내에 형성되는 입출력 라인의 밀도를 높이는 데 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 복수의 반도체 칩들을 적층하여 하나의 패키지로 형성한 MSP에서 상하부에 각각 위치되는 패키지들 사이의 전기적 연결을 위한 조인트의 크기를 작게 하면서 MSP의 전체 높이를 낮출 수 있는 구조를 가지는 MSP를 제공하는 것이다.
본 발명의 다른 목적은 패키지 형성 공정에서 기술적인 한계로 인한 제한을 받지 않고 낮아진 전체 높이를 가지는 MSP를 제조할 수 있는 MSP의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 멀티스택 패키지는 소정 위치에 제1 개구가 형성되어 있고 제1 표면 및 제2 표면을 가지는 제1 기판과, 상기 제1 기판에 전기적으로 연결된 상태로 상기 제1 기판의 제1 표면 위에 고정되어 있는 제1 반도체 칩을 포함하는 제1 패키지를 포함한다. 또한, 상기 제1 기판에 전기적으로 연결되어 있고 제3 표면 및 제4 표면을 가지는 제2 기판과, 상기 제2 기판에 전기적으로 연결된 상태로 상기 제2 기판의 제3 표면 위에 고정되어 있고 상기 제1 개구 내에 삽입되어 있는 제2 반도체 칩을 포함하는 제2 패키지를 포함한다. 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결시키기 위하여 상기 제1 개구의 주위에서 상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표면 사이에는 조인트가 형성되어 있다.
본 발명에 따른 멀티스택 패키지에서, 상기 제2 반도체 칩은 밀봉재에 의해 밀봉되어 있는 구조를 가질 수 있다. 이 경우, 상기 제2 반도체 칩은 상기 밀봉재에 의해 밀봉된 상태로 상기 제1 개구 내에 삽입된다.
상기 제1 반도체 칩은 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고정될 수 있다. 이 경우, 상기 제1 접착층은 상기 제1 개구를 통해 상기 제2 반도체 칩과 상호 대향할 수 있다. 또는, 상기 제1 접착층에는 상기 제1 개구에 대응하는 위치에 제2 개구가 형성될 수 있다. 이 경우, 상기 제1 반도체 칩은 상기 제1 개구 및 제2 개구를 통해 상기 제2 반도체 칩과 상호 대향한다.
상기 제1 개구 내에서 상기 제1 패키지와 상기 제2 패키지와의 사이에는 이들을 상호 접착시키기 위한 패키지간 갭충진층이 개재될 수 있다. 상기 패키지간 갭충진층은 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 상기 제1 패키지의 저면을 따라 연장될 수 있다.
상기 제1 반도체 칩은 상기 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고정되어 있는 경우, 상기 패키지간 갭충진층은 상기 제1 접착층의 저면에 접촉될 수 있다. 또는, 상기 패키지간 갭충진층은 상기 제1 반도체 칩의 저면에 접촉될 수 있다.
상기 패키지간 갭충진층은 접착성 물질, 비접착성 물질, 도전성 물질, 비도전성 물질, 또는 열전도성 물질로 이루어질 수 있다.
본 발명에 따른 멀티스택 패키지에서, 상기 제1 패키지는 상기 제1 기판의 제2 표면에 형성된 복수의 도전성 제1 랜드(land)를 더 포함할 수 있으며, 상기 제2 패키지는 상기 제2 기판의 제1 표면에 형성된 복수의 도전성 제2 랜드를 더 포함할 수 있다. 이 경우, 상기 조인트는 상기 제1 랜드와 상기 제2 랜드 사이에 접합되어 있는 금속 범프로 이루어질 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 멀티스택 패키지의 제조 방법에서는 제1 표면 및 제2 표면을 가지는 제1 기판의 상기 제1 표면 위에 제1 반도체 칩이 실장되어 있는 제1 패키지를 형성한다. 제3 표면 및 제4 표면을 가지는 제2 기판의 상기 제3 표면 위에 제2 반도체 칩이 실장되어 있는 제2 패키지를 형성한다. 상기 제1 패키지의 제1 기판의 소정 영역을 상기 제2 표면으로부터 소정 깊이 만큼 제거하여 상기 제1 반도체 칩의 하부에 트렌치를 형성한다. 상기 트렌치 내에 상기 제2 패키지의 제2 반도체 칩을 삽입한다. 상기 제1 기판과 상기 제2 기판을 전기적으로 연결시킨다.
본 발명의 제1 양태에 따른 멀티스택 패키지의 제조 방법에 있어서, 상기 트렌치를 형성하기 위하여 상기 제1 기판의 일부를 제거하여 상기 제1 기판을 관통하는 제1 개구를 형성할 수 있다.
상기 제1 반도체 칩을 제1 접착층을 통해 상기 제1 기판상에 접착시킨 경우, 상기 트렌치를 형성하기 위하여 상기 제1 기판의 일부 및 제1 접착층의 일부를 제거하여 상기 제1 기판을 관통하는 제1 개구 및 상기 제1 접착층을 관통하는 제2 개구를 형성할 수 있다.
본 발명의 제1 양태에 따른 멀티스택 패키지의 제조 방법에 있어서, 상기 트렌치 형성 후, 상기 트렌치 내에 상기 제2 반도체 칩을 삽입하기 전에, 상기 트렌치의 내벽에 패키지간 갭충진층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제2 반도체칩을 삽입하는 단계에서 상기 제2 패키지가 상기 패키지간 갭충진층에 접하도록 상기 트렌치 내에 삽입될 수 있다.
상기 패키지간 갭충진층을 형성하기 위하여 상기 트렌치의 내벽에 접착성 물질로 이루어지는 필름을 부착할 수 있다. 또는, 상기 패키지간 갭충진층을 형성하기 위하여 상기 트렌치의 내벽에 비접착성 물질을 드라이코팅(dry coating)할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 멀티스택 패키지의 제조 방법에서는 제1 표면 및 제2 표면을 가지는 제1 기판의 소정 영역에 제1 개구를 형성한다. 상기 제1 개구의 적어도 일부를 덮도록 상기 제1 기판의 제1 표면 위에 제1 반도체 칩을 실장하여 제1 패키지를 형성한다. 제3 표면 및 제4 표면을 가지는 제2 기판의 상기 제3 표면 위에 제2 반도체 칩이 실장되어 있는 제2 패키지를 형성한다. 상기 제1 개구 내에 상기 제2 패키지의 제2 반도체 칩을 삽입한다. 상기 제1 기판과 상기 제2 기판을 전기적으로 연결시킨다.
본 발명의 제2 양태에 따른 멀티스택 패키지의 제조 방법에 있어서, 상기 제1 패키지를 형성하는 단계는 상면에 돌출부가 형성된 마운팅 테이블(moounting table) 위에 상기 제1 기판을 상기 돌출부가 상기 제1 기판의 제1 개구 내에 삽입되도록 재치하는 단계와, 상기 돌출부가 상기 제1 개구 내에 삽입된 상태에서 상기 제1 반도체 칩을 상기 제1 표면 위에 실장하는 단계를 포함할 수 있다.
상기 제1 반도체 칩을 제1 접착층을 통해 상기 제1 기판상에 접착시킨 경우, 상기 제1 개구 내에 상기 제2 패키지의 제2 반도체 칩을 삽입하기 전에 상기 제1 개구를 통해 노출되는 상기 제1 접착층을 제거하여 상기 제1 개구를 통해 상기 제1 반도체 칩을 노출시키는 단계를 더 포함할 수 있다.
또한, 본 발명의 제2 양태에 따른 멀티스택 패키지의 제조 방법에 있어서, 상기 제1 패키지를 형성한 후, 상기 제1 개구 내에 상기 제2 반도체 칩을 삽입하기 전에, 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 상기 제1 패키지의 저면에 패키지간 갭충진층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제2 반도체칩을 삽입하는 단계에서 상기 제2 패키지가 상기 패키지간 갭충진층에 접하도록 상기 제1 개구 내에 삽입될 수 있다.
본 발명에 의하면, 상호 결합되는 제1 패키지 및 제2 패키지 각각의 두께를 낮추지 않고도 멀티스택 패키지의 총 두께를 낮출 수 있다. 따라서, 멀티스택 패키지의 제조 공정 단가를 낮출 수 있고 공정의 난이도를 낮출 수 있다. 또한, 패키지간 정렬 오차가 발생되는 것을 방지할 수 있으며, 패키지들을 상호 전기적으로 연결시키는 데 필요한 조인트의 사이즈를 줄일 수 있다. 따라서, 기판의 한정된 면적 내에서 배선 패턴 형성 밀도를 높일 수 있어 고집적화 및 고성능화된 집적회로를 구현하는 데 유리하게 적용될 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 멀티스택 패키지(100)의 요부 구성을 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 멀티스택 패키지(100)는 상호 수직으로 적층되어 있는 제1 패키지(102) 및 제2 패키지(104)를 포함한다.
상기 제1 패키지(102)는 상호 반대 방향의 제1 표면(120a) 및 제2 표면(120b)을 가지는 제1 기판(120)과, 상기 제1 기판(120)의 제1 표면(120a) 위에 수직으로 차례로 실장되어 있는 복수의 반도체 칩(132, 134)을 포함한다. 상기 제1 기판(120)은 통상의 PCB (printed circuit board) 또는 유연성 PCB (flexible PCB)로 이루어질 수 있다.
상기 제1 기판(120)에는 상기 반도체 칩(132, 134)과 대향하는 위치에 제1 개구(120h)가 형성되어 있다. 도 2에 예시된 멀티스택 패키지(100)에서, 상기 제1 개구(120h)는 상기 제1 기판(120)을 관통하는 관통홀(through hole) 형태를 가진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 개구(120h)는 상기 제1 기판(120)을 관통하지 않고 상기 제1 기판(120)의 총 두께 중 일부의 두께에 대응하는 깊이를 가지는 형태를 가질 수도 있다. 도 2에 예시된 멀티스택 패키지(100)의 제1 패키지(102)에서, 상기 제1 개구(120h)를 통해 상기 제1 접착층(122)이 노출되며, 따라서 상기 제1 개구(120h) 내에서 상기 제1 접착층(122)은 상기 밀봉재(168)에 의해 밀봉된 반도체 칩(162)과 상호 대향하게 된다.
상기 제1 기판(120)에서 상기 제1 개구(120h)의 주위에는 도전 패턴 형성 영역(120p)이 포함되어 있다. 상기 반도체 칩(132)은 제1 접착층(122)을 통해 상기 제1 기판(120)의 제1 표면(120a) 위에 고정되어 있고, 상기 반도체 칩(134)은 제2 접착층(124)을 통해 상기 제1 반도체 칩(132)의 상면에 고정되어 있다. 상기 반도체 칩(132, 134)은 각각 본딩 와이어(126)에 의해 상기 제1 기판(120)의 제1 표면(120a)에 노출되어 있는 도전성 랜드(land)(128)에 접합됨으로써 상기 제1 기판(120)에 전기적으로 연결된다. 상기 반도체 칩(132, 134) 및 본딩 와이어(126)는 EMC (epoxy molding compound)와 같은 밀봉재(138)로 밀봉되어 있다. 도 2에 예시된 본 발명의 제1 실시예에 따른 멀티스택 패키지(100)에서는 상기 제1 패키지(102)가 2 개의 반도체 칩(132, 134)이 차례로 적층되어 있는 반도체 칩 적층 모듈을 포함하는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 상기 제1 패키지(102)가 3 개 또는 그 이상의 수의 반도체 칩이 차례로 적층되어 있는 반도체 칩 적층 모듈을 포함할 수도 있다.
상기 제2 패키지(104)는 상호 반대 방향의 제3 표면(140a) 및 제4 표면(140b)을 가지는 제2 기판(140)과, 상기 제2 기판(140)의 제1 표면(140a) 위에 실장되어 있는 반도체 칩(162)을 포함한다. 상기 제2 기판(140)은 통상의 PCB 또는 유연성 PCB 로 이루어질 수 있다.
상기 제2 기판(140)에는 상기 제2 기판(140)중 상기 반도체 칩(162)의 하부 및 그 주위에 도전 패턴 형성 영역(140p)이 포함되어 있다. 상기 반도체 칩(162)은 제3 접착층(152)을 통해 상기 제2 기판(140)의 제3 표면(140a) 위에 고정되어 있다. 상기 반도체 칩(162)은 본딩 와이어(156)에 의해 상기 제2 기판(140)의 제3 표면(140a)에 노출되어 있는 도전성 랜드(148)에 접합됨으로써 상기 제2 기판(140)에 전기적으로 연결된다. 상기 반도체 칩(162) 및 본딩 와이어(156)는 EMC와 같은 밀봉재(168)로 밀봉되어 있다. 상기 밀봉재(168)는 상기 제2 기판(140)상에서 상기 반도체 칩(162) 및 본딩 와이어(156)가 형성된 영역만을 밀봉하도록 탑게이트몰드 (top gate mold) 공정과 같은 부분 몰딩 공정을 통해 형성된다. 따라서, 상기 반도체 칩(162) 및 본딩 와이어(156) 주위에서 상기 기판(140)상의 제1 표면(140a) 중 상기 밀봉재(168)로 덮이지 않은 영역이 노출되어 있다. 또한, 상기 제2 기판(140)의 제4 표면(140b)에서 노출되어 있는 랜드(148)에는 상기 제2 기판(140)을 외부 회로 기판과 전기적으로 연결시키기 위한 복수의 조인트(180)가 접합되어 있다.
상기 제2 기판(140)상에 실장된 반도체 칩(162)은 상기 밀봉재(168)에 의해 덮인 상태로 상기 제1 기판(120)에 형성된 제1 개구(120h) 내에 삽입된다. 상기 제2 기판(140)상에서 반도체 칩(162)을 밀봉하고 있는 상기 밀봉재(168)의 폭(W2)은 상기 제1 기판(120)에 형성된 제1 개구(120h)의 폭(W1)과 같거나 더 작을 수 있다.
상기 제1 패키지(120) 및 제2 패키지(140)는 상기 제1 개구(120h)의 주위에서 상기 제1 기판(120)의 제2 표면(120b)에 형성된 랜드(128)와 상기 제2 기판(140)의 제3 표면(140a)에 형성된 랜드(148) 사이에 연결되어 조인트(170)에 의해 상호 전기적으로 연결되어 있다. 도 2에 예시된 멀티스택 패키지(100)에서, 상기 조인트(170)는 솔더볼(solder ball)과 같은 금속 범프(bump)로 구성된 것으로 도시되어 있다.
상기 설명한 바와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 멀티스택 패키지(100)에서는, 제1 패키지(102) 및 제2 패키지(104) 각각의 두께를 낮추지 않고도 상기 제1 개구(120h) 내에 삽입되는 상기 밀봉재(168)의 두께 만큼 상기 멀티스택 패키지(100)의 총 두께(T1)를 낮출 수 있다. 따라서, 제1 패키지(102) 및 제2 패키지(104) 각각의 제조 공정시 얇아진 기판을 지지하기 위한 별도의 캐리어 프레임(carrier frame)을 필요로 하지 않으므로 제조 공정 단가를 낮출 수 있으며, 얇아진 두께를 가지는 기판을 처리하기 위한 까다로운 공정을 적용할 필요가 없으므로 공정의 난이도를 낮출 수 있다. 또한, 상기 제1 패키지(102) 및 제2 패키지(104)의 형성 공정시 기판의 휨(warpage) 현상 발생, 코플래너리티(co-planarity) 불량 등이 발생될 가능성을 낮출 수 있다. 또한, 상기 제2 패키지(104) 의 반도체 칩(162)이 상기 밀봉재(168)에 의해 밀봉된 상태로 상기 제1 개구(120h) 내에 삽입됨으로써, 상기 제1 기판(120)과 제2 기판(140)과의 사이의 거리(D1)가 작아진다. 그 결과, 상기 제1 기판(120)과 제2 기판(140)과의 사이에 접합되는 조인트(170)의 사이즈를 줄일 수 있다. 상기 조인트(170)의 사이즈가 작아지면 상기 제1 기판(120)과 제2 기판(140)과의 사이에서 각 조인트(170)를 보다 감소된 피치(pitch)로 배치하는 것이 가능하게 되어 한정된 면적 내에서 배선 패턴 형성 밀도가 높아질 수 있다는 이점이 있다. 또한, 상기 제1 패키지(102) 및 제2 패키지(104)를 상호 정렬시켜 결합시킬 때, 상기 제1 패키지(102)에 형성된 제1 개구(120h)가 결합을 위한 가이드(guide) 역할을 하여 상기 제1 패키지(102) 및 제2 패키지(104)를 적층할 때 정렬 오차가 발생되는 것을 방지할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 멀티스택 패키지(200)의 요부 구성을 보여주는 단면도이다.
도 3에 예시된 멀티스택 패키지(200)의 구성은 다음에 설명하는 바를 제외하고 도 2에 예시된 본 발명의 제1 실시예에 따른 멀티스택 패키지(100)의 구성과 대체로 유사하다. 도 3에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서, 본 예에서는 도 2의 부재와 동일한 부재에 대하여는 그에 대한 상세한 설명을 생략한다.
본 발명의 제2 실시예에 따른 멀티스택 패키지(200)에서는, 제1 패키지(202)에서, 반도체 칩(132)이 제1 접착층(222)을 통해 상기 제1 기판(120)의 제1 표 면(120a) 위에 고정되어 있으며, 상기 제1 접착층(222)에는 상기 제1 기판(120)에 형성된 제1 개구(220h)와 연통되는 제2 개구(222h)가 형성되어 있다. 도 3에 예시된 멀티스택 패키지(200)의 제1 패키지(202)에서, 상기 제1 개구(220h) 및 제2 개구(222h)를 통해 상기 반도체 칩(132)이 노출되며, 따라서 상기 제1 개구(220h) 및 제2 개구(222h) 내에서 상기 반도체 칩(132)은 상기 밀봉재(168)에 의해 밀봉된 반도체 칩(162)과 상호 대향하게 된다.
상기 제2 패키지(204)의 반도체 칩(162)이 상기 밀봉재(168)에 의해 밀봉된 상태로 상기 제1 개구(220h) 및 제2 개구(222h) 내에 삽입됨으로써, 제1 패키지(202)와 제2 패키지(204)가 상호 결합될 때 상기 제2 패키지(204)에서 밀봉재(168)에 의해 밀봉된 반도체 칩(162)은 상기 제2 패키지(202)의 반도체 칩(132)에 더 근접하게 위치결정될 수 있다. 따라서, 상기 제1 기판(120)과 제2 기판(140)과의 사이의 거리(D2)가 더욱 작아질 수 있다.
본 발명의 제2 실시예에 따른 멀티스택 패키지(200)에서는, 상기 제1 기판(120)과 제2 기판(140)과의 사이의 거리(D2)가 도 2에 예시된 제1 실시예에 따른 멀티스택 패키지(100)의 경우보다 더 감소될 수 있다. 그 결과, 상기 제1 패키지(202) 및 제2 패키지(204)가 상호 결합되어 얻어지는 멀티스택 패키지(200)의 총 두께(T2)를 상기 멀티스택 패키지(100)의 총 두께(T1) 보다 더 작게 줄일 수 있다. 또한, 상기 제1 기판(120)과 제2 기판(140)과의 사이에 접합되는 조인트(270)의 사이즈를 도 2의 조인트(170)의 사이즈보다 더 작게 줄일 수 있다. 따라서, 각 조인 트(270)를 더욱 감소된 피치로 배치하는 것이 가능하게 되어 한정된 면적 내에서 배선 패턴 형성 밀도를 더욱 높일 수 있다.
상기 제1 패키지(202) 및 제2 패키지(204)의 구성은 상기 설명한 바를 제외하고 도 2의 상기 제1 패키지(102) 및 제2 패키지(104)의 구성과 동일하다.
도 4는 본 발명의 제3 실시예에 따른 멀티스택 패키지(300)의 요부 구성을 보여주는 단면도이다.
도 4에 예시된 멀티스택 패키지(300)의 구성은 다음에 설명하는 바를 제외하고 도 2에 예시된 제1 실시예에 따른 멀티스택 패키지(100)의 구성과 대체로 유사하다. 도 4에서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서, 본 예에서는 도 2의 부재와 동일한 부재에 대하여는 그에 대한 상세한 설명을 생략한다.
본 발명의 제3 실시예에 따른 멀티스택 패키지(300)에서는, 제1 패키지(102)의 제1 개구(120h) 내에서 상기 제1 패키지(102)와 제2 패키지(104)와의 사이에 패키지간 갭충진층 (interpackage gap filler)(390)이 개재되어 있다.
상기 패키지간 갭충진층(390)은 상기 제1 개구(120h)의 측벽과 상기 제1 개구(120h)를 통해 노출되는 상기 제1 패키지(102)의 저면을 따라 연장되어 있다. 도 4에 예시된 본 발명의 제3 실시예에 따른 멀티스택 패키지(300)에서는 상기 패키지간 갭충진층(390)이 상기 제1 접착층(122)의 저면에 접착되어 있다.
상기 패키지간 갭충진층(390)은 예를 들면 에폭시 수지로 이루어지는 페이스트(paste) 또는 필름(film) 형태의 접착성 물질로 이루어질 수 있다. 또는, 상기 패키지간 갭충진층(390)은 비접착성 물질, 예를 들면 열전도성 물질 (thermal compound)로 이루어질 수 있다. 열전도성 물질로 이루어지는 상기 패키지간 갭충진층(390)은 예를 들면 반도체, 금속, 금속 산화물, 및 유기물로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 특히, 열전도성 물질로 이루어지는 상기 패키지간 갭충진층(390)은 예를 들면 Si, Au, Ag, C, 산화아연, 및 산화은으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 또는, 상기 패키지간 갭충진층(390)은 도전성 물질로 이루어질 수 있다. 도전성 물질로 이루어지는 상기 패키지간 갭충진층(390)은 예를 들면 Ag, Ni, Au 코팅된 Ni 및 Pb로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 도전성 필러(filler)를 포함하는 에폭시 수지로 이루어질 수 있다. 또는, 상기 패키지간 갭충진층(390)은 비도전성 물질로 이루어질수 있다. 비도전성 물질로 이루어지는 상기 패키지간 갭충진층(390)은 SiO2, 고무코팅된 SiO2 및 고무로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 비도전성 필러를 포함하는 에폭시 수지로 이루어질 수 있다.
본 발명의 제3 실시예에 따른 멀티스택 패키지(300)에서는, 상기 제1 패키지(102)와 제2 패키지(104)와의 사이에 패키지간 갭충진층(390)이 개재되어 있으므로, 상기 패키지간 갭충진층(390)에 의해 상기 제1 패키지(102)에서 상기 제1 개구(120h)를 통해 노출되는 부분이 보호될 수 있다. 또한, 상기 패키지간 갭충진층(390)을 사이에 두고 상호 결합되는 상기 제1 패키지(102)와 제2 패키지(104)와 의 사이에 결합력이 강화되어 상기 멀티스택 패키지(300)에서의 결합 신뢰도를 향상시킬 수 있다. 그리고, 상기 패키지간 갭충진층(390)의 구성 물질로서 열전도성 물질을 사용하는 경우, 상기 멀티스택 패키지(300)에서 발생되는 열이 상기 패키지간 갭충진층(390)을 통해 외부로 방출되어 상기 멀티스택 패키지(300)에서의 열방출 특성이 향상되어 상기 멀티스택 패키지(300)의 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 제4 실시예에 따른 멀티스택 패키지(400)의 요부 구성을 보여주는 단면도이다.
도 5에 예시된 멀티스택 패키지(400)의 구성은 다음에 설명하는 바를 제외하고 도 3에 예시된 제2 실시예에 따른 멀티스택 패키지(200)의 구성과 대체로 유사하다. 도 5에서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서, 본 예에서는 도 3의 부재와 동일한 부재에 대하여는 그에 대한 상세한 설명을 생략한다.
본 발명의 제4 실시예에 따른 멀티스택 패키지(400)에서는, 제1 패키지(202)의 제1 개구(220h) 내에서 상기 제1 패키지(202)와 제2 패키지(204)와의 사이에 패키지간 갭충진층(490)이 개재되어 있다. 상기 패키지간 갭충진층(490)에 관한 상세한 구성은 도 4을 참조하여 설명한 패키지간 갭충진층(390)에 대하여 설명한 바와 동일하다. 따라서, 본 예에서는 상기 패키지간 갭충진층(490)에 관한 상세한 설명은 생략한다. 단, 도 4에 도시한 본 발명의 제4 실시예에 따른 멀티스택 패키지(300)에서는 상기 패키지간 갭충진층(490)이 상기 제1 개구(220h) 및 제2 개구(222h)의 각 측벽과 상기 제1 개구(220h) 및 제2 개구(222h)를 통해 노출되는 상 기 제1 패키지(102)의 저면을 따라 연장되어 있다. 도 5에 예시된 본 발명의 제4 실시예에 따른 멀티스택 패키지(400)에서는 상기 패키지간 갭충진층(490)이 상기 반도체 칩(132)의 저면에 접해 있다.
도 6은 본 발명의 제1 실시예에 따른 멀티스택 패키지의 제조 방법을 설명하기 위한 플로차트이다.
도 2 내지 도 6을 참조하여 본 발명의 제1 실시예에 따른 멀티스택 패키지(100, 200, 300 또는 400)의 제조 방법을 설명한다.
프로세스 610에서, 제1 표면(120a) 및 제2 표면(120b)을 가지는 제1 기판(120)의 상기 제1 표면(120a) 위에 제1 반도체 칩이 실장되어 있는 제1 패키지(102 또는 202)를 형성한다. 상기 제1 반도체 칩은 도 2 내지 도 5에 예시된 바와 같이 2 개의 반도체 칩(132, 134), 또는 3 개 이상의 복수의 반도체 칩이 차례로 적층된 반도체 칩 적층 모듈을 구성할 수 있다. 그리고, 제3 표면(140a) 및 제4 표면(140b)을 가지는 제2 기판(140)의 상기 제3 표면(140a) 위에 제2 반도체 칩이 실장되어 있는 제2 패키지(104 또는 204)를 형성한다. 상기 제2 반도체 칩은 도 2 내지 도 5에 예시된 반도체 칩(162)으로 구성될 수 있다.
프로세스 620에서, 상기 제1 패키지(102 또는 202)의 제1 기판(120)의 소정 영역을 상기 제2 표면(120b)으로부터 소정 깊이 만큼 제거하여 상기 제1 반도체 칩의 하부에 트렌치를 형성한다. 도 2 및 도 4에 도시된 예들에서는 상기 트렌치가 상기 제1 개구(120h)로 구성될 수 있다. 이 경우, 상기 트렌치를 형성하기 위하여 소정 영역에서 상기 제1 기판(120) 만을 일부 제거하여 상기 제1 기판(120)을 관통 하는 제1 개구(120h)를 형성할 수도 있고, 상기 제1 기판(120)을 제거한 후 상기 제1 개구(120h)를 통해 노출되는 상기 제1 접착층(122)을 소정 두께 만큼 더 제거할 수도 있다. 도 3 및 도 5에 도시된 예들에서는 상기 트렌치가 상기 제1 개구(220h) 및 제2 개구(222h)의 조합으로 구성될 수 있다. 이 경우, 상기 트렌치를 형성하기 위하여 소정 영역에서 상기 제1 기판(120) 및 상기 제1 접착층(222) 만을 일부 제거하여 상기 제1 기판(120)을 관통하는 제1 개구(220h) 및 상기 제1 접착층(222)을 관통하는 제2 개구(222h)를 형성할 수도 있고, 상기 제1 기판(120) 및 제1 접착층(222)을 일부 제거한 후 상기 제1 개구(220h) 및 제2 개구(222h)를 통해 노출되는 상기 반도체 칩(132)을 저면으로부터 소정 두께 만큼 더 제거할 수도 있다. 예를 들면, 상기 반도체 칩(132)을 저면으로부터 소정 두께 만큼 제거하기 위하여 상기 반도체 칩(132)을 구성하는 벌크 실리콘 기판의 일부를 소정 두께 만큼 제거할 수 있다.
프로세스 630에서, 상기 트렌치 내에 패키지간 갭충진층(390 또는 490)을 형성한다. 상기 패키지간 갭충진층(390 또는 490)을 형성하기 위하여, 상기 트렌치의 내벽에 접착성 물질로 이루어지는 필름을 부착할 수 있다. 또는, 상기 트렌치의 내벽에 비접착성 물질을 드라이코팅(dry coating)하는 방법을 이용할 수도 있다. 경우에 따라 프로세스 630은 생략될 수 있다.
프로세스 640에서, 상기 트렌치 내에 상기 제2 패키지(102 또는 202)의 제2 반도체 칩을 삽입한다.
상기 설명한 프로세스 630을 행한 후 프로세스 640이 행해지는 경우에는, 프 로세스 640에서 상기 제2 패키지(102 또는 202)의 제2 반도체 칩의 일부, 예를 들면 상기 반도체 칩(162)을 밀봉하는 밀봉재(168)가 상기 패키지간 갭충진층(390 또는 490)에 접하도록 상기 트렌치 내에 삽입된다.
상기 설명한 프로세스 630이 생략된 경우에 있어서, 프로세스 640에서 트렌치 내에 제2 반도체 칩을 삽입한 후 상기 트렌치 내에 패키지간 갭충진층(390 또는 490)을 형성하기 위하여, 상기 제2 반도체 칩을 삽입한 후 형성되는 상기 트렌치 내에서의 갭 내에 패키지간 갭충진층(390 또는 490) 형성을 위한 물질을 주입할 수도 있다. 상기 패키지간 갭충진층(390 또는 490) 형성을 위하여 사용될 수 있는 재료들에 대하여는 도 4를 참조하여 상기 패키지간 갭충진층(390)에 관하여 설명한 바를 참조한다.
프로세스 650에서, 상기 제1 기판(120)과 상기 제2 기판(140)을 전기적으로 연결시킨다. 이를 위하여, 상기 제1 기판(120)의 제2 표면(120b)에 있는 랜드(128)에 연결되어 있는 금속 범프와 같은 조인트(170 또는 270)를 상기 제2 기판(140)의 제3 표면(140a)에 있는 랜드(148)에 각각 접합시킬 수 있다. 예를 들면, 상기 조인트(170 또는 270)는 Pb로 이루어지는 솔더볼로 구성될 수 있다. 상기 제1 패키지(102 또는 202)에 접합된 상기 조인트(170 또는 270)를 상기 제2 패키지(104 또는 204)의 랜드(148)에 접합시키기 위한 접합 공정은 약 240 ℃의 온도로 유지되는 퍼니스(furnace) 내에서 행할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 멀티스택 패키지의 제조 방법을 설명하기 위한 플로차트이다.
도 2 내지 도 5 및 도 7을 참조하여 본 발명의 제2 실시예에 따른 멀티스택 패키지(100, 200, 300 또는 400)의 제조 방법을 설명한다.
프로세스 710에서, 제1 표면(120a) 및 제2 표면(120b)을 가지는 제1 기판(120)의 소정 영역에 제1 개구(120h 또는 220h)를 형성한다.
프로세스 720에서, 상기 제1 기판(120)의 상기 제1 표면(120a) 위에 제1 반도체 칩이 실장되어 있는 제1 패키지(102 또는 202)를 형성한다. 이 때, 상기 제1 패키지(102 또는 202)는 상기 제1 개구(120h 또는 220h)의 적어도 일부를 덮도록 형성한다. 상기 제1 반도체 칩에 관한 상세한 설명은 도 6의 프로세스 610을 참조하여 설명한 바와 같다. 상기 반도체 칩을 형성하기 위하여 상기 제1 접착층(122) 및 제2 접착층(124)을 이용할 수 있다. 또한, 상기 제1 기판(120)상에 상기 제1 반도체 칩을 실장하는 공정은 상기 제1 개구(120h 또는 220h)가 형성된 제1 기판(120)을 마운팅 테이블 (mounting table) 위에 재치한 상태에서 행해질 수 있다.
도 8은 상기 제1 기판(120)상에 제1 반도체 칩을 실장하기 위하여 상기 제1 개구(220h)가 형성된 제1 기판(120)을 마운팅 테이블(800) 위에 재치한 상태를 보여주는 단면도이다. 도 8에는 도 3에 도시된 제1 기판(120)의 경우를 예시하였다.
도 8을 참조하면, 상기 마운팅 테이블(800)은 그 상면에 돌출부(802)가 형성되어 있다. 상기 돌출부(802)는 상기 제1 기판(120)에 형성된 제1 개구(220h)의 폭(W1)과 같거나 더 작은 폭(W3)을 가질 수 있다. 그리고, 상기 돌출부(802)는 상기 제1 기판(120)의 높이(H1)와 같거나 더 작은 높이(H2)를 가질 수 있다. 도 8에 도시 한 바와 같이, 상기 마운팅 테이블(800)의 돌출부(802)가 상기 제1 개구(120h) 내에 삽입된 상태에서 상기 제1 기판(120)상에 제1 반도체 칩을 실장할 수 있다.
도 9는 상기 마운팅 테이블(800)의 돌출부(802)가 상기 제1 개구(220h) 내에 삽입된 상태에서 도 3에 예시된 바와 같은 제1 패키지(202)를 형성하기 위하여, 상기 제1 기판(120)상에 제1 접착층(222) 및 제2 접착층(124)을 이용하여 반도체 칩(132, 134)을 각각 실장한 상태를 도시한 단면도이다.
도 8 및 도 9에 예시한 바와 같이, 상기 제1 기판(120)상에 반도체 칩(132, 134)을 실장하기까지의 공정을 행하는 동안 상기 제1 개구(220h)가 형성된 상기 제1 기판(120)을 상기 돌출부(802)가 형성된 마운팅 테이블(800)상에 재치한 상태에서 행함으로써 제1 패키지(202) 제조 공정중에 상기 제1 기판(120)의 휨 현상을 방지할 수 있으며, 공정을 진행하는 데 있어서 상기 기판(120)의 취급이 용이하다. 또한, 상기 제1 기판(120)으로서 더욱 낮아진 높이를 가지는 기판을 채용하여 제1 패키지(202)를 형성하는 것이 가능하다.
다시 도 7을 참조하면, 프로세스 730에서, 도 10의 단면도에 예시된 바와 같이, 상기 제1 기판(120)으로부터 상기 마운팅 테이블(800)을 분리시킨 후, 상기 제1 기판(120)의 제1 개구(220h)를 통해 노출되는 상기 제1 접착층(222)을 제거하여 상기 제2 접착층(222)을 관통하는 제2 개구(222h)를 형성한다. 도 10에 예시된 바와 같이, 상기 제1 개구(220h) 및 제2 개구(222h)를 통해 상기 반도체 칩(132)의 저면이 노출된다. 여기서, 필요에 따라 상기 반도체 칩(132)의 노출된 저면을 소정 두께 만큼 더 제거할 수도 있다.
그 후, 상기 제1 기판(120)의 제2 표면(120b)에 있는 랜드(128)에 조인트(270)를 결합시킨다.
다른 방법으로서, 상기 제1 기판(120)의 제2 표면(120b)에 있는 랜드(128)에 조인트(270)를 결합시킨 후 상기 제1 기판(120)의 제1 개구(220h)를 통해 노출되는 상기 제1 접착층(222)을 제거하여 상기 제2 개구(222h)를 형성할 수도 있다.
도 7의 프로세스 740에서, 도 6의 프로세스 610에서 설명한 바와 같은 방법으로 제3 표면(140a) 및 제4 표면(140b)을 가지는 제2 기판(140)의 상기 제3 표면(140a) 위에 제2 반도체 칩이 실장되어 있는 제2 패키지(104 또는 204)를 형성한다. 상기 제2 반도체 칩은 도 2 내지 도 5에 예시된 반도체 칩(162)으로 구성될 수 있다.
프로세스 750에서, 상기 제1 패키지(202)의 제1 개구(220h) 및 제2 개구(222h) 내에 패키지간 갭충진층(390 또는 490)을 형성한다. 상기 패키지간 갭충진층(390 또는 490)을 형성을 위한 보다 상세한 사항은 도 6의 프로세스 630에 대한 설명을 참조한다. 경우에 따라 프로세스 750은 생략될 수 있다.
프로세스 760에서, 제1 개구(220h) 및 제2 개구(222h) 내에 상기 제2 패키지(102 또는 202)의 제2 반도체 칩을 삽입한다.
상기 설명한 프로세스 750을 행한 후 프로세스 760이 행해지는 경우에는, 프로세스 760에서 상기 제2 패키지(102 또는 202)의 제2 반도체 칩의 일부, 예를 들면 상기 반도체 칩(162)을 밀봉하는 밀봉재가 상기 패키지간 갭충진층(390 또는 490)에 접하도록 상기 제1 개구(220h) 및 제2 개구(222h) 내에 삽입된다.
상기 설명한 프로세스 750이 생략된 경우에 있어서, 프로세스 760에서 상기 제1 개구(220h) 및 제2 개구(222h) 내에 제2 반도체 칩을 삽입한 후 상기 제1 개구(220h) 및 제2 개구(222h) 내에 패키지간 갭충진층(390 또는 490)을 형성하기 위하여, 상기 제2 반도체 칩을 삽입한 후 상기 제1 개구(220h) 및 제2 개구(222h) 내에 형성되는 갭(gap) 내에 패키지간 갭충진층(390 또는 490) 형성을 위한 물질을 주입할 수도 있다. 상기 패키지간 갭충진층(390 또는 490) 형성을 위하여 사용될 수 있는 재료들에 대하여는 도 4를 참조하여 상기 패키지간 갭충진층(390)에 관하여 설명한 바를 참조한다.
프로세스 770에서, 도 6의 프로세스 650에 대하여 설명한 바와 같은 방법으로 상기 제1 기판(120)과 상기 제2 기판(140)을 전기적으로 연결시킨다.
본 발명에 따른 멀티스택 패키지는 상부에 위치되는 제1 패키지의 저부에 형성된 트렌치 또는 개구 내에 하부에 위치되는 제2 패키지의 일부가 삽입된다. 본 발명에 따른 멀티스택 패키지는 상호 결합되는 제1 패키지 및 제2 패키지 각각의 두께를 낮추지 않고도 멀티스택 패키지의 총 두께를 낮출 수 있다. 따라서, 제1 패키지 및 제2 패키지 각각의 제조 공정시 얇아진 기판을 지지하기 위한 별도의 캐리어 프레임을 사용할 필요가 없으며, 제조 공정 단가를 낮출 수 있고 공정의 난이도를 낮출 수 있다. 또한, 제1 패키지 및 제2 패키지를 상호 정렬시켜 결합시킬 때, 제1 패키지에 형성된 트렌치 또는 개구가 이들 패키지간 결합을 위한 가이드 역할을 하여 패키지간 정렬 오차가 발생되는 것을 방지할 수 있다. 그리고, 상기 제1 기판과 제2 기판과의 사이의 거리가 작아져서 이들을 상호 전기적으로 연결시키는 데 필요한 조인트의 사이즈를 줄일 수 있다. 그 결과, 조인트를 작은 피치로 형성할 수 있으며, 따라서, 기판의 한정된 면적 내에서 배선 패턴 형성 밀도를 높일 수 있어 고집적화 및 고성능화된 집적회로를 구현하는 데 유리하게 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (34)

  1. 소정 위치에 제1 개구가 형성되어 있고 제1 표면 및 제2 표면을 가지는 제1 기판과, 상기 제1 기판에 전기적으로 연결된 상태로 상기 제1 기판의 제1 표면 위에 고정되어 있는 제1 반도체 칩을 포함하는 제1 패키지와,
    상기 제1 기판에 전기적으로 연결되어 있고 제3 표면 및 제4 표면을 가지는 제2 기판과, 상기 제2 기판에 전기적으로 연결된 상태로 상기 제2 기판의 제3 표면 위에 고정되어 있고 상기 제1 개구 내에 삽입되어 있는 제2 반도체 칩을 포함하는 제2 패키지와,
    상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결시키기 위하여 상기 제1 개구의 주위에서 상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표면 사이에 형성되어 있는 조인트를 포함하는 것을 특징으로 하는 멀티스택 패키지.
  2. 제1항에 있어서,
    상기 제2 반도체 칩은 밀봉재에 의해 밀봉되어 있고,
    상기 제2 반도체 칩은 상기 밀봉재에 의해 밀봉된 상태로 상기 제1 개구 내에 삽입되어 있는 것을 특징으로 하는 멀티스택 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고 정되어 있고,
    상기 제1 접착층은 상기 제1 개구를 통해 상기 제2 반도체 칩과 상호 대향하고 있는 것을 특징으로 하는 멀티스택 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고정되어 있고,
    상기 제1 접착층에는 상기 제1 개구에 대응하는 위치에 제2 개구가 형성되어 있고,
    상기 제1 반도체 칩은 상기 제1 개구 및 제2 개구를 통해 상기 제2 반도체 칩과 상호 대향하고 있는 것을 특징으로 하는 멀티스택 패키지.
  5. 제1항에 있어서,
    상기 제1 개구 내에서 상기 제1 패키지와 상기 제2 패키지와의 사이에는 이들을 상호 접착시키기 위한 패키지간 갭충진층이 개재되어 있는 것을 특징으로 하는 멀티스택 패키지.
  6. 제5항에 있어서,
    상기 패키지간 갭충진층은 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 상기 제1 패키지의 저면을 따라 연장되어 있는 것을 특징으로 하는 멀티스 택 패키지.
  7. 제6항에 있어서,
    상기 제1 반도체 칩은 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고정되어 있고,
    상기 패키지간 갭충진층은 상기 제1 접착층의 저면에 접착되어 있는 것을 특징으로 하는 멀티스택 패키지.
  8. 제6항에 있어서,
    상기 제1 반도체 칩은 제1 접착층에 의해 상기 제1 기판의 제1 표면 위에 고정되어 있고,
    상기 패키지간 갭충진층은 상기 제1 반도체 칩의 저면에 접착되어 있는 것을 특징으로 하는 멀티스택 패키지.
  9. 제5항에 있어서,
    상기 패키지간 갭충진층은 접착성 물질로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  10. 제5항에 있어서,
    상기 패키지간 갭충진층은 비접착성 물질로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  11. 제5항에 있어서,
    상기 패키지간 갭충진층은 도전성 물질로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  12. 제5항에 있어서,
    상기 패키지간 갭충진층은 비도전성 물질로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  13. 제5항에 있어서,
    상기 패키지간 갭충진층은 열전도성 물질로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  14. 제5항에 있어서,
    상기 패키지간 갭충진층은 에폭시 수지로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  15. 제14항에 있어서,
    상기 패키지간 갭충진층은 Ag, Ni, Au 코팅된 Ni 및 Pb로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 도전성 필러(filler)를 포함하는 에폭시 수지로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  16. 제14항에 있어서,
    상기 패키지간 갭충진층은 SiO2, 고무코팅된 SiO2 및 고무로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 비도전성 필러를 포함하는 에폭시 수지로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  17. 제5항에 있어서,
    상기 패키지간 갭충진층은 반도체, 금속, 금속 산화물, 및 유기물로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 멀티스택 패키지.
  18. 제5항에 있어서,
    상기 패키지간 갭충진층은 Si, Au, Ag, C, 산화아연, 및 산화은으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 멀티스택 패키지.
  19. 제1항에 있어서,
    상기 제1 패키지는 상기 제1 기판의 제2 표면에 형성된 복수의 도전성 제1 랜드(land)를 더 포함하고,
    상기 제2 패키지는 상기 제2 기판의 제1 표면에 형성된 복수의 도전성 제2 랜드를 더 포함하고,
    상기 조인트는 상기 제1 랜드와 상기 제2 랜드 사이에 접합되어 있는 금속 범프로 이루어지는 것을 특징으로 하는 멀티스택 패키지.
  20. 제1항에 있어서,
    상기 제1 패키지는 상기 제1 반도체 칩을 포함하는 복수의 반도체 칩 적층 모듈을 포함하는 것을 특징으로 하는 멀티스택 패키지.
  21. 제1 표면 및 제2 표면을 가지는 제1 기판의 상기 제1 표면 위에 제1 반도체 칩이 실장되어 있는 제1 패키지를 형성하는 단계와,
    제3 표면 및 제4 표면을 가지는 제2 기판의 상기 제3 표면 위에 제2 반도체 칩이 실장되어 있는 제2 패키지를 형성하는 단계와,
    상기 제1 패키지의 제1 기판의 소정 영역을 상기 제2 표면으로부터 소정 깊이 만큼 제거하여 상기 제1 반도체 칩의 하부에 트렌치를 형성하는 단계와,
    상기 트렌치 내에 상기 제2 패키지의 제2 반도체 칩을 삽입하는 단계와,
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  22. 제21항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 제1 기판의 일부를 제거하여 상기 제1 기판을 관통하는 제1 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  23. 제21항에 있어서,
    상기 제1 패키지를 형성하는 단계는 상기 제1 반도체 칩을 제1 접착층을 통해 상기 제1 기판상에 접착시키는 단계를 포함하고,
    상기 트렌치를 형성하는 단계는 상기 제1 기판의 일부 및 제1 접착층의 일부를 제거하여 상기 제1 기판을 관통하는 제1 개구 및 상기 제1 접착층을 관통하는 제2 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  24. 제21항에 있어서,
    상기 트렌치 형성 후, 상기 트렌치 내에 상기 제2 반도체 칩을 삽입하기 전에, 상기 트렌치의 내벽에 패키지간 갭충진층을 형성하는 단계를 더 포함하고,
    상기 제2 반도체칩을 삽입하는 단계에서 상기 제2 패키지가 상기 패키지간 갭충진층에 접하도록 상기 트렌치 내에 삽입되는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  25. 제24항에 있어서,
    상기 패키지간 갭충진층을 형성하기 위하여 상기 트렌치의 내벽에 접착성 물질로 이루어지는 필름을 부착하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  26. 제24항에 있어서,
    상기 패키지간 갭충진층을 형성하기 위하여 상기 트렌치의 내벽에 비접착성 물질을 드라이코팅(dry coating)하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  27. 제21항에 있어서,
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결시키기 위하여 상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표면 사이에 금속 범프를 접합시키는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  28. 제1 표면 및 제2 표면을 가지는 제1 기판의 소정 영역에 제1 개구를 형성하는 단계와,
    상기 제1 개구의 적어도 일부를 덮도록 상기 제1 기판의 제1 표면 위에 제1 반도체 칩을 실장하여 제1 패키지를 형성하는 단계와,
    제3 표면 및 제4 표면을 가지는 제2 기판의 상기 제3 표면 위에 제2 반도체 칩이 실장되어 있는 제2 패키지를 형성하는 단계와,
    상기 제1 개구 내에 상기 제2 패키지의 제2 반도체 칩을 삽입하는 단계와,
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 패키지를 형성하는 단계는
    상면에 돌출부가 형성된 마운팅 테이블(moounting table) 위에 상기 제1 기판을 상기 돌출부가 상기 제1 기판의 제1 개구 내에 삽입되도록 재치하는 단계와,
    상기 돌출부가 상기 제1 개구 내에 삽입된 상태에서 상기 제1 반도체 칩을 상기 제1 표면 위에 실장하는 단계를 포함하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  30. 제28항에 있어서,
    상기 제1 패키지를 형성하는 단계는 상기 제1 반도체 칩을 제1 접착층을 통해 상기 제1 기판상에 접착시키는 단계를 포함하고,
    상기 제1 개구 내에 상기 제2 패키지의 제2 반도체 칩을 삽입하기 전에 상기 제1 개구를 통해 노출되는 상기 제1 접착층을 제거하여 상기 제1 개구를 통해 상기 제1 반도체 칩을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 멀티스택 패 키지의 제조 방법.
  31. 제28항에 있어서,
    상기 제1 패키지를 형성한 후, 상기 제1 개구 내에 상기 제2 반도체 칩을 삽입하기 전에, 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 상기 제1 패키지의 저면에 패키지간 갭충진층을 형성하는 단계를 더 포함하고,
    상기 제2 반도체칩을 삽입하는 단계에서 상기 제2 패키지가 상기 패키지간 갭충진층에 접하도록 상기 제1 개구 내에 삽입되는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  32. 제31항에 있어서,
    상기 패키지간 갭충진층을 형성하기 위하여 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 제1 패키지의 저면에 접착성 물질로 이루어지는 필름을 부착하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  33. 제31항에 있어서,
    상기 패키지간 갭충진층을 형성하기 위하여 상기 제1 개구의 측벽과 상기 제1 개구를 통해 노출되는 제1 패키지의 저면에 비접착성 물질을 드라이코팅하는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
  34. 제28항에 있어서,
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결시키기 위하여 상기 제1 기판의 제2 표면과 상기 제2 기판의 제3 표면 사이에 금속 범프를 접합시키는 것을 특징으로 하는 멀티스택 패키지의 제조 방법.
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