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KR101660430B1 - 반도체 패키지 - Google Patents

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KR101660430B1
KR101660430B1 KR1020090075343A KR20090075343A KR101660430B1 KR 101660430 B1 KR101660430 B1 KR 101660430B1 KR 1020090075343 A KR1020090075343 A KR 1020090075343A KR 20090075343 A KR20090075343 A KR 20090075343A KR 101660430 B1 KR101660430 B1 KR 101660430B1
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KR
South Korea
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substrate
chip
bonding
semiconductor package
Prior art date
Application number
KR1020090075343A
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English (en)
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윤선필
오관영
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삼성전자 주식회사
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Publication date
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Priority to US12/705,846 priority patent/US9502345B2/en
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Abstract

반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 포함하는 기판이 제공된다. 복수의 칩 그룹들로 구분된 복수의 반도체칩들은 상기 기판의 상기 제 1 면 상에 서로 적층된다. 복수의 터미널 그룹들로 구분된 복수의 도전성 범프들은 상기 기판의 상기 제 2 면 상에 부착된다. 상기 복수의 칩 그룹들 및 상기 복수의 터미널 그룹들은 서로 일대일로 연결된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 소자에 관한 것이고, 특히 복수의 반도체칩들을 실장하고 있는 반도체 패키지 및 이를 이용한 메모리 카드 및 전자 시스템에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 하지만, 반도체칩들의 고집적화는 집적 기술의 한계로 인해서 어려워지고 있고 막대한 비용 증대를 수반하고 있다. 따라서 복수의 반도체칩들을 하나의 패키지로 구현한 멀티-칩 타입의 반도체 패키지가 고려되고 있다.
하지만, 적층되는 반도체칩들의 수가 많아짐에 따라서 신호 처리 속도가 느려지고 제품 수율이 감소되는 문제가 있다.
따라서 본 발명이 해결하고자 하는 과제는 신호 처리 속도를 높이고 제품 수율을 높일 수 있는 반도체 패키지를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적으로 제시된 것이고, 본 발명 이 이에 제한되지는 않는다.
본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 포함하는 기판이 제공된다. 복수의 칩 그룹들로 구분된 복수의 반도체칩들은 상기 기판의 상기 제 1 면 상에 서로 적층된다. 복수의 터미널 그룹들로 구분된 복수의 도전성 범프들은 상기 기판의 상기 제 2 면 상에 부착된다. 상기 복수의 칩 그룹들 및 상기 복수의 터미널 그룹들은 서로 일대일로 연결된다.
상기 반도체 패키지의 일 예에 따르면, 상기 기판은 상기 제 1 면 상에 복수의 본딩 그룹들로 구분된 복수의 본딩 패드들을 포함하고, 상기 복수의 본딩 그룹들은 상기 복수의 칩 그룹들과 일대일로 연결될 수 있다. 나아가 상기 복수의 본딩 그룹들 및 상기 복수의 터미널 그룹들은 서로 일대일로 연결될 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 복수의 반도체칩들은 캐스케이드 타입 또는 지그재그 타입으로 오프셋 적층될 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 기판은 상기 제 1 면 상에 복수의 재배선 그룹들로 구분된 복수의 재배선 패드들을 더 포함하고, 상기 복수의 칩 그룹들은 상기 복수의 재배선 그룹들을 통해서 상기 복수의 본딩 그룹들과 일대일로 서로 연결될 수 있다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 포함하고, 상기 제 1 면 상에 복수의 본딩 그룹들로 구분된 복수의 본딩 패드들을 포함하는 기판이 제공된다. 복수의 메모리칩들은 상기 기판의 상기 제 1 면의 제 1 부분 상에 서로 적층되고, 복수의 칩 그룹들로 구분된다. 상기 복수의 칩 그룹들 및 상기 복수의 본딩 그룹들이 일대일로 연결된다. 제어칩은 상기 기판의 상기 제 1 면의 제 2 부분 상에 적층되고, 상기 복수의 본딩패드들을 통해서 상기 복수의 메모리칩들과 전기적으로 연결된다. 복수의 도전성 범프들은 상기 기판의 상기 제 2 면 상에 부착되고, 상기 제어칩에 전기적으로 연결된다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 포함하고, 상기 제 1 면 상에 복수의 하부 본딩 그룹들로 구분된 복수의 하부 본딩 패드들을 포함하는 제 1 기판이 제공된다. 복수의 하부 칩 그룹들로 구분된 복수의 하부 메모리칩들은 상기 제 1 기판의 상기 제 1 면의 제 1 부분 상에 서로 적층된다. 제 2 기판은 상기 복수의 하부 메모리칩들 상에 제공된다. 복수의 상부 칩 그룹들로 구분된 복수의 상부 메모리칩들은 상기 제 2 기판 상에 서로 적층된다. 제어칩은 상기 제 1 기판의 상기 제 1 면의 제 2 부분 상에 적층된다. 복수의 도전성 범프들은 상기 제 1 기판의 상기 제 2 면 상에 부착되고, 상기 제어칩에 전기적으로 연결된다. 상기 복수의 하부 칩 그룹들 및 상기 복수의 상부 칩 그룹들은 상기 하부 본딩 그룹들과 일대일로 연결되고, 상기 제어칩은 상기 하부 본딩 그룹들과 연결된다.
본 발명의 실시예들에 따른 반도체 패키지에 따르면, 반도체칩들을 칩 그룹들 별로 분리하고 도전성 범프들을 터미널 그룹들로 분리하여, 칩 그룹들과 터미널 그룹들을 일대일로 연결할 수 있다. 이에 따라, 칩 그룹별로 분리하여 반도체 패키 지로부터 신호를 출력하거나 또는 반도체 패키지에 신호를 입력할 수 있다. 따라서 반도체칩들 중 일부에 결함이 발생된 경우에도 해당 칩 그룹만을 오프시킴으로서 반도체 패키지를 여전히 동작시킬 수 있다. 또한, 칩 그룹별로 신호를 분리함으로써, 반도체 패키지의 속도를 높일 수 있다. 따라서 반도체 패키지의 신뢰성 및 성능이 동시에 향상될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 2는 도 1의 반도체 패키지를 보여주는 평면도이다. 도 3은 도 1의 반도체 패키지를 보여주는 배면도이다.
도 1 내지 도 3을 참조하면, 제 1 면 및 제 2 면을 포함하는 기판(110)이 제공된다. 예를 들어, 제 1 면은 기판(110)의 상면이고, 제 2 면은 기판(110)의 하면일 수 있다. 예를 들어, 기판(110)은 인쇄회로기판, 플렉서블(flexible) 기판, 테이프 기판 등 다양한 종류의 기판을 포함할 수 있다. 기판(110)은 제 1 면 상에 복수의 본딩 패드들, 예컨대 제 1 및 제 2 본딩 패드들(102a, 102b)을 포함할 수 있 다.
제 1 및 제 2 본딩 패드들(102a, 102b)은 복수의 본딩 그룹들, 예컨대 제 1 및 제 2 본딩 그룹들(BG1, BG2)로 구분될 수 있다. 예를 들어, 제 1 본딩 패드들(102a)은 제 1 본딩 그룹(BG1)에 속하고, 제 2 본딩 패드들(102b)은 제 2 본딩 그룹(BG2)에 속할 수 있다. 제 1 및 제 2 본딩 그룹들(BG1, BG2)은 기판(110)의 서로 다른 가장자리들을 따라서 배치될 수 있다. 예컨대, 도 2에 도시된 바와 같이, 제 1 및 제 2 본딩 그룹들(BG1, BG2)은 기판(110)의 서로 반대쪽 가장자리에 대칭적으로 배치될 수 있다. 하지만, 이 실시예가 이러한 예에 국한되는 것은 아니다.
기판(110)은 제 2 면 상에 복수의 범프 패드들, 예컨대 제 1 및 제 2 범프 패드들(104a, 104b)을 더 포함할 수 있다. 제 1 및 제 2 범프 패드들(104a, 104b)은 복수의 범프 그룹들, 예컨대 제 1 및 제 2 범프 그룹들(PG1, PG2)로 구분될 수 있다. 예를 들어, 제 1 범프 패드들(104a)은 제 1 범프 그룹(PG1)에 속하고, 제 2 범프 패드들(104b)은 제 2 범프 그룹(PG2)에 속할 수 있다.
제 1 및 제 2 본딩 패드들(102a, 102b)은 기판(110)의 내부 회로에 의해서 제 1 및 제 2 범프 패드들(104a, 104b)과 연결될 수 있다. 예를 들어, 제 1 및 제 2 본딩 그룹들(BG1, BG2)은 제 1 및 제 2 범프 그룹들(PG1, PG2)과 일대일로 서로 연결될 수 있다. 즉, 제 1 본딩 그룹(BG1)은 제 1 범프 그룹(PG1)과 연결되고, 제 2 본딩 그룹(BG2)은 제 2 범프 그룹(PG2)과 연결될 수 있다.
복수의 도전성 범프들, 예컨대 제 1 및 제 2 도전성 범프들(120a, 120b)은 기판(110)의 제 2 면 상에 부착될 수 있다. 예를 들어, 제 1 및 제 2 도전성 범프 들(120a, 120b)은 솔더볼들을 포함할 수 있다. 제 1 및 제 2 도전성 범프들(120a, 120b)은 복수의 범프 그룹들, 예컨대 제 1 및 제 2 터미널 그룹들(SG1, SG2)로 구분될 수 있다. 제 1 도전성 범프들(120a)은 제 ㅇ1 터미널 그룹(SG1)에 속하고, 제 2 도전성 범프들(120b)은 제 2 터미널 그룹(SG2)에 속할 수 있다. 제 1 터미널 그룹(SG1)은 제 1 범프 그룹(PG1)을 통해서 제 1 본딩 그룹(BG1)과 연결될 수 있다. 제 2 터미널 그룹(SG2)은 제 2 범프 그룹(PG2)을 통해서 제 2 본딩 그룹(BG2)과 연결될 수 있다.
예를 들어, 제 1 및 제 2 도전성 범프들(120a, 120b)은 솔더볼들을 포함할 수 있다. 따라서 반도체 패키지는 볼 그리드 어레이(ball grid array; BGA) 타입의 구조를 가질 수 있다.
제 1 및 제 2 본딩 패드들(102a, 102b), 제 1 및 제 2 범프 패드들(104a, 104b) 및 제 1 및 제 2 도전성 범프들(120a, 120b)의 수 및 배치는 예시적으로 도시되었고, 반도체 패키지의 종류 및 용도에 따라서 적절하게 선택될 수 있다.
복수의 반도체칩들, 예컨대 제 1 및 제 2 반도체칩들(130a, 130b)은 기판(110)의 제 1 면 상에 서로 적층될 수 있다. 제 1 및 제 2 반도체칩들(130a, 130b)은 복수의 칩 그룹들, 예컨대 제 1 및 제 2 칩 그룹들(CG1, CG2)로 구분될 수 있다. 예를 들어, 제 1 반도체칩들(130a)은 제 1 칩 그룹(CG1)에 속하고, 제 2 반도체칩들(130b)은 제 2 칩 그룹(CG2)에 속할 수 있다. 제 2 칩 그룹(CG2)은 제 1 칩 그룹(CG1) 상에 배치될 수 있다.
제 1 반도체칩들(130a)은 제 1 전극 패드들(135a)을 포함하고, 제 2 반도체 칩들(130b)은 제 2 전극 패드들(135b)을 포함할 수 있다. 제 1 및 제 2 전극 패드들(135a, 135b)은 제 1 및 제 2 반도체칩들(130a, 130b)의 내부 회로의 신호를 입출력하기 위한 패드로 이용될 수 있다. 예를 들어, 제 1 및 제 2 반도체칩들(130a, 130b)은 메모리칩 또는 로직칩일 수 있다. 메모리칩은 다양한 형태의 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 캐스케이드 타입(cascade type)의 오프셋 적층 구조를 가질 수 있다. 제 1 칩 그룹(CG1)의 오프셋 방향은 제 2 칩 그룹(CG2)의 오프셋 방향과 반대일 수 있다. 이러한 오프셋 배치로 인해서, 제 1 및 제 2 전극 패드들(135a, 135b)이 노출될 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 제 1 및 제 2 본딩 그룹들(BG1, BG2)과일대일로 서로 연결될 수 있다. 예를 들어, 제 1 칩 그룹(CG1)의 제 1 반도체칩들(130a)은 제 1 본딩 그룹(BG1)의 제 1 본딩 패드들(102a)과 서로 연결되고, 제 2 칩 그룹(CG2)의 제 2 반도체칩들(130b)은 제 2 본딩 그룹(BG2)의 제 2 본딩 패드들(102b)과 서로 연결될 수 있다. 이에 따라, 제 1 칩 그룹(CG1)의 제 1 반도체칩들(130a)은 제 1 터미널 그룹(SG1)의 제 1 도전성 범프들(120a)과 연결되고, 제 2 칩 그룹(CG2)의 제 2 반도체칩들(130b)은 제 2 터미널 그룹(SG2)의 제 2 도전성 범프들(120b)과 연결될 수 있다.
예를 들어, 제 1 도전성 커넥터들(140a)은 제 1 본딩 패드들(102a) 및 제 1 전극 패드들(135a)을 서로 연결하고, 제 2 도전성 커넥터들(140b)은 제 2 본딩 패 드들(102b) 및 제 2 전극 패드들(135b)을 서로 연결할 수 있다. 예컨대. 제 1 및 제 2 도전성 커넥터들(140a, 140b)은 본딩 와이어들을 포함할 수 있다. 몰딩 수지(150)는 제 1 및 제 2 반도체칩들(130a, 130b)을 덮도록 기판(110) 상에 배치될 수 있다. 예컨대. 몰딩 수지(150)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
이 실시예에 따른 반도체 패키지에 따르면, 제 1 칩 그룹(CG1)과 제 2 칩 그룹(CG2)의 신호는 서로 분리되어 반도체 패키지를 통해서 입력 또는 출력될 수 있다. 따라서 제 1 칩 그룹(CG1) 및 제 2 칩 그룹(CG1) 중 어느 하나의 칩 그룹에 결함이 발생된 경우, 반도체 패키지 자체를 불량 처리하지 않고 해당 칩 그룹만 불량 처리할 수 있다. 또한, 제 1 칩 그룹(CG1)과 제 2 칩 그룹(CG2)의 신호를 분리함으로써 반도체 패키지의 동작 속도를 높일 수 있다. 이러한 동작 속도 증가는 특히 볼 그리드 어레이(BGA) 패키지에서 더욱 두드러지고, 왜냐하면 BGA 패키지가 리드 프레임 패키지에 비해서 신호를 전달할 수 있는 터미널의 개수가 현저히 많기 때문이다. 따라서 이 실시예에 따르면, 반도체 패키지의 신뢰성 및 성능이 동시에 향상될 수 있다.
도 4는 도 1의 반도체 패키지에서 범프 배열의 일 예를 보여주는 배면도이다.
도 4를 참조하면, 제 1 터미널 그룹(SG1)의 제 1 도전성 범프들(120a)은 제 1 터미널들 #1 ~ #66으로 구분되고, 제 2 터미널 그룹(SG2)의 제 2 도전성 범프들(120b)은 제 2 터미널들 #a1 ~ #a66으로 구분될 수 있다. 제 1 터미널들 #1 ~ #66은 제 2 터미널들 #a1 ~ #a66과 서로 일대일로 대응되는 기능을 가질 수 있다. 이 실시예에서, 제 1 터미널 그룹(SG1)의 제 1 터미널들 #1 ~ #66은 중심 라인(CL)을 기준으로 제 2 터미널 그룹(SG2)의 제 2 터미널들 #a1 ~ #a66과 라인 대칭(line symmetric) 배치 구조를 가질 수 있다.
예를 들어, 제 1 및 제 2 반도체칩들(130a, 130b)이 플래시 메모리 소자를 포함하는 경우, 제 1 터미널들 #1 ~ #66 또는 제 2 터미널들 #a1 ~ #a66은 I/O 터미널들, NC 터미널들, CE 터미널들, R/B 터미널들, Vcc 터미널들 및 Vss 터미널들을 포함할 수 있다. 예컨대, I/O 터미널들은 프로그램/소거 상태 표시를 위해, R/B 터미널들은 레디/비지(ready/busy) 신호를 전달을 위해, CE 터미널들은 칩 선택 신호 전달을 위해, NC 터미널들은 칩 테스트를 위해, Vcc 터미널들은 구동 전원 인가를 위해, Vss 터미널들은 접지를 위해, Wp 터미널들은 강제 리셋을 위해 이용될 수 있다.
도 5는 도 1의 반도체 패키지에서 범프 배열의 다른 예를 보여주는 배면도이다.
도 5를 참조하면, 제 1 터미널 그룹(SG1)의 제 1 터미널들 #1 ~ #66은 중심 점(CP)을 기준으로 제 2 터미널 그룹(SG2)의 제 2 터미널들 #a1 ~ #a66과 점 대칭(point symmetric) 배치 구조를 가질 수 있다.
전술한 배치 구조들은 예시적으로 제시되었다. 따라서 제 1 터미널 그룹(SG1) 및 제 2 터미널 그룹(SG2)은 이러한 점 대칭, 라인 대칭 외에 다양한 대칭 배치를 가질 수도 있다. 예를 들어, 제 1 터미널 그룹(SG1)과 제 2 터미널 그룹(SG2)은 중앙 라인(도 4의 CL)을 기준으로 동일한 패턴으로 배치될 수도 있다. 다른 예로, 제 1 터미널 그룹(SG1) 및 제 2 터미널 그룹(SG2)은 비대칭적인 배치를 가질 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 내지 도 3의 반도체 패키지에서 일부 구성을 변형한 것이다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 6을 참조하면, 복수의 반도체칩들, 예컨대 제 1 및 제 2 반도체칩들(130c, 130d)은 기판(110)의 제 1 면 상에 교대로 적층될 수 있다. 제 1 및 제 2 반도체칩들(130c, 130d)은 복수의 칩 그룹들, 예컨대 제 1 및 제 2 칩 그룹들(CG1, CG2)로 구분될 수 있다. 예를 들어, 제 1 반도체칩들(130c)은 제 1 칩 그룹(CG1)에 속하고, 제 2 반도체칩들(130d)은 제 2 칩 그룹(CG2)에 속할 수 있다.
제 1 반도체칩들(130c)은 제 1 전극 패드들(135c)을 포함하고, 제 2 반도체칩들(130d)은 제 2 전극 패드들(135d)을 포함할 수 있다. 제 1 및 제 2 칩 그룹들(CG1, CG2)은 지그재그 타입의 오프셋 적층 구조를 가질 수 있다. 제 1 칩 그룹(CG1)의 오프셋 방향은 제 2 칩 그룹(CG2)의 오프셋 방향과 반대일 수 있다. 이러한 오프셋 배치로 인해서, 제 1 및 제 2 전극 패드들(135c, 135d)이 노출될 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 제 1 및 제 2 본딩 그룹들(BG1, BG2)과일대일로 서로 연결될 수 있다. 예를 들어, 제 1 도전성 커넥터들(140c)은 제 1 본딩 패드들(102a) 및 제 1 전극 패드들(135c)을 서로 연결하고, 제 2 도전성 커넥터들(140d)은 제 2 본딩 패드들(102b) 및 제 2 전극 패드들(135d)을 서로 연결할 수 있다. 예컨대. 제 1 및 제 2 도전성 커넥터들(140c, 140d)은 본딩 와이어들을 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 내지 도 3의 반도체 패키지에서 일부 구성을 변형한 것이다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 7을 참조하면, 복수의 반도체칩들, 예컨대 제 1 및 제 2 반도체칩들(130e, 130f)은 기판(110)의 제 1 면 상에 접착층 또는 언더필층(125)을 개재하여 교대로 적층될 수 있다. 제 1 및 제 2 반도체칩들(130e, 130f)은 복수의 칩 그룹들, 예컨대 제 1 및 제 2 칩 그룹들(CG1, CG2)로 구분될 수 있다. 예를 들어, 제 1 반도체칩들(130e)은 제 1 칩 그룹(CG1)에 속하고, 제 2 반도체칩들(130f)은 제 2 칩 그룹(CG2)에 속할 수 있다.
제 1 반도체칩들(130e)은 제 1 전극 패드들(135e)을 포함하고, 제 2 반도체칩들(130f)은 제 2 전극 패드들(135f)을 포함할 수 있다. 제 1 및 제 2 칩 그룹들(CG1, CG2)은 수직으로 정렬된 적층 구조를 가질 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 제 1 및 제 2 본딩 그룹들(BG1, BG2)과일대일로 서로 연결될 수 있다. 예를 들어, 제 1 도전성 커넥터들(140e)은 제 1 본딩 패드들(102a) 및 제 1 전극 패드들(135e)을 서로 연결하고, 제 2 도전성 커넥터들(140f)은 제 2 본딩 패드들(102b) 및 제 2 전극 패드들(135f)을 서로 연결할 수 있다. 예컨대. 제 1 및 제 2 도전성 커넥터들(140e, 140f)은 본딩 와이어들을 포함할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 7의 반도체 패키지에서 일부 구성을 변형한 것이다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 제 1 및 제 2 반도체칩들(130e, 130f)은 기판(110)의 제 1 면 상에 접착층 또는 언더필층(125)을 개재하여 교대로 적층될 수 있다. 제 1 반도체칩들(130e)은 제 1 전극 패드들(135e) 반대편에 제 1 더미 패드들(137e)을 더 포함하고, 제 2 반도체칩들(130f)은 제 2 전극 패드들(135f) 반대편에 제 2 더미 패드들(137f)을 더 포함할 수 있다. 제 1 및 제 2 전극 패드들(135e, 135)은 제 1 및 제 2 반도체칩들(130e, 130f)의 내부 회로와 연결되는 데 반해, 제 1 및 제 2 더미 패드들(137e, 137f)은 연결되지 않는다. 제 1 전극 패드들(135e)과 제 2 전극 패드들(137e)은 서로 반대편에 배치될 수 있다. 따라서 제 1 전극 패드들(135e)은 제 2 더미 패드들(137f)과 정렬되고, 제 2 전극 패드들(135f)은 제 1 더미 패드들(137e)과 정렬될 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 제 1 및 제 2 본딩 그룹들(BG1, BG2)과일대일로 서로 연결될 수 있다. 예를 들어, 제 1 도전성 커넥터들(145e)은 제 1 본딩 패드들(102a) 및 제 1 전극 패드들(135e)을 서로 연결하고, 제 2 도전성 커넥터들(145f)은 제 2 본딩 패드들(102b) 및 제 2 전극 패드들(135f)을 서로 연결할 수 있다. 예컨대. 제 1 및 제 2 도전성 커넥터들(145e, 145f)은 제 1 및 제 2 반도체칩들(130e, 130f)을 관통하여 신장하는 관통 전극을 포함할 수 있다. 제 1 도전성 커넥터(145e)는 제 1 전극 패드들(135e) 및 제 2 더미 패드들(137f)을 관통하여 이 들에 연결되고, 제 2 도전성 커넥터(145f)는 제 2 전극 패드들(135f) 및 제 1 더미 패드들(137e)을 관통하여 이들에 연결될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 제 1 도전성 커넥터들(140a) 중 하나는 기판(110) 바로 위에 배치된 제 1 반도체칩(130a)의 제 1 전극 패드(135a)와 기판(110)의 제 1 본딩 패드(102a)를 바로 연결하고, 나머지 제 1 도전성 커넥터들(140a)은 제 1 반도체칩들(130a) 중 인접한 둘의 제 1 전극 패드들(135a)을 서로 연결할 수 있다. 유사하게, 제 2 도전성 커넥터들(140b) 중 하나는 기판(110)과 제일 가까운 제 2 반도체칩(130b)의 제 2 전극 패드(135b)와 기판(110)의 제 2 본딩 패드(102b)를 바로 연결하고, 나머지 제 2 도전성 커넥터들(140b)은 제 2 반도체칩들(130b) 중 인접한 둘의 제 2 전극 패드들(135b)을 서로 연결할 수 있다.
이러한 연결 구조는 제 1 및 제 2 도전성 커넥터들(140a, 140b)의 길이를 짧게 하고 배치를 간단하게 하는 데 기여할 수 있다. 이에 따라, 제 1 및 제 2 도전성 커넥터들(140a, 140b)의 루프 높이도 낮아져 와이어 스위핑이 발생될 가능성도 낮아진다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다. 이 실시예에 따른 반도체 패키지는 도 1 내지 도 3의 반도체 패키지에서 일부 구성을 변형한 것이다. 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 10을 참조하면, 기판(110)은 제 1, 제 2, 제 3 및 제 4 본딩 패드들(102a, 102b, 102g, 102h)을 포함할 수 있다. 예를 들어, 제 1 본딩 패드들(102a)은 제 1 본딩 그룹(BG1)에 속하고, 제 2 본딩 패드들(102b)은 제 2 본딩 그룹(BG2)에 속하고, 제 3 본딩 패드들(102g)은 제 3 본딩 그룹(BG3)에 속하고, 제 4 본딩 패드들(102h)은 제 4 본딩 그룹(BG4)에 속할 수 있다. 제 1, 제 2, 제 3 및 제 4 본딩 그룹들(BG1, BG2, BG3, BG4)은 기판(110)의 네 가장자리들을 따라서 각각 배치될 수 있다.
제 1, 제 2, 제 3 및 제 4 반도체칩들(130a, 130b, 130g, 130h)은 기판(110) 상에 네 측면 방향으로 각각 오프셋 적층될 수 있다. 제 1 반도체칩(130a)은 제 1 본딩 패드들(102a)에 인접하게 제 1 전극 패드들(135a)을 포함하고, 제 2 반도체칩(130b)은 제 2 본딩 패드들(102b)에 인접하게 제 2 전극 패드들(135b)을 포함할 수 있다. 제 3 반도체칩(130g)은 제 3 본딩 패드들(102g)에 인접하게 제 3 전극 패드들(135g)을 포함하고, 제 4 반도체칩(130h)은 제 4 본딩 패드들(102h)에 인접하게 제 4 전극 패드들(135h)을 포함할 수 있다.
제 1 전극 패드들(135a)은 제 1 본딩 그룹(BG1)의 제 1 본딩 패드들(102a)과 연결되고, 제 2 전극 패드들(135b)은 제 2 본딩 그룹(BG2)의 제 2 본딩 패드들(102b)과 연결될 수 있다. 제 3 전극 패드들(135g)은 제 3 본딩 그룹(BG3)의 제 3 본딩 패드들(102g)과 연결되고, 제 4 전극 패드들(135d)은 제 4 본딩 그룹(BG4)의 제 4 본딩 패드들(102h)과 연결될 수 있다. 따라서 제 1, 제 2, 제 3 및 제 4 반도체칩들(130a, 130b, 130g, 130h)의 신호가 각각 분리되어 기판(110)으로 전달 되거나 또는 기판(110)으로부터 전달될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 12는 도 11의 반도체 패키지를 보여주는 평면도이다. 이 실시예에 따른 반도체 패키지는 도 6의 반도체 패키지를 참조할 수 있고, 두 실시예들에서 중복된 설명은 생략된다.
도 11 및 도 12를 참조하면, 제 1 및 제 2 반도체칩들(130i, 130j)은 기판(110)의 제 1 면 상에 교대로 적층될 수 있다. 제 1 반도체칩들(130i)은 제 1 칩 그룹(CG1)에 속하고, 제 2 반도체칩들(130j)은 제 2 칩 그룹(CG2)에 속할 수 있다. 제 2 칩 그룹(CG2)은 제 1 칩 그룹(CG1) 상에 배치될 수 있다. 기판(110)은 제 1 본딩 패드들(102a)에 제 1 재배선 라인들(105a)을 통해서 연결된 제 1 재배선 패드들(103a) 및 제 2 본딩 패드들(102b)에 제 2 재배선 라인들(105b)을 통해서 연결된 제 2 재배선 패드들(103b)을 더 포함할 수 있다. 제 1 재배선 패드들(103a)은 제 1 재배선 그룹(RG1)에 속하고, 제 2 재배선 패드들(103b)은 제 2 재배선 그룹(RG2)에 속할 수 있다.
제 1 반도체칩들(130i)은 제 1 전극 패드들(135i)을 포함하고, 제 2 반도체칩들(130j)은 제 2 전극 패드들(135j)을 포함할 수 있다. 제 1 및 제 2 반도체칩들(130i, 130j)은 제 1 및 제 2 전극 패드들(135i, 135j)이 노출되도록 지그재그 타입으로 적층될 수 있다.
제 1 및 제 2 반도체칩들(130i, 130j)은 마이크로 보안디지털(security digital; SD) 카드용으로 이용될 수 있다. 이 경우, 제 1 및 제 2 전극 패드 들(135i, 135j)은 제 1 및 제 2 반도체칩들(130i, 130j)의 가장자리에 균일하게 배치되지 않고 특정 모서리들에 가깝게 치우쳐 배치될 수 있다. 제 1 및 제 2 재배선 패드들(103a, 103b)은 이러한 제 1 및 제 2 전극 패드들(135i, 135j)에 대응하여 기판(110)에 미리 배치시켜 놓을 수 있다. 이러한 배치에 의하면, 제 1 및 제 2 반도체칩들(130i, 130j)과의 와이어 본딩 시, 제 1 및 제 2 본딩 그룹들(BG1, BG2)보다 가까운 제 1 및 제 2 재배선 그룹들(RG1, RG2)을 활용하기 때문에 소모되는 와이어의 길이가 감소될 수 있다. 반면, 제 1 및 제 2 본딩 패드들(102a, 102b)은 제 1 및 제 2 도전성 범프들(120a, 120b)과 연결을 위해서 도 1 내지 도 3에서와 동일한 배치를 가질 수 있다.
제 1 및 제 2 칩 그룹들(CG1, CG2)은 제 1 및 제 2 본딩 그룹들(BG1, BG2)과일대일로 서로 연결될 수 있다. 예를 들어, 제 1 도전성 커넥터들(140i)은 제 1 재배선 패드들(103a) 및 제 1 전극 패드들(135i)을 직접 연결하고, 제 1 재배선 패드들(103a)은 제 1 재배선 라인(105a)을 통해서 제 1 본딩 패드(102a)에 연결될 수 있다. 제 2 도전성 커넥터들(140j)은 제 2 재배선 패드들(103b) 및 제 2 전극 패드들(135j)을 직접 연결하고, 제 2 재배선 패드들(103b)은 제 1 재배선 라인(105b)을 통해서 제 1 본딩 패드(102b)에 연결될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 14는 도 13의 반도체 패키지를 보여주는 평면도이다. 이 실시예에 따른 반도체 패키지는 도 6의 반도체 패키지를 참조할 수 있고 중복된 설명은 생략된다.
도 13 및 도 14를 참조하면, 기판(110)은 도 11 및 도 12에서 설명한 바와 같이 제 1 본딩 패드들(102a)에 제 1 재배선 라인들(105a)을 통해서 연결된 제 1 재배선 패드들(103a) 및 제 2 본딩 패드들(102b)에 제 2 재배선 라인들(105b)을 통해서 연결된 제 2 재배선 패드들(103b)을 더 포함할 수 있다. 다만, 도 11 및 도 12에서와 달리, 제 1 도전성 커넥터들(140c)은 제 1 본딩 패드들(102a) 및 제 1 전극 패드들(135c)을 직접 연결하고, 제 2 도전성 커넥터들(140d)은 제 2 본딩 패드들(102b) 및 제 2 전극 패드들(135d)을 직접 연결할 수 있다.
이러한 배치는 제 1 및 제 2 반도체칩들(130c, 130d)이 마이크로 SD 카드로 이용되거나 그렇지 않은 경우를 모두 포괄하도록 한다. 마이크로 SD 카드로 이용되는 경우는 제 1 및 제 2 도전성 커넥터들(140c, 140d)의 연결을 도 11 및 도 12에서와 같이 변경하면 된다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 16은 도 15의 반도체 패키지를 보여주는 배면도이다.
도 15 및 도 16을 참조하면, 기판(310)은 제 1 면 상에 제 1 및 제 2 본딩 패드들(302a, 302b)을 포함할 수 있다. 제 1 및 제 2 본딩 패드들(302a, 302b)은 도 1 내지 도 3의 제 1 및 제 2 본딩 패드들(102a, 102b)에 대한 설명을 참조할 수 있다. 나아가, 기판(310)은 도 1 내지 도 3과 달리 제 1 및 제 2 본딩 패드들(302a, 302b)과 내부 배선을 통해서 연결된 제 3 본딩 패드들(308)을 더 포함할 수 있다. 제 1, 제 2 및 제 3 본딩 패드들(302a, 302b, 308)은 제 1, 제 2 및 제 3 본딩 그룹들(BG1, BG2, BG3)에 각각 속할 수 있다. 기판(310)은 제 2 면 상의 범프 패드들(304)을 더 포함할 수 있다. 범프 패드들(304)은 그룹으로 분리되지 않고 제 3 본딩 패드들(308)에 연결될 수 있다. 도전성 범프들(320)은 그룹으로 분리되지 않고 범프 패드들(304)에 연결될 수 있다.
제 1 및 제 2 반도체칩들(330a, 330b)은 기판(310)의 제 1 면의 제 1 부분 상에 적층될 수 있다. 제 1 및 제 2 반도체칩들(330a, 330b)은 제 1 및 제 2 전극 패드들(335a, 335b)을 각각 포함할 수 있고, 도 1 내지 도 3의 제 1 및 제 2 반도체칩들(130a, 130b)에 대한 설명을 각각 참조할 수 있다. 예를 들어, 제 1 및 제 2 반도체칩들(330a, 330b)은 제 1 및 제 2 메모리칩들일 수 있다.
제 1 도전성 커넥터들(340a)은 제 1 전극 패드들(335a) 및 제 1 본딩 패드들(302a)을 직접 연결하고, 제 2 도전성 커넥터들(340b)은 제 2 전극 패드들(335b) 및 제 2 본딩 패드들(302b)을 직접 연결할 수 있다. 제 1 및 제 2 도전성 커넥터들(340a, 340b)에 대한 설명은 도 1 내지도 3의 제 1 및 제 2 도전성 커넥터들(140a, 140b)을 참조할 수 있다.
제 3 반도체칩(360)은 기판(310)의 제 1 면의 제 2 부분 상에 적층될 수 있다. 예를 들어, 제 3 반도체칩(360)은 제 1 및 제 2 반도체칩들(330a, 330b)을 제어하기 위한 제어칩(controller chip)일 수 있다. 제 3 반도체칩(360)은 전극 패드들(365)을 포함할 수 있다. 전극 패드들(365)은 도전성 커넥터들(370)을 통해서 제 3 본딩 패드들(308)에 연결될 수 있다. 이에 따라, 제 1 및 제 2 반도체칩들(330a, 330b)이 제 3 반도체칩(360)에 전기적으로 연결될 수 있다. 제 3 반도체칩(360)은 제 3 본딩 패드들(308)을 통해서 도전성 범프들(320)에 연결될 수 있다.
이 실시예에서, 도전성 범프들(320)은 외형적으로 제 1 및 제 2 칩 그룹 들(CG1, CG2)에 따라서 외형적으로 분리되지는 않는다. 하지만, 제 1 및 제 2 칩 그룹들(CG1, CG2)은 기판(310)의 제 1 및 제 2 본딩 그룹들(BG1, BG2)과 여전히 서로 분리되어 일대일로 연결된다. 따라서 제 3 반도체칩(360)과 제 1 및 제 2 칩 그룹들(CG1, CG2)의 연결을 제어하여, 결합이 있는 칩 그룹을 배제할 수 있다. 또한, 이 실시예에 따른 반도체 패키지는 도전성 범프들(320)을 사용하지 않고 외부 접속 단자(미도시)만 형성할 경우, 외장형 메모리 카드로도 활용이 가능하다.
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 18은 도 17의 반도체 패키지를 개략적으로 보여주는 사시도이다. 도 19는 도 17의 반도체 패키지의 일부분을 보여주는 평면도이다.
도 17 내지 도 19를 참조하면, 하부 반도체 패키지 위에 상부 반도체 패키지가 적층될 수 있다. 예를 들어, 하부 반도체 패키지는 도 15 및 도 16의 반도체 패키지를 참조할 수 있고, 상부 반도체 패키지는 도 1 내지 도 3의 반도체 패키지를 참조할 수 있다. 따라서 이 실시예에서 반도체 패키지는 패키지 온 패키지(package on package; POP) 구조를 가질 수 있다. 이 경우, 적층되는 반도체 패키지들의 수는 2 이상으로 더 확장될 수 있다.
반도체칩들(330a, 330b)은 하부 반도체칩들로 불리고, 제 1 및 제 2 하부 칩 그룹들(LCG1, LCG2)로 구분될 수 있다. 반도체칩들(130a, 130b)은 상부 반도체칩들로 불리고, 제 1 및 제 2 상부 칩 그룹들(UCG1, UCG2)로 구분될 수 있다. 기판(310)은 하부 기판으로 불리고, 기판(110)은 상부 기판으로 구분되어 불릴 수 있다. 기판(310)은 제 1 및 제 2 하부 칩 그룹들(LCG1, LCG2)과 연결을 위한 제 1 및 제 2 본딩 패드들(302a, 302b) 외에, 제 1 및 제 2 상부 칩 그룹들(UCG1, UCG2)과 연결을 위한 제 4 및 제 5 본딩 패드들(302c, 302d)을 더 포함할 수 있다.
상부 반도체 패키지와 하부 반도체 패키지는 유니버셜 라인들(395)을 통해서 서로 연결될 수 있다. 도 18에 도시된 바와 같이, 유니버셜 라인들(395)은 제 2 하부 칩 그룹(LCG2) 상에 라인 & 스페이스 타입으로 배치될 수 있다. 유니버셜 라인들(395)은 절연층(396)에 덮여 있고, 절연층(396)은 유니버셜 라인들(395)을 노출하는 콘택홀들(397, 398, 399)을 포함할 수 있다. 도 18의 유니버셜 배선 라인의 배치는 예시적으로 도시되었고, 다양하게 변형될 수 있다.
제 1 및 제 2 상부 칩 그룹들(UCG1, UCG2)은 제 1 및 제 2 터미널 그룹들(SG1, SG2)에 각각 연결되고, 제 1 및 제 2 터미널 그룹들(SG1, SG2)은 콘택홀들(397)을 통해서 유니버셜 라인들(395)에 연결될 수 있다. 제 4 도전성 커넥터들(340c)은 제 4 본딩 패드들(302c) 및 콘택홀들(398)에 의해서 노출된 유니버셜 라인들(395)을 연결하고, 제 5 도전성 커넥터들(340d)은 제 5 본딩 패드들(302d) 및 콘택홀들(389)에 의해서 노출된 유니버셜 라인들(395)을 연결할 수 있다.
이에 따라, 제 1 및 제 2 상부 칩 그룹들(UCG1, UCG2) 및 제 2 및 제 2 하부 칩 그룹들(LCG1, LCG2)이 모두 분리되어 기판(310)에 연결되고, 이어서 기판(310)을 통해서 제 3 반도체칩(360)에 연결될 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 카드(400)를 보여주는 개략도이다.
도 20을 참조하면, 제어기 유닛(410)과 메모리 유닛(420)은 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기 유닛(410)의 명령에 따라서, 메모리 유닛(420)과 제어기 유닛(410)은 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리 유닛(420)에 데이터를 저장하거나 또는 메모리 유닛(420)으로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 메모리 유닛(420)은 전술한 반도체 패키지의 적어도 하나를 포함할 수 있다.
이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 21은 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 개략적인 블록도이다.
도 21을 참조하면, 프로세서 유닛(510), 입/출력 장치(530) 및 메모리 유닛(520)은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서 유닛(510)은 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리 유닛(520)은 프로세서 유닛(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리 유닛(520)은 전술한 반도체 패키지들의 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 시스템(500)은 메모리 유닛(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 22는 본 발명의 다른 실시예에 따른 전자 시스템을 보여주는 개략도이다.
도 22를 참조하면, 메모리 소자들(100a, 100b) 및 로직 소자(200)를 포함하는 전자 시스템이 제공된다. 메모리 소자들(100a, 100b) 각각은 적어도 두 칩 그룹들로 분리된 메모리칩들을 실장하고, 로직 소자(200)는 적어도 하나의 제어칩을 실장하고 있다. 예를 들어, 메모리 소자들(100a, 100b)은 전술한 반도체패키지들을 참조할 수 있다.
메모리 소자들(100a, 100b) 각각은 제 1 및 제 2 터미널 그룹들(SG1, SG2)을 포함할 수 있다. 제 1 및 제 2 터미널 그룹들(SG1, SG2) 내 제 1 및 제 2 도전성 범프들(120a, 120b)의 일부는 분리되어 로직 소자(200)에 연결될 수 있다. 예를 들어, nCE 터미널들은 메모리 소자들(100a, 100b)에 따라서 그리고 제 1 및 제 2 터미널 그룹들(SG1, SG2)에 따라서 각각 분리되어 로직 소자(200)에 연결될 수 있다. 반면, 제 1 및 제 2 터미널 그룹들(SG1, SG2) 내 제 1 및 제 2 도전성 범프들(120a, 120b)의 다른 일부는 공유로 로직 소자(200)에 연결될 수 있다. 예를 들어, I/O 터미널들은 메모리 소자들(100a, 100b) 및 제 1 및 제 2 터미널 그룹들(SG1, SG2)에 모두 공유되어 로직 소자(200)에 연결될 수 있다.
도 23은 본 발명의 다른 실시예에 따른 전자 시스템을 보여주는 개략도이다. 이 실시예에 따른 전자 시스템은 도 22의 전자 시스템에서 일부 구성을 변형한 것 이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 23을 참조하면, nCE 터미널들은 도 22와 동일하게 메모리 소자들(100a, 100b)에 따라서 그리고 제 1 및 제 2 터미널 그룹들(SG1, SG2)에 따라서 각각 분리되어 로직 소자(200)에 연결될 수 있다. 하지만, I/O 터미널들은 도 22와 달리, 제 1 및 제 2 터미널 그룹들(SG1, SG2)에서는 공유되지만, 메모리 소자들(100a, 100b)에 따라서는 분리되어 로직 소자(200)에 연결될 수 있다. 예를 들어, 이러한 배치 구조는 고상디스크(SSD) 시스템에 적용될 수 있다.
도 24 및 도 25는 본 발명의 다른 실시예에 따른 전자 시스템을 보여주는 개략도이다.
도 24 및 도 25를 참조하면, 고상 디스크(SSD)를 예로 들어 전자 시스템을 보다 구체적으로 설명할 수 있다. 제 1 및 제 2 터미널 그룹들(SG1, SG2)은 I/O0~I/O7 터미널들, nCE1~nCE2 터미널들, R/B1~R/B2 터미널들, NC 터미널들, Vcc 터미널, Vss 터미널, CLE 터미널, ALE 터미널, nWE 터미널, nWP 터미널 등을 포함할 수 있다. nCE1~nCE2, R/B1~R/B2 터미널들은 칩 그룹별로 분리되어 제 3 반도체 소자(200)에 연결될 수 있다. 한편, I/O 터미널들, NC 터미널들, Vcc 터미널, Vss 터미널 및 WP 터미널은 칩 그룹별로 서로 연결되어 공유되어 로직 소자(200)에 연결될 수 있다.
이러한 구조에 따르면, 메모리 소자들(100a, 100b) 중 어느 한 칩 그룹에 결함이 발생되면, 해당 칩 그룹과 로직 소자(200)의 연결을 차단함으로써 메모리 용량을 줄여서 여전히 시스템을 활용할 수 있다. 다른 예로, 로직 소자(200)에 결함 이 있는 칩 그룹에 대한 사전 정보를 입력하여 해당 칩 그룹을 오프시킴으로써 시스템을 유지할 수 있다. 또 다른 예로, SSD의 부팅 시퀀스(sequence)에 결합이 있는 칩 그룹에 대한 사전 정보를 입력하여 시스템을 유지할 수 있다. 더 다른 예로, 시스템을 운용하는 펌웨어(firm ware)를 통해서 칩 그룹들의 결함 유무를 체크하여 해당 칩 그룹의 동작을 오프시켜 시스템을 유지할 수도 있다.
또한, 이러한 구조에 따르면, 칩 그룹들 별로 나누어서 메모리 소자들(100a, 100b)에 접근할 수 있으므로, 시스템의 동작 속도를 높일 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2는 도 1의 반도체 패키지를 보여주는 평면도이고;
도 3은 도 1의 반도체 패키지를 보여주는 배면도이고;
도 4는 도 1의 반도체 패키지에서 범프 배열의 일 예를 보여주는 배면도이고;
도 5는 도 1의 반도체 패키지에서 범프 배열의 다른 예를 보여주는 배면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이고;
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 12은 도 11의 반도체 패키지를 보여주는 평면도이고;
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 14은 도 13의 반도체 패키지를 보여주는 평면도이고;
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 16은 도 15의 반도체 패키지를 보여주는 배면도이고;
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 18은 도 17의 반도체 패키지를 개략적으로 보여주는 사시도이고;
도 19는 도 17의 반도체 패키지의 일부분을 보여주는 평면도이고;
도 20은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;
도 21은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이고;
도 22는 본 발명의 다른 실시예에 따른 전자 시스템을 보여주는 개략도이고;
도 23은 본 발명의 다른 실시예에 따른 전자 시스템을 보여주는 개략도이고;
도 24 및 도 25는 본 발명의 다른 실시예에 따른 전자 시스템들을 보여주는 개략도들이다.

Claims (10)

  1. 제 1 면 및 제 2 면을 포함하는 기판;
    상기 기판의 상기 제 1 면 상에 서로 적층되고, 복수의 칩 그룹들로 구분된 복수의 반도체칩들; 및
    상기 기판의 상기 제 2 면 상에 부착되고, 복수의 터미널 그룹들로 구분된 복수의 도전성 범프들을 포함하고,
    상기 복수의 칩 그룹들 및 상기 복수의 터미널 그룹들은 서로 일대일로 연결되며,
    상기 복수의 칩 그룹들 각각은 신호적으로 서로 분리되어, 대응하는 각각의 터미널 그룹을 통해서만 신호가 입출력되며,
    상기 복수의 도전성 범프들은 상기 제 2 면 전체에 상기 기판의 장변 및 단면을 따라 균일한 간격을 가지고 2차원 어레이 구조로 배치되고, 상기 복수의 터미널 그룹들 각각에 대응하는 상기 복수의 도전성 범프들은 기능별로 중심 라인에 대하여 라인 대칭으로 배치되거나 또는 중심점을 기준으로 점 대칭으로 배치되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 기판은 상기 제 1 면 상에 복수의 본딩 그룹들로 구분된 복수의 본딩 패드들을 포함하고, 상기 복수의 본딩 그룹들은 상기 복수의 칩 그룹들과 일대일로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 복수의 본딩 그룹들 및 상기 복수의 터미널 그룹들은 서로 일대일로 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 복수의 본딩 그룹들은 상기 기판의 서로 다른 가장자리들에 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 복수의 도전성 범프들은 복수의 솔더볼들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제 1 항에 있어서, 상기 복수의 반도체칩들은 캐스케이드 타입 또는 지그재그 타입으로 오프셋 적층된 것을 특징으로 하는 반도체 패키지.
  8. 제 2 항에 있어서, 상기 기판은 상기 제 1 면 상에 복수의 재배선 그룹들로 구분된 복수의 재배선 패드들을 더 포함하고, 상기 복수의 칩 그룹들은 상기 복수의 재배선 그룹들을 통해서 상기 복수의 본딩 그룹들과 일대일로 서로 연결된 것을 특징으로 하는 반도체 패키지.
  9. 제 1 면 및 제 2 면을 포함하고, 상기 제 1 면 상에 복수의 본딩 그룹들로 구분된 복수의 본딩 패드들을 포함하는 기판;
    상기 기판의 상기 제 1 면의 제 1 부분 상에 서로 적층되고, 복수의 칩 그룹들로 구분되고, 상기 복수의 칩 그룹들 및 상기 복수의 본딩 그룹들이 일대일로 연결된 복수의 메모리칩들;
    상기 기판의 상기 제 1 면의 제 2 부분 상에 적층되고, 상기 복수의 본딩패드들을 통해서 상기 복수의 메모리칩들과 전기적으로 연결된 제어칩; 및
    상기 기판의 상기 제 2 면 상에 부착되고, 상기 제어칩에 전기적으로 연결된 복수의 도전성 범프들을 포함하며,
    상기 복수의 칩 그룹들 각각은 신호적으로 서로 분리되어, 대응하는 각각의 본딩 그룹을 통해서만 신호가 입출력되며,
    상기 복수의 도전성 범프들은 상기 제 2 면 전체에 상기 기판의 장변 및 단면을 따라 균일한 간격을 가지고 2차원 어레이 구조로 배치되고, 상기 복수의 본딩 그룹들 각각에 대응하는 상기 복수의 도전성 범프들은 기능별로 중심 라인에 대하여 라인 대칭으로 배치되거나 또는 중심점을 기준으로 점 대칭으로 배치되는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 면 및 제 2 면을 포함하고, 상기 제 1 면 상에 복수의 하부 본딩 그룹들로 구분된 복수의 하부 본딩 패드들을 포함하는 제 1 기판;
    상기 제 1 기판의 상기 제 1 면의 제 1 부분 상에 서로 적층되고, 복수의 하부 칩 그룹들로 구분된 복수의 하부 메모리칩들;
    상기 복수의 하부 메모리칩들 상의 제 2 기판;
    상기 제 2 기판 상에 서로 적층되고, 복수의 상부 칩 그룹들로 구분된 복수의 상부 메모리칩들;
    상기 제 1 기판의 상기 제 1 면의 제 2 부분 상에 적층된 제어칩; 및
    상기 제 1 기판의 상기 제 2 면 상에 부착되고, 상기 제어칩에 전기적으로 연결된 복수의 도전성 범프들을 포함하고,
    상기 복수의 하부 칩 그룹들 및 상기 복수의 상부 칩 그룹들은 상기 하부 본딩 그룹들과 일대일로 연결되고, 상기 제어칩은 상기 하부 본딩 그룹들과 연결되며,
    상기 복수의 칩 그룹들 및 상기 복수의 상부 칩 그룹들 각각은 신호적으로 서로 분리되어, 대응하는 각각의 하부 본딩 그룹을 통해서만 신호가 입출력되며,
    상기 복수의 도전성 범프들은 상기 제 2 면 전체에 상기 기판의 장변 및 단면을 따라 균일한 간격을 가지고 2차원 어레이 구조로 배치되고, 상기 복수의 하부 본딩 그룹들 각각에 대응하는 상기 복수의 도전성 범프들은 기능별로 중심 라인에 대하여 라인 대칭으로 배치되거나 또는 중심점을 기준으로 점 대칭으로 배치되는 것을 특징으로 하는 반도체 패키지.
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