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KR101479509B1 - 반도체 패키지 - Google Patents

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KR101479509B1
KR101479509B1 KR20080085380A KR20080085380A KR101479509B1 KR 101479509 B1 KR101479509 B1 KR 101479509B1 KR 20080085380 A KR20080085380 A KR 20080085380A KR 20080085380 A KR20080085380 A KR 20080085380A KR 101479509 B1 KR101479509 B1 KR 101479509B1
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KR
South Korea
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substrate
chip
pad
disposed
semiconductor
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KR20080085380A
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English (en)
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백중현
임성준
이희진
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/461,093 priority patent/US8115291B2/en
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 패키지는 서로 이격된 제 1 기판 패드 및 제 2 기판 패드를 갖는 제 1 기판, 제 1 기판 상에 적층되어 서로 대향하는 제 1 측면 및 제 2 측면을 포함하고 셀 영역 및 주변회로 영역을 포함하는 제 1 반도체 칩들, 제 1 기판 패드 상에 배치되고 제 1 측면과 인접하여 주변회로 영역의 제 1 반도체 칩들 각각에 배치되며 제 1 기판 패드와 전기적으로 연결되는 제 1 칩 패드 및 제 2 측면 방향에 배치되고 제 1 칩 패드와 이격되어 제 2 기판 패드와 전기적으로 연결되는 제 2 칩 패드를 포함하는 제 2 반도체 칩을 포함한다.
Figure R1020080085380
반도체 패키지, 기판 패드, 칩 패드

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 더 구체적으로 멀티 칩 패키지에 관한 것이다.
전자기기들의 경박단소화 추세에 따라, 전자기기들의 핵심 소자인 패키지(package)의 고밀도 및 고실장화 등이 중요한 요인으로 대두하고 있다. 컴퓨터(computer)의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory : RAM) 및 플래시 메모리(flash memory) 등과 같은 반도체 소자의 크기는 자연적으로 증대되는 반면에, 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안들이 있다. 예를 들면, 복수의 반도체 칩(chip) 또는 반도체 소자 패키지(semiconductor device package)가 적층된 적층형(stack type) 반도체 패키지가 있다. 또는, 인쇄 회로 기판(Printed Circuit Board : PCB)의 적어도 일면에 복수의 반도체 칩, 복수의 반도체 소자 패키지 또는/및 적층형 반도체 패키지가 평면적으로 실장된 반도체 모듈(module)이 있다.
이러한 패키지들은 서로 다른 기능을 담당하는 복수의 반도체 칩들이 탑재(또는 적층)되는 멀티 칩 패키지(Multi-Chip Package: MCP)와 동일한 복수의 반도체 칩들이 적층되어 고용량을 구현하는 반도체 칩 적층형 패키지로 구분될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 열적 신뢰성이 좋은 반도체 패키지를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지를 제공한다. 이 패키지는 서로 이격된 제 1 기판 패드 및 제 2 기판 패드를 갖는 제 1 기판; 상기 제 1 기판 상에 적층되어 서로 대향하는 제 1 측면 및 제 2 측면을 포함하고, 셀 영역 및 주변회로 영역을 포함하는 제 1 반도체 칩들; 상기 제 1 기판 패드 상에 배치되고, 상기 제 1 측면과 인접하여 상기 주변회로 영역의 제 1 반도체 칩들 각각에 배치되며 상기 제 1 기판 패드와 전기적으로 연결되는 제 1 칩 패드; 및 상기 제 2 측면 방향에 배치되고, 상기 제 1 칩 패드와 이격되어 상기 제 2 기판 패드와 전기적으로 연결되는 제 2 칩 패드를 포함하는 제 2 반도체 칩을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 측면은 상기 주변회로 영역의 제 1 반도체 칩들의 가장 자리의 면이고, 상기 제 2 측면은 상기 셀 영역의 제 1 반도체 칩들의 가장 자리의 면일 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 주변회로 영역의 제 1 반도체 칩들 각각을 관통하여 상기 제 1 칩 패드와 접촉하는 관통 전극을 더 포함하되, 상기 제 2 반도체 칩은 상기 관통 전극으로부터 이격될 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 반도체 칩들은 메모리 칩들이고, 상기 제 2 반도체 칩은 로직 칩일 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 기판 패드와 상기 제 2 기판 패드 사이의 상기 제 1 기판에 배치되는 열 차단 부재를 더 포함할 수 있다. 상기 열 차단 부재는 상기 제 1 기판의 상면에 배치되고, 상기 제 2 측면과 상기 제 2 기판 패드로부터 서로 이격된 제 1 열전도 패턴을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 열 차단 부재는 상기 제 1 기판의 내부에 배치되고, 상기 제 1 열전도 패턴과 연결되는 제 2 열전도 패턴을 더 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 기판의 하면 상에 배치되고, 상기 제 1 및 제 2 기판 패드들과 전기적으로 연결되는 접속 단자를 더 포함할 수 있다. 상기 접속 단자는 상기 제 1 및 제 2 기판 패드들과 전기적으로 연결되지 않는 더미 접속 단자를 포함하되, 상기 더미 접속 단자는 상기 제 2 열전도 패턴과 연결될 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 셀 영역 상에 배치될 수 있다. 상기 제 2 반도체 칩은 상기 제 2 측면에 인접하여 배치될 수 있다. 상기 제 2 칩 패드는 상기 제 2 측면에 인접하여 상기 제 2 반도체 칩의 상면에 배치될 수 있다. 상기 제 2 칩 패드와 상기 제 2 기판 패드를 전기적으로 연결하는 연결선을 더 포함할 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 2 반도체 칩은 상기 제 2 기판 패드 상에 배치할 수 있다. 상기 제 2 칩 패드는 상기 제 2 반도체 칩의 하면에 배치될 수 있다. 상기 제 2 칩 패드와 상기 제 2 기판 패드 사이에 개재되는 연결 부재를 더 포함할 수 있다.
본 발명의 제 3 실시예에 따르면, 상기 제 1 기판은 상기 제 1 기판 패드로부터 옆으로 이격된 트렌치를 가질 수 있다. 상기 트렌치는 상기 제 2 측면과 인접하여 배치되고, 상기 제 2 반도체 칩은 상기 트렌치에 삽입되고, 상기 제 1 반도체 칩들은 상기 트렌치를 덮을 수 있다.
본 발명의 실시예들의 변형예를 따르는 반도체 패키지는 상기 제 1 반도체 칩들 상에 배치되고, 상기 제 1 기판 패드와 전기적으로 연결되는 제 3 칩 패드를 포함하는 제 3 반도체 칩을 더 포함할 수 있다. 상기 제 3 반도체 칩은 CPU 칩일 수 있다. 따라서, 상기 반도체 패키지는 시스템 패키지일 수 있다.
본 발명의 실시예들에 따르는 반도체 패키지를 포함하는 다층 멀티 칩 패키지는 상기 제 1 기판의 하부에 배치되는 제 2 기판; 및 상기 제 2 기판과 상기 제 1 기판 사이의 상기 제 2 기판 상에 배치되고, 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩과 전기적으로 연결되는 제 4 반도체 칩을 더 포함할 수 있다. 상기 제 4 반도체 칩은 메모리 칩 또는 로직 칩일 수 있다.
본 발명의 실시예들을 따르면, 열적 신뢰성이 향상된 멀티 칩 패키지를 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도이다. 도 1b는 도 1a의 점선 I-I'를 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 패키지(500)는 기판(300), 기판(300) 상에 적층된 제 1 반도체 칩(100)들, 제 2 반도체 칩(200) 및 열 차단 부재(330)를 포함할 수 있다. 상기 반도체 패키지(500)는 멀티 칩 패키지(Multi-Chip Package: MCP)일 수 있다.
기판(300)은 배선 기판으로 그 내부에 전기적 신호를 전달할 수 있는 도전 배선(미도시)을 포함할 수 있다. 기판(300)은 상면(302) 및 상기 상면(302)에 대향하는 하면(302)를 포함할 수 있다.
제 1 기판 패드(320)가 상기 상면(302)에 배치되며 상기 도전 배선과 전기적으로 연결될 수 있다. 제 1 기판 패드(320)는 가령, 전기 전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 제 1 기판 패드(320)는 기판(300)의 가장 자리의 일측면에 인접할 수 있다. 제 1 기판 패드(320)는 가령, 기판(300)의 가장 자리의 일측면과 평행하게 일렬로 복수개로 서로 이격되어 배치될 수 있다. 기판(300)의 상면(302)에는 상기 제 1 기판 패드(320)를 노출하는 상부 절연막(335)이 배치될 수 있다.
접속 단자(338)가 상기 하면(304)에 배치되며 상기 도전 배선과 전기적으로 연될 수 있다. 상기 접속 단자(338)는 외부 장치(미도시)와 전기적으로 접속하기 위한 것으로 가령, 솔더 볼 또는 솔더 범프일 수 있다. 접속 단자(338)는 금, 은, 니켈, 구리 및 주석 합금 중에서 선택된 하나를 포함할 수 있다. 접속 단자(338)는 두 가지 이상의 물질이 조합된 것일 수 있다. 예를 들면, 구리-니켈-리드(Cu-Ni-Pb), 구리-니켈-금(Cu-Ni-Au), 구리-니켈(Cu-Ni), 니켈-금(Ni-Au) 또는 니켈-은(Ni-Ag) 등이 사용될 수 있다. 접속 단자(338)는 더미 접속 단자(338D)를 포함할 수 있다. 더미 접속 단자(338D)는 가령, 접지를 위한 단자 또는 배선 회로와 전기적으로 연결되지 않는 단자일 수 있다. 더미 접속 단자(338D)는 제 1 기판 패드(320) 및 후속으로 설명할 제 2 기판 패드(322)와 전기적으로 연결되지 않을 수 있다.
접속 패드(336)가 접속 단자(338)와 기판(300)의 하면(304) 사이에 개재될 수 있다. 접속 패드(336)는 가령, 전기 전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다.상기 하면(304)에는 접속 패드(336)를 노출하는 하부 절연막(355)이 배치될 수 있 다. 접속 패드(336)는 더미 접속 단자(338D)와 기판(300)의 하면(304) 사이에 개재되는 더미 접속 패드(336D)를 포함할 수 있다.
제 1 반도체 칩(100)들 각각은 제 1 면(100A)과 상기 제 1 면(100A)에 대향하는 제 2 면(100B)을 포함할 수 있다. 제 1 반도체 칩(100)들 각각은 접착층(130)을 매개로 하여 기판(300) 상에 적층될 수 있다. 제 1 반도체 칩(100)들 각각은 주변회로 영역(P) 및 셀 영역(C)을 포함할 수 있다. 도 1a의 도면 번호 105는 주변회로 영역(P)과 셀 영역(C)을 구분하는 경계선일 수 있다. 제 1 반도체 칩(100)들은 비휘발성 메모리, 임의의 수시 접근이 가능한 휘발성 메모리 및/또는 기타 다양한 종류의 메모리를 포함할 수 있다. 제 1 반도체 칩(100)들은 플래시 메모리 칩, PRAM 칩, SRAM 칩, MRAM 칩, DRAM 칩 또는 이들의 조합을 포함할 수 있다.
상기 적층된 제 1 반도체 칩(100)들은 서로 대향하는 제 1 측면(101) 및 제 2 측면(102)과 상기 제 1 측면(101)과 상기 제 2 측면(102)과 연결되며 서로 대향하는 제 3 측면(103) 및 제 4 측면(104)을 포함할 수 있다. 상기 제 1 측면(101)은 상기 주변회로 영역(P)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다. 상기 제 2 측면(102)은 상기 셀 영역(C)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다. 제 3 측면(103)은 주변회로 영역(P)과 접하는 A 측면(103A)과 셀 영역(C)과 접하는 B 측면(103B)을 포함할 수 있다. 제 4 측면(104)은 주변회로 영역(P)과 접하는 C 측면(104C)과 셀 영역(C)과 접하는 D 측면(104D)을 포함할 수 있다.
상기 제 1 반도체 칩(100)들 각각은 실리콘 칩으로서 그 내부에 집적 회로 (미도시)를 포함할 수 있다. 제 1 칩 패드(110)가 제 1 반도체 칩(100)들의 주변회로 영역(P)의 제 1 면(100A)과 제 2 면(100B) 사이에 배치될 수 있다. 제 1 칩 패드(110)는 상기 집적 회로와 전기적으로 연결될 수 있다. 제 1 칩 패드(110)는 상기 제 1 측면(101)과 인접하게 배치될 수 있다. 제 1 칩 패드(110)는 가령, 상기 제 1 기판 패드(320)에 대응하여, 상기 제 1 측면(101)과 평행하게 일렬로 복수개로 서로 이격되어 배치될 수 있다. 최하부에 배치되는 제 1 반도체 칩(100)의 제 1 칩 패드(110)는 상기 제 1 기판 패드(320)와 전기적으로 접촉할 수 있다.
관통 전극(Through Silicon Via: TSV, 120)이 주변회로 영역(P)의 제 1 반도체 칩(100)들 각각을 관통하여 제 1 칩 패드(110)와 접촉하며 결합할 수 있다. 관통 전극은 가령, 원통의 막대 형상을 가질 수 있다. 관통 전극(120)은 상기 제 1 측면(101)과 인접하여 배치될 수 있다. 관통 전극(120)은 상기 제 1 칩 패드(110)에 대응되게 복수개로 서로 이격하여 배치될 수 있다. 관통 전극(120)과 제 1 칩 패드(110)를 통하여, 제 1 반도체 칩(100)들 각각은 전기적으로 연결될 수 있다. 관통 전극(120)은 제 1 칩 패드(110)와 결합하여, 적층된 제 1 반도체 칩(100)들을 물리적으로 고정시킬 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 적층된 제 1 반도체 칩(100)들 사이에 원형 형상의 솔더 볼 등의 연결 수단을 개재하는 대신에, 상기 적층된 제 1 반도체 칩(100)들 사이에 개재되지 않고 상기 제 1 반도체 칩(100)들 각각의 내부를 관통하는 관통 전극(120)이 사용될 수 있다. 따라서, 개재되지 않는 원형 형상의 솔더 볼 등의 연결 수단의 크기에 대응하여, 제 1 반도체 칩(100)들이 더 적층될 수 있다. 이에 따라, 반도체 패키지의 메모리 용량을 증가시킬 수 있다.
한편, 본 발명의 제 1 실시예에 따른 반도체 패키지(500)의 동작 시 제 1 반도체 칩(100)들의 주변회로 영역(P)에서 대부분의 전력이 소모된다. 특히, 제 1 반도체 칩(100)들의 집적 회로와 기판(300)의 배선 회로를 전기적으로 연결시키는 통로가 되는 제 1 칩 패드(110)와 관통 전극(120)은 다량의 열을 발생할 수 있다. 본 발명의 제 1 실시예에 따르면, 제 1 칩 패드(110)와 관통 전극(120)을 상기 제 1 측면(101)에 인접하게 배치시켜, 제 1 칩 패드(110)와 관통 전극(120)으로부터 발생된 열을 상기 적층된 제 1 반도체 칩(100)들로부터 용이하게 열을 배출할 수 있다.
제 2 반도체 칩(200)이 제 1 칩 패드(110) 및 관통 전극(120)과 이격되어 기판(300) 상에 배치될 수 있다. 제 2 반도체 칩(200)은 서로 대향하는 상면(202) 및 하면(204)을 포함하며, 제 1 반도체 칩(100)들의 면적에 비해 작은 면적을 갖는다. 제 2 반도체 칩(200)은 제 1 반도체 칩(100)의 셀 영역(C)의 제 2 면(100B)에 접착층(220)을 매개로 접착될 수 있다. 제 2 반도체 칩(200)은 가령, 상기 제 2 측면(102)에 인접하여 배치될 수 있다. 제 2 반도체 칩(200)은 가령, 상기 제 2 측면(102)에 인접하며 상기 B 측면(103B)에 인접하여 배치될 수 있다. 제 2 반도체 칩(200)은 가령, 상기 제 2 측면(102)에 인접하며 상기 D 측면(104D)에 인접하여 배치될 수 있다. 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100)들과 다른 기능을 하는 로직 칩일 수 있다. 제 2 반도체 칩(200)은 가령, 제어 칩(controller chip)일 수 있다. 제 2 반도체 칩(200)은 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 또는 이와 유사한 것들을 포함할 수 있다.
제 2 기판 패드(322)가 제 1 기판 패드(320)와 이격되어 있다. 제 2 기판 패드(322)는 제 1 기판 패드(320)와 동일 두께 및 동일 레벨(level)로 기판(300)의 상면(302)에 배치될 수 있다. 제 2 기판 패드(322)는 제 1 기판 패드(320)와 동일한 물질을 포함할 수 있다. 제 2 기판 패드(322)는 상기 제 2 측면(102)으로부터 이격되어 배치될 수 있다. 제 2 기판 패드(322)는 상기 제 2 측면(102)과 평행하게 복수개로 서로 이격되어 배치될 수 있다. 제 2 기판 패드(322)는 상기 도전 배선과 전기적으로 연결된다. 상부 절연막(335)이 제 2 기판 패드(322)를 노출할 수 있다.
제 2 칩 패드(210)가 제 2 반도체 칩(200)의 상면(202)에 배치될 수 있다. 제 2 칩 패드(210)는 제 2 반도체 칩(200) 내부에 형성된 회로 패턴(미도시)과 전기적으로 연결되어 있다. 제 2 칩 패드(210)는 상기 제 2 측면(102)과 인접하게 배치될 수 있다. 제 2 칩 패드(210)는 제 2 기판 패드(322)와 대응되게 복수개로 서로 이격되고, 상기 제 2 측면(102)과 평행하게 배치될 수 있다. 제 2 기판 패드(322)와 제 2 칩 패드(210)는 와이어 본딩에 의해 형성된 연결선(250) 가령, 금선을 통해 전기적으로 연결되며 상기 배선 회로를 통해 제 1 반도체 칩(100)과 제 2 반도체 칩(200)이 서로 전기적으로 연결될 수 있다.
한편, 상기 반도체 패키지(500)의 동작시 제 2 반도체 칩(200)들 내부의 회로 패턴과 전기적으로 연결되며, 기판(300)의 배선 회로를 전기적으로 연결시키는 제 2 칩 패드(210)는 다량의 열을 발생할 수 있다. 본 발명의 제 1 실시예에 따르면, 제 2 반도체 칩(200)을 상기 제 2 측면(102)에 인접하게 배치하여, 상기 주변 회로 영역(P)과 이격시킬 수 있다. 게다가, 제 2 칩 패드(210)를 상기 제 2 측면(102)과 인접하게 배치시킬 수 있다. 즉, 관통 전극(120) 및 제 1 칩 패드(110)으로부터 제 2 칩 패드(210)를 멀리 이격시킬 수 있다. 이에 따라, 제 1 반도체 칩(100)들에서 발생하는 열로부터 제 1 반도체 칩(100)들 상에 배치된 제 2 반도체 칩(200)으로부터 발생하는 열을 이격시켜, 반도체 패키지 내의 열의 집중 현상이 감소될 수 있다.
한편, 제 2 칩 패드(210)와 전기적으로 연결되고, 기판(300)의 배선 회로와 전기적으로 연결되는 제 2 기판 패드(322)도 다량의 열을 발생할 수 있다. 본 발명의 제 1 실시예에 따르면, 제 1 칩 패드(110) 및 관통 전극(120)과 제 2 칩 패드(210)로부터 제 2 기판 패드(322)를 이격시킬 수 있어, 제 1 칩 패드(110) 및 관통 전극(120)과 제 2 칩 패드(210)로부터 발생하는 열과 제 2 기판 패드(322)에서 발생하는 열이 집중하는 현상이 감소될 수 있다.
열 차단 부재(330)가 상기 제 2 측면(102)과 제 2 기판 패드(322) 사이의 기판(300)에 배치될 수 있다. 열 차단 부재(330)는 제 1 열전도 패턴(332), 제 2 열전도 패턴(334), 더미 접속 단자(338D) 및 더미 접속 패드(336D)을 포함할 수 있다.
제 1 열전도 패턴(332)은 상기 제 2 측면(102)과 제 2 기판 패드(322) 사이의 기판(300)의 상면(302)에 배치될 수 있다. 제 1 열전도 패턴(332)은 상기 제 2 측면(102)과 제 2 기판 패드(322)로부터 이격되어 배치될 수 있다. 제 1 열전도 패턴(332)은 가령, 상기 제 2 측면(102)과 평행한 라인 형상을 가질 수 있다. 상기 라인 형상은 가령, 열 방출의 면적을 넓히기 위해 격자 무늬를 가질 수 있다. 제 1 열전도 패턴(332)은 서로 일부분이 연결된 여러 개의 전도 패턴들로 구성될 수 있다. 제 1 열전도 패턴(332)은 제 1 및 제 2 기판 패드들(320, 322)와 동일한 두께 및 동일한 레벨을 가질 수 있다. 제 1 열전도 패턴(332)은 제 1 및 제 2 기판 패드(320,322)와 동일한 물질을 포함할 수 있다. 제 1 열전도 패턴(332)은 가령, 열 전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합으로 구성될 수 있다.
제 2 열전도 패턴(334)은 기판(300) 내부에 배치될 수 있다. 제 2 열전도 패턴(334)은 가령, 기판(300)을 관통하여 제 1 열전도 패턴(332)과 연결될 수 있다. 제 2 열전도 패턴(334)은 제 1 열전도 패턴(332)과 동일한 물질을 포함할 수 있다.
더미 접속 단자(338D)는 접속 단자(338)와 동일한 두께 및 동일한 레벨을 가지며, 상기 제 2 열전도 패턴(334)과 연결될 수 있다. 더미 접속 단자(338D)는 접속 단자(338)와 동일한 물질을 포함할 수 있다.
더미 접속 패드(336D)는 제 2 열전도 패턴(334)과 더미 접속 단자(338D) 사이에 개재될 수 있다. 더미 접속 패드(336D)는 접속 패드(336)와 동일한 두께 및 동일한 레벨을 가질 수 있다. 더미 접속 패드(336D)는 접속 패드(336)와 동일한 물질을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 열 차단 부재(330)를 통하여, 관통 전극(120)을 포함하는 주변회로 영역(P)에서 발생하여 제 1 반도체 칩(100)들 및 기판(300)을 따라 이동하는 열, 제 2 칩 패드(210)를 포함한 제 2 반도체 칩(200)에 서 발생하여 기판(300)을 따라 이동하는 열 및 제 2 기판 패드(322)에서 발생하여 기판(300)을 따라 이동한 열이 모이는 것을 감소시킬 수 있다.
몰딩부(400)가 제 1 반도체 칩(100)들, 제 2 반도체 칩(200), 연결선(250) 및 제 1 열전도 패턴(332)을 봉지할 수 있다.
도 2a는 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도이다. 도 2b는 도 2a의 점선 I-I'를 따라 자른 단면도이다. 본 발명의 제 2 실시예에 따른 반도체 패키지는 앞서 설명한 제 1 실시예에 따른 반도체 패키지와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 제 1 실시예에 따른 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다. 본 발명의 제 1 실시예에 반도체 패키지와 달리, 제 2 반도체 칩의 배치가 틀리므로, 제 2 반도체 칩의 배치와 관련된 부분이 주로 설명된다.
도 2a 및 도 2b를 참조하면, 적층된 제 1 반도체 칩(100)들이 서로 대향하는 제 1 측면(101) 및 제 2 측면(102)과 상기 제 1 측면(101)과 상기 제 2 측면(102)과 연결되며 서로 대향하는 제 3 측면(103) 및 제 4 측면(104)을 포함할 수 있다. 상기 제 1 측면(101)은 상기 주변회로 영역(P)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다. 상기 제 2 측면(102)은 상기 셀 영역(C)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다.
제 2 기판 패드(322A)가 상기 제 2 측면(102)으로부터 이격되어 기판(300)의 상면(302)에 배치될 수 있다. 제 2 반도체 칩(200A)이 상기 제 2 기판 패드(322A) 상에 배치될 수 있다. 본 발명의 제 1 실시예와 달리, 제 2 반도체 칩(200A)의 하 면에 제 2 칩 패드(210A)가 배치될 수 있다. 제 2 칩 패드(210A)는 가령, 제 2 기판 패드(322A)에 대응되게 복수개로 서로 이격하여 배치될 수 있다. 제 2 칩 패드(210A)와 제 2 기판 패드(322A) 사이의 연결 부재(230A) 가령, 솔더 범프 또는 솔더 볼이 개재될 수 있다.
본 발명의 제 2 실시예에 따르면, 제 2 반도체 칩(200A)이 상기 제 1 반도체 칩(100)들과 이격되어, 제 1 반도체 칩(100)들에 의해 발생한 열과 제 2 반도칩에 의해 발생한 열이 이격될 수 있다. 이에 따라, 제 2 반도칩에 의해 발생한 열의 이동을 열 차단 부재(330)가 효과적으로 감소시켜 제 1 반도체 칩(100)들에 집중되는 열 집중 현상을 감소시킬 수 있어, 본 발명의 제 1 실시예에 비해, 열적 신뢰성이 향상된 반도체 패키지(500A)를 제공 할 수 있다.
게다가, 제 2 칩 패드(210A)와 제 2 기판 패드(322A)를 본딩 와이어에 의해 연결하는 대신 연결 부재(230A), 가령 솔더 범프 또는 솔더 볼에 의해 연결하므로, 제 1 반도체 칩들이 제 2 반도체 칩(200A)의 두께 및 본딩 와이어의 궤적에 대응하여 보다 많이 적층되거나 제 2 반도체 칩(200A)의 두께 및 본딩 와이어의 궤적에 대응하여 상기 반도체 패키지(500A)의 두께가 얇아질 수 있다.
도 3a는 본 발명의 제 3 실시예에 따른 반도체 패키지의 평면도이다. 도 3b는 도 3a의 점선 I-I'를 따라 자른 단면도이다. 도 3c는 도 3b의 M 부분을 확대한 확대도이다. 본 발명의 제 3 실시예에 따른 반도체 패키지는 앞서 설명한 제 1 및 제 2 실시예들에 따른 반도체 패키지와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 제 1 및 제 2 실시예들에 따른 반도체 패키지와 중복 되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 3a, 도 3b 및 도 3c를 참조하면, 적층된 제 1 반도체 칩(100)들이 서로 대향하는 제 1 측면(101) 및 제 2 측면(102)과 상기 제 1 측면(101)과 상기 제 2 측면(102)과 연결되며 서로 대향하는 제 3 측면(103) 및 제 4 측면(104)을 포함할 수 있다. 상기 제 1 측면(101)은 상기 주변회로 영역(P)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다. 상기 제 2 측면(102)은 상기 셀 영역(C)의 제 1 반도체 칩(100)들의 가장 자리의 면일 수 있다. 제 3 측면(103)은 주변회로 영역(P)과 접하는 A 측면(103A)과 셀 영역(C)과 접하는 B 측면(103B)을 포함할 수 있다. 제 4 측면(104)은 주변회로 영역(P)과 접하는 C 측면(104C)과 셀 영역(C)과 접하는 D 측면(104D)을 포함할 수 있다.
기판(300)은 제 1 칩 패드(110) 및 관통 전극(120)과 옆으로(laterally) 이격된 트렌치(310)를 가질 수 있다. 트렌치(310)는 최하부에 배치되는 제 1 반도체 칩(100)의 셀 영역(C)의 제 1 면(100A) 아래에 배치될 수 있다. 트렌치(310)는 상기 제 2 측면(102)에 인접하여 배치되고, 제 1 반도체 칩(100)들에 의해 덮혀질 수 있다. 트렌치(310)는 상기 제 2 측면(102)에 인접하며 상기 B 측면(103B)에 인접하여 배치될 수 있다. 트렌치(310)는 상기 제 2 측면(102)에 인접하며 상기 D 측면(104D)에 인접하여 배치될 수 있다.
제 2 반도체 칩(200B)이 트렌치(310)에 삽입될 수 있다. 트렌치(310)의 바닥면(312)에는 기판(300)의 내부에 형성된 도전 배선(미도시)과 전기적으로 연결되는 제 2 기판 패드(322B)가 배치될 수 있다. 상기 제 2 반도체 칩(200B)의 하면(204) 에는 상기 제 2 기판 패드(322B)와 대응되게 제 2 칩 패드(210B)가 배치될 수 있다. 상기 제 2 기판 패드(322B)와 제 2 칩 패드(210B) 사이에 접속 단자(230B)이 개재되여 제 2 기판 패드(322B)와 제 2 칩 패드(210B)를 전기적으로 연결될 수 있다. 접속 단자(230B)는 가령, 솔더 범프 또는 솔더 볼일 수 있다.
본 발명의 제 1 및 제 2 실시예와 달리, 기판(300)은 제 1 기판 패드(320) 및 관통 전극(120)으로부터 이격된 트렌치(310)를 가질 수 있다. 상기 트렌치(310)에 제 2 반도체 칩(200B)을 삽입 배치하여, 제 1 반도체 칩(100)으로부터 발생하는 열과 제 2 반도체 칩(200B)으로부터 발생하는 열이 집중하는 것을 감소시킬 수 있다.
본 발명의 제 3 실시예에 따르면, 상기 트렌치(310)의 바닥면(312)은 기판(300)의 하면(304)과 인접하여 제 2 반도체 칩(200B)으로부터 발생하는 열의 방출이 용이할 수 있으므로 본 발명의 제 1 및 제 2 실시예의 열 차단 부재(도 1b 및 2b의 330)가 필요하지 않을 수 있다. 게다가, 트렌치(310)는 상기 셀 영역(C)의 제 1 면(100A) 아래에 배치되므로, 상기 제 3 실시예에 따른 반도체 패키지(500B)는 상기 제 1 및 제 2 실시예들에 따른 반도체 패키지(도 1b의 500, 도 2b의 500A)에 비해 좁은 면적을 가질수 있다.
도 4a는 본 발명의 제 3 실시예의 변형예에 따른 반도체 패키지의 평면도이다. 도 4b는 점선 I-I'를 따라 자른 단면도이다. 도 4c는 도 4b의 N 부분을 확대한 확대도이다. 본 발명의 제 3 실시예의 변형예에 따른 반도체 패키지는 앞서 설명한 상기 제 3 실시예들에 따른 반도체 패키지와 유사할 수 있다. 따라서, 설명의 간결 함을 위해 아래에서는 앞서 설명한 상기 제 3 실시예에 따른 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 4a, 도 4b 및 도 4c를 참조하면, 제 2 반도체 칩(200C)이 트렌치(310)의 바닥면(312)의 일측에 접착층(220C)을 매개로 부착될 수 있다. 제 2 기판 패드(322C)가 트렌치(310)의 바닥면(312) 타측에 배치될 수 있다. 제 2 기판 패드(322C)는 상기 제 2 측면(102)과 인접하여 배치될 수 있다. 제 2 칩 패드(210C)가 제 2 반도체 칩(200B)의 상면(202)에 배치될 수 있다. 제 2 칩 패드(210B)는 상기 제 2 측면(102)에 인접하여 배치될 수 있다. 상기 제 2 칩 패드(210C)와 제 2 기판 패드(322C)는 본딩 와이어(250C)에 의해 전기적으로 연결될 수 있다. 하부 몰딩부(340)가 제 2 반도체 칩(200C)이 배치된 트렌치(310)를 채운다.
본 발명의 제 3 실시예의 변형예에 따르면, 제 2 기판 패드(322C) 및 제 2 칩 패드(210C)를 상기 제 2 측면(102)과 인접하여 배치하여, 관통 전극(120) 및 제 1 칩 패드(110)로부터 제 2 반도체 칩(200C)에서 발생할 수 있는 열원 가령, 제 2 기판 패드(322C) 및 제 2 칩 패드(210C)를 멀리 이격시킬 수 있다. 이에 따라, 본 발명의 제 3 실시예의 제 2 기판 패드(도 3c의 322B), 제 2 칩 패드(도 3c의 210B) 및 접속 단자(도 3c의 230B)의 배치에 비해, 상기 반도체 패키지(500C) 내부의 열 집중 현상이 감소될 수 있다.
도 5 및 도 6 각각은 본 발명의 실시예들의 변형예에 따른 반도체 패키지 및 다층 멀티 칩 패키지를 보여주기 위한 단면도들이다. 본 발명의 실시예들의 변형예에 따른 반도체 패키지는 앞서 설명한 실시예들에 따른 반도체 패키지와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 실시예들에 따른 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 5를 참조하면, 반도체 칩들이 적층된 제 1 반도체 칩(100)들 및 상기 제 1 반도체 칩(100)들 상의 CPU(Centr Processing Unit, 100C) 칩을 포함할 수 있다.
CPU 칩(100C)은 중앙 칩 패드(110C) 및 중앙 관통 전극(120C)을 포함할 수 있다. 중앙 칩 패드(110C)는 CPU 칩(100C)의 내부에 형성된 회로 패턴(미도시)과 전기적으로 연결될 수 있다. 중앙 관통 전극(120C)은 상기 주변회로 영역(P) 상의 CPU 칩(100C)을 관통하여 중앙 칩 패드(110C)와 전기적으로 연결될 수 있다. 중앙 관통 전극(120C)은 존재하지 않을 수 있다. 중앙 칩 패드(110C)는 최상부에 배치된 제 1 반도체 칩(100)을 관통하는 관통 전극(120)과 접촉하여, 제 1 반도체 칩(100)들과 CPU 칩(100C)을 전기적으로 연결할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(도 1b의 500, 도 2b의 500A, 도 3b의 500B 및 도 4b의 500C)와 달리, 상기 변형예에 따른 반도체 패키지(500D)는 상기 제 1 반도체 칩(100)들 상에 배치된 CPU(Centr Processing Unit, 100C) 칩을 포함할 수 있다. 따라서, 상기 반도체 패키지(500D)는 시스템 패키지(System in Package: SIP)일 수 있다.
도 6을 참조하면, 상부 멀티 칩 패키지(501) 및 상부 멀티 칩 패키지(501)와 다른 하부 멀티 칩 패키지(600)가 수직 방향으로 적층될 수 있다. 상부 멀티 칩 패키지(501)는 가령, 본 발명의 실시예들에 따른 반도체 패키지(도 1b의 500, 도 2b 의 500A, 도 3b의 500B 및 도 4b의 500C)일 수 있다. 상부 멀티 칩 패키지(501)는 본 발명의 실시예들에서 설명한 구성들과 유사하므로 상세한 설명은 생략한다. 다만, 상기 상부 멀티 칩 패키지(501)의 상부 기판(300)의 하면에 배치된 접속 단자(338M)는 상하 공간을 제공하기 위해 상기 실시예들의 접속 단자(도 1b, 도 2b, 도3b 및 도 4b의 338)에 비해 클 수 있다.
상기 하부 멀티 칩 패키지(600)는 하부 기판(650), 하부 기판(650) 상에 적층된 하부 메모리 칩(640)들 및 상기 하부 메모리 칩(640)들 상의 하부 로직 칩(620)을 포함할 수 있다.
하부 기판(650)은 그 내부에 도전 배선(미도시)이 배치되며, 그 상면에 상기 도전 배선과 전기적으로 연결되는 제 1 도전 패드(662) 및 제 2 도전 패드(664)가 배치될 수 있다. 상기 상면에 대향하는 하면에는 외부 장치(미도시)와 전기적으로 연결하기 위한 외부 접속 단자(665)가 배치될 수 있다.
하부 메모리 칩(640)들은 가령, Flash 메모리 칩, PRAM 칩, SRAM 칩, MRAM 칩, DRAM 칩 또는 이들의 조합을 포함할 수 있다. 하부 로직 칩(620)은 가령, 콘트롤러 칩일 수 있다. 하부 메모리 칩(640)들 및 하부 로직 칩(620) 대신에 하부 기판(650) 상에 하부 CPU 칩이 배치될 수도 있다.
하부 메모리 칩(640)들 및 하부 로직 칩(620)들은 본딩 와이어(622, 624)를 통해 제 1 도전 패드(662)와 전기적으로 연결될 수 있다. 상부 멀티 칩 패키지(501)와 하부 멀티 칩 패키지(600)는 접속 단자(338M)와 제 2 도전 패드(664)를 통해 전기적으로 연결될 수 있다.
하부 몰딩부(670)가 하부 메모리 칩(640)들, 하부 로직 칩(620), 본딩 와이어(622, 624) 및 접속 단자(338M)를 봉지한다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 7을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템(800)이 설명된다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(830)는 외부와의 데이터의 입출력을 담당할 수 있다. 본 발명의 실시예들에 따른 반도체 패키지는 열적 신뢰성이 양호한 멀티칩 패키지(multi chip package: MCP)로서 컨트롤러(810) 및 메모리(820)의 기능을 수행할 수 있다.
상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.
도 8을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치(1000)가 설명된다. 상기 전자장치(1000)는 프로세서(1010), 메모리(1010) 및 입출력 장치(I/O, 1030)를 포함할 수 있다. 상기 프로세서(1010), 메모리(1010) 및 입출력 장치(1030)는 버스(1040)를 통하여 연결될 수 있다. 상기 메모리(1020)는 상기 프로세서(1010)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(1010)는 버스(1040)를 통하여 액세스 되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진 자에게 자명할 것이다.
상기 전자 장치(1000)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도이다.
도 1b는 도 1a의 점선 I-I'를 따라 자른 단면도이다.
도 2a는 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도이다.
도 2b는 도 2a의 점선 I-I'를 따라 자른 단면도이다.
도 3a는 본 발명의 제 3 실시예에 따른 반도체 패키지의 평면도이다.
도 3b는 도 3a의 점선 I-I'를 따라 자른 단면도이다.
도 3c는 도 3b의 M 부분을 확대한 확대도이다.
도 5 및 도 6 각각은 본 발명의 실시예들의 변형예에 따른 반도체 패키지 및 다층 멀티 칩 패키지를 보여주기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.

Claims (20)

  1. 서로 이격된 제 1 기판 패드 및 제 2 기판 패드를 갖는 제 1 기판;
    상기 제 1 기판 상에 적층되어 서로 대향하는 제 1 측면 및 제 2 측면을 포함하고, 셀 영역 및 주변회로 영역을 포함하는 제 1 반도체 칩들;
    상기 제 1 기판 패드 상에 배치되고, 상기 제 1 측면과 인접하여 상기 주변회로 영역의 제 1 반도체 칩들 각각에 배치되며 상기 제 1 기판 패드와 전기적으로 연결되는 제 1 칩 패드;
    상기 제 2 측면 방향에 배치되고, 상기 제 1 칩 패드와 이격되어 상기 제 2 기판 패드와 전기적으로 연결되는 제 2 칩 패드를 포함하는 제 2 반도체 칩;
    상기 제 1 기판 패드와 상기 제 2 기판 패드 사이의 상기 제 1 기판에 배치되는 열 차단 부재; 및
    상기 제 1 기판의 하면 상에 배치되고, 상기 제 1 및 제 2 기판 패드들과 전기적으로 연결되는 접속 단자를 포함하되,
    상기 열 차단 부재는 상기 제 1 기판의 상면에 배치되고, 상기 제 2 측면과 상기 제 2 기판 패드로부터 서로 이격된 제 1 열전도 패턴 및, 상기 제 1 기판의 내부에 배치되고, 상기 제 1 열전도 패턴과 연결되는 제 2 열전도 패턴을 포함하며,
    상기 접속 단자는 상기 제 1 및 제 2 기판 패드들과 전기적으로 연결되지 않는 더미 접속 단자를 포함하되, 상기 더미 접속 단자는 상기 제 2 열전도 패턴과 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 측면은 상기 주변회로 영역의 제 1 반도체 칩들의 가장 자리의 면이고, 상기 제 2 측면은 상기 셀 영역의 제 1 반도체 칩들의 가장 자리의 면인 반도체 패키지.
  3. 제 1 항에 있어서
    상기 주변회로 영역의 제 1 반도체 칩들 각각을 관통하여 상기 제 1 칩 패드와 접촉하는 관통 전극을 더 포함하되, 상기 제 2 반도체 칩은 상기 관통 전극으로 부터 이격되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 칩들은 메모리 칩들이고, 상기 제 2 반도체 칩은 로직 칩인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 셀 영역 상에 배치되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 2 반도체 칩은 상기 제2 기판 패드 및 상기 제1 반도체 칩 사이에 배치되는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 칩 패드는 상기 제 2 측면에 인접하여 상기 제 2 반도체 칩의 상면에 배치되며,
    상기 제2 칩 패드와 상기 제2 기판 패드를 전기적으로 연결하는 연결선을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 기판 패드 상에 배치하며,
    상기 제 2 칩 패드는 상기 제 2 반도체 칩의 하면에 배치되고,
    상기 제 2 칩 패드와 상기 제 2 기판 패드 사이에 개재되는 연결 부재를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 기판은 상기 제 1 기판 패드로부터 옆으로 이격된 트렌치를 갖는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 트렌치는 상기 제 2 측면과 인접하여 배치되고, 상기 제 2 반도체 칩은 상기 트렌치에 삽입되고, 상기 제 1 반도체 칩들은 상기 트렌치를 덮는 반도체 패키지.
  11. 삭제
  12. 삭제
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