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KR100642746B1 - 멀티 스택 패키지의 제조방법 - Google Patents

멀티 스택 패키지의 제조방법 Download PDF

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Publication number
KR100642746B1
KR100642746B1 KR1020040008062A KR20040008062A KR100642746B1 KR 100642746 B1 KR100642746 B1 KR 100642746B1 KR 1020040008062 A KR1020040008062 A KR 1020040008062A KR 20040008062 A KR20040008062 A KR 20040008062A KR 100642746 B1 KR100642746 B1 KR 100642746B1
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KR
South Korea
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package
substrate
bumps
flux
electrode pad
Prior art date
Application number
KR1020040008062A
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English (en)
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KR20050079572A (ko
Inventor
김세년
권흥규
윤기명
Original Assignee
삼성전자주식회사
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Publication date
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Priority to JP2005025707A priority patent/JP2005223330A/ja
Priority to CNA2005100064466A priority patent/CN1652316A/zh
Priority to US11/053,599 priority patent/US20050233567A1/en
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Abstract

솔더 페이스트 또는 플럭스의 도포가 용이한 멀티 스택 패키지의 제조방법이 제공된다. 이 멀티 스택 패키지의 제조방법은 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계와, 제1 패키지의 범프에 솔더 페이스트를 도포하는 (b) 단계와, 제1 패키지의 범프를 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함한다.
반도체 패키지, 스택, 플럭스, 솔더 페이스트

Description

멀티 스택 패키지의 제조방법{Method for fabricating multi-stack packages}
도 1은 종래 기술에 의해 두 개의 패키지를 적층하는 멀티 스택 패키지의 제조방법을 설명한 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 멀티 스택 패키지의 제조 방법을 순서대로 도시한 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 멀티 스택 패키지의 제조 방법을 도시한 단면도이다.
도 4a 및 도 4b는 도 3의 A부분에 대한 부분확대 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
210: 제1 기판 215: 제2 기판
220: 제1 미세전자소자 칩 225: 제2 미세전자소자 칩
230: 와이어본딩 235: 플립칭본딩
240: 봉지수단 245: 봉지수단
250: 제1 범프 255: 제2 범프
257: 전극패드 260: 제1 패키지
265: 제2 패키지 270: 용기
275: 플럭스 또는 솔더 페이스트 277: 함몰부
310: 컨트롤러 320: 돗팅 툴
330: 니들 핀 375: 플럭스 또는 솔더 페이스트
본 발명은 멀티 스택 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 제1 패키지의 범프를 이에 대응하는 제2 패키지의 전극패드에 접속하기 위해 솔더 페이스트 또는 플럭스를 도포할 때 제2 패키지의 구조형상에 영향을 받지 않고 용이하게 솔더 페이스트 또는 플럭스를 패키지 간에 도포할 수 있는 멀티 스택 패키지의 제조방법에 관한 것이다.
반도체 장치의 많은 응용은 필요한 장치를 긴밀하게 또는 무리를 지어 정렬하는 것이 바람직하다. 단지 두 개 또는 몇 개의 반도체 칩이 필요할 때, 소정의 근접성을 달성하고 소정의 공간의 축소가 가능하게 하는 다양한 구조가 제안되고 있다. 전형적으로 이와 같은 구조를 위해, 다수의 반도체 칩을 하나의 패키지에 실장하는 멀티칩 모듈(Multichip module, MCM) 또는 둘 이상의 패키지를 적층하는 멀티 스택 패키지(Multi stack package)가 도입되고 있다.
이하, 본 발명이 속하는 멀티 스택 패키지에 대해 상세히 설명한다.
일반적으로 반도체 패키지 예를 들면 볼그리드어레이(Ball Grid Array, 이하 BGA) 반도체 패키지의 제조 공정은 다수의 반도체 칩의 형성되어 있는 웨이퍼(Wafer)를 각각의 유닛(Unit)으로 잘라내는 절단공정, 이 반도체 칩을 미리 준비된 인쇄회로기판(Printed Circuit Board, PCB)의 소정 영역에 접착시키는 반도체 칩 접착공정, 이 반도체 칩과 인쇄회로기판의 소정영역을 전도성 와이어(wire) 등을 이용하여 연결하는 와이어본딩(Wire Bonding)공정, 이 반도체 칩 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 봉지하는 몰딩(Molding)공정, 이 인쇄회로기판의 입/출력단자로 사용하기 위해 인쇄회로기판의 일면에 솔더볼(Solder Ball)을 융착하는 솔더볼 융착공정, 이 인쇄회로기판에서 소정의 반도체 패키지 유닛으로 분리하는 싱귤레이션(Singulation)공정 등으로 이루어져 있다.
이렇게 제조된 둘 이상의 반도체 패키지를 적층하는 것을 멀티 스택 패키지라고 한다.
일반적으로, 시스템 보드(System board) 상에 반도체 패키지를 실장하는 표면실장기술(Surface mount technology, SMT)은 한국특허 특0398716호에 개시되어 있다. 이 한국특허 특0398716호에는 회로 기판 또는 중간 기판 상에 납땜 페이스트를 인쇄한 후, 칩 상의 전극에 솔더 범프가 형성된 패키지를 접합하는 방법을 개시하고 있다. 다만, 한국특허 특0398716호에는 솔더 범프와 남땜 페이스트의 재료에 대해서만 개시하고 있을 뿐, 남땜 패이스트를 회로 기판 또는 패키지의 솔더 범프에 도포하는 구체적인 방법에 대해서는 언급하고 있지 아니하다.
종래 기술에 의하면, 솔더 범프가 형성된 패키지를 반도체 기판 또는 다른 패키지 상에 실장할 경우, 반도체 기판 또는 다른 패키지 상에 형성된 전극패드에 플럭스(Flux) 또는 솔더 페이스트(Solder paste)를 스텐실 프린팅(Stencil printing)에 의해 도포한 후 솔더 범프와 전극패드를 전기적으로 접합한다. 이러한 스텐실 프린팅에 의한 도포방법은 패키지를 반도체 기판 상에 실장하는 경우에는 문제가 없으나, 하나의 패티지 상에 다른 패키지를 실장하는 경우에는 문제가 발생한다.
즉, 범프를 이용하여 다수의 패키지를 적층하는 멀티 스택 패키지에 있어서, 이 범프에 대응하는 전극패드가 형성된 패키지에 대하여 이 전극패드가 형성된 반도체 기판 상에 다른 구조물이 배치되어 있으면 스텐실 프린팅에 의해 플럭스 또는 솔더 페이스트를 도포하는 것이 어렵다.
이하, 도 1을 참조하여 종래 기술에 의한 멀티 스택 패키지의 제조방법을 설명한다.
도 1은 종래 기술에 의해 두 개의 패키지를 적층하는 멀티 스택 패키지의 제조방법을 설명한 단면도이다. 도 1에 도시된 바와 같이, 종래 기술에 의한 멀티 스택 패키지는 상부 패키지(160)와 하부 패키지(165)로 이루어진다. 이상에서 설명한 바와 같이, 상부 패키지(160)는 웨이퍼 절단공정, 반도체 칩 접착공정, 와이어본딩공정, 몰딩공정, 솔더볼 융착공정, 싱귤레이션공정 등을 거쳐 형성된다. 하부 패키지(165)는 상기 와이어본딩(130)공정을 대신하여 플립칩본딩(Flip chip bonding)(135) 공정을 거쳐 제2 미세전자소자 칩(125)을 제2 기판(115)에 실장한다.
도 1을 참조하면, 상부 패키지(160)의 제1 범프(150)와 이에 대응하는 하부 패키지(165)의 전극패드(157)가 전기적으로 접합하게 된다. 여기서, 제1 범프(150) 가 융착될 부분 즉, 하부 패키지(165)의 전극패드(157)에 미리 소정의 플럭스(175)를 도포한 후 접합을 한다. 이러한 플럭스(175)는 주로 스텐실 프린팅을 이용하게 되는데, 도 1에 도시된 바와 같이 하부 패키지(165)에 제2 반도체 칩(125)이 형성되어 있는 경우 스텐실 프린팅에 의해 전극패드(157) 상에 플럭스(175)를 도포하기 어려운 문제가 발생한다.
도 1에서 미설명된 도면부호 110은 제1 기판을, 도면부호 120은 제1 미세전자소자 칩을, 도면부호 140은 봉지수단을, 도면부호 145는 봉지수단을, 도면부호 150은 제1 범프를, 도면부호 155는 제2 범프를, 도면부호 157은 전극패드를 나타낸다.
본 발명이 이루고자 하는 기술적 과제는, 제1 패키지의 범프를 이에 대응하는 제2 패키지의 전극패드에 접속하기 위해 솔더 페이스트를 도포할 때 제2 패키지의 구조형상에 영향을 받지 않고 용이하게 솔더 페이스트를 패키지 간에 도포할 수 있는 멀티 스택 패키지의 제조방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 제1 패키지의 범프를 이에 대응하는 제2 패키지의 전극패드에 접속하기 위해 플럭스를 도포할 때 제2 패키지의 구조형상에 영향을 받지 않고 용이하게 플럭스를 패키지 간에 도포할 수 있는 멀티 스택 패키지의 제조방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 멀티 스택 패키지의 제조방법은 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계와, 상기 제1 패키지의 범프에 솔더 페이스트를 도포하는 (b) 단계와, 상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멀티 스택 패키지의 제조방법은 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계와, 상기 제2 패키지의 전극패드에 돗팅 툴을 이용하여 솔더 페이스트를 도포하는 (b) 단계와, 상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 멀티 스택 패키지의 제조방법은 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계와, 상기 제1 패키지의 범프에 플럭스를 도포하는 (b) 단계와, 상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멀티 스택 패키지의 제조방법은 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계와, 상기 제2 패키지의 전극패드에 돗팅 툴을 이용하여 플럭스를 도포하는 (b) 단계와, 상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 본 발명의 실시예들에 따른 패키지는 고주파수 특성을 갖는 마이크로 프로세서나 ASIC 제품 또는 DRAM 및 SRAM 등과 같은 고속 메모리 장치들을 구성한다. 이러한 장치들은 대부분 다핀 입/출력단자를 가지고 있으며, 이를 구성하는 반도체 패키지들도 대부분 다핀구조를 가질 수 있도록 플라스틱 또는 세라믹 재질의 핀 그리드 어레이(Pin Grid Array, 이하 PGA) 타입 패키지, 랜드 그리드 어레이(Land Grid Array, 이하 LGA) 타입 패키지, 볼 그리드 어레이(Ball Grid Array, 이하 BGA) 타입 패키지, 쿼드 프랫트(Quad Flat) 타입 패키지 또는 리드 프래임(Lead frame) 타입 패키지 등으로 구성될 수 있다.
그리고, 본 발명에 따른 패키지에 적용될 수 있는 기판은 PGA 타입, LGA 타입, BGA 타입, 쿼드 프랫트(Quad Flat) 타입 패키지 또는 리드 프래임(Lead frame) 타입 패키지 등과 같은 패키지에 적용될 수 있도록 인쇄회로기판, 세라믹 기판, 메탈기판, 실리콘 기판 등이 될 수 있다.
또한, 일반적으로 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package) 패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA 등이 있다.
여기서, 단일의 패키지 안에는 미세전자소자 칩이 한 개 들어있는 것이 보통이나 단일 패키지 안에 2개 이상의 칩이 있는 경우도 있다. 이러한 패키지를 일컬어 소위 멀티 칩 패키지(Multi chip package, MCP) 또는 멀티 칩 모듈(Multi chip module, MCM)라고 한다. 또한, 둘 이상의 패키지를 적층하는 멀티 스택 패키지(Multi stack package)도 있다. 이러한 다수의 칩을 실장하는 패키지들은 메모리의 용량증가, 속도증가 등 성능면에서 우수하고 비용이 절감되어 전기적 성능과 보드 밀도, 그리고 표면실장 수율이 중요한 메모리 모듈, 핵심 로직 칩셋, 마이크로 프로세서, 마이크로 컨트롤러 시스템에 이상적인 패키지이다. 따라서 이러한 다수의 칩을 실장하는 패키지들은 랩탑, 휴대용 컴퓨터, 서브 노트북, 텔레콤, 무 선기기, PC 카드 등에 주로 사용된다.
여기서, 패키지에 실장되는 미세전자소자 칩은 많은 반도체 장치 계열에서 찾을 수 있는데, 본 발명의 바람직한 실시예는 및, 로직 및 아날로그 장치, 및 어플리케이션에 특정한 제품(ASP) 및 무선 제품을 포함한다. 이들 예에서, 세트의 각 칩은 용이하게 이용가능하다. 만일 단일 칩에 의해 적층된 칩의 성능을 구현하려고 한다면, 정밀한 설계 및 개발 시간을 필요로 할 뿐 아니라, 초기에 낮은 제조 수율의 대규모 칩 및 값비싼 기판 공간을 소비하는 대규모 패키지를 초래한다. 결국, 본 발명은 셀룰러 통신 페이저, 하드 디스크 드라이버, 랩톱 컴퓨터 및 의료용 기구와 같은 지속적으로 축소하는 어플리케이션의 공간 제한을 완화시키는데 도움이 되고 있다.
이하 본 발명의 실시예에 따른 미세전자소자 칩은 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래쉬 메모리 등의 고집적 반도체 메모리 칩, MEMS(Micro Electro Mechanical Systems) 칩, 광전자 (optoelectronic) 소자 칩 또는 CPU, 디지털 신호 처리기(DSP) 등의 프로세서 등을 포함한다. 따라서, 미세전자소자 칩은 동일 종류의 전자소자 칩들로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 전자소자 칩들로 구성될 수도 있다.
이하, 본 발명의 실시예들에서는 설명의 편의를 위하여 패키지로 BGA 패키지를, 기판으로 인쇄회로기판을 예로 들어 설명한다.
이하, 본 발명의 제1 실시예를 도 2a 내지 도 2d에 근거하여 설명한다. 도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 멀티 스택 패키지의 제조 방법을 순서대로 도시한 단면도들이다.
도 2a에 도시된 바와 같이, 일반적으로 BGA 패키지의 제조 공정에 의해 제1 패키지(260)를 준비한다.
제1 패키지(260)의 제조공정은 다수의 제1 미세전자소자 칩(220)의 형성되어 있는 웨이퍼(Wafer)를 각각의 유닛(Unit)으로 잘라내는 웨이퍼 절단공정과, 제1 미세전자소자 칩(220)을 미리 준비된 제1 기판(210)의 소정 영역에 접착시키는 미세전자소자 칩 접착공정과, 제1 미세전자소자 칩(220)과 제1 기판(210)의 소정영역을 전도성 와이어(wire) 등을 이용하여 연결하는 와이어본딩(Wire Bonding)(230) 공정과, 제1 미세전자소자 칩(220) 등을 외부의 환경으로부터 보호하기 위해 봉지수단(240)으로 봉지하는 몰딩(Molding)공정과, 이 제1 기판(210)의 입/출력단자로 사용하기 위해 제1 기판(210)의 일면에 범프(Bump)(250)를 융착하는 범프 융착공정과, 이 제1 기판(210)에서 소정의 제1 패키지(260) 유닛으로 분리하는 싱귤레이션(Singulation)공정 등으로 이루어져 있다.
도 2a 및 도 2b에 도시된 바와 같이, 제1 기판(210)의 하면에 제1 범프(250)가 형성되어 있는 제1 패키지(260)를 플럭스(Flux)(275) 또는 솔더 페이스트(Solder paste)(275)가 담겨있는 용기(270)에 정렬시킨 후, 제1 패티지(260)의 제1 범프(250)의 끝부분을 플럭스(275) 또는 솔더 페이스트(275)에 담근다.
여기서, 플럭스(275)는 송진이 주성분이고 염소, 불소 브롬 등의 할로겐 활성제가 소량 들어 있다. 플럭스(275)의 역할은, 첫째 납땜 시에 대상물에 붙어있는 오염물이나 표면의 산화막을 제거함으로써 납땜이 잘되게 해주는 작용을 한다. 둘째, 땜납은 금속표면에서 둥글게 되려는 성질이 있는데, 플럭스(275)는 이러한 성질을 감소시킴으로서 대상물인 금속에 잘 퍼지도록 한다. 셋째, 납땜한 대상물과 이미 납땜된 납의 표면이 산소와 접촉하지 못하도록 막아줌으로써 표면이 재산화되는 것을 방지한다.
또한, 솔더 페이스트(275)는 균일하고 동적평형 상태에 있는 극소형 솔더입자와 플럭스의 혼합물이다.
플럭스(275) 또는 솔더 페이스트(275)를 담고 있는 용기(270)의 내부에는 소정의 깊이의 함몰부(277)가 형성되어 있다. 이 용기(270)에는 플럭스(275) 또는 솔더 페이스트(275)를 함몰부(277) 내에 밀어 넣을 수 있는 금속이나 고무로 된 스퀴지(Squeegee)(미도시)가 있어서, 용기(270) 내에 플럭스(275) 또는 솔더 페이스트(275)를 균일한 두께로 형성할 수 있다.
도 2c를 참조하면, 제1 패키지(260)의 제1 범프(250)를 제2 패키지(265)의 전극패드(257)에 정렬한다. 이때, 제1 패키지(260)의 제1 범프(250) 또는 제1 패키지(260)의 제1 기판(210) 하면에 형성된 인식마크(미도시)를 이용하여 제1 패키지(260)의 위치를 정렬한다. 그리고, 제2 패키지(265)의 전극패드(257) 또는 제2 패키지(265)의 제2 기판(215) 상면에 형성된 인식마크(미도시)를 이용하여 제2 패키지(265)의 위치를 정렬한다.
여기서, 제2 패키지(265)의 전극패드(257)는 Au/Ni이 도금된 Cu 또는 OSP(Organic Surface Preservation) 처리가 된 Cu인 것이 바람직하다. 더욱 바람직하게는, 제2 패키지(265)의 전극패드(257)에 솔더를 도포한 후 리플로우(Reflow) 가열 처리를 한다.
그리고, 제2 패키지(265)는 제1 패키지(260)를 준비할 때 같이 준비하는 것이 바람직하다. 본 발명의 제1 실시예에 있어서, 제2 패키지(265)는 제1 패키지(260)의 와이어본딩(230) 공정을 대신하여 플립칩본딩(235) 공정을 거쳐 제2 미세전자소자 칩(125)을 제2 기판(215)에 실장한다.
도 2d에 도시된 바와 같이, 제1 범프(250)와 전극패드(257)의 위치를 정렬하여 제2 패키지(265)에 제1 패키지(260)를 탑재하고 리플로우(Reflow) 가열을 하여 제1 패키지(260)와 제2 패키지(265)를 전기적으로 연결한다.
이와 같이, 전극패드(257)와 제2 미세전자소자 칩(225)이 동일면상에 형성된 제2 패키지(225)의 경우, 본 발명의 제1 실시예에 따라 제1 패키지(260)의 제1 범프(250)를 플럭스(275)가 수용된 용기(270) 내에 담근 후 제1 범프(250)와 전극패드(257)를 전기적으로 연결하면 제2 패키지(265)의 구조형상에 영향을 받지 않고 용이하게 멀티 스택 패키지를 제조할 수 있다.
또한, 종래의 스텐실 프린팅에 비하여 패키지 하나하나에 대하여 플럭스의 도포와 정렬을 수행하므로 정밀한 접합을 수행할 수 있다.
그리고, 멀티 스택 패키지를 제조할 경우, 도 2d에 도시된 바와 같이, 본 발명의 제1 실시예에 따라 하부에 위치하는 제2 패키지(265)의 제2 기판(215)의 상면 에 제2 미세전자소자 칩(225)이 형성되어 있기 때문에 제1 패티지(260)와 제2 패키지(265) 간에 소정의 공간(L)을 필요로 하는 때가 있다. 이 경우, 이상의 플럭스를 대신하여 솔더 입자를 포함하는 솔더 페이스트(275)를 제1 범프(250)에 도포한 후 전극패드(257)와 제1 범프(250)를 접합하면, 솔더 페이스트(275)가 제1 범프(250)와 전극패드(275) 사이에 위치하게 되어 제1 패티지(260)와 제2 패키지(265) 간의 소정의 공간(L)의 크기를 필요에 따라 변하게 할 수 있다.
이하, 본 발명의 제2 실시예를 도 3 내지 도 4b에 근거하여 설명한다. 도 3은 본 발명의 제2 실시예에 따른 멀티 스택 패키지의 제조 방법을 도시한 단면도이다. 도 4a 및 도 4b는 도 3의 A부분에 대한 부분확대 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 3에서 설명하는 제2 실시예는 제1 실시예에 비하여 플럭스(375) 또는 솔더 레지스트(375)를 도포하는 방법을 제외한 다른 공정은 일치한다.
도 3에 도시된 바와 같이, 제2 실시예에서는 돗팅 툴(Dotting tool)(320)을 사용하여 제2 패키지(265)의 전극패드(257)에 플럭스(375) 또는 솔더 페이스트(375)를 도포한다.
이러한 돗팅 툴(320)은 통상 도 3에 도시한 바와 같이, 플럭스(375) 또는 솔더 페이스트(375)를 제2 기판(215) 상의 전극패드(257)에 돗팅할 수 있도록 저면을 향하여 일정 길이로 돌출된 다수의 니들 핀(330)이 설치되어 있으며, 이 돗팅 툴(320)은 통합적으로 동작되도록 컨트롤러(310)에 전기적으로 연결되어 있다. 이 컨트롤러(310)의 제어에 의해 플럭스(375) 또는 솔더 페이스트(375)가 수용되어 있는 용기(미도시)로부터 모든 니들 핀(330)의 끝단에 플럭스(375) 또는 솔더 페이스트(375)를 찍어 뭍히고, 제1 범프(250)를 융착할 제2 기판(215)으로 플럭스(375) 또는 솔더 페이스트(375)가 뭍혀 있는 돗팅 툴(320)을 이송하여 제2 기판(215)의 전극패드(257)에 플럭스(375) 또는 솔더 페이스트(375)를 돗팅하도록 되어 있다.
도 4a 또는 도 4b에 도시된 바와 같이, 돗팅 툴(320)의 구조에서 있어, 니들 핀(330)은 그 끝단이 대략 원형으로 폐쇄되어 있는 막대형(330a) 또는 내부에 공간부(340)가 형성되어 있는 실린더형(330b)이 있다. 막대형(330a) 니들 핀(330)의 경우, 용기(미도시)로부터 니들 핀(330)의 끝단에 뭍혀지는 플럭스(375) 또는 솔더 페이스트(375)의 양은 막대형상의 핀 끝단의 구경에 따라 정해진다. 그리고, 실린더형(330b) 니들 핀(330)의 경우, 용기(미도시)로부터 니들 핀(330)의 끝단에 뭍혀지는 플럭스(375) 또는 솔더 페이스트(375)의 양은 핀 끝단 내부의 공간부(340)의 구경에 따라 정해진다.
제2 실시예에서는 돗팅 툴(320)을 이용하여 플럭스(375)를 전극패드(257)에 도포함으로써, 제2 패키지(265)의 구조형상에 영항을 받지 않고 용이하게 멀티 스택 패키지를 제조할 수 있다.
또한, 이상의 플럭스를 대신하여 솔더 입자를 포함하는 솔더 페이스트(375)를 돗팅 툴(320)을 이용하여 전극패드(257)에 도포한 후 전극패드(257)와 제1 범프(250)를 접합하면, 솔더 페이스트(375)가 제1 범프(250)와 전극패드(275) 사이에 위치하게 되어 제1 패티지(260)와 제2 패키지(265) 간의 소정의 공간(L)의 크기 를 필요에 따라 변하게 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 멀티 스택 패키지의 제조방법에 의하면, 제1 패키지의 범프를 이에 대응하는 제2 패키지의 전극패드에 접속하기 위해 솔더 페이스트 또는 플럭스를 도포할 때 제2 패키지의 구조형상에 영향을 받지 않고 용이하고 정밀하게 솔더 페이스트 또는 플럭스를 패키지 간에 도포할 수 있다.

Claims (16)

  1. 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계;
    소정의 용기 내에 균일한 두께로 형성된 솔더 페이스트에 상기 제1 패키지의 범프를 담궈서 상기 제1 패키지의 범프에 상기 솔더 페이스트를 도포하는 (b) 단계; 및
    상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함하되,
    상기 제2 패키지에 실장되는 제2 미세전자소자 칩과 상기 전극패드는 상기 제2 기판의 동일면 상에 배치되고, 상기 전극패드는 상기 제2 기판의 외주면에 배치되는 멀티 스택 패키지의 제조방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 솔더 페이스트는 상기 용기 내에 상기 솔더 페이스트를 수용할 수 있는 함몰부 내에 스퀴지를 이용하여 형성하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
  5. 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계;
    소정의 용기 내에 균일한 두께로 형성된 플럭스에 상기 제1 패키지의 범프를 담궈서 상기 제1 패키지의 범프에 상기 플럭스를 도포하는 (b) 단계; 및
    상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함하되,
    상기 제2 패키지에 실장되는 제2 미세전자소자 칩과 상기 전극패드는 상기 제2 기판의 동일면 상에 배치되고, 상기 전극패드는 상기 제2 기판의 외주면에 배치되는 멀티 스택 패키지의 제조방법.
  6. 삭제
  7. 삭제
  8. 제 5항에 있어서,
    상기 플럭스는 상기 용기 내에 상기 플럭스를 수용할 수 있는 함몰부 내에 스퀴지를 이용하여 형성하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
  9. 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계;
    상기 제2 패키지의 전극패드에 돗팅 툴을 이용하여 솔더 페이스트를 도포하는 (b) 단계; 및
    상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함하되,
    상기 제2 패키지에 실장되는 제2 미세전자소자 칩과 상기 전극패드는 상기 제2 기판의 동일면 상에 배치되고, 상기 전극패드는 상기 제2 기판의 외주면에 배치되는 멀티 스택 패키지의 제조방법.
  10. 삭제
  11. 제 9항에 있어서,
    상기 (b) 단계는 소정의 용기에 담긴 상기 솔더 페이스트를 실린더형의 상기 돗팅 툴을 이용하여 로딩한 후 상기 제2 패키지의 전극패드에 상기 솔더 페이스트를 도포하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
  12. 제 9항에 있어서,
    상기 (b) 단계는 소정의 용기에 담긴 상기 솔더 페이스트를 막대형의 상기 돗팅 툴을 이용하여 로딩한 후 상기 제2 패키지의 전극패드에 상기 솔더 페이스트를 도포하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
  13. 범프가 배치된 제1 기판으로 구성된 제1 패키지와, 상기 범프와 대응하는 전극패드가 형성된 제2 기판으로 구성된 제2 패키지를 형성하는 (a) 단계;
    상기 제2 패키지의 전극패드에 돗팅 툴을 이용하여 플럭스를 도포하는 (b) 단계; 및
    상기 제1 패키지의 범프를 상기 제2 패키지의 전극패드에 전기적으로 연결하는 (c) 단계를 포함하되,
    상기 제2 패키지에 실장되는 제2 미세전자소자 칩과 상기 전극패드는 상기 제2 기판의 동일면 상에 배치되고, 상기 전극패드는 상기 제2 기판의 외주면에 배치되는 멀티 스택 패키지의 제조방법.
  14. 삭제
  15. 제 13항에 있어서,
    상기 (b) 단계는 소정의 용기에 담긴 상기 플럭스를 실린더형의 상기 돗팅 툴을 이용하여 로딩한 후 상기 제2 패키지의 전극패드에 상기 플럭스를 도포하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
  16. 제 13항에 있어서,
    상기 (b) 단계는 소정의 용기에 담긴 상기 플럭스를 막대형의 상기 돗팅 툴을 이용하여 로딩한 후 상기 제2 패키지의 전극패드에 상기 플럭스를 도포하는 것을 특징으로 하는 멀티 스택 패키지의 제조방법.
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