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KR20090010400A - 유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템 - Google Patents

유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템 Download PDF

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KR20090010400A
KR20090010400A KR20070073476A KR20070073476A KR20090010400A KR 20090010400 A KR20090010400 A KR 20090010400A KR 20070073476 A KR20070073476 A KR 20070073476A KR 20070073476 A KR20070073476 A KR 20070073476A KR 20090010400 A KR20090010400 A KR 20090010400A
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KR
South Korea
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semiconductor chip
semiconductor
wiring lines
universal wiring
universal
Prior art date
Application number
KR20070073476A
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English (en)
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Inventor
이석찬
김민우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW97126982A priority patent/TWI436469B/zh
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Priority to JP2008190314A priority patent/JP5559466B2/ja
Publication of KR20090010400A publication Critical patent/KR20090010400A/ko
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Priority to US12/968,592 priority patent/US8217519B2/en
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Abstract

높은 집적도로 적층 가능하고, 높은 신뢰성을 갖고 경제적으로 제조될 수 있는 반도체 칩이 제공되고, 나아가 이러한 반도체 칩을 포함하는 반도체 패키지, 카드 및 시스템이 제공된다. 반도체 칩에 있어서, 집적회로부(IC)는 반도체 기판 상에 제공된다. 하나 이상의 도전성 패드는 상기 반도체 기판 상에 상기 집적회로부와 전기적으로 연결되게 배치된다. 그리고, 복수의 유니버설 배선 라인들(universal wiring line)은 상기 반도체 기판 상에 상기 하나 이상의 도전성 패드와 이격되게 배치되고 상기 집적회로부와 전기적으로 절연된다.
유니버설 배선 라인, 반도체 칩, 반도체 패키지, 적층

Description

유니버설 배선 라인들을 포함하는 반도체 칩, 반도체 패키지, 카드 및 시스템{Semiconductor chip, semiconductor package, card and system having universal interconnection lines}
본 발명은 반도체 장치에 관한 것으로서, 특히 집적회로를 갖는 반도체 칩에 관한 것이다. 이러한 반도체 칩은 반도체 패키지, 카드 및 시스템에 이용될 수 있다.
전자 제품의 소형화, 경량화, 고속화 및 고용량화 추세에 따라서, 이러한 전자 제품에 사용되는 반도체 칩 또는 반도체 패키지가 다층화되고 있다. 예를 들어, 멀티-칩 패키지(multi chip package; MCP)는 기판 위에 복수의 반도체 칩을 적층할 수 있다. 이에 따라, 이러한 멀티-칩 패키지는 적은 점유 면적을 가지면서도 고용량의 소자로 이용될 수 있다. 예를 들어, 멀티-칩 패키지는 고용량의 메모리 소자로 이용되거나, 또는 메모리 소자와 로직 소자가 병합된 시스템 인 패키지(system in package; SIP)로 이용될 수 있다.
멀티-칩 패키지에서, 반도체 칩들은 기판과 본딩 와이어를 이용하여 전기적으로 연결될 수 있다. 하지만, 상부에 배치된 반도체 칩들과 기판을 연결하는 본딩 와이어의 길이, 높이 및 각도가 커지게 됨에 따라 멀티-칩 패키지의 신뢰성이 저하될 수 있다. 예를 들어, 어셈블리 과정에서 본딩 와이어들의 전기적인 단락을 초래할 수 있는 와이어 스위핑(wire sweeping)이 일어날 가능성이 높아질 수 있다.
이와 같이 와이어의 길이, 높이 및 각도가 커지는 것을 막기 위해서, 반도체 칩들 사이에 별도의 인터포저(interposer)를 삽입할 수 있다. 예를 들어, 한국공개특허번호 2001-062929호는 하부 칩 및 상부 칩 사이에 재배선 기판을 개재시키는 것을 개시하고 있다. 상부 칩과 하부 칩은 재배선 기판의 연결 배선을 이용하여 전기적으로 연결될 수 있다.
다른 예로, 일본공개특허번호 2004-047715호는 기판과 반도체 칩 사이에 반도체 접속 중계부재를 개재시키는 기술을 개시하고 있다. 반도체 접속 중계 부재는 배선 패턴을 이용하여 기판과 반도체 칩 사이의 전기적인 연결을 중계할 수 있다.
하지만, 전술한 재배선 기판 또는 반도체 접속 중계부재는 별도로 제조되어야 하므로 반도체 패키지의 제조 비용을 증가시킬 수 있다. 나아가, 재배선 기판 또는 반도체 접속 중계 부재는 반도체 패키지의 전체 부피를 크게 할 수 있다. 더불어, 이러한 재배선 기판 또는 반도체 접속 중계부재는 복수의 반도체 칩을 연결시키기에는 적합하지 않다.
이에, 본 발명이 이루고자 하는 기술적 과제는 높은 집적도로 적층 가능하고, 높은 신뢰성을 갖고 경제적으로 제조될 수 있는 반도체 칩을 제공하는 데 있 다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 칩을 포함하는 고집적의 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 칩 또는 상기 반도체 패키지를 이용한 카드와 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩이 제공된다. 집적회로부(integrated circuit; IC)는 반도체 기판 상에 제공된다. 하나 이상의 도전성 패드는 상기 반도체 기판 상에 상기 집적회로부와 전기적으로 연결되게 배치된다. 그리고, 복수의 유니버설 배선 라인들(universal interconnection line)은 상기 반도체 기판 상에 상기 하나 이상의 도전성 패드와 이격되게 배치되고 상기 집적회로부와 전기적으로 절연된다.
상기 반도체 칩의 일 예에 있어서, 층간 절연층(interlayer insulating layer)은 상기 집적회로부를 덮고, 상기 하나 이상의 도전성 패드 및 상기 복수의 유니버설 배선 라인들은 상기 층간 절연층 상에 배치될 수 있다.
상기 반도체 칩의 다른 예에 있어서, 패시베이션층(passivation layer)은 상기 층간 절연층 상에 제공되고 절연 수지층은 상기 패시베이션층 상에 제공될 수 있다. 나아가, 상기 하나 이상의 도전성 패드는 상기 패시베이션층 내에 배치되고 상기 복수의 유니버설 배선 라인들은 상기 절연 수지층 내에 배치될 수 있다.
상기 반도체 칩의 또 다른 예에 있어서, 상기 복수의 유니버설 배선 라인들 은 라인 및 스페이스(line & space) 패턴으로 배치될 수 있고, 그리고/또는 서로 다른 칼럼에 배치된 제 1 유니버설 배선 라인들 및 제 2 유니버설 라인들을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 반도체 패키지는 패키지 기판; 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함한다. 상기 제 1 반도체 칩은 반도체 기판 상의 집적회로부를 포함한다. 하나 이상의 도전성 패드는 상기 반도체 기판 상에 상기 집적회로부와 전기적으로 연결되게 배치된다. 복수의 유니버설 배선 라인들은 상기 반도체 기판 상에 상기 하나 이상의 도전성 패드와 이격되게 배치되고 상기 집적회로부와 절연된다.
상기 패키지 기판의 일 예에 있어서, 상기 패키지 기판은 상기 하나 이상의 도전성 패드와 전기적으로 연결된 하나 이상의 제 1 터미널 및 상기 복수의 유니버설 배선 라인들의 일부와 전기적으로 연결된 하나 이상의 제 2 터미널을 포함할 수 있다.
상기 패키지 기판의 다른 예에 있어서, 제 2 반도체 칩이 상기 제 1 반도체 칩 상에 제공될 수 있고, 상기 제 2 반도체 칩은 상기 복수의 유니버설 배선 라인들의 일부를 이용하여 상기 하나 이상의 제 2 터미널에 전기적으로 연결될 수 있다.
상기 패키지 기판의 또 다른 예에 있어서, 제 3 반도체 칩이 상기 제 1 반도체 칩 상에 상기 제 2 반도체 칩과 이격되게 배치될 수 있다. 나아가, 상기 패키지 기판은 하나 이상의 제 3 터미널을 더 포함하고, 상기 제 3 반도체 칩은 상기 복수의 유니버설 배선 라인들의 다른 일부를 이용하여 상기 제 3 터미널에 연결될 수 있다.
상기 패키지 기판의 또 다른 예에 있어서, 상기 복수의 유니버설 배선 라인들은 서로 다른 칼럼에 배치된 제 1 유니버설 배선 라인들 및 제 2 유니버설 배선 라인을 포함할 수 있다. 나아가, 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 상기 제 1 유니버설 배선 라인들을 통해서 상기 제 2 터미널에 전기적으로 연결되고, 제 3 반도체 칩은 상기 제 1 반도체 칩 상에 배치되고 상기 제 2 유니버설 배선 라인들을 통해서 상기 제 3 터미널에 전기적으로 연결될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 카드가 제공된다. 메모리는 상기 반도체 칩 또는 상기 반도체 패키지로 구성된다. 그리고, 제어기는 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 시스템이 제공된다. 메모리는 상기 반도체 칩 또는 상기 반도체 패키지로 구성된다. 프로세서는 상기 메모리와 버스를 통해서 통신한다. 그리고, 입출력 장치는 상기 버스와 통신한다.
본 발명에 따른 반도체 칩에 따르면, 유니버설 배선 라인들은 기판 레벨 또는 칩 레벨로 경제적으로 제공될 수 있고 반도체 칩의 소형화에 기여할 수 수 있다.
본 발명에 따른 반도체 패키지에 따르면, 유니버설 배선 라인들을 중간에 개재함으로써 상부의 제 2 또는 제 3 반도체 칩에서 패키지 기판으로 연결되는 본딩 와이어들의 길이, 높이 및 각도를 줄일 수 있다. 따라서, 와이어 스위핑 발생을 줄일 수 있고, 그 결과 반도체 패키지의 신뢰성이 높아질 수 있다.
나아가, 본 발명에 따른 반도체 패키지에 따르면, 유니버설 배선 라인들은 통상적인 인터포저에 비해서 경제성을 가질 수 있다. 또한, 유니버설 배선 라인들이 작은 부피를 차지하기 때문에, 별도의 인터포저를 사용하는 경우에 비해서 반도체 패키지의 부피를 줄여 집적도를 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1 및 도 2는 본 발명의 제 1 실시예에 따른 반도체 칩(100)을 보여주는 개략적인 평면도 및 단면도이다. 도 1에서 설명의 편의를 위해서, 도 2의 패시베이션층(130)이 생략되었다.
도 1 및 도 2를 참조하면, 집적회로부(115)는 반도체 기판(105) 상에 제공된다. 예를 들어, 반도체 기판(105)은 벌크 반도체 웨이퍼 및/또는 반도체 에피택셜 층을 포함할 수 있다. 반도체 기판(105)은 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘게르마늄을 포함할 수 있다.
집적회로부(115)는 로직 소자 및/또는 메모리 소자로 동작할 수 있고, 예컨대 트랜지스터, 커패시터 및/또는 저항 성분(미도시)을 포함할 수 있다. 도 2에서 집적회로부(115)가 반도체 기판(105) 상에 이격되게 도시되었으나, 본 발명의 범위는 이에 제한되지 않는다. 예를 들어, 집적회로부(115)를 구성하는 트랜지스터는 반도체 기판(105)의 일부분을 채널 영역, 소오스 영역 또는 드레인 영역으로 이용할 수도 있다.
층간 절연층(110)은 집적회로부(115)를 덮도록 반도체 기판(105) 상에 제공될 수 있다. 하나 이상의 도전성 패드들(120)은 층간 절연층(110) 상에 배치될 수 있다. 층간 절연층(110)은 반도체 기판(105) 및 도전성 패드들(120) 사이의 절연물을 통칭할 수 있다. 따라서, 층간 절연층(110)은 하나의 절연층 또는 서로 다른 절연층들의 적층 구조를 포함할 수 있다.
도전성 패드들(120)은 집적회로부(115)와 전기적으로 연결되어 집적회로부(115)의 출력부로 기능할 수 있다. 따라서, 층간 절연층(110) 내부에는 집적회로부(115)와 도전성 패드들(120)을 전기적으로 연결하기 위한 배선 구조(미도시)가 배치될 수 있다. 도전성 패드들(120)의 수는 집적회로부(115)의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
복수의 유니버설 배선 라인들(125)은 도전성 패드들(120)과 이격되게 반도체 기판(105) 상에 배치될 수 있다. 예를 들어, 유니버설 배선 라인들(125)은 층간 절 연층(110) 상에 도전성 패드들(120)과 같은 레벨로 배치될 수 있다. 예를 들어, 도전성 패드들(120) 및 유니버설 배선 라인들(125)은 동일한 도전 물질을 패터닝하여 각각 형성될 수 있다. 다른 예로, 도전성 패드들(120)의 형성 전 또는 후에 유니버설 배선 라인들(125)은 도전성 패드들(120)과 다른 물질로 형성될 수도 있다.
유니버설 배선 라인들(125)은 집적회로부(115)와는 직접 연결되지 않고 층간 절연층(110)에 의해서 절연될 수 있다. 따라서, 유니버설 배선 라인들(125)은 집적회로부(115)의 출력부로 이용되기보다는 기판 레벨 또는 칩 레벨의 중계 부재로 이용될 수 있다.
유니버설 배선 라인들(125)은 도전성 패드들(120)과 연결되지 않기 때문에, 도전성 패드들(120)을 연장시키는 재배선 라인들과는 구별될 수 있다. 나아가, 유니버설 배선 라인들(125)은 기판 레벨 또는 칩 레벨로 제공될 수 있기 때문에 별도로 제공되는 종래의 인터포저와는 크게 구분될 수 있다. 유니버설 배선 라인들(125)은 기판 레벨 또는 칩 레벨로 경제적으로 형성될 수 있다.
유니버설 배선 라인들(125)은 반도체 칩(100)의 종류에 상관없이 범용 중계 부재로 사용될 수 있다. 따라서, 유니버설 배선 라인들(125)은 규칙적인 패턴을 갖는 것이 바람직하다. 예를 들어, 유니버설 배선 라인들(125)은 라인 및 스페이스 패턴을 가질 수 있다. 유니버설 배선 라인들(125)의 수 및 폭, 그리고 유니버설 배선 라인들(125) 사이의 스페이스는 적절하게 선택될 수 있다. 유니버설 배선 라인들(125)은 직선으로 도시되었으나, 곡선으로 배치될 수도 있다.
패시베이션층(130)은 층간 절연층(110) 상에 제공될 수 있고, 나아가 도전성 패드들(120) 및 유니버설 배선 라인들(125) 위로 신장될 수 있다. 따라서, 도전성 패드들(120) 및 유니버설 배선 라인들(125)은 패시베이션층(130) 내에 동일 레벨로 배치될 수 있다. 패시베이션층(130)은 집적회로부(115)를 외부 환경으로부터 보호하는 역할을 할 수 있다. 이 실시예의 변형된 예에서, 패시베이션층(130)이 생략되거나 다른 구조물로 대치될 수도 있다.
패시베이션층(130)은 도전성 패드들(120)을 노출하는 하나 이상의 제 1 홀들(135) 및 유니버설 배선 라인들(125)의 일부를 노출하는 하나 이상의 제 2 홀들(140)을 포함할 수 있다. 예를 들어, 제 1 홀들(135) 및 제 2 홀들(140)은 패시베이션층(130)의 표면으로부터 도전성 패드들(120) 및 유니버설 배선 라인들(125)의 상면으로 각각 신장될 수 있다.
제 1 홀들(135)은 반도체 칩(100)이 외부 장치와 연결될 수 있도록, 도전성 패드들(120)을 노출하는 역할을 할 수 있다. 제 2 홀들(140)은 유니버설 배선 라인들(125) 가운데 중계 부재로 사용되는 부분을 노출하는 역할을 할 수 있다. 제 2 홀들(140)의 수는 적절하게 선택될 수 있고 본 발명의 범위를 제한하지 않는다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 칩(100a)의 일부분을 보여주는 개략적인 단면도이다. 반도체 칩(100a)은 도 1 및 도 2의 반도체 칩(100)을 참조할 수 있고, 중복된 설명은 생략된다.
도 3을 참조하면, 유니버설 배선 라인들(125a)은 패시베이션층(130a) 상에 제공될 수 있다. 절연 수지층(145)은 유니버설 배선 라인들(125a) 위로 신장되도록 패시베이션층(130a) 상에 배치될 수 있다. 따라서, 도전성 패드들(120) 및 유니버 설 배선 라인들(125a)은 서로 다른 레벨로 배치될 수 있다. 예를 들어, 도전성 패드들(120)은 패시베인션층(130a) 내에 배치되고, 유니버설 배선 라인들(125a)은 절연 수지층(145) 내에 배치될 수 있다. 예를 들어, 절연 수지층(145)은 폴리이미드(polyimide)와 같은 고분자 중합체를 포함할 수 있다.
하나 이상의 제 3 홀들(150)은 도전성 패드들(120)을 노출하고, 하나 이상의 제 4 홀들(155)은 유니버설 배선 라인들(125a)의 일부를 노출할 수 있다. 예를 들어, 제 3 홀들(150)은 절연 수지층(145)을 관통하여 패시베이션층(130a) 내부로 신장될 수 있다. 제 4 홀들(155)은 절연 수지층(145)의 표면으로부터 유니버설 배선 라인들(125a)의 상면으로 신장될 수 있다.
제 3 홀들(150)은 반도체 칩(100a)이 외부 장치와 연결될 수 있도록, 도전성 패드들(120)을 노출하는 역할을 할 수 있다. 제 4 홀들(155)은 유니버설 배선 라인들(125a) 가운데 중계 부재로 사용되는 부분을 노출하는 역할을 할 수 있다. 제 4 홀들(155)의 수는 적절하게 선택될 수 있고 본 발명의 범위를 제한하지 않는다.
이 실시예의 변형된 예에서, 도전성 패드들(120)은 패시베이션층(130) 상부로 신장될 수도 있다. 즉, 도전성 패드들(120)이 패시베이션층(130) 위로 재배선될 수 있다. 이 경우, 도전성 패드들(120)의 재배선 부분이 유니버설 배선 라인들(125a)과 동일 레벨로 형성될 수 있고, 도전성 패드들(120)의 재배선 부분 및 유니버설 배선 라인들(125a)은 동일한 물질로 형성될 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 칩(100b)을 보여주는 개략적인 평면도이다. 반도체 칩(100b)은 도 1 및 도 2의 반도체 칩(100)을 참조할 수 있고, 중복된 설명은 생략된다.
도 4를 참조하면, 유니버설 배선 라인들(125b)은 반도체 기판(105) 상에 사선으로 배치될 수 있다. 유니버설 배선 라인들(125b)과 반도체 기판(105)의 가장자리가 이루는 각은 적절하게 선택될 수 있고 본 발명의 범위를 제한하지 않는다. 나아가, 도 1에서 설명한 바와 같이, 유니버설 배선 라인들(125b)은 직선 또는 곡선으로 배치될 수 있다.
도 5는 본 발명의 제 4 실시예에 따른 반도체 칩(100c)을 보여주는 개략적인 평면도이다.
도 5를 참조하면, 제 1 유니버설 배선 라인들(125c1) 및 제 2 유니버설 배선 라인들(125c2)이 서로 다른 칼럼에 이격되게 배치될 수 있다. 예를 들어, 제 1 유니버설 배선 라인들(125c1) 및 제 2 유니버설 배선 라인들(125c2)은 도 1의 유니버설 배선 라인들(125)을 좌우 둘로 나눈 것의 좌측 부분 및 우측 부분에 각각 대응할 수 있다. 제 1 유니버설 배선 라인들(125c1) 및 제 2 유니버설 배선 라인들(125c2)은 반도체 칩(100c) 위의 반도체 칩들을 중계하는 데 이용될 수 있다.
한편, 제 1 유니버설 배선 라인들(125c1) 및 제 2 유니버설 배선 라인들(125c2)은 복수개의 칼럼들로 더 분리될 수도 있다.
도 6은 본 발명의 제 5 실시예에 따른 반도체 칩(100d)의 일부분을 보여주는 단면도이다.
도 6을 참조하면, 비어 전극들(170)은 반도체 기판(105) 및 층간 절연 층(110)을 관통하여 도전성 패드들(120) 및/또는 유니버설 배선 라인들(125)에 연결될 수 있다. 재배선층들(175)은 반도체 기판(105)의 바닥면 상에 비어 전극(170)에 연결되도록 배치될 수 있다. 비어 전극들(170)이 반도체 기판(105)의 바닥면 상으로 노출되고, 재배선층들(175)이 생략될 수도 있다.
비어 전극들(170) 및 재배선층들(175)은 도전성 패드들(120) 및/또는 유니버설 배선 라인들(125)을 반도체 기판(105) 아래로 신장시키는 역할을 할 수 있다. 따라서, 도전성 패드들(120) 및/또는 유니버설 배선 라인들(125)은 비어 전극들(170) 및 재배선층들(175)을 이용하여 반도체 칩(100d) 아래의 다른 반도체 칩(미도시)에 용이하게 전기적으로 연결될 수 있다.
한편, 이 실시예의 반도체 칩(100d)은 도 3의 반도체 칩(100a)과 같이 절연 수지층(145)을 포함하는 구조로 변형될 수 있다. 이 경우, 비어 전극들(170))은 절연 수지층(145)을 더 관통할 수 있다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지(200)를 보여주는 개략적인 사시도이다.
도 7을 참조하면, 제 1 반도체 칩(100)은 패키지 기판(205) 상에 적층될 수 있다. 제 1 반도체 칩(100)은 도 1 및 도 2의 반도체 칩(100)을 가리킬 수 있고, 따라서 참조 부호도 동일하게 사용된다. 예를 들어, 제 1 반도체 칩(100)은 접착 부재(미도시)를 개재하여 패키지 기판(205) 상에 부착될 수 있다.
패키지 기판(205)은 하나 이상의 제 1 터미널들(215) 및 하나 이상의 제 2 터미널들(210)을 포함할 수 있다. 예를 들어, 패키지 기판(205)은 회로 배선(미도시)을 갖는 인쇄회로기판으로 제공될 수 있다. 제 1 터미널들(215)은 제 1 반도체 칩(100)의 도전성 패드들(120)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 반도체 칩(100)이 패키지 기판(205)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 터미널들(215) 및 도전성 패드들(120)은 제 1 본딩 와이어들(225)을 이용하여 서로 연결될 수 있다. 제 1 본딩 와이어들(225)의 일단은 제 1 홀들(135)로부터 노출된 유니버설 배선 라인들(125)의 표면에 연결될 수 있다.
제 2 터미널들(210)은 제 1 반도체 칩(100)의 유니버설 배선 라인들(125)의 일부와 전기적으로 연결될 수 있다. 이에 따라, 유니버설 배선 라인들(125)이 패키지 기판(205)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 터미널들(210) 및 유니버설 배선 라인들(125)의 일부는 제 2 본딩 와이어들(220)을 이용하여 서로 연결될 수 있다. 제 2 본딩 와이어들(220)의 일단은 제 2 홀들(140)로부터 노출된 유니버설 배선 라인들(125)의 표면에 연결될 수 있다. 제 1 터미널들(215) 및 제 2 터미널들(210)의 수는 도전성 패드들(120) 및 유니버설 배선 라인들(125)의 수에 따라서 적절하게 선택될 수 있다.
제 2 반도체 칩(300)은 제 1 반도체 칩(100) 상에 적층되고, 유니버설 배선 라인들(125)의 일부에 전기적으로 연결될 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 3 본딩 와이어들(230)을 이용하여 유니버설 배선 라인들(125)의 일부와 연결될 수 있다. 제 3 본딩 와이어들(230)의 일단은 제 2 반도체 칩(300)의 도전성 패드들에 연결되고, 타단은 제 2 홀들(140)로부터 노출된 유니버설 배선 라인 들(125)의 일부에 연결될 수 있다. 제 2 홀들(140)은 제 2 본딩 와이어들(220) 및 제 3 본딩 와이어들(230)을 서로 연결하도록 유니버설 배선 라인들(125) 각각에 쌍으로 배치될 수 있다.
제 2 반도체 칩(300)은 다양한 기능의 소자를 포함할 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 1 반도체 칩(100)과 다른 종류의 소자를 갖고, 제 1 반도체 칩(100)보다 작을 수 있다. 제 1 반도체 칩(100)이 로직 소자인 경우, 제 2 반도체 칩(300)은 메모리 소자일 수 있다. 다른 예로, 제 1 반도체 칩(100) 및 제 2 반도체 칩(300)은 동종의 소자를 가질 수도 있다. 다만, 상부의 제 2 반도체 칩(300)과 유니버설 배선 라인들(125)을 전기적으로 연결하기 위해서, 제 2 반도체 칩(300)의 크기는 제 1 반도체 칩(100)의 크기보다 작을 수 있다.
반도체 패키지(200)에서, 제 2 반도체 칩(300)은 제 3 본딩 와이어들(230), 유니버설 배선 라인들(125) 및 제 2 본딩 와이어들(220)을 거쳐서 패키지 기판(205)에 전기적으로 연결될 수 있다. 따라서, 제 2 본딩 와이어들(220) 및 제 3 본딩 와이어들(230) 각각의 길이, 높이 및 각도를 줄일 수 있다. 따라서, 제 2 본딩 와이어들(220) 및 제 3 본딩 와이어들(230)이 와이어 스위핑에 의해서 서로 단선되는 것을 막을 수 있고, 이에 따라 반도체 패키지(200)의 신뢰성을 높일 수 있다.
나아가, 반도체 패키지(200)에서 유니버설 배선 라인들(125)은 통상적인 인터포저(interposer)에 비해서 경제성을 가질 수 있다. 유니버설 배선 라인들(125)은 제 1 반도체 칩(100)에 제공되기 때문에, 별도의 인터포저를 제조하기 위한 비 용이 절약될 수 있다. 나아가, 유니버설 라인들(125)은 층간 절연층(110) 또는 패시베이션층130a) 위에 제공될 수 있기 때문에, 작은 부피로 제공될 수 있다. 따라서, 반도체 패키지(200)는 별도의 인터포저를 사용하는 경우에 비해서 적은 부피를 가질 수 있고, 따라서 높은 집적도를 가질 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 반도체 패키지(200a)를 보여주는 개략적인 사시도이다. 반도체 패키지(200a)는 도 7의 반도체 패키지(200)를 참조할 수 있고, 중복된 설명은 생략된다.
도 8을 참조하면, 패키지 기판(205)은 제 1 터미널들(215) 및 제 2 터미널들(210a1) 외에 하나 이상의 제 3 터미널들(210a2)을 더 포함할 수 있다. 예를 들어, 제 2 터미널들(210a1) 및 제 3 터미널들(210a2)은 유니버설 배선 라인들(125)의 양쪽 단부들에 인접하게 배치될 수 있다. 제 2 터미널들(210a1)은 유니버설 배선 라인들(125)의 일부(제 1 군)와 전기적으로 연결되고, 제 3 터미널들(210a2)은 유니버설 배선 라인들(125)의 다른 일부(제 2 군)와 전기적으로 연결될 수 있다.
예를 들어, 제 1 군은 홀수 라인의 유니버설 배선 라인들(125)을 포함하고, 제 2 군은 짝수 라인의 유니버설 배선 라인들(125)을 포함할 수 있다. 하지만, 본 발명의 범위는 이러한 예에 제한되지 않으며, 제 1 군 및 제 2 군은 유니버설 배선 라인들(125)에서 선택된 서로 다른 임의의 두 군들을 포함할 수 있다. 나아가, 제 1 군 및 제 2 군의 배치는 제 2 터미널들(210a1) 및 제 2 터미널들(210a2)의 배치에 따라서 달라질 수 있다.
제 2 터미널들(210a1)은 제 2 본딩 와이어들(220a)을 이용하여 유니버설 배 선 라인들(125)의 제 1 군에 연결될 수 있다. 제 3 터미널들(210a2)은 제 3 본딩 와이어들(220b)을 이용하여 유니버설 배선 라인들(125)의 제 2 군에 연결될 수 있다.
제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 제 1 반도체 칩(100) 상에 서로 이격되게 배치될 수 있다. 예를 들어, 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 유니버설 배선 라인들(125)을 가로지르는 방향으로 배치될 수 있다. 제 2 반도체 칩(300a)은 제 2 터미널들(210a1)에 인접하게 배치되고 제 2 반도체 칩(300b)은 제 3 터미널들(210a2)에 인접하게 배치될 수 있다. 하지만, 본 발명의 범위는 이러한 예에 제한되지 않으며, 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 유니버설 배선 라인들(125)의 배치에 따라서 달라질 수 있다.
제 2 반도체 칩(300a)은 유니버설 배선 라인들(125)의 제 1 군에 전기적으로 연결되고, 제 3 반도체 칩(300b)은 유니버설 배선 라인들(125)의 제 2 군에 전기적으로 연결될 수 있다. 예를 들어, 제 4 본딩 와이어들(230a)은 제 2 반도체 칩(300a) 및 유니버설 배선 라인들(125)의 제 1 군을 연결하고, 제 5 본딩 와이어들(230b)은 제 3 반도체 칩(300b) 및 유니버설 배선 라인들(125)의 제 2 군을 연결할 수 있다.
유니버설 배선 라인들(125)을 이용하여 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)이 패키지 기판(205)에 전기적으로 신뢰성 있게 연결될 수 있다. 나아가, 추가의 반도체 칩(미도시)이 제 1 반도체 칩(100) 상에 더 적층될 수 있고, 이 경우 유니버설 배선 라인들(125)은 세 개의 군으로 분리될 수도 있다. 따라서, 반 도체 패키지(200a)는 높은 집적도를 가질 수 있다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 패키지(200b)를 보여주는 개략적인 사시도이다. 반도체 패키지(200b)는 도 7 및 도 8의 반도체 패키지(200, 200a)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 9를 참조하면, 제 1 반도체 칩(100c)은 도 5의 반도체 칩(100c)을 참조할 수 있고, 따라서 참조 부호도 동일하게 사용할 수 있다. 패키지 기판(205)은 제 1 터미널들(215) 및 제 2 터미널들(210b1) 외에 하나 이상의 제 3 터미널들(210b2)을 더 포함할 수 있다. 예를 들어, 제 2 터미널들(210b1)은 제 1 유니버설 배선 라인들(125c1)의 단부에 인접하게 배치되고, 제 3 터미널들(210b2)은 제 2 유니버설 배선 라인들(125c2)의 단부에 인접하게 배치될 수 있다.
제 2 터미널들(210b1)은 제 1 유니버설 배선 라인들(125c1)의 일부와 전기적으로 연결되고, 제 3 터미널들(210b2)은 제 2 유니버설 배선 라인들(125c2)의 일부와 전기적으로 연결될 수 있다. 예를 들어, 제 2 본딩 와이어들(220a)은 제 2 터미널들(210b1) 및 제 1 유니버설 배선 라인들(125c1)의 일부를 연결하고, 제 3 본딩 와이어들(220b)은 제 3 터미널들(210b2) 및 제 2 유니버설 배선 라인들(125c2)의 일부를 연결할 수 있다.
제 2 반도체 칩(300)은 제 2 터미널들(210b1) 및/또는 제 3 터미널들(210b2)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 반도체 칩(300)은 제 4 본딩 와이어들(230a)을 이용하여 제 1 유니버설 배선 라인들(125c1)에 연결되고, 제 5 본딩 와이어들(230b)을 이용하여 제 2 유니버설 배선 라인들(125c2)에 연결될 수 있다. 즉, 제 2 반도체 칩(300)은 제 4 및/또는 제 5 본딩 와이어들(230a, 230b), 제 1 및/또는 제 2 유니버설 배선 라인들(125c1, 125c2), 및 제 2 및/또는 제 3 본딩 와이어들(220a, 220b)을 거쳐서 제 2 터미널들(210b1) 및/또는 제 3 터미널들(210b2)에 전기적으로 연결될 수 있다.
반도체 패키지(200b)에서, 제 2 반도체 칩(300) 및 패키지 기판(205)을 연결하는 제 4 본딩 와이어들(230a) 및 제 5 본딩 와이어들(230b)은 제 2 반도체 칩(300)의 서로 반대편에 분리되게 배치될 수 있다. 따라서, 제 4 본딩 와이어들(230a) 및 제 5 본딩 와이어들(230b)은 조밀하지 않게 배치될 수 있다.
도 10은 본 발명의 제 4 실시예에 따른 반도체 패키지(200c)를 보여주는 개략적인 사시도이다. 반도체 패키지(200c)는 도 7 내지 도 9의 반도체 패키지(200, 200a, 200b)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 10을 참조하면, 패키지 기판(205)은 제 1 터미널들(215), 제 2 터미널들(210c1) 및 제 3 터미널들(210c2)을 포함할 수 있다. 제 1 반도체 칩(100c)은 제 1 유니버설 배선 라인들(125c1) 및 제 2 유니버설 배선 라인들(125c2)을 포함할 수 있다. 제 2 본딩 와이어들(220a)은 제 1 유니버설 배선 라인들(125c1)의 일부 및 제 2 터미널들(210c1)을 연결하고, 제 3 본딩 와이어들(220b)은 제 2 유니버설 배선 라인들(125c2)의 일부 및 제 3 터미널들(210c2)을 연결할 수 있다.
제 2 반도체 칩(300a)은 제 2 터미널들(210c1)에 전기적으로 연결되고, 제 3 반도체 칩(300b)은 제 3 터미널들(210c2)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 반도체 칩(300a)은 제 4 본딩 와이어들(230a)을 이용하여 제 2 터미널 들(210c1)이 연결된 제 1 유니버설 배선 라인들(125c1)의 일부에 연결될 수 있다. 제 3 반도체 칩(300b)은 제 5 본딩 와이어들(230b)을 이용하여 제 3 터미널들(210c2)이 연결된 제 2 유니버설 배선 라인들(125c2)의 일부에 연결될 수 있다.
반도체 패키지(200c)에 따르면, 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)이 제 1 반도체 칩(100c) 상에 신뢰성 있게 분리되어 적층될 수 있다. 나아가, 추가의 반도체 칩(미도시)이 제 1 반도체 칩(100c) 상에 더 적층될 수 있고, 이 경우 제 3 유니버설 배선 라인들이 추가될 수 있다. 따라서, 반도체 패키지(200c)는 높은 집적도를 가질 수 있다.
도 11은 본 발명의 제 5 실시예에 따른 반도체 패키지(200d)를 보여주는 개략적인 사시도이고, 도 12는 반도체 패키지(200d)를 보여주는 개략적인 단면도이다. 반도체 패키지(200d)는 도 7 내지 도 10의 반도체 패키지(200, 200a, 200b, 200c)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 11 및 도 12를 참조하면, 제 2 반도체 칩(300)은 플립칩 패키지 형태로 제 1 반도체 칩(100) 상에 적층될 수 있다. 제 2 반도체 칩(300)의 도전성 패드들은 제 1 반도체 칩(100)을 향하고, 도전성 범프들(240)을 이용하여 유니버설 배선 라인들(125)에 전기적으로 연결될 수 있다.
도전성 범프들(240)이 일 방향으로 배치되는 경우에는, 도전성 범프들(240)과 나란하게 더미 범프들(245)을 배치할 수도 있다. 이에 따라, 제 2 반도체 칩(300)이 균형 있게 제 1 반도체 칩(100) 상에 적층될 수 있다.
제 1 반도체 칩(100)은 도 3 내지 도 6의 반도체 칩들(100a, 100b, 100c, 100d)로 대체될 수도 있다. 이 경우, 반도체 칩(100a)에서 절연 수지층(145)은 생략될 수도 있다. 왜냐하면, 도전성 범프들(240)의 높이 때문에, 반도체 칩(100a)과 제 2 반도체 칩(300)이 이격 배치될 수 있기 때문입니다.
도 13은 본 발명의 제 6 실시예에 따른 반도체 패키지(200e)를 보여주는 개략적인 사시도이고, 도 14는 반도체 패키지(200e)를 보여주는 개략적인 단면도이다. 반도체 패키지(200e)는 도 7 내지 도 12의 반도체 패키지(200, 200a, 200b, 200c, 200d)를 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 13 및 도 14를 참조하면, 유니버설 배선 라인들(125)은 제 1 반도체 칩(100d)을 관통하는 비어 전극들(170)을 통하여 패키지 기판(205) 상의 제 2 터미널들(210)에 연결될 수 있다. 이 경우, 비어 전극들(170)은 도 6의 재배선층들(175) 없이 제 2 터미널들(210)에 연결되게 도시되었지만, 비어 전극들(170) 아래에 재배선층들(175)이 더 개재될 수도 있다.
제 2 반도체 칩(300)은 제 2 반도체 칩(300)을 관통하는 제 2 비어 전극들(170a) 및 제 2 재배선층들(175a)을 통하여 유니버설 배선 라인들(125)에 연결될 수 있다. 도전성 패드들(120)은 마찬가지로 비어 전극들(170)을 이용하여 제 1 터미널들(215)에 전기적으로 연결될 수 있다.
제 1 반도체 칩(100d) 및 패키지 기판(205)은 접착 부재(207)를 이용하여 접착될 수 있다. 한편, 제 2 반도체 칩(300) 및 제 1 반도체 칩(100)도 다른 접착 부재(미도시)를 이용하여 서로 접착될 수 있다.
제 1 반도체 칩(100)은 도 3 내지 도 6의 반도체 칩들(100a, 100b, 100c, 100d)로 대체될 수도 있다. 다만, 제 1 반도체 칩(100a) 및 제 2 반도체 칩(300) 사이에 다른 접착 부재가 개재된 경우, 반도체 칩(100a)에서 절연 수지층(145)은 생략될 수도 있다.
도 15는 본 발명의 제 7 실시예에 따른 반도체 패키지(200f)를 보여주는 개략적인 사시도이다. 반도체 패키지(200f)는 도 7 내지 도 14의 반도체 패키지(200, 200a, 200b, 200c, 200d, 200e)를 참조할 수 있고, 따라서 중복된 설명은 생략된다. 다만, 도 15에서 구성을 명확하게 표시하기 위해서, 층간 절연층(도 1의 110) 및 패시베이션층(도 1의 130)은 생략되었다.
도 15를 참조하면, 제 1 반도체 칩(100) 및 제 2 반도체 칩(300) 사이에 제 4 반도체 칩(100')이 개재될 수 있다. 제 4 반도체 칩(100')은 제 1 반도체 칩(100)과 유사하게 표면에 제 3 유니버설 배선 라인들(125')을 가질 수 있다. 제 1 반도체 칩(100)의 유니버설 배선 라인들(125)이 노출될 수 있도록 제 4 반도체 칩(100')은 제 1 반도체 칩(100)의 적어도 일 가장자리로부터 어긋나게 배치될 수 있다.
예를 들어, 제 1 반도체 칩(100) 및 제 4 반도체 칩(100')이 동종의 제품인 경우, 제 4 반도체 칩(100')은 제 1 반도체 칩(100)으로부터 일 방향으로 또는 대각선 방향으로 이동되게 배치될 수 있다. 다른 예로, 제 1 반도체 칩(100) 및 제 4 반도체 칩(100')이 이종의 제품인 경우, 제 4 반도체 칩(100')은 유니버설 배선 라인들(125)을 노출하도록 제 1 반도체 칩(100) 상에 적절하게 배치될 수 있다. 또한, 제품의 종류에 상관없이, 제 4 반도체 칩(100')이 제 1 반도체 칩(100) 보다 작을 경우, 제 4 반도체 칩(100')은 제 1 반도체 칩(100)의 유니버설 배선 라인들(125)을 노출하도록 적절하게 배치될 수 있다. 나아가, 제 4 반도체 칩(100')의 수는 적절하게 선택될 수 있고, 복수개가 적층될 수도 있다.
제 2 반도체 칩(300)은 유니버설 배선 라인들(125) 및 제 3 유니버설 배선 라인들(125')을 이용하여 제 2 터미널들(210)에 전기적으로 연결될 수 있다. 예를 들어, 제 3 본딩 와이어들(230)은 제 2 반도체 칩(300) 및 제 3 유니버설 배선 라인들(125')을 연결하고, 제 5 본딩 와이어들(250)은 유니버설 라인들(125) 및 제 3 유니버설 배선 라인들(125')을 연결하고, 제 2 본딩 와이어들(220)은 유니버설 라인들(125) 및 제 2 터미널들(210)을 연결할 수 있다.
제 2 도전성 패드들(120b)은 본딩 와이어들(225b)을 이용하여 제 3 터미널들(215b)에 전기적으로 연결될 수 있다. 다만, 제 1 반도체 칩(100) 및 제 4 반도체 칩(100')이 동종의 제품인 경우, 제 3 터미널들(215b)이 생략되고 제 2 도전성 패드들(120b)이 도전성 패드들(215a)에 공유로 연결될 수도 있다.
제 1 반도체 칩(100) 및 제 4 반도체 칩(100')은 도 3 내지 도 6의 반도체 칩들(100a, 100b, 100c, 100d)과 같은 구조를 가질 수도 있다. 반도체 칩(100a)과 제 4 반도체 칩(100')이 접착되는 경우, 절연성 수지층(145)이 생략될 수도 있다.
도 16은 본 발명의 일 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 16을 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(410)에서 명령을 내리면, 메모리(420)는 데 이터를 전송할 수 있다. 메모리(420)는 도 1 내지 도 6의 반도체 칩(100, 100a, 100b, 100c, 100d) 또는 도 7 내지 도 15의 반도체 패키지(200, 200a, 200b, 200c, 200d, 200e, 200f)를 포함할 수 있다.
이러한 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드와 같은 메모리 장치에 이용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 시스템(500)을 보여주는 블록도이다.
도 17을 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(520)는 도 1 내지 도 6의 반도체 칩(100, 100a, 100b, 100c, 100d) 또는 도 7 내지 도 15의 반도체 패키지(200, 200a, 200b, 200c, 200d, 200e, 200f)를 포함할 수 있다. 예를 들어, 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
예를 들어, 이러한 시스템(500)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 칩을 보여주는 개략적인 평면도이고;
도 2는 본 발명의 제 1 실시예에 따른 반도체 칩의 일부분을 보여주는 개략적인 단면도이고;
도 3은 본 발명의 제 2 실시예에 따른 반도체 칩의 일부분을 보여주는 개략적인 단면도이고;
도 4는 본 발명의 제 3 실시예에 따른 반도체 칩을 보여주는 개략적인 평면도이고;
도 5는 본 발명의 제 4 실시예에 따른 반도체 칩을 보여주는 개략적인 평면도이고;
도 6은 본 발명의 제 5 실시예에 따른 반도체 칩의 일부분을 보여주는 개략적인 단면도이고;
도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 8은 본 발명의 제 2 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 9는 본 발명의 제 3 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 10은 본 발명의 제 4 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이다.
도 11은 본 발명의 제 5 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 12는 도 11의 반도체 패키지를 보여주는 개략적인 단면도이고;
도 13은 본 발명의 제 6 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 14는 도 13의 반도체 패키지를 보여주는 개략적인 단면도이고;
도 15는 본 발명의 제 7 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이고;
도 16은 본 발명의 일 실시예에 따른 카드를 보여주는 개략적인 평면도이고; 그리고
도 17은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략적인 블록도이다.

Claims (33)

  1. 반도체 기판 상의 집적회로부;
    상기 반도체 기판 상에 상기 집적회로부와 전기적으로 연결되게 배치된 하나 이상의 도전성 패드; 및
    상기 반도체 기판 상에 상기 하나 이상의 도전성 패드와 이격되게 배치되고 상기 집적회로부와 전기적으로 절연된 복수의 유니버설 배선 라인들을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 집적회로부를 덮는 상기 반도체 기판 상의 층간 절연층을 더 포함하고, 상기 하나 이상의 도전성 패드 및 상기 복수의 유니버설 배선 라인들은 상기 층간 절연층 상에 배치되는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서, 상기 층간 절연층 상의 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제 3 항에 있어서, 상기 패시베이션층은 상기 하나 이상의 도전성 패드를 노출하는 하나 이상의 제 1 홀 및 상기 복수의 유니버설 배선 라인들의 일부를 노출하는 하나 이상의 제 2 홀을 포함하는 것을 특징으로 하는 반도체 칩.
  5. 제 3 항에 있어서, 상기 패시베이션층 상의 절연 수지층을 더 포함하고, 상기 하나 이상의 도전성 패드는 상기 패시베이션층 내에 배치되고 상기 복수의 유니버설 배선 라인들은 상기 절연 수지층 내에 배치된 것을 특징으로 하는 반도체 칩.
  6. 제 5 항에 있어서, 상기 절연 수지층은 상기 하나 이상의 도전성 패드를 노출하도록 상기 패시베이션층 내부로 신장된 제 3 홀 및 상기 복수의 유니버설 배선 라인들의 일부를 노출하는 제 4 홀을 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서, 상기 절연 수지층은 폴리이미드를 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서, 상기 복수의 유니버설 배선 라인들은 라인 및 스페이스 패턴으로 배치된 것을 특징으로 하는 반도체 칩.
  9. 제 1 항에 있어서, 상기 복수의 유니버설 라인들은 서로 다른 칼럼에 배치된 제 1 유니버설 라인들 및 제 2 유니버설 라인들을 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제 1 항에 있어서, 상기 반도체 기판을 관통하여 상기 도전성 패드 또는 상기 복수의 유니버설 배선 라인들에 연결된 비어 전극을 더 포함하는 것을 특징으로 하는 반도체 칩.
  11. 패키지 기판; 및
    상기 패키지 기판 상의 제 1 반도체 칩을 포함하고, 상기 제 1 반도체 칩은,
    반도체 기판 상의 집적회로부;
    상기 반도체 기판 상에 상기 집적회로부와 전기적으로 연결되게 배치된 하나 이상의 도전성 패드; 및
    상기 반도체 기판 상에 상기 하나 이상의 도전성 패드와 이격되게 배치되고 상기 집적회로부와 절연된 복수의 유니버설 배선 라인들을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 패키지 기판은 상기 하나 이상의 도전성 패드와 전기적으로 연결된 하나 이상의 제 1 터미널 및 상기 복수의 유니버설 배선 라인들의 일부와 전기적으로 연결된 하나 이상의 제 2 터미널을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 하나 이상의 도전성 패드와 상기 하나 이상의 제 1 터미널 및 상기 복수의 유니버설 배선 라인들의 일부와 상기 하나 이상의 제 2 터미널은 본딩 와이어를 이용하여 연결된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서, 상기 제 1 반도체 칩 상의 제 2 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서, 상기 제 2 반도체 칩은 상기 복수의 유니버설 배선 라인들의 일부를 이용하여 상기 하나 이상의 제 2 터미널에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서, 상기 제 2 반도체 칩 및 상기 복수의 유니버설 배선 라인들의 일부는 본딩 와이어를 이용하여 연결된 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서, 상기 제 2 반도체 칩 및 상기 복수의 유니버설 배선 라인들의 일부는 도전성 범프를 이용하여 연결된 것을 특징으로 하는 반도체 패키지.
  18. 제 15 항에 있어서, 상기 제 2 반도체 칩 및 상기 복수의 유니버설 배선 라인들의 일부는 상기 제 2 반도체 칩을 관통하는 비어 전극을 이용하여 연결된 것을 특징으로 하는 반도체 패키지.
  19. 제 14 항에 있어서, 상기 제 1 반도체 칩 상에 상기 제 2 반도체 칩과 이격되게 배치된 제 3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서, 상기 패키지 기판은 상기 제 3 반도체 칩과 전기적으로 연결된 하나 이상의 제 3 터미널을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20 항에 있어서, 상기 제 2 반도체 칩은 상기 복수의 유니버설 배선 라인들의 일부를 이용하여 상기 하나 이상의 제 2 터미널에 전기적으로 연결되고, 상기 제 3 반도체 칩은 상기 복수의 유니버설 배선 라인들의 다른 일부를 이용하여 상기 제 3 터미널에 연결된 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서, 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩은 상기 복수의 유니버설 배선 라인들을 가로질러 배치된 것을 특징으로 하는 반도체 패키지.
  23. 제 21 항에 있어서, 상기 제 2 반도체 칩 및 상기 복수의 유니버설 배선 라인들의 일부 및 상기 제 3 반도체 칩 및 상기 복수의 유니버설 배선 라인들의 다른 일부는 본딩 와이어를 이용하여 연결된 것을 특징으로 하는 반도체 패키지.
  24. 제 21 항에 있어서, 상기 복수의 유니버설 배선 라인들의 일부 및 상기 복수의 유니버설 배선 라인들의 다른 일부는 상기 복수의 유니버설 배선 라인들 가운데 홀수 라인들 또는 짝수 라인들의 서로 다른 하나인 것을 특징으로 하는 반도체 패키지.
  25. 제 11 항에 있어서, 상기 복수의 유니버설 배선 라인들은 서로 다른 칼럼에 이격 배치된 제 1 유니버설 배선 라인들 및 제 2 유니버설 배선 라인들을 포함하는 것을 특징으로 하는 반도체 패키지
  26. 제 25 항에 있어서, 상기 패키지 기판은 상기 하나 이상의 도전성 패드와 전기적으로 연결된 하나 이상의 제 1 터미널, 상기 제 1 유니버설 배선 라인들의 일부와 전기적으로 연결된 하나 이상의 제 2 터미널 및 상기 제 2 유니버설 배선 라인들의 일부와 전기적으로 연결된 하나 이상의 제 3 터미널을 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 제 26 항에 있어서, 상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩을 더 포함하고, 상기 제 2 반도체 칩은 상기 제 1 유니버설 배선 라인들을 통해서 상기 제 2 터미널에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  28. 제 27 항에 있어서, 상기 제 2 반도체 칩은 상기 제 2 유니버설 배선 라인들을 통해서 상기 제 3 터미널에 전기적으로 더 연결된 것을 특징으로 하는 반도체 패키지.
  29. 제 26 항에 있어서, 상기 제 1 반도체 칩 상에 배치되고 상기 제 1 유니버설 배선 라인들을 통해서 상기 제 2 터미널에 전기적으로 연결된 제 2 반도체 칩; 및 상기 제 1 반도체 칩 상에 배치되고 상기 제 2 유니버설 배선 라인들을 통해서 상기 제 3 터미널에 전기적으로 연결된 제 3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  30. 제 1 항 내지 제 10 항의 어느 한 항에 따른 반도체 칩으로 구성된 메모리; 및
    상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
  31. 제 11 항 내지 제 29 항의 어느 한 항에 따른 반도체 패키지로 구성된 메모리; 및
    상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
  32. 제 1 항 내지 제 10 항의 어느 한 항에 따른 반도체 칩으로 구성된 메모리;
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
  33. 제 11 항 내지 제 29 항의 어느 한 항에 따른 반도체 패키지로 구성된 메모 리;
    상기 메모리와 버스를 통해서 통신하는 프로세서; 및
    상기 버스와 통신하는 입출력 장치를 포함하는 것을 특징으로 하는 시스템.
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