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JP2009027179A - ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム - Google Patents

ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム Download PDF

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JP2009027179A
JP2009027179A JP2008190314A JP2008190314A JP2009027179A JP 2009027179 A JP2009027179 A JP 2009027179A JP 2008190314 A JP2008190314 A JP 2008190314A JP 2008190314 A JP2008190314 A JP 2008190314A JP 2009027179 A JP2009027179 A JP 2009027179A
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semiconductor
universal wiring
universal
package
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Seok-Chan Lee
碩燦 李
Min-Woo Kim
▲ミン▼佑 金
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

【課題】ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステムを提供する。
【解決手段】半導体基板上の集積回路部と、半導体基板上に集積回路部と電気的に連結されるように配された一つ以上の導電性パッドと、半導体基板上に一つ以上の導電性パッドと離隔されて配され、集積回路部と電気的に絶縁された複数のユニバーサル配線ラインと、を備える半導体チップである。
【選択図】図６

Description

本発明は、半導体装置に係り、特に、集積回路を有する半導体チップに関する。このような半導体チップは、半導体パッケージ、カード及びシステムに利用される。
電子製品の小型化、軽量化、高速化及び高容量化の趨勢によって、このような電子製品に使われる半導体チップまたは半導体パッケージが多層化されている。例えば、マルチチップパッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ：ＭＣＰ）は、基板上に複数の半導体チップを積層しうる。これにより、このようなＭＣＰは、小さい占有面積を有しつつも、高容量の素子として利用される。例えば、ＭＣＰは、高容量のメモリ素子として利用されるか、またはメモリ素子とロジック素子とが併合されたシステムインパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ：ＳＩＰ）として利用される。
ＭＣＰで、半導体チップは、基板とボンディングワイヤを利用して電気的に連結されうる。しかしながら、上部に配された半導体チップと基板とを連結するボンディングワイヤの長さ、高さ及び角度が大きくなるにつれて、ＭＣＰの信頼性が低下する。例えば、アセンブリ過程でボンディングワイヤの電気的な短絡を招くワイヤスイーピングが発生する可能性が高まりうる。
このように、ワイヤの長さ、高さ及び角度が大きくなることを防止するために、半導体チップの間に別途のインターポーザを挿入しうる。例えば、特許文献１は、下部チップと上部チップとの間に再配線基板を介在させることを開示している。上部チップと下部チップとは、再配線基板の連結配線を利用して電気的に連結される。
他の例として、特許文献２は、基板と半導体チップとの間に半導体接続中継部材を介在させる技術を開示している。半導体接続中継部材は、配線パターンを利用して基板と半導体チップとの電気的な連結を中継しうる。
前述した再配線基板または半導体接続中継部材は、別途に製造されねばならないので、半導体パッケージの製造コストを上昇させうる。さらに、再配線基板または半導体接続中継部材は、半導体パッケージの全体体積を増大させうる。それと共に、このような再配線基板または半導体接続中継部材は、複数の半導体チップの連結には適していない。
韓国公開特許２００１−０６２９２９号公報 特開２００４−０４７７１５号公報
本発明が解決しようとする技術的課題は、高い集積度で積層可能であり、高い信頼性を有して経済的に製造可能な半導体チップを提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体チップを備える高集積の半導体パッケージを提供することである。
前記課題を達成するための本発明の一形態による半導体チップが提供される。集積回路部（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）は、半導体基板上に提供される。一つ以上の導電性パッドは、前記半導体基板上に前記集積回路部と電気的に連結されるように配される。そして、複数のユニバーサル配線ラインは、前記半導体基板上に前記一つ以上の導電性パッドと離隔されて配され、前記集積回路部と電気的に絶縁される。
前記半導体チップの一例において、層間絶縁層は、前記集積回路部を覆い、前記一つ以上の導電性パッド及び前記複数のユニバーサル配線ラインは、前記層間絶縁層上に配される。
前記半導体チップの他の例において、パッシベーション層は、前記層間絶縁層上に提供され、絶縁樹脂層は、前記パッシベーション層上に提供される。さらに、前記一つ以上の導電性パッドは、前記パッシベーション層内に配され、前記複数のユニバーサル配線ラインは、前記絶縁樹脂層内に配される。
前記半導体チップのさらに他の例において、前記複数のユニバーサル配線ラインは、ライン及びスペースパターンで配され、そして／または異なるカラムに配された第１ユニバーサル配線ライン及び第２ユニバーサル配線ラインを含みうる。
前記他の課題を達成するための本発明の一形態による半導体パッケージが提供される。半導体パッケージは、パッケージ基板と、前記パッケージ基板上の第１半導体チップとを備える。前記第１半導体チップは、半導体基板上の集積回路部を備える。一つ以上の導電性パッドは、前記半導体基板上に前記集積回路部と電気的に連結されるように配される。複数のユニバーサル配線ラインは、前記半導体基板上に前記一つ以上の導電性パッドと離隔されて配され、前記集積回路部と絶縁される。
前記パッケージ基板の一例において、前記パッケージ基板は、前記一つ以上の導電性パッドと電気的に連結された一つ以上の第１ターミナルと、前記複数のユニバーサル配線ラインの一部と電気的に連結された一つ以上の第２ターミナルとを備えうる。
前記パッケージ基板の他の例において、第２半導体チップが前記第１半導体チップ上に提供され、前記第２半導体チップは、前記複数のユニバーサル配線ラインの一部を利用して前記一つ以上の第２ターミナルに電気的に連結される。
前記パッケージ基板のさらに他の例において、第３半導体チップが前記第１半導体チップ上に前記第２半導体チップと離隔されて配される。さらに、前記パッケージ基板は、一つ以上の第３ターミナルをさらに備え、前記第３半導体チップは、前記複数のユニバーサル配線ラインの他の一部を利用して前記第３ターミナルに連結される。
前記パッケージ基板のさらに他の例において、前記複数のユニバーサル配線ラインは、異なるカラムに配置された第１ユニバーサル配線ライン及び第２ユニバーサル配線ラインを含みうる。さらに、第２半導体チップは、前記第１半導体チップ上に配されて前記第１ユニバーサル配線ラインを通じて前記第２ターミナルに電気的に連結され、第３半導体チップは、前記第１半導体チップ上に配され、前記第２ユニバーサル配線ラインを通じて前記第３ターミナルに電気的に連結される。
本発明による半導体チップによれば、ユニバーサル配線ラインは基板レベルまたはチップレベルで経済的に提供され、半導体チップの小型化に寄与しうる。
本発明による半導体パッケージによれば、ユニバーサル配線ラインを中間に介在することによって、上部の第２または第３半導体チップでパッケージ基板に連結されるボンディングワイヤの長さ、高さ及び角度を減らせる。したがって、ワイヤスイーピングの発生を減らすことができ、その結果、半導体パッケージの信頼性が高まりうる。
さらに、本発明による半導体パッケージによれば、ユニバーサル配線ラインは、通常的なインターポーザに比べて経済性を有しうる。また、ユニバーサル配線ラインが小さな体積を占めるため、別途のインターポーザを使用する場合に比べて、半導体パッケージの体積を減らして集積度を高めうる。
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されている。
図１及び図２は、本発明の一実施形態による半導体チップ１００を示す概略的な平面図及び断面図である。図１で、説明の便宜のために、図２のパッシベーション層１３０が省略された。
図１及び図２を参照すれば、集積回路部１１５は、半導体基板１０５上に提供される。例えば、半導体基板１０５は、バルク半導体ウェーハ及び／または半導体エピタキシャル層を備えうる。半導体基板１０５は、半導体物質、例えば、シリコン、ゲルマニウムまたはシリコンゲルマニウムを含みうる。
集積回路部１１５は、ロジック素子及び／またはメモリ素子として動作でき、例えば、トランジスタ、キャパシタ及び／または抵抗成分（図示せず）を含みうる。図２で、集積回路部１１５が半導体基板１０５上に離隔されて示されたが、本発明の範囲は、これに制限されない。例えば、集積回路部１１５を構成するトランジスタは、半導体基板１０５の一部分をチャンネル領域、ソース領域またはドレイン領域として利用することもある。
層間絶縁層１１０は、集積回路部１１５を覆うように半導体基板１０５上に提供される。一つ以上の導電性パッド１２０は、層間絶縁層１１０上に配される。層間絶縁層１１０は、半導体基板１０５と導電性パッド１２０との間の絶縁物を通称しうる。したがって、層間絶縁層１１０は、一つの絶縁層または異なる絶縁層の積層構造を含みうる。
導電性パッド１２０は、集積回路部１１５と電気的に連結されて集積回路部１１５の出力部として機能しうる。したがって、層間絶縁層１１０の内部には、集積回路部１１５と導電性パッド１２０とを電気的に連結するための配線構造（図示せず）が配される。導電性パッド１２０の数は、集積回路部１１５の種類及び容量によって適切に選択される。
複数のユニバーサル配線ライン１２５は、導電性パッド１２０と離隔されて半導体基板１０５上に配される。例えば、ユニバーサル配線ライン１２５は、層間絶縁層１１０上に導電性パッド１２０と同じレベルに配される。例えば、導電性パッド１２０及びユニバーサル配線ライン１２５は、同じ導電物質をパターニングしてそれぞれ形成される。他の例として、導電性パッド１２０の形成前または後に、ユニバーサル配線ライン１２５は、導電性パッド１２０と異なる物質で形成されることもある。
ユニバーサル配線ライン１２５は、集積回路部１１５とは直接連結されず、層間絶縁層１１０によって絶縁される。したがって、ユニバーサル配線ライン１２５は、集積回路部１１５の出力部として利用されず、基板レベルまたはチップレベルの中継部材として利用される。
ユニバーサル配線ライン１２５は、導電性パッド１２０と連結されないため、導電性パッド１２０を延長させる再配線ラインとは区別される。さらに、ユニバーサル配線ライン１２５は、基板レベルまたはチップレベルに提供されるため、別途に提供される従来のインターポーザとは大きく区分される。ユニバーサル配線ライン１２５は、基板レベルまたはチップレベルで経済的に形成される。
ユニバーサル配線ライン１２５は、半導体チップ１００の種類に関係なく、汎用中継部材として使われる。したがって、ユニバーサル配線ライン１２５は、規則的なパターンを有することが望ましい。例えば、ユニバーサル配線ライン１２５は、ライン及びスペースパターンを有しうる。ユニバーサル配線ライン１２５の数及び幅、そして、ユニバーサル配線ライン１２５間のスペースは、適切に選択される。ユニバーサル配線ライン１２５は、直線で示されたが、曲線で配されることもある。
パッシベーション層１３０は、層間絶縁層１１０上に提供され、さらに、導電性パッド１２０及びユニバーサル配線ライン１２５上に延びうる。したがって、導電性パッド１２０及びユニバーサル配線ライン１２５は、パッシベーション層１３０内に同一レベルで配される。パッシベーション層１３０は、集積回路部１１５を外部環境から保護する役割を行える。この実施形態の変形された例として、パッシベーション層１３０が省略されるか、または他の構造物に代替されることもある。
パッシベーション層１３０は、導電性パッド１２０を露出する一つ以上の第１ホール１３５及びユニバーサル配線ライン１２５の一部を露出する一つ以上の第２ホール１４０を備えうる。例えば、第１ホール１３５及び第２ホール１４０は、パッシベーション層１３０の表面から導電性パッド１２０及びユニバーサル配線ライン１２５の上面にそれぞれ延びうる。
第１ホール１３５は、半導体チップ１００が外部装置と連結されるように、導電性パッド１２０を露出する役割を行える。第２ホール１４０は、ユニバーサル配線ライン１２５のうち、中継部材として使われる部分を露出する役割を行える。第２ホール１４０の数は、適切に選択され、本発明の範囲を制限しない。
図３は、本発明の他の実施形態による半導体チップ１００ａの一部分を示す概略的な断面図である。半導体チップ１００ａは、図１及び図２の半導体チップ１００を参照し、重複された説明は省略される。
図３を参照すれば、ユニバーサル配線ライン１２５ａは、パッシベーション層１３０ａ上に提供される。絶縁樹脂層１４５は、ユニバーサル配線ライン１２５ａ上に延びるようにパッシベーション層１３０ａ上に配される。したがって、導電性パッド１２０及びユニバーサル配線ライン１２５ａは、異なるレベルで配される。例えば、導電性パッド１２０は、パッシベーション層１３０ａ内に配され、ユニバーサル配線ライン１２５ａは、絶縁樹脂層１４５内に配される。例えば、絶縁樹脂層１４５は、ポリイミドのような高分子重合体を含みうる。
一つ以上の第３ホール１５０は、導電性パッド１２０を露出し、一つ以上の第４ホール１５５は、ユニバーサル配線ライン１２５ａの一部を露出しうる。例えば、第３ホール１５０は、絶縁樹脂層１４５を貫通してパッシベーション層１３０ａの内部に延びうる。第４ホール１５５は、絶縁樹脂層１４５の表面からユニバーサル配線ライン１２５ａの上面に延びうる。
第３ホール１５０は、半導体チップ１００ａが外部装置と連結されるように、導電性パッド１２０を露出する役割を行える。第４ホール１５５は、ユニバーサル配線ライン１２５ａのうち、中継部材として使われる部分を露出する役割を行える。第４ホール１５５の数は、適切に選択され、本発明の範囲を制限しない。
この実施形態の変形された例で、導電性パッド１２０は、パッシベーション層１３０の上部に延びることもある。すなわち、導電性パッド１２０がパッシベーション層１３０上に再配線される。この場合、導電性パッド１２０の再配線部分がユニバーサル配線ライン１２５ａと同一レベルに形成され、導電性パッド１２０の再配線部分及びユニバーサル配線ライン１２５ａは、同じ物質で形成される。
図４は、本発明の他の実施形態による半導体チップ１００ｂを示す概略的な平面図である。半導体チップ１００ｂは、図１及び図２の半導体チップ１００を参照し、重複された説明は省略される。
図４を参照すれば、ユニバーサル配線ライン１２５ｂは、半導体基板１０５上に斜めに配される。ユニバーサル配線ライン１２５ｂ及び半導体基板１０５のエッジがなす角は、適切に選択され、本発明の範囲を制限しない。さらに、図１で説明したように、ユニバーサル配線ライン１２５ｂは、直線または曲線に配される。
図５は、本発明の他の実施形態による半導体チップ１００ｃを示す概略的な平面図である。
図５を参照すれば、第１ユニバーサル配線ライン１２５ｃ１及び第２ユニバーサル配線ライン１２５ｃ２が異なるカラムに離隔されて配される。例えば、第１ユニバーサル配線ライン１２５ｃ１及び第２ユニバーサル配線ライン１２５ｃ２は、図１のユニバーサル配線ライン１２５を左右に分けたものの左側部分及び右側部分にそれぞれ対応しうる。第１ユニバーサル配線ライン１２５ｃ１及び第２ユニバーサル配線ライン１２５ｃ２は、半導体チップ１００ｃ上の半導体チップの中継に利用される。
一方、第１ユニバーサル配線ライン１２５ｃ１及び第２ユニバーサル配線ライン１２５ｃ２は、複数のカラムによって分離されることもある。
図６は、本発明の他の実施形態による半導体チップ１００ｃ’を示す平面図である。この実施形態による半導体チップ１００ｃ’は、図５の半導体チップ１００ｃの変形された形態であり、したがって、重複された説明は省略される。
図６を参照すれば、導電性パッド１２０ｃ１,１２０ｃ２は、半導体チップ１００ｃ’のセンター付近に配される。第１ユニバーサル配線ライン１２５ｃ１は、第１偶数ライン７６及び第１奇数ライン７８を含み、第２ユニバーサル配線ライン１２５ｃ２は、第２偶数ライン３４及び第２奇数ライン３６を含みうる。
第１偶数ライン７６は、導電性パッド１２０ｃ１に電気的に連結され、第２偶数ライン３４は、導電性パッド１２０ｃ２に電気的に連結される。第１奇数ライン７８及び第２奇数ライン３６は、導電性パッド１２０ｃ１,１２０ｃ２と電気的に直接連結されない。したがって、第１偶数ライン７６及び第２偶数ライン３４は、導電性パッド１２０ｃ１,１２０ｃ２の再配線の役割を行え、第１奇数ライン７８及び第２奇数ライン３６は、半導体チップの間に信号を中継する役割を行える。
図７は、本発明の他の実施形態による半導体チップ１００ｄの一部分を示す断面図である。
図７を参照すれば、ビア電極１７０は、半導体基板１０５及び層間絶縁層１１０を貫通して導電性パッド１２０及び／またはユニバーサル配線ライン１２５に連結される。再配線層１７５は、半導体基板１０５の底面上にビア電極１７０に連結されるように配される。ビア電極１７０が半導体基板１０５の底面上に露出され、再配線層１７５が省略されることもある。
ビア電極１７０及び再配線層１７５は、導電性パッド１２０及び／またはユニバーサル配線ライン１２５を半導体基板１０５下に伸張させる役割を行える。したがって、導電性パッド１２０及び／またはユニバーサル配線ライン１２５は、ビア電極１７０及び再配線層１７５を利用して、半導体チップ１００ｄ下の他の半導体チップ（図示せず）に容易に電気的に連結される。
一方、この実施形態の半導体チップ１００ｄは、図３の半導体チップ１００ａと共に絶縁樹脂層１４５を備える構造に変形される。この場合、ビア電極１７０は、絶縁樹脂層１４５をさらに貫通しうる。
図８は、本発明の一実施形態による半導体パッケージ２００を示す概略的な斜視図である。
図８を参照すれば、第１半導体チップ１００は、パッケージ基板２０５上に積層される。第１半導体チップ１００は、図１及び図２の半導体チップ１００を示し、したがって、参照符号も同一に使われる。例えば、第１半導体チップ１００は、接着部材（図示せず）を介在してパッケージ基板２０５上に付着される。
パッケージ基板２０５は、一つ以上の第１ターミナル２１５及び一つ以上の第２ターミナル２１０を備えうる。例えば、パッケージ基板２０５は、回路配線（図示せず）を有する印刷回路基板として提供される。第１ターミナル２１５は、第１半導体チップ１００の導電性パッド１２０と電気的に連結される。これにより、第１半導体チップ１００がパッケージ基板２０５と電気的に連結される。例えば、第１ターミナル２１５及び導電性パッド１２０は、第１ボンディングワイヤ２２５を利用して相互連結される。第１ボンディングワイヤ２２５の一端は、第１ホール１３５から露出された導電性パッド１２０の表面に連結される。
第２ターミナル２１０は、第１半導体チップ１００のユニバーサル配線ライン１２５の一部と電気的に連結される。これにより、ユニバーサル配線ライン１２５がパッケージ基板２０５と電気的に連結される。例えば、第２ターミナル２１０及びユニバーサル配線ライン１２５の一部は、第２ボンディングワイヤ２２０を利用して相互連結される。第２ボンディングワイヤ２２０の一端は、第２ホール１４０から露出されたユニバーサル配線ライン１２５の表面に連結される。第１ターミナル２１５及び第２ターミナル２１０の数は、導電性パッド１２０及びユニバーサル配線ライン１２５の数によって適切に選択される。
第２半導体チップ３００は、第１半導体チップ１００上に積層され、ユニバーサル配線ライン１２５の一部に電気的に連結される。例えば、第２半導体チップ３００は、第３ボンディングワイヤ２３０を利用してユニバーサル配線ライン１２５の一部と連結される。第３ボンディングワイヤ２３０の一端は、第２半導体チップ３００の導電性パッドに連結され、他端は、第２ホール１４０から露出されたユニバーサル配線ライン１２５の一部に連結される。第２ホール１４０は、第２ボンディングワイヤ２２０及び第３ボンディングワイヤ２３０を相互連結するようにユニバーサル配線ライン１２５のそれぞれに対でもって配される。
第２半導体チップ３００は、多様な機能の素子を含みうる。例えば、第２半導体チップ３００は、第１半導体チップ１００と異なる種類の素子を有し、第１半導体チップ１００より小さい。第１半導体チップ１００がロジック素子である場合、第２半導体チップ３００は、メモリ素子でありうる。他の例として、第１半導体チップ１００及び第２半導体チップ３００は、同種の素子を有することもできる。但し、上部の第２半導体チップ３００とユニバーサル配線ライン１２５とを電気的に連結するために、第２半導体チップ３００のサイズは、第１半導体チップ１００のサイズより小さい。
半導体パッケージ２００で、第２半導体チップ３００は、第３ボンディングワイヤ２３０、ユニバーサル配線ライン１２５及び第２ボンディングワイヤ２２０を経てパッケージ基板２０５に電気的に連結される。したがって、第２ボンディングワイヤ２２０及び第３ボンディングワイヤ２３０のそれぞれの長さ、高さ及び角度を減らせる。したがって、第２ボンディングワイヤ２２０及び第３ボンディングワイヤ２３０がワイヤスイーピングによって相互断線されることを防止し、これにより、半導体パッケージ２００の信頼性を高めうる。
さらに、半導体パッケージ２００で、ユニバーサル配線ライン１２５は、通常的なインターポーザに比べて経済性を有しうる。ユニバーサル配線ライン１２５は、第１半導体チップ１００に提供されるため、別途のインターポーザを製造するためのコストが節約される。さらに、ユニバーサルライン１２５は、層間絶縁層１１０またはパッシベーション層１３０ａ上に提供されるため、小さな体積で提供される。したがって、半導体パッケージ２００は、別途のインターポーザを使用する場合に比べて、小さい体積を有し、したがって、高い集積度を有しうる。
図９は、本発明の他の実施形態による半導体パッケージ２００ａを示す概略的な斜視図である。半導体パッケージ２００ａは、図８の半導体パッケージ２００を参照し、重複された説明は省略される。
図９を参照すれば、パッケージ基板２０５は、第１ターミナル２１５及び第２ターミナル２１０ａ１以外に一つ以上の第３ターミナル２１０ａ２をさらに備えうる。例えば、第２ターミナル２１０ａ１及び第３ターミナル２１０ａ２は、ユニバーサル配線ライン１２５の両側端部に隣接して配される。第２ターミナル２１０ａ１は、ユニバーサル配線ライン１２５の一部（第１群）と電気的に連結され、第３ターミナル２１０ａ２は、ユニバーサル配線ライン１２５の他の一部（第２群）と電気的に連結される。
例えば、第１群は、奇数ラインのユニバーサル配線ライン１２５を含み、第２群は、偶数ラインのユニバーサル配線ライン１２５を含みうる。しかしながら、本発明の範囲は、このような例に制限されず、第１群及び第２群は、ユニバーサル配線ライン１２５で選択された異なる任意の二つの群を含みうる。さらに、第１郡及び第２郡の配置は、第２ターミナル２１０ａ１及び第２ターミナル２１０ａ２の配置によって変わりうる。
第２ターミナル２１０ａ１は、第２ボンディングワイヤ２２０ａを利用してユニバーサル配線ライン１２５の第１群に連結される。第３ターミナル２１０ａ２は、第３ボンディングワイヤ２２０ｂを利用してユニバーサル配線ライン１２５の第２群に連結される。
第２半導体チップ３００ａ及び第３半導体チップ３００ｂは、第１半導体チップ１００上に相互離隔されて配される。例えば、第２半導体チップ３００ａ及び第３半導体チップ３００ｂは、ユニバーサル配線ライン１２５を横切る方向に配される。第２半導体チップ３００ａは、第２ターミナル２１０ａ１に隣接して配され、第２半導体チップ３００ｂは、第３ターミナル２１０ａ２に隣接して配される。しかしながら、本発明の範囲は、このような例に制限されず、第２半導体チップ３００ａ及び第３半導体チップ３００ｂは、ユニバーサル配線ライン１２５の配置によって変わりうる。
第２半導体チップ３００ａは、ユニバーサル配線ライン１２５の第１群に電気的に連結され、第３半導体チップ３００ｂは、ユニバーサル配線ライン１２５の第２群に電気的に連結される。例えば、第４ボンディングワイヤ２３０ａは、第２半導体チップ３００ａ及びユニバーサル配線ライン１２５の第１群を連結し、第５ボンディングワイヤ２３０ｂは、第３半導体チップ３００ｂ及びユニバーサル配線ライン１２５の第２群を連結しうる。
ユニバーサル配線ライン１２５を利用して、第２半導体チップ３００ａ及び第３半導体チップ３００ｂがパッケージ基板２０５に電気的に信頼性のあるように連結される。さらに、追加の半導体チップ（図示せず）が第１半導体チップ１００上にさらに積層され、この場合、ユニバーサル配線ライン１２５は、三つの群に分離されることもある。したがって、半導体パッケージ２００ａは、高い集積度を有しうる。
図１０は、本発明の他の実施形態による半導体パッケージ２００ｂを示す概略的な斜視図である。半導体パッケージ２００ｂは、図８及び図９の半導体パッケージ２００,２００ａを参照し、したがって、重複された説明は省略される。
図１０を参照すれば、第１半導体チップ１００ｃは、図５の半導体チップ１００ｃを参照し、したがって、参照符号も同一に使用しうる。パッケージ基板２０５は、第１ターミナル２１５及び第２ターミナル２１０ｂ１以外に一つ以上の第３ターミナル２１０ｂ２をさらに備えうる。例えば、第２ターミナル２１０ｂ１は、第１ユニバーサル配線ライン１２５ｃ１の端部に隣接して配され、第３ターミナル２１０ｂ２は、第２ユニバーサル配線ライン１２５ｃ２の端部に隣接して配される。
第２ターミナル２１０ｂ１は、第１ユニバーサル配線ライン１２５ｃ１の一部と電気的に連結され、第３ターミナル２１０ｂ２は、第２ユニバーサル配線ライン１２５ｃ２の一部と電気的に連結される。例えば、第２ボンディングワイヤ２２０ａは、第２ターミナル２１０ｂ１及び第１ユニバーサル配線ライン１２５ｃ１の一部を連結し、第３ボンディングワイヤ２２０ｂは、第３ターミナル２１０ｂ２及び第２ユニバーサル配線ライン１２５ｃ２の一部を連結しうる。
第２半導体チップ３００は、第２ターミナル２１０ｂ１及び／または第３ターミナル２１０ｂ２に電気的に連結される。例えば、第２半導体チップ３００は、第４ボンディングワイヤ２３０ａを利用して第１ユニバーサル配線ライン１２５ｃ１に連結され、第５ボンディングワイヤ２３０ｂを利用して第２ユニバーサル配線ライン１２５ｃ２に連結される。すなわち、第２半導体チップ３００は、第４及び／または第５ボンディングワイヤ２３０ａ,２３０ｂ、第１及び／または第２ユニバーサル配線ライン１２５ｃ１,１２５ｃ２、及び第２及び／または第３ボンディングワイヤ２２０ａ,２２０ｂを経て第２ターミナル２１０ｂ１及び／または第３ターミナル２１０ｂ２に電気的に連結される。
半導体パッケージ２００ｂで、第２半導体チップ３００及びパッケージ基板２０５を連結する第４ボンディングワイヤ２３０ａ及び第５ボンディングワイヤ２３０ｂは、第２半導体チップ３００の相互反対側に分離されるように配される。したがって、第４ボンディングワイヤ２３０ａ及び第５ボンディングワイヤ２３０ｂは、稠密にならないように配される。
図１１は、本発明の他の実施形態による半導体パッケージ２００ｃを示す概略的な斜視図である。半導体パッケージ２００ｃは、図８ないし図１０の半導体パッケージ２００,２００ａ,２００ｂを参照し、したがって、重複された説明は省略される。
図１１を参照すれば、パッケージ基板２０５は、第１ターミナル２１５、第２ターミナル２１０ｃ１及び第３ターミナル２１０ｃ２を備えうる。第１半導体チップ１００ｃは、第１ユニバーサル配線ライン１２５ｃ１及び第２ユニバーサル配線ライン１２５ｃ２を含みうる。第２ボンディングワイヤ２２０ａは、第１ユニバーサル配線ライン１２５ｃ１の一部及び第２ターミナル２１０ｃ１を連結し、第３ボンディングワイヤ２２０ｂは、第２ユニバーサル配線ライン１２５ｃ２の一部及び第３ターミナル２１０ｃ２を連結しうる。
第２半導体チップ３００ａは、第２ターミナル２１０ｃ１に電気的に連結され、第３半導体チップ３００ｂは、第３ターミナル２１０ｃ２に電気的に連結される。例えば、第２半導体チップ３００ａは、第４ボンディングワイヤ２３０ａを利用して、第２ターミナル２１０ｃ１が連結された第１ユニバーサル配線ライン１２５ｃ１の一部に連結される。第３半導体チップ３００ｂは、第５ボンディングワイヤ２３０ｂを利用して、第３ターミナル２１０ｃ２が連結された第２ユニバーサル配線ライン１２５ｃ２の一部に連結される。
半導体パッケージ２００ｃによれば、第２半導体チップ３００ａ及び第３半導体チップ３００ｂが第１半導体チップ１００ｃ上に信頼性のあるように分離されて積層される。さらに、追加の半導体チップ（図示せず）が第１半導体チップ１００ｃ上にさらに積層され、この場合、第３ユニバーサル配線ラインが追加されうる。したがって、半導体パッケージ２００ｃは、高い集積度を有しうる。
図１２は、本発明の他の実施形態による半導体パッケージ２００ｄを示す概略的な斜視図であり、図１３は、半導体パッケージ２００ｄを示す概略的な断面図である。半導体パッケージ２００ｄは、図８ないし図１１の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃを参照し、したがって、重複された説明は省略される。
図１２及び図１３を参照すれば、第２半導体チップ３００は、フリップチップパッケージ形態で第１半導体チップ１００上に積層される。第２半導体チップ３００の導電性パッドは、第１半導体チップ１００に向かい、導電性バンプ２４０を利用してユニバーサル配線ライン１２５に電気的に連結される。
導電性バンプ２４０が一方向に配される場合には、導電性バンプ２４０と平行にダミーバンプ２４５を配置することもある。これにより、第２半導体チップ３００が均衡のあるように第１半導体チップ１００上に積層される。
第１半導体チップ１００は、図４ないし図７の半導体チップ１００ａ,１００ｂ,１００ｃ,１００ｃ’,１００ｄに代替されることもある。この場合、半導体チップ１００ａで、絶縁樹脂層１４５は、省略されることもある。それは、導電性バンプ２４０の高さのため、半導体チップ１００ａと第２半導体チップ３００とが離隔配置されるためである。
図１４は、本発明の他の実施形態による半導体パッケージ２００ｅを示す概略的な斜視図であり、図１５は、半導体パッケージ２００ｅを示す概略的な断面図である。半導体パッケージ２００ｅは、図８ないし図１３の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃ,２００ｄを参照し、したがって、重複された説明は省略される。
図１４及び図１５を参照すれば、ユニバーサル配線ライン１２５は、第１半導体チップ１００を貫通するビア電極１７０を通じてパッケージ基板２０５上の第２ターミナル２１０に連結される。この場合、ビア電極１７０は、図６の再配線層１７５なしに第２ターミナル２１０に連結されて示されたが、ビア電極１７０下に再配線層１７５がさらに介在されることもある。
第２半導体チップ３００は、第２半導体チップ３００を貫通する第２ビア電極１７０ａ及び第２再配線層１７５ａを通じてユニバーサル配線ライン１２５に連結される。導電性パッド１２０は、同様に、ビア電極１７０を利用して第１ターミナル２１５に電気的に連結される。
第１半導体チップ１００及びパッケージ基板２０５は、接着部材２０７を利用して接着される。一方、第２半導体チップ３００及び第１半導体チップ１００も他の接着部材（図示せず）を利用して相互接着されうる。
第１半導体チップ１００は、図３ないし図７の半導体チップ１００ａ,１００ｂ,１００ｃ,１００ｃ’,１００ｄに代替されることもある。但し、第１半導体チップ１００ａと第２半導体チップ３００との間に異なる接着部材が介在された場合、半導体チップ１００ａで絶縁樹脂層１４５は省略されることもある。
図１６は、本発明の他の実施形態による半導体パッケージ２００ｆを示す概略的な斜視図である。半導体パッケージ２００ｆは、図８ないし図１５の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃ,２００ｄ,２００ｅを参照し、したがって、重複された説明は省略される。但し、図１６で構成を明確に表示するために、層間絶縁層（図１の１１０）及びパッシベーション層（図１の１３０）は省略された。
図１６を参照すれば、第１半導体チップ１００と第２半導体チップ３００との間に第４半導体チップ１００’が介在される。第４半導体チップ１００’は、第１半導体チップ１００と類似して表面に第３ユニバーサル配線ライン１２５’を有しうる。第３ユニバーサル配線ライン１２５’が露出されるように、第４半導体チップ１００’は、第１半導体チップ１００の少なくとも一エッジからずれるように配される。
例えば、第１半導体チップ１００及び第４半導体チップ１００’が同種の製品である場合、第４半導体チップ１００’は、第１半導体チップ１００から一方向にまたは対角線方向に移動するように配される。他の例として、第１半導体チップ１００及び第４半導体チップ１００’が異種の製品である場合、第４半導体チップ１００’は、第３ユニバーサル配線ライン１２５を露出するように第１半導体チップ１００上に適切に配される。
第２半導体チップ３００は、ユニバーサル配線ライン１２５及び第３ユニバーサル配線ライン１２５’を利用して第２ターミナル２１０に電気的に連結される。例えば、第３ボンディングワイヤ２３０は、第２半導体チップ３００及び第３ユニバーサル配線ライン１２５を連結し、第５ボンディングワイヤ２５０は、ユニバーサルライン１２５及び第３ユニバーサル配線ライン１２５’を連結し、第２ボンディングワイヤ２２０は、ユニバーサルライン１２５及び第２ターミナル２１０を連結しうる。
第２導電性パッド１２０ｂは、ボンディングワイヤ２２５ｂを利用して第３ターミナル２１５ｂに連結される。但し、第１半導体チップ１００及び第４半導体チップ１００’が同種の製品である場合、第３ターミナル２１５ｂが省略され、第２導電性パッド１２０ｂが導電性パッド２１５ａに共有連結されることもある。
第１半導体チップ１００及び第４半導体チップ１００’は、図３ないし図７の半導体チップ１００ａ,１００ｂ,１００ｃ,１００ｃ’,１００ｄのような構造を有することもある。半導体チップ１００ａと第４半導体チップ１００’とが接着される場合、絶縁性樹脂層１４５が省略されることもある。
図１７は、本発明の他の実施形態による半導体パッケージ２００ｇを示す平面図である。半導体パッケージ２００ｇは、図８ないし図１６の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃ,２００ｄ,２００ｅ,２００ｆを参照し、したがって、重複された説明は省略される。
図１７を参照すれば、パッケージ基板２０５上に第１半導体チップ１００ｃ’が積層され、第１半導体チップ１００ｃ’上に第２半導体チップ３００が積層される。パッケージ基板２０５は、第１ターミナル２１５及び第２ターミナル２１０を備えうる。第１半導体チップ１００ｃ’は、図６の説明を参照しうる。
第１ターミナル２１５は、ボンディングワイヤ２２５を通じて第１及び第２偶数ライン７６,３４を通じて第１半導体チップ１００ｃ’の導電性パッド１２０ｃ１,１２０ｃ２に電気的に連結される。第２ターミナル２１０は、ボンディングワイヤ２２０を通じて第１及び第２奇数ライン７８,３６を通じて第２半導体チップ３００の導電性パッド３０６,３０８に電気的に連結される。
したがって、第１及び第２ユニバーサル配線ライン１２５ｃ１,１２５ｃ２を利用して第１半導体チップ１００ｃ’とパッケージ基板２０５との連結を中継すると同時に、第２半導体チップ３００とパッケージ基板２０５との連結を中継しうる。
図１８は、本発明の一実施形態によるカード４００を示す概略図である。
図１８を参照すれば、制御器４１０とメモリ４２０とは、電気的な信号を交換するように配される。例えば、制御器４１０から命令を下せば、メモリ４２０は、データを伝送しうる。メモリ４２０は、図１ないし図７の半導体チップ１００,１００ａ,１００ｂ,１００ｃ,１００ｃ’,１００ｄで構成される。このようなメモリ４２０は、パッケージ基板上に搭載され、制御器４１０は、メモリ４２０上に搭載される。このようなメモリ４２０及び制御器４１０の積層構造は、図８ないし図１７の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃ,２００ｄ,２００ｅ,２００ｆ,２００ｇを参照しうる。
カード４００は、マルチメディアカード（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ＭＭＣ）または保安デジタルカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ：ＳＤＣ）のようなメモリ装置に利用される。カード４００は、前述したメモリ４２０の構成によって、通常的なカードより高いメモリ集積度を有しうる。また、メモリ４２０は、前述したように、ワイヤの切断による欠陥を減らせるため、カード４００の信頼性も高まりうる。
図１９は、本発明の一実施形態によるシステム５００を示すブロック図である。
図１９を参照すれば、プロセッサ５１０、入／出力装置５３０及びメモリ５２０は、バス５４０を利用して相互データを通信しうる。プロセッサ５１０は、プログラムを実行し、システム５００を制御する役割を行える。入／出力装置５３０は、システム５００のデータ入力または出力に利用される。システム５００は、入／出力装置５３０を利用して外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と相互データを交換しうる。メモリ５２０は、プロセッサ５１０の動作のためのコード及びデータを保存しうる。
メモリ５２０は、図１ないし図７の半導体チップ１００,１００ａ,１００ｂ,１００ｃ,１００ｃ’,１００ｄで構成される。このようなメモリ５２０は、パッケージ基板上に搭載され、プロセッサ５１０は、メモリ５２０上に搭載される。このようなメモリ５２０及びプロセッサ５１０の積層構造は、図８ないし図１７の半導体パッケージ２００,２００ａ,２００ｂ,２００ｃ,２００ｄ,２００ｅ,２００ｆ,２００ｇを参照しうる。
このようなシステム５００は、電子制御装置を構成し、例えば、モバイルフォン、ＭＰ３プレイヤ、ナビゲーション、固状ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）、コンピュータまたは家電製品に利用される。
発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組合わせて実施するなど、色々な多くの修正及び変更が可能であることは明らかである。
本発明は、電子機器関連の技術分野に適用可能である。
本発明の一実施形態による半導体チップを示す概略的な平面図である。 本発明の一実施形態による半導体チップの一部分を示す概略的な断面図である。 本発明の他の実施形態による半導体チップの一部分を示す概略的な断面図である。 本発明の他の実施形態による半導体チップを示す概略的な平面図である。 本発明の他の実施形態による半導体チップを示す概略的な平面図である。 本発明の他の実施形態による半導体チップを示す概略的な平面図である。 本発明の他の実施形態による半導体チップの一部分を示す概略的な断面図である。 本発明の一実施形態による半導体パッケージを示す概略的な斜視図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 図１２の半導体パッケージを示す概略的な断面図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 図１４の半導体パッケージを示す概略的な断面図である。 本発明の他の実施形態による半導体パッケージを示す概略的な斜視図である。 本発明の他の実施形態による半導体パッケージを示す概略的な平面図である。 本発明の一実施形態によるカードを示す概略的な平面図である。 本発明の一実施形態によるシステムを示す概略的なブロック図である。
符号の説明
３４,７６ 第２偶数ライン
３６,７８ 第２奇数ライン
１００ｃ’ 半導体チップ
１２０ｃ１,１２０ｃ２ 導電性パッド
１２５ｃ１ 第１ユニバーサル配線ライン
１２５ｃ２ 第２ユニバーサル配線ライン

Claims (31)

  1. 半導体基板上の集積回路部と、
    前記半導体基板上に前記集積回路部と電気的に連結されるように配された一つ以上の導電性パッドと、
    前記半導体基板上に前記一つ以上の導電性パッドと離隔されて配され、前記集積回路部と電気的に絶縁された複数のユニバーサル配線ラインと、を備えることを特徴とする半導体チップ。
  2. 前記集積回路部を覆う前記半導体基板上の層間絶縁層をさらに備え、前記一つ以上の導電性パッド及び前記複数のユニバーサル配線ラインは、前記層間絶縁層上に配されることを特徴とする請求項１に記載の半導体チップ。
  3. 前記層間絶縁層上のパッシベーション層をさらに備えることを特徴とする請求項２に記載の半導体チップ。
  4. 前記パッシベーション層は、前記一つ以上の導電性パッドを露出する一つ以上の第１ホール及び前記複数のユニバーサル配線ラインの一部を露出する一つ以上の第２ホールを備えることを特徴とする請求項３に記載の半導体チップ。
  5. 前記パッシベーション層上の絶縁樹脂層をさらに備え、前記一つ以上の導電性パッドは、前記パッシベーション層内に配され、前記複数のユニバーサル配線ラインは、前記絶縁樹脂層内に配されたことを特徴とする請求項３に記載の半導体チップ。
  6. 前記絶縁樹脂層は、前記一つ以上の導電性パッドを露出するように前記パッシベーション層の内部に延びた第３ホール及び前記複数のユニバーサル配線ラインの一部を露出する第４ホールを備えることを特徴とする請求項５に記載の半導体チップ。
  7. 前記絶縁樹脂層は、ポリイミドを含むことを特徴とする請求項６に記載の半導体チップ。
  8. 前記複数のユニバーサル配線ラインは、ライン及びスペースパターンで配されたことを特徴とする請求項１に記載の半導体チップ。
  9. 前記複数のユニバーサルラインは、異なるカラムに配された第１ユニバーサルライン及び第２ユニバーサルラインを含むことを特徴とする請求項１に記載の半導体チップ。
  10. 前記半導体基板を貫通して前記導電性パッドまたは前記複数のユニバーサル配線ラインに連結されたビア電極をさらに備えることを特徴とする請求項１に記載の半導体チップ。
  11. パッケージ基板と、前記パッケージ基板上の第１半導体チップと、を備え、
    前記第１半導体チップは、
    半導体基板上の集積回路部と、
    前記半導体基板上に前記集積回路部と電気的に連結されるように配された一つ以上の導電性パッドと、
    前記半導体基板上に前記一つ以上の導電性パッドと離隔されて配され、前記集積回路部と絶縁された複数のユニバーサル配線ラインと、を備えることを特徴とする半導体パッケージ。
  12. 前記パッケージ基板は、前記一つ以上の導電性パッドと電気的に連結された一つ以上の第１ターミナル及び前記複数のユニバーサル配線ラインの一部と電気的に連結された一つ以上の第２ターミナルを備えることを特徴とする請求項１１に記載の半導体パッケージ。
  13. 前記一つ以上の導電性パッド及び前記一つ以上の第１ターミナル、並びに前記複数のユニバーサル配線ラインの一部及び前記一つ以上の第２ターミナルは、ボンディングワイヤを利用して連結されたことを特徴とする請求項１２に記載の半導体パッケージ。
  14. 前記第１半導体チップ上の第２半導体チップをさらに備えることを特徴とする請求項１２に記載の半導体パッケージ。
  15. 前記第２半導体チップは、前記複数のユニバーサル配線ラインの一部を利用して、前記一つ以上の第２ターミナルに電気的に連結されたことを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記第２半導体チップ及び前記複数のユニバーサル配線ラインの一部は、ボンディングワイヤを利用して連結されたことを特徴とする請求項１５に記載の半導体パッケージ。
  17. 前記第２半導体チップ及び前記複数のユニバーサル配線ラインの一部は、導電性バンプを利用して連結されたことを特徴とする請求項１５に記載の半導体パッケージ。
  18. 前記第２半導体チップ及び前記複数のユニバーサル配線ラインの一部は、前記第２半導体チップを貫通するビア電極を利用して連結されたことを特徴とする請求項１５に記載の半導体パッケージ。
  19. 前記第１半導体チップ上に前記第２半導体チップと離隔されて配された第３半導体チップをさらに備えることを特徴とする請求項１４に記載の半導体パッケージ。
  20. 前記パッケージ基板は、前記第３半導体チップと電気的に連結された一つ以上の第３ターミナルをさらに備えることを特徴とする請求項１９に記載の半導体パッケージ。
  21. 前記第２半導体チップは、前記複数のユニバーサル配線ラインの一部を利用して前記一つ以上の第２ターミナルに電気的に連結され、前記第３半導体チップは、前記複数のユニバーサル配線ラインの他の一部を利用して、前記第３ターミナルに連結されたことを特徴とする請求項２０に記載の半導体パッケージ。
  22. 前記第２半導体チップ及び前記第３半導体チップは、前記複数のユニバーサル配線ラインを横切って配されたことを特徴とする請求項２１に記載の半導体パッケージ。
  23. 前記第２半導体チップ及び前記複数のユニバーサル配線ラインの一部、前記第３半導体チップ及び前記複数のユニバーサル配線ラインの他の一部は、ボンディングワイヤを利用して連結されたことを特徴とする請求項２１に記載の半導体パッケージ。
  24. 前記複数のユニバーサル配線ラインの一部及び前記複数のユニバーサル配線ラインの他の一部は、前記複数のユニバーサル配線ラインのうち、奇数ラインまたは偶数ラインの異なる一つであることを特徴とする請求項２１に記載の半導体パッケージ。
  25. 前記複数のユニバーサル配線ラインは、異なるカラムに離隔配置された第１ユニバーサル配線ライン及び第２ユニバーサル配線ラインを含むことを特徴とする請求項１１に記載の半導体パッケージ。
  26. 前記パッケージ基板は、前記一つ以上の導電性パッドと電気的に連結された一つ以上の第１ターミナル、前記第１ユニバーサル配線ラインの一部と電気的に連結された一つ以上の第２ターミナル及び前記第２ユニバーサル配線ラインの一部と電気的に連結された一つ以上の第３ターミナルを備えることを特徴とする請求項２５に記載の半導体パッケージ。
  27. 前記第１半導体チップ上に配された第２半導体チップをさらに備え、前記第２半導体チップは、前記第１ユニバーサル配線ラインを通じて前記第２ターミナルに電気的に連結されたことを特徴とする請求項２６に記載の半導体パッケージ。
  28. 前記第２半導体チップは、前記第２ユニバーサル配線ラインを通じて、前記第３ターミナルに電気的にさらに連結されたことを特徴とする請求項２７に記載の半導体パッケージ。
  29. 前記第１半導体チップ上に配され、前記第１ユニバーサル配線ラインを通じて前記第２ターミナルに電気的に連結された第２半導体チップと、前記第１半導体チップ上に配され、前記第２ユニバーサル配線ラインを通じて前記第３ターミナルに電気的に連結された第３半導体チップとをさらに備えることを特徴とする請求項２６に記載の半導体パッケージ。
  30. パッケージ基板と、
    前記パッケージ基板上に搭載され、請求項１ないし１０のうち何れか１項に記載の半導体チップで構成されたメモリと、
    前記メモリ上に搭載され、前記メモリを通じて前記パッケージ基板に接続されて前記メモリを制御する制御器と、を備えることを特徴とするカード。
  31. パッケージ基板と、
    前記パッケージ基板上に搭載され、請求項１ないし１０のうち何れか１項に記載の半導体チップで構成されたメモリと、
    前記メモリ上に搭載され、前記メモリを通じて前記パッケージ基板に接続されて前記メモリ及びバスを通じて通信するプロセッサと、
    前記バスと通信する入出力装置と、を備えることを特徴とするシステム。
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