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JPH08167630A - チップ接続構造 - Google Patents

チップ接続構造

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Publication number
JPH08167630A
JPH08167630A JP6311518A JP31151894A JPH08167630A JP H08167630 A JPH08167630 A JP H08167630A JP 6311518 A JP6311518 A JP 6311518A JP 31151894 A JP31151894 A JP 31151894A JP H08167630 A JPH08167630 A JP H08167630A
Authority
JP
Japan
Prior art keywords
chip
wiring
connection structure
structure according
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6311518A
Other languages
English (en)
Inventor
Masahide Tokuda
正秀 徳田
Takeshi Kato
猛 加藤
Hiroyuki Itou
博之 以頭
Masayoshi Yagyu
正義 柳生
Yuji Fujita
祐治 藤田
Mitsuo Usami
光雄 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP6311518A priority Critical patent/JPH08167630A/ja
Priority to KR1019950044544A priority patent/KR960028732A/ko
Priority to US08/572,747 priority patent/US5870289A/en
Publication of JPH08167630A publication Critical patent/JPH08167630A/ja
Pending legal-status Critical Current

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    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
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    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

(57)【要約】 【目的】 本発明は集積回路チップと配線基板の接続構
造に関して、高密度実装、高密接続、高速信号伝送、高
信頼性、低コストを可能とする手段を提供する。 【構成】 集積回路チップ（１０）を接着フィルム（３
０）によって配線基板（２０）にフリップ チップ ダ
イ ボンディングし、接続パッド（１１）の直下から接
着フィルム（３０）と配線基板（２０）を貫通するダイ
レクト スルーホール コネクション（４０）によって
接続パッド（１１）と配線（２１）を直結する。 【効果】 面積及び厚さの低減によりチップを高密度に
実装し、二次元配列の微細な接続により高密度の入出力
を行ない、チップに直結する短い配線接続により高速な
信号を伝送し、応力分散により高い信頼性を保証し、簡
易なプロセス設備により低コストの実装を行なえる効果
がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路チップと配線
基板との接続構造に係り、特に高密度、高性能且つ低コ
ストの実装に好適なチップ接続構造に関する。
【０００２】
【従来の技術】従来の集積回路チップと配線基板を接続
する技術は、例えば、マルチチップモジュール テクノ
ロジーズ アンド オルタナティヴス ザ ベイシック
ス、ニューヨーク、ヴァン ノストランド レインホル
ド、１９９３年（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ
Ｔｅｃｈｎｏｌｏｇｉｅｓ ａｎｄ Ａｌｔｅｒｎａｔ
ｉｖｅｓ： Ｔｈｅ Ｂａｓｉｃｓ，Ｎｅｗ Ｙｏｒ
ｋ，Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ，１
９９３）に記載されている。
【０００３】代表的なチップ接続技術としては、ワイア
ボンディング（Ｗｉｒｅ Ｂｏｎｄｉｎｇ）、テープ
オートメイテッド ボンディング（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、フリップ チップ
ソルダ バンプ（ＦｌｉｐＣｈｉｐ Ｓｏｌｄｅｒ Ｂ
ｕｍｐ）、ハイ デンシティ インタコネクト（Ｈｉｇ
ｈ Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔ）等の
技術が広く知られている。
【０００４】ワイア ボンディング（ＷＢ）は、集積回
路チップと配線基板を金属ワイアにより接続する技術で
あり、最も古くから広汎に用いられている。図７（Ａ）
に示すように、チップ７１０の周辺にレイアウトされた
ボンディング パッド７１１は、ワイア７１２によって
基板７１４のボンディング パッド７１３に接続され
る。
【０００５】テープ オートメイテッド ボンディング
（ＴＡＢ）は、金属配線が形成されたＴＡＢテープによ
りチップと基板を接続する技術である。図７（Ｂ）に示
すように、ＴＡＢテープ７２４のインナ リード７２３
は、チップ７２０の周辺のＩ／Ｏパッド７２１の上に形
成されたバンプ７２２に接続される。テープ７２４のア
ウタ リード７２５は、基板７２６のＩ／Ｏパッド７２
７に接続される。ＴＡＢはＷＢよりも多ピン、狭ピッチ
のチップ接続が可能であり、ＷＢの次に広く用いられて
いる。
【０００６】フリップ チップ ソルダ バンプ（ＦＣ
ＳＢ）は、球状のソルダ バンプによってチップと基板
を接続する技術である。図７（Ｃ）に示すように、チッ
プ７３０は、回路が形成された表面をアップサイド ダ
ウンにして、基板７３４に裏返しで搭載される。チップ
７３０のＩ／Ｏパッド７３１と基板７３４のＩ／Ｏパッ
ド７３３とは、ソルダ バンプ７３２によって接続され
る。ＦＣＳＢは、チップ７３０の周辺だけではなく、エ
リア アレイ レイアウトを行なうことが可能であり、
ＴＡＢより更に多ピン、高速のチップ接続に用いられて
いる。
【０００７】ハイ デンシティ インタコネクト（ＨＤ
Ｉ）は、チップと基板の表面に薄膜配線をラミネートす
る技術である。図７（Ｄ）に示すように、チップ７４０
は基板７４８のキャヴィティ７４９の内部にマウントさ
れる。チップ７４０と基板７４８の表面に絶縁フィルム
７４２、７４４のオーヴァレイを形成し、その上にヴィ
ア ホール７４６、７４７と配線７４３、７４５を順次
形成していく。チップ７４０のＩ／Ｏパッド７４１と配
線７４３、７４５は、ヴィア ホール７４６、７４７に
よって接続される。ＨＤＩは、より狭ピッチ、高速のチ
ップ接続に用いられる。
【０００８】
【発明が解決しようとする課題】高速コンピュータから
携帯端末までの様々なプロセッサにおいて、コスト／パ
フォーマンスの向上とダウンサイジングが強く求められ
ている。特にメモリは、ハードウェアを構成するボード
やカードにおいて多くの実装面積を占めており、メモリ
モジュールの大容量且つ小型化と低コスト化が非常に
重要な課題となっている。また、ＩＣカード等のパーソ
ナル機器では、低面積化に加えて薄型化も求められる。
【０００９】これに伴い、集積回路チップと配線基板の
接続では、実装密度の向上、電気的及び機械的な性能の
向上、設備及び実装のコストの削減が一層必要になって
きている。マイクロプロセッサ チップや、ダイナミッ
ク ランダム アクセス メモリ、スタティック ラン
ダム アクセス メモリ等のメモリ チップは、今後と
も高速化、大面積化、多ピン化する傾向にある。これら
の傾向を踏まえて、上記の課題をいかに解決するかが本
発明の命題である。
【００１０】従来のチップ接続技術は、上記文献の中で
も詳しく述べられているように、上記の幾つかの課題に
対して一長一短がある。一つの課題に関しては解を持ち
得るが、他の課題に関しては適当ではない。個々の課題
に対する従来技術による解決策は、互いにトレードオフ
である。
【００１１】実装密度の点では、上記従来技術のうちＷ
ＢとＴＡＢは、ＦＣＳＢやＨＤＩに比べて実装面積が大
きくなるという問題がある。ＷＢは、図７（Ａ）に示す
ように、チップ７１０自身のフットプリントに加えて、
チップ周囲にワイア７１２のボンディング エリアを余
分に必要とするからである。ＴＡＢは、図７（Ｂ）に示
すように、インナ リード７２３からアウタ リード７
２５へ拡大するテープエリア７２４と、アウタ リード
７２５のボンディング エリアが必要になる。通常、Ｗ
ＢよりＴＡＢの方が実装面積が大きい。
【００１２】厚さに関する高密度化の点では、化学的エ
ッチングや機械的ポリッシングによりチップ自身を薄く
する試みがなされている。しかし、ＷＢはワイアのベン
ディング（図７（Ａ）のワイア７１２）のため、ＦＣＳ
Ｂはソルダ バンプ（図７（Ｃ）のバンプ７３２）のた
めに所定の厚さを要するので、薄型化には適していな
い。
【００１３】接続数としては、ＷＢやＴＡＢはチップの
周辺からしか接続を行なえない。チップの表面から二次
元的に接続を行なうＦＣＳＢやＨＤＩに比べて、接続数
には限界がある。ＷＢやＴＡＢは実装面積が大きいこと
を勘案すると、接続密度の点でも問題がある。
【００１４】電気的性能については、ＷＢやＴＡＢは、
ＦＣＳＢやＨＤＩに比べて高速信号伝送に適さない。Ｗ
ＢやＴＡＢは、図７Ａや図７Ｂから分かるように、チッ
プのパッドと基板のパッドとの接続が長くなり、抵抗や
インダクタンスが大きくなるという問題がある。コンベ
ンショナルな１層ＴＡＢの代わりにショートＴＡＢや２
層ＴＡＢを用いれば高性能になるものの、コストが高く
なるという問題が生じる。
【００１５】機械的性能、特に熱応力や外部応力に対す
る信頼性に関して、ＦＣＳＢは他の技術に比べて慎重な
るデザインを必要とする。ＷＢやＴＡＢでは図７（Ａ）
や図７（Ｂ）に示したワイア７１２やテープ７２４で応
力を吸収することが可能であるが、ＦＣＳＢでは図７
（Ｃ）に示したソルダ バンプ７３２、特に外周部のバ
ンプに応力が集中する。最悪の場合には、バンプが破断
する危険性がある。バンプを補強するため、バンプ間の
スペースに樹脂を充填する方法があるが、余分なプロセ
ス コストが生じる。
【００１６】コストの点では、ＷＢが最も低コストであ
る。ＴＡＢ、ＦＣＳＢ、ＨＤＩは、設備や接続プロセス
等のコストが高いという問題がある。ＴＡＢの設備は、
狭ピッチの接続を行なうため、非常に高価なものにな
る。ＦＣＳＢは、チップや設備のインフラストラクチャ
がまだあまり整備されておらず、自動化がＷＢ、ＴＡＢ
程に進んでいない。また、ＴＡＢとＦＣＳＢは、チップ
または基板にバンプを形成するプロセスを必要とし、チ
ップに専用の設計が求められる。ＴＡＢは、さらにテー
プの製作コストを要する。ＨＤＩでは、図７（Ｄ）に示
すように、チップと基板の表面に逐次フィルム７４２、
７４４と配線７４３、７４５を積み重ねていく手間のか
かるプロセスを要する。また、ＨＤＩのリワークは非常
に困難且つ複雑であり、ＨＤＩは従来技術の中で最もコ
ストが高い。
【００１７】以上、従来の代表的なチップ接続技術につ
いて述べた。従来技術はそれぞれ特長を有しており、そ
れぞれにバリエーションが考えられるが、我々の幾つか
の課題に対して総合的に満足できる解決を与えるもので
はない。そこで、本発明は、高密度、高性能、低コスト
のチップ接続技術を提供することを狙いとする。
【００１８】本発明の第１の目的は、ＷＢやＴＡＢに比
べて配線基板に対する集積回路チップの実装面積を低減
し、ＷＢやＦＣＳＢに比べて薄型化を可能とし、ＷＢや
ＴＡＢに比べて多数の入出力を行ない、ＷＢやＴＡＢに
比べて高速な信号を伝送する能力を有し、ＦＣＳＢに比
べて信頼性を容易に確保し、ＴＡＢ、ＦＣＳＢ、ＨＤＩ
に比べて設備やプロセスのコストを削減し得る、基本的
なチップ接続構造を提供することにある。
【００１９】本発明の第２の目的は、上記第１の目的に
加えて、チップの接続パッドと基板の配線との接続を低
コスト且つ容易に形成する手段を提供することにある。
【００２０】本発明の第３の目的は、上記第１の目的に
加えて、チップ接続構造に適した基板材と、基板へのチ
ップのボンディング材とを提供することにある。
【００２１】本発明の第４の目的は、上記第１の目的に
加えて、ボンディングを容易に行なえる材料構成を提供
することにある。
【００２２】本発明の第５の目的は、上記第１の目的に
加えて、パッド サイズに適した、パッドと基板間の接
続を提供することにある。
【００２３】本発明の第６の目的は、上記第１の目的に
加えて、基板サイズに適した接続を提供することにあ
る。
【００２４】本発明の第７の目的は、上記第１の目的に
加えて、高速信号伝送に適した基板と配線と接続を提供
することにある。
【００２５】本発明の第８の目的は、上記第１の目的に
加えて、温度環境に対する信頼性を向上し得る基板を提
供することにある。
【００２６】本発明の第９の目的は、上記第１の目的に
加えて、温度や外力に対する信頼性を向上し得るボンデ
ィングを提供することにある。
【００２７】本発明の第１０の目的は、上記第１の目的
に加えて、低コスト化と薄型化に適した基板と配線を提
供することにある。
【００２８】本発明の第１１の目的は、上記第１０の目
的に加えて、配線と接続の密度が比較的小さい場合にお
ける低コストの高速信号配線を提供することにある。
【００２９】本発明の第１２の目的は、上記第１０の目
的に加えて、配線と接続の密度が比較的大きい場合にお
ける高速信号配線を提供することにある。
【００３０】本発明の第１３の目的は、上記第１の目的
に加えて、配線と接続の密度が大きい場合における低コ
ストな基板を提供することにある。
【００３１】本発明の第１４の目的は、上記第１の目的
に加えて、チップを薄く形成する手段を提供することに
ある。
【００３２】本発明の第１５の目的は、上記第１４の目
的に加えて、チップを極めて薄く容易に形成する手段を
提供することにある。
【００３３】本発明の第１６の目的は、上記第１の目的
に加えて、チップと基板を薄くパッケージングする手段
を提供することにある。
【００３４】本発明の第１７の目的は、基板面積に対す
るチップの実装密度をさらに向上し、尚且つ薄型化を可
能とし、高速信号の伝送能力を有し、信頼性を確保し、
コスト上昇を抑制し得る、基本的なチップ接続構造を提
供することにある。
【００３５】本発明の第１８の目的は、上記第１７の目
的に加えて、入出力ピンが比較的多い場合における実装
面積の小さいパッケージング手段を提供することにあ
る。
【００３６】本発明の第１９の目的は、上記第１８の目
的に加えて、パッケージから多数の入出力ピンを取り出
す手段を提供することにある。
【００３７】本発明の第２０の目的は、上記第１７の目
的に加えて、薄型で低コストのパッケージング手段を提
供することにある。
【００３８】本発明の第２１の目的は、上記第１７の目
的に加えて、高密度実装に適したチップの構成を提供す
ることにある。
【００３９】本発明の第２２の目的は、上記第２１の目
的に加えて、高い機能を有するチップの構成を提供する
ことにある。
【００４０】本発明の第２３の目的は、上記第１７の目
的に加えて、高速信号の送受信に適したチップの構成を
提供することにある。
【００４１】本発明の第２４の目的は、上記第１７の目
的に加えて、電源ノイズを抑制する手段を提供すること
にある。
【００４２】本発明の第２５の目的は、上記第１７の目
的に加えて、チップの温度上昇を抑える手段を提供する
ことにある。
【００４３】
【課題を解決するための手段】本発明のチップ接続構造
は、上記第１の目的を達成するため、集積回路チップを
配線基板に接着フィルムによってフリップチップ ダイ
ボンディング（Ｆｌｉｐ Ｃｈｉｐ Ｄｉｅ Ｂｏｎ
ｄｉｎｇ、以下ＦＣＤＢと略記）し、チップの接続パッ
ドの直下から接着フィルムと配線基板を貫通するダイレ
クト スルーホール コネクション（Ｄｉｒｅｃｔ Ｔ
ｈｒｏｕｇｈ−ｈｏｌｅ Ｃｏｎｎｅｃｔｉｏｎ、以下
ＤＴＣと略記）によってパッドと基板の配線とを接続し
たものである。
【００４４】また、本発明は、上記第２の目的を達成す
るため、上記第１の手段において、接続パッド直下のス
ルーホールを鍍金することによりパッドと配線を接続す
るＤＴＣを構成したものである。
【００４５】また、上記第３の目的を達成するため、上
記第１の手段において、ポリマ基材から成る配線基板と
接着フィルムを用いたものである。
【００４６】また、上記第４の目的を達成するため、上
記第１の手段において、高温流動性と熱硬化性を有する
ポリマを含む接着フィルムを用いたものである。
【００４７】また、上記第５の目的を達成するため、上
記第１の手段において、パッド サイズ以下の直径を有
するＤＴＣを設けたものである。
【００４８】また、上記第６の目的を達成するため、上
記第１の手段において、ＤＴＣの直径の倍以下の厚さを
有する配線基板を設けたものである。
【００４９】また、上記第７の目的を達成するため、上
記第１の手段において、低誘電率ポリイミド配線基板
に、銅から成る配線とＤＴＣを設けたものである。
【００５０】また、上記第８の目的を達成するため、上
記第１の手段において、チップに概ね等しい熱膨張係数
を有する配線基板を用いたものである。
【００５１】また、上記第９の目的を達成するため、上
記第１の手段において、チップや基板より柔軟な接着フ
ィルムを用いたものである。
【００５２】また、上記第１０の目的を達成するため、
上記第１の手段において、１層のフィルムから成る配線
基板を用いて、その少なくとも一方の表面に配線を設け
たものである。
【００５３】また、上記第１１の目的を達成するため、
上記第１１の手段において、チップと反対側の基板表面
にコプレーナ信号配線を設けたものである。
【００５４】また、上記第１２の目的を達成するため、
上記第１１の手段において、基板の一方の表面に給電配
線を設け、もう一方の表面にマイクロストリップ信号配
線を設けたものである。
【００５５】また、上記第１３の目的を達成するため、
上記第１の手段において、多層配線フィルムまたは多層
プリント基板から成る配線基板を用いたものである。
【００５６】また、上記第１４の目的を達成するため、
上記第１の手段において、背面から機械的ポリッシング
または化学的エッチングにより薄く加工されたチップを
用いたものである。
【００５７】また、上記第１５の目的を達成するため、
上記第１４の手段において、シリコン オン インシュ
レータ チップを用いたものである。
【００５８】また、上記第１６の目的を達成するため、
上記第１の手段において、接着フィルムの少なくとも一
部とチップを被覆で覆って、配線に接続される入出力リ
ードを設けたものである。
【００５９】また、上記第１７の目的を達成するため、
複数のチップキャリアを第１の接着フィルムによって積
層し、チップ キャリアと第１の接着フィルムを貫通す
るスルーホール コネクションによってチップ キャリ
アを相互に接続したものである。さらに、チップキャリ
アでは、チップと配線基板のＦＣＤＢを第２の接着フィ
ルムによって行ない、第２の接着フィルムと配線基板を
貫通するＤＴＣによってパッドと基板の配線とを接続し
たものである。
【００６０】また、上記第１８の目的を達成するため、
上記第１７の手段において、第３のフィルムによってチ
ップ キャリアをパッケージ ベースに接着し、第２の
配線に接続されたスルーホール コネクションを介して
チップ キャリアと入出力ピンを接続し、パッケージ
ベースの少なくとも一部とチップ キャリアを被覆した
ものである。
【００６１】また、上記第１９の目的を達成するため、
上記第１８の手段において、ボールグリッド アレイか
ら成る入出力ピンを用いたものである。
【００６２】また、上記第２０の目的を達成するため、
上記第１７の手段において、入出力リードを設けて、こ
のリードの一部とチップ キャリアを被覆したものであ
る。
【００６３】また、上記第２１の目的を達成するため、
上記第１７の手段において、チップの少なくとも一つを
メモリ チップにより構成したものである。
【００６４】また、上記第２２の目的を達成するため、
上記第２１の手段において、その他の少なくとも一つを
マイクロプロセッサ チップにより構成したものであ
る。
【００６５】また、上記第２３の目的を達成するため、
上記第１７の手段において、チップの少なくとも一つに
終端抵抗回路を設けたものである。
【００６６】また、上記第２４の目的を達成するため、
上記第１７の手段において、チップキャリアの上部、下
部または中間部にコンデンサ フィルムを設けたもので
ある。
【００６７】また、上記第２５の目的を達成するため、
上記第１７の手段において、チップキャリアの上部、下
部または中間部に熱伝導基板を設けたものである。
【００６８】
【作用】上記第１の手段による基本的なチップ接続構造
では、ＦＣＤＢによって集積回路チップが配線基板に機
械的に接着され、ＤＴＣによってチップの接続パッドと
配線基板の配線が直結される。ＦＣＤＢ且つＤＴＣは、
従来技術であるＷＢ、ＴＡＢ、ＦＣＳＢ、ＨＤＩのいず
れの範疇にも属しておらず、新しいチップ接続構造を呈
している。
【００６９】ＦＣＤＢの実装面積は、チップ自身のフッ
トプリントに等しい。ＤＴＣはチップの直下で行なわれ
るので、ＷＢのようなボンディング エリアやＴＡＢの
ようなテープ エリアは不要となる。
【００７０】また、ＤＴＣは配線基板と非常に薄い接着
フィルムの内部に形成されるので、基板表面からチップ
背面までの高さはチップの厚さにほぼ等しくなる。ＷＢ
のベンディングやＦＣＳＢのバンプのように、余分な高
さを必要としない。
【００７１】さらに、ＤＴＣはＨＤＩと同程度に微細な
ピッチで形成されて、チップの表面全体から二次元的に
取り出されるので、ＷＢやＴＡＢのようにチップの四辺
から接続する場合に比べて接続数が制限されない。
【００７２】ＤＴＣの信号伝送性能は、ＦＣＳＢやＨＤ
Ｉに対して遜色ない。ＤＴＣはパッドと配線を直結する
ので、接続長が長いＷＢやＴＡＢのように抵抗やインダ
クタンスが大きくなることがない。
【００７３】ＦＣＤＢでは、チップの表面全体が接着フ
ィルムにより基板に固着されるので、ＤＴＣに熱応力や
外部応力が集中することがない。ＦＣＳＢのバンプのよ
うに破断が生じることがなくなる。
【００７４】ＤＴＣは、プリント配線基板等の製作工程
で一般的に行なわれている廉価なプロセスを用いて、基
板と接着フィルムに加工されたスルーホールをメタライ
ズすることにより形成される。ＦＣＤＢの接着フィルム
は基板と同時に供給されるので、ＴＡＢのように別個に
テープを供給してやる必要はない。また、ＤＴＣのメタ
ライゼーションと同時にパッドと配線の接続が完了する
ので、ＴＡＢやＦＣＳＢのようにバンプを形成し、さら
にチップを接続するという二段階プロセスを行なわなく
てよい。ＤＴＣが接続される配線は基板に予め形成され
ており、ＨＤＩのようにチップと基板の上に配線層を逐
次堆積するプロセスは不要である。
【００７５】次に、上記第２の手段では、ＦＣＤＢによ
り固着されたチップと基板を鍍金溶液槽に浸し、スルー
ホールをメタライズすることにより、ＤＴＣが形成され
る。ＴＡＢやＦＣＳＢにおける真空蒸着によるバンプ形
成のように高価な設備を必要とせず、バッチ処理のスル
ープットが制限されることがない。
【００７６】上記第３の手段では、プリント配線基板や
フレキシブル配線フィルムのようなポリマー ラミネー
ト基板に、ポリマー接着フィルムによってチップが固定
される。ポリマー基材は工業的に広く利用されており、
ＦＣＤＢの接着やその前後でのＤＴＣのスルーホール加
工を行なうために特殊なインフラストラクチャを必要と
しない。ポリマーは、混合や添加によって厚膜セラミッ
ク基板やシリコン基板等よりも材料設計の幅を広くとれ
る。また、ポリマー接着フィルムは絶縁性を有している
ので、ＦＣＤＢを半田により行なう場合のようにＤＴＣ
が短絡することはない。
【００７７】上記第４の手段では、加熱によって接着フ
ィルムが変形し、フィルム上にフリップチップで搭載さ
れたチップに馴染む。その後、熱硬化性により接着フィ
ルムが固まり、ＦＣＤＢが行なわれる。ＦＣＤＢの前に
予めこの接着フィルムを基板上に供給する際には、通常
の液体接着剤のように流動していないので、液垂れ等を
起こすことはない。
【００７８】上記第５の手段では、ＤＴＣを形成する、
または形成すべき位置の上に接続パッドが重なるように
位置合わせが行なわれ、チップが基板に固定される。Ｄ
ＴＣの直径がパッドに等しい場合のように、位置合わせ
のトレランスが狭まることがなく、ＤＴＣの形成時にパ
ッド周囲のチップのパッシベーションを劣化させるた
り、隣接するＤＴＣ同士が短絡することがない。
【００７９】上記第６の手段では、アスペクト比が２以
下のＤＴＣが基板に形成される。アスペクト比が大きい
場合のように、スルーホールの奥のメタライゼーション
に困難を来すことはなく、パッドと配線の接続不良が生
じることがない。
【００８０】上記第７の手段では、銅／ポリイミド基板
によりチップの入出力信号が伝送される。この基板はエ
ポキシ基板やセラミック基板より誘電率が小さく、タン
グステンやモリブデンより配線抵抗が小さいので、信号
の伝播ディレイと減衰が抑えられる。
【００８１】上記第８の手段では、チップの熱膨張係数
に近付くように、基板材料が選択される。場合により、
基材への低熱膨張フィラーの混入等が行なわれる。チッ
プと基板の熱膨張差により発生する応力が低減されるの
で、長期的疲労によるＦＣＤＢの剥離やＤＴＣの断線が
生じることがない。
【００８２】上記第９の手段では、接着フィルムとして
剛性率の低い材料が選択される。温度変化による熱応
力、または外部から加わる応力が接着フィルムによって
吸収されて緩和されるので、ＦＣＤＢやＤＴＣが破壊さ
れることがない。
【００８３】上記第１０の手段では、予め配線が表面に
形成された単層フィルム基板に対して、ＦＣＤＢが行な
われる。単層フィルムは薄く、フレキシブルであり、厚
膜セラミック基板や薄膜シリコン基板のように機械的強
度を保つために厚くする必要はない。また、多層フィル
ム基板のように層同士の位置合わせを行なう必要がな
く、大型または長尺のフィルムを用いることが可能にな
る。
【００８４】上記第１１の手段では、配線フィルムの下
面、すなわちＦＣＤＢとＤＴＣが完了したチップ接続構
造の底面にコプレーナ配線が露出される。信号配線の間
に給電配線が設けられるので、クロストークが低減され
る。また、接着フィルム側に配線を形成する場合のよう
に、チップの検査や入出力ピンの接続を行なうために接
着フィルム側から逆側の表面に達するスルーホールを形
成する必要がない。
【００８５】上記第１２の手段では、マイクロストリッ
プ信号配線層と給電層が配線フィルムの両面に配分され
る。信号配線の近傍に参照面があるので、クロストーク
が抑えられ、コプレーナ配線のように信号配線間に給電
配線を設けるために配線ピッチを広げる必要がない。
【００８６】上記第１３の手段では、基板の複数の配線
層にＤＴＣが接続される。単層フィルムのように、配線
やこれに接続するＤＴＣの数が制限されることがない。
【００８７】上記第１４の手段では、チップの裏面がエ
ッチングやポリッシングにより除去される。ウエハから
切り出したチップをそのまま用いる場合のように、回路
動作に寄与しない余分な部分によってチップが厚くなる
ことがない。
【００８８】上記第１５の手段では、シリコン オン
インシュレータ チップのアクティヴ層とインシュレー
タ層を残して、それ以外の部分が化学的にエッチングさ
れる。インシュレータ層がエッチング ストッパとして
働くので、厚さを精密に制御する必要がなくなる。
【００８９】上記第１６の手段では、チップとその周囲
の接着フィルムを被覆して封止することにより、チップ
がパッケージングされる。チップとは別体のパッケージ
に収める必要がなくなり、部品点数が減る上、厚くなる
ことを回避できる。
【００９０】上記第１７の手段によるチップ接続構造で
は、チップがチップ キャリア基板にＦＣＤＢによって
接着され、チップのパッドが基板の配線にＤＴＣによっ
て接続される。チップ キャリアは接着フィルムにより
三次元的に積み重ねられ、キャリア同士はスルーホール
コネクションによって接続される。
【００９１】この構造ではチップ キャリアが積層され
るので、実装面積としてはチップキャリア１個分のフッ
トプリントしか必要ではない。スルーホール コネクシ
ョンは、積み重ねたキャリアを上下に貫通するスルーホ
ールを加工し、これを一般的な方法でメタライズするこ
とにより形成される。配線層が比較的少ない薄いキャリ
ア基板を用いれば、積層構造全体の高さが低くなる。こ
れに伴い、スルーホールの直径が小さくなるので、ＤＴ
Ｃからスルーホール コネクションまでの配線が長くな
ることはない。
【００９２】上記第１８の手段では、積層されたチップ
キャリアの底面側にあるパッケージ ベースから入出
力ピンが取り出される。チップのパッドはＤＴＣ、キャ
リア基板の配線、スルーホール コネクション、ベース
の配線を経て入出力ピンに接続される。入出力ピンはベ
ース裏面に二次元的に配列されるので、積層構造の外周
に配列する場合のように実装面積を増加させることがな
く、ピン数が制限されない。
【００９３】上記第１９の手段では、パッケージ ベー
スの裏面に格子状に配列されたソルダ ボールから、チ
ップの入出力が行なわれる。ボールは、針状のピンに比
べて接続ピッチを小さく抑えられる。また、ベースとし
てプリント基板を採用し得るので、セラミック ピン
グリッド アレイのようにコスト負担が重くなることは
ない。
【００９４】上記第２０の手段では、積層構造の表層ま
たは裏層にあるキャリア基板にリードフレームが接続さ
れ、パッケージングのため被覆が施される。構造全体の
高さはチップ キャリアの厚さと被覆によって決まるの
で、パッケージ ベース等のその他の構造部品による高
さの増加は生じない。また、部品点数が少ないことによ
り、不要なコストを抑えられる。
【００９５】上記第２１の手段では、各層のメモリ チ
ップに、パッド、ＤＴＣ、基板配線、スルーホール コ
ネクションを介して、アドレス線とデータ線が配線され
る。メモリ同士は互いに共通する配線が多いので、基板
の配線本数が少なくてよく、薄い基板が用いられる。積
層構造が薄くなる上、これを貫通するスルーホールコネ
クションの直径とピッチが小さくなる。各層のチップに
互いに異なる配線を行なう場合のように、基板が厚くな
り、スルーホール コネクションを擁する領域が広がっ
て積層構造の実装面積が増えることがない。
【００９６】上記第２２の手段では、メモリ チップと
共にマイクロプロセッサ チップが積層される。マイク
ロプロセッサの直上または直下にメモリが配置されるの
で、両者を接続する配線が非常に短くて済み、平面的に
並べる場合のように伝播遅延時間が問題になることはな
い。
【００９７】上記第２３の手段では、チップ キャリア
積層構造の中に終端抵抗回路チップが設けられる。この
チップにより他のチップの入出力信号が終端されるの
で、終端しない場合のように信号の反射によるノイズが
生じることがない。
【００９８】上記第２４の手段では、チップ キャリア
と共にコンデンサ フィルムが積層され、チップに通ず
る電源とグランドの間に接続される。コンデンサ フィ
ルムはデカップリング キャパシタとして働き、集積回
路の同時切替ノイズによる給電レベルの動揺を抑えるの
で、集積回路がノイズにより誤動作することがない。
【００９９】上記第２５の手段では、チップ キャリア
と共に熱伝導基板が積層される。チップが発生した熱は
熱伝導基板により拡散されるので、積層構造の中で局所
的に温度が上昇して回路動作に支障を来すことがない。
【０１００】
【実施例】以下、本発明の実施例を図面と共に説明す
る。
【０１０１】図１は、本発明による基本的なチップ接続
構造の第１実施例を説明する断面図である。図１におい
て、チップ接続構造１は、集積回路チップ１０と配線基
板２０と接着フィルム３０から構成されている。集積回
路チップ１０は、回路面を配線基板２０の方に向けて、
接着フィルム３０によってフリップチップ ダイ ボン
ディング（ＦＣＤＢ）されている。チップ１０の接続パ
ッド１２は、その直下から基板２０と接着フィルム３０
を貫通するダイレクト スルーホール コネクション
（ＤＴＣ）４０によって、基板２０の配線２１に接続さ
れている。
【０１０２】チップ１０は、集積回路とパッド１１を形
成したシリコン ウエハを裏面から薄く加工し、これを
切り出したものである（例えば厚さは５０μｍであ
る）。
【０１０３】基板２０は、１層の薄い配線フィルム（例
えば厚さ５０μｍ）であり、ポリマ材料の中でも特に低
誘電率を有するポリイミド フィルムから成る。このフ
ィルムには、シリコンに近い低熱膨張係数を有する材料
が選択されている。フィルムの下面の配線２１は、一般
的な金属材料の中では最も抵抗率が小さい銅から成る。
配線２１は、エッチングまたは鍍金によって形成した。
【０１０４】接着フィルム３０は、ポリイミドに高温流
動性と熱硬化性を有するビスマレイミドをブレンドした
薄いフィルム（例えば厚さ３０μｍ）から成る。接着フ
ィルム３０は、ＦＣＤＢを行なう前に基板２０に予め張
り合わされている。硬化後の接着フィルム３０は、チッ
プ１０と基板２０を密接に接着しており、チップ１０と
基板２０より低い剛性率を有している。
【０１０５】ＤＴＣ４０は、基板２０と接着フィルム３
０に加工されたスルーホールを銅鍍金によりメタライズ
して形成される。スルーホールの直径は、パッド１１の
直径以下で、基板２０の厚さの半分以上に成っている。
【０１０６】図２（Ａ）から図２（Ｅ）までは、上記第
１実施例の接続プロセスの一例を説明する断面図であ
る。
【０１０７】図２（Ａ）のプロセスでは、ウエハ５０の
薄型化を行なう。集積回路と入出力のための接続パッド
１１とが形成されたウエハ５０が、裏面からポリッシン
グされる。研削部分５１は回路動作に関与しない。薄型
化のためには研削量が多い方が良いが、ウエハ５０に加
わる歪による信頼性の低下や取扱いの困難さを考慮して
設定する。
【０１０８】図２（Ｂ）では、ウエハ５０のダイシング
を行なう。延性のある粘着フィルム５２にウエハ５０を
軽く貼り付け、ダイシング ソーによって所定のチップ
サイズに切る（図中の点線の箇所）。但し、粘着フィ
ルム５２は下まで切断しない。
【０１０９】図２（Ｃ）では、チップ１０のセッティン
グを行なう。粘着フィルム５２を加熱しながら図中の矢
印の方向に引き延ばして、隣同士のチップ１０の間に所
定の隙間５３を設ける。
【０１１０】図２（Ｄ）では、チップ１０のＦＣＤＢを
行なう。先ず、予め、接着フィルム３０を基板２０に貼
り付け、基板２０と接着フィルム３０を貫通するスルー
ホール４１をドリルもしくはエキシマレーザ等により加
工しておく（例えば直径は５０μｍ）。次に、粘着フィ
ルム５２に張り付いたチップ１０を基板２０の上へ運
び、パッド１１とスルーホール４１の位置合わせを行な
う。最後に、ボンディング ヘッド５４を降下させてチ
ップ１０を接着フィルム３０の表面に接触させ、加熱と
加圧を行なう。接着フィルム３０が一旦軟化して、チッ
プ１０と基板２０の表面に十分に密着する（軟化しても
予め加工したスルーホール４１がつぶれないように、接
着フィルム３０の材料設計が行なわれている）。この
後、接着フィルム３０が硬化して、チップ１０と基板２
０が密接に固定される。チップ１０は粘着フィルム５２
から剥がれる。他のチップ１０も、同様の方法で順番に
基板２０に固定してゆく。
【０１１１】図２（Ｅ）では、ＤＴＣ４０を形成する。
先ず、基板２０に固定されたチップ１０と、スルーホー
ル４１の周囲を除く配線２１にレジスト５５、５６を塗
布する。次に、基板２０を鍍金溶液槽に浸漬し、無電解
銅鍍金を行なう。予め前処理が施されたパッド１１から
アディティブに銅が成長し、スルーホール４１を埋め
て、配線２１につながる。こうして、パッド１１と配線
２１を接続するＤＴＣ４０が、複数のチップ１０におい
て同時に一括して形成される。
【０１１２】図２（Ｅ）のプロセスの後、レジスト５
５、５６を除去し、基板２０をプレス、レーザ カット
等の方法を用いて切断することにより、図１に示した第
１実施例のチップ接続構造１が完成する。
【０１１３】本第１実施例のチップ接続構造１によれ
ば、ＤＴＣ４０がチップ１０の直下で行なわれるので、
ＷＢやＴＡＢのような余分なボンディング エリアが不
要になる。したがって、基板２０へのチップ１０の実装
面積がその表面積に等しくなるので、ＷＢやＴＡＢに比
べてチップ接続構造の高密度実装が可能になる効果があ
る。
【０１１４】ＤＴＣ４０は薄い基板２０と接着フィルム
４０の内部に形成されているので、それらの外部にはチ
ップ接続のためのスペース（例えばＷＢのワイアやＦＣ
ＳＢのバンプ）が不要である。これに加えて、チップ１
０自身も回路動作に寄与しない部分を除去することによ
り薄く加工されているので、チップ接続構造を薄型化で
きる効果がある。
【０１１５】ＤＴＣ４０は、チップ１０の表面に二次元
的に形成することが可能である。また、基板２０と接着
フィルム４０が薄型化されていることにより、直径とピ
ッチを微細化しても容易にＤＴＣ４０を形成できる。し
たがって、ＷＢやＴＡＢに比べてチップ１０に対して極
めて多数の接続を実施できる上、実装面積が最小限まで
低減されているので接続密度を格段に向上できる効果が
ある。
【０１１６】ＤＴＣ４０はパッド１１と配線２１を直結
している。接続長がＷＢやＴＡＢに比べて極めて短くな
るので、抵抗やインダクタンスが低減される。その上、
ＤＴＣ４０が低抵抗材料から成り、基板２０が低抵抗配
線と低誘電率絶縁体から構成されているので、信号の伝
播ディレイが短縮され、減衰が抑制される。したがっ
て、従来より高速な信号伝送を行なえる効果がある。
【０１１７】チップ１０はＦＣＤＢによって表面全体が
基板２０に接着されているので、チップ１０と基板２０
の間に働く応力が分散される。また、チップ１０と基板
２０の熱膨張係数が近接しているので、熱膨張差による
応力はあまり生じない。さらに、接着フィルム３０はチ
ップ１０や基板２０に比べて柔らかい材料であるから、
チップ１０と基板２０の歪みが吸収される。したがっ
て、チップ１０やＤＴＣ４０に加わる応力が極めて抑制
されるので、チップ接続構造の信頼性が向上する効果が
ある。
【０１１８】基板１０及び接着フィルム３０は、ＨＤＩ
のようにチップ上に積み重ねてゆくのではなく、大量生
産用のために大型シートまたは長尺テープとして供給さ
れる。ＦＣＤＢは、パッド１１をスルーホール４１に対
して位置合わせして、加熱圧着するだけで簡便に行なう
ことができる。パッド１１よりスルーホール４１の直径
が小さいので、位置合わせには余裕がある。ＤＴＣ４０
は鍍金溶液槽に浸せば容易に形成することができ、ＴＡ
ＢやＦＣＳＢのバンプ形成における真空蒸着よりも大量
のバッチ処理が可能である。スルーホール４１のアスペ
クト比は２倍以下であるから、その内部への鍍金溶液の
循環が滞ることはなく、簡単に良好な鍍金を行なえる。
したがって、チップ接続構造のアセンブリを低コスト化
できる効果がある。
【０１１９】チップ接続構造１の検査は、配線２１の一
部に設けたパッド（図示されていない）をプロービング
することにより行なわれる。配線２１が露出しているの
で、検査性が良い。信頼性試験は、チップ接続構造１に
適したソケットを用いて簡便に実施できる。
【０１２０】以上述べたように、本第１実施例は、ＦＣ
ＤＢとＤＴＣによって高密度実装、高性能、且つ低コス
トという三つの特長を兼ね備えている。これは、従来技
術であるＷＢ、ＴＡＢ、ＦＣＳＢ、ＨＤＩでは実現し得
なかったことである。
【０１２１】尚、本第１実施例はＦＣＤＢとＤＴＣを重
要な構成要件とするが、その他の構成要素やプロセスに
関しては用途に応じて様々なバリエーションがある。
【０１２２】チップ１０は、上記第１実施例に示したポ
リッシングの他、化学的なエッチングにより薄型化する
ことができる。シリコン オン インシュレータ ウエ
ハを用いて、インシュレータ層（二酸化珪素）の上のシ
リコン層に集積回路を形成した後に、インシュレータ層
の下のバルク（シリコン）を水酸化カリウム溶液または
ヒドラジン溶液によって除去する。インシュレータ層が
エッチング ストッパに成るので、シリコン層の集積回
路は侵食されない。精密な厚さの制御を行なわずとも、
シリコン層とインシュレータ層だけから成る極めて薄い
チップが得られる。尚、当然ながら、厚さが許容される
場合は必ずしも薄型化する必要はない。
【０１２３】チップ１０の個数は上記第１実施例では１
個であるが、基板上に複数個のチップを配列する、機能
が異なるチップを組み合わせる等の方法により、マルチ
チップ モジュールを構成することができる。例えば、
コンピュータ、ＩＣカード、画像機器等の用途に応じ
て、アンプ、ドライバ、スイッチ、メモリ、デジタルシ
グナル プロセッサ、マイクロプロセッサ等のチップを
基板に実装する。
【０１２４】基板２０には、配線数、電気性能、機械強
度等の要求によって、ガラスエポキシやビスマレイミド
等のプリント配線基板、またはアルミナやムライト等の
セラミック基板（コストは上がる）を用いることができ
る。配線材としては、抵抗率や基板２０との接合強度を
考慮に入れて、銅の他に金、銀、アルミ、タングステ
ン、モリブデン等が選択される。配線形成方法は、鍍金
やエッチングの他、導電ペーストのスクリーン印刷、蒸
着等がある。上記第１実施例の接続プロセスではＦＣＤ
Ｂの前に予め配線のパターニングを行なった基板を用い
たが、前後のプロセスとの整合性や配線形成コスト等を
考慮して、全面メタル張り基板を供給してＤＴＣを形成
した後にパターニングする、メタル無し基板にＤＴＣを
形成した後から配線を形成する等の方法を採る場合が有
り得る。
【０１２５】また、上記第１実施例の基板２０では、１
層のフィルムの片面に配線２１を設けている。さらに高
速化が必要な場合は、配線２１をコプレーナ線路にす
る。コプレーナ線路では、信号配線の両側に電源または
グランドの給電配線を設ける。これにより、特性インピ
ーダンスを整合させ、クロストークを抑制できる。高速
化と共に配線数を増やしたい場合には、基板の両面に配
線を形成し、マイクロストリップ線路を構成する。すな
わち、信号配線の上面または下面に参照面（電源または
グランド）を設ける。より配線本数が必要なる場合は、
コストの上昇を認めた上で多層配線基板を用いることに
なる。
【０１２６】ＦＣＤＢに用いる接着フィルム３０には、
ポリイミド系の他、エポキシ系フィルム等（廉価だが、
誘電率はポリイミドより高い）も使用される。場合によ
り、紫外線硬化型等の感光性樹脂が用いられる。上記第
１実施例の材料は溶融性と熱硬化性に着眼して設計した
が、使用目的に対応して接着性、耐熱性、柔軟性、形状
精度、絶縁抵抗、誘電率、熱膨張係数、コスト等を考慮
して選択する。接着フィルムの供給は、上記第１実施例
のように基板に張り合わせる方法の他、塗布、印刷等の
方法が採用される。
【０１２７】ＤＴＣ４０としては、銅の他、金、銀、ア
ルミ、半田等が可能である。形成方法は、鍍金の他にス
パッタ、蒸着、印刷等が可能であるが、コストに応じて
使い分けられる。鍍金としては、無電解法の他、電極の
取り出しが可能であれば電解法も取り入れられる。上記
第１実施例ではＦＣＤＢの前に予め基板と接着フィルム
へスルーホール４１を加工したが、基板や接着フィルム
の材料に応じて、ＦＣＤＢの後にエッチングやレーザ加
工等の方法によってスルーホールを形成し、ＤＴＣのメ
タライズを行なう場合がある。
【０１２８】このように、本第１実施例のチップ接続構
造は、そのバリエーションと共に広範な用途に対して適
応することができる。
【０１２９】図３は、本発明によるチップ接続構造の第
２実施例を説明する断面図である。図３において、チッ
プ接続構造１００は、集積回路チップ１１０、１１１、
１１２、１１３をハイブリッド集積化したマルチチップ
モジュールである。このモジュールは、チップ１１
０、１１１、１１２、１１３と配線基板１２０と接着フ
ィルム１３０から構成されており、コネクタ１７０が接
続され、ハウジング１８０に収納されている。
【０１３０】チップ１１０、１１１、１１２、１１３
は、接着フィルム１３０を用いたＦＣＤＢにより、基板
１２０に固着されている。それぞれのチップの接続パッ
ド１１４は、基板１２０と接着フィルム１３０を貫通す
るＤＴＣ１４０によって、基板１２０の配線１２１、１
２２に接続されている。配線１２１、１２２の一部は、
スルーホール コネクション１４１、入出力リード１５
０、１５１を経て、コネクタ１７０のピン ソケット１
７１、１７２に接続されている。
【０１３１】チップ１１０、１１１、１１２、１１３は
プロセッサやメモリ等から成る。各チップは背面を薄く
加工されており、均等な厚さを有している。基板１２０
は、薄いガラス エポキシ フィルムから成り、フィル
ムの両面に銅配線１２１、１２２が形成されている。接
着フィルム１３０はエポキシ系接着剤から成る。ＤＴＣ
１４０及びスルーホール コネクション１４１は、銅鍍
金により同時に形成されている。
【０１３２】チップ１１０、１１１、１１２、１１３の
背面とその周囲の接着フィルム１３０には、樹脂から成
る被覆１６０、１６１、１６２、１６３が施されてい
る。被覆の形成方法は、モールディングまたはポッティ
ング等による。チップ１１０、１１１、１１２、１１３
はこれらの被覆により気密封止されている。
【０１３３】本第２実施例のチップ接続構造１００によ
れば、被覆１６０、１６１、１６２、１６３によりチッ
プ１１０、１１１、１１２、１１３の気密封止が行なわ
れ、リード１５０、１５１によりこれらのチップの入出
力が行なわれる。したがって、チップ毎に個別にパッケ
ージングを行なうことなく、マルチチップ モジュール
を簡便に構成し得る効果がある。
【０１３４】また、チップ１１０、１１１、１１２、１
１３、基板１２０、及び接着フィルム１３０が薄膜から
成るので、本第２実施例のチップ接続構造１００は、特
に薄型化が必要なカード、シート形状のパーソナルな情
報機器にとって適している。
【０１３５】尚、気密封止に関して、ＤＴＣ１４０の近
傍の信頼性をさらに向上する必要がある場合には、基板
１２０のチップ１１０、１１１、１１２、１１３とは反
対側に被覆を設ける、または基板１２０とチップ１１
０、１１１、１１２、１１３の全体を取り囲む等の方策
を採る。
【０１３６】本第２実施例では入出力リード１５０、１
５１としてリード フレームを用いたが、ピンやソルダ
ボールに変更することが可能であり、マザー ボード
に接続されるドーター カードのように基板１２０自体
にリード配線部を設ける場合がある。
【０１３７】図４は、本発明によるチップ接続構造の第
３実施例を説明する断面図である。図４において、チッ
プ接続構造２００は、チップ２１０−１〜ｎ（ｎは層
数、以下も同様）を積層集積化したマルチチップ モジ
ュールであり、主としてチップキャリア２５０−１〜
ｎ、接着フィルム２６０−１〜ｎ、パッケージ ベース
２８０、入出力ピン２９０、被覆３００から構成されて
いる。
【０１３８】チップ キャリア２５０−１〜ｎは、接着
フィルム２６０−１〜ｎ−１によって互いに固着され、
接着フィルム２６０−ｎによってパッケージ ベース２
８０に固着されている。チップ キャリア２５０−１〜
ｎ同士の層間接続、それらとパッケージ ベース２８０
との接続は、チップ キャリア２５０−１〜ｎとパッケ
ージ ベース２８０を貫通するスルーホール コネクシ
ョン２７０によって行なわれている。スルーホール コ
ネクション２７０は、パッケージ ベース２８０の配線
２８１を経て入出力ピン２９０に接続されている。
【０１３９】チップ キャリア２５０−１は、チップ２
１０−１と配線基板２２０−１と接着フィルム２３０−
１から構成されている（２〜ｎ層も同様の構成であ
る）。チップ２１０−１の基板２２０−１へのＦＣＤＢ
には、接着フィルム２３０−１が用いられている。チッ
プ２１０−１の接続パッド（図中省略）は、基板２２０
−１と接着フィルム２３０−１を貫通するＤＴＣ２４０
−１によって、基板２２０−１の配線（図中省略）に接
続されている。この配線は、スルーホール コネクショ
ン２７０と配線２８１を経て、入出力ピン２９０に接続
されている。
【０１４０】チップ接続構造２００を薄型化するため、
チップ２１０−１〜ｎはポリッシングまたはエッチング
により加工されている。基板２２０−１〜ｎと接着フィ
ルム２３０−１〜ｎ、２６０−１〜ｎには薄いフィルム
部材が用いられており、低誘電率のポリイミド系材料か
ら成る。パッケージ ベース２８０は、ビスマレイミド
系樹脂から成る薄型多層基板である。基板２２００−１
〜ｎの配線、パッケージ ベース２８０の配線２８１、
ＤＴＣ２４０−１〜ｎ、スルーホール コネクション２
７０は低抵抗の銅から成る。配線２８１に接続されてい
る入出力ピン２９０は、ピン数を多く取り出すため、ソ
ルダのボール グリッド アレイにより構成している。
チップ キャリア２５０−１〜ｎと基板２８０の一部を
覆う被覆３００には、モールド封止用樹脂を用いてい
る。
【０１４１】図５（Ａ）から図５（Ｅ）までは、上記第
３実施例の積層接続プロセスの一例を説明する断面図で
ある。
【０１４２】図５Ａのプロセスの前に、個々のチップ
キャリア２５０−１〜ｎは、上記第１実施例に示した方
法に類するプロセスにより、予めチップ２１０−１〜ｎ
のＦＣＤＢを行ないＤＴＣ２４０−１〜ｎを形成してあ
る。必要に応じて、チップキャリア２５０−１〜ｎをソ
ケットに装着して、信頼性検査を行なっておく。
【０１４３】図５（Ａ）のプロセスでは、チップ キャ
リア２５０−１〜ｎとパッケージベース２８０を積層し
て接着する。先ず、チップ キャリア２５０−１〜ｎ同
士の間に接着フィルム２６０−１〜ｎ−１を挟み、チッ
プ キャリア２５０−ｎとパッケージ ベース２８０の
間に接着フィルム２６０−ｎを挟み込んで、重ね合わせ
る。次に、加熱及び加圧を行なうことにより、接着フィ
ルム２６０−１〜ｎをチップ キャリア２５０−１〜ｎ
とパッケージ ベース２８０に密着させて硬化させ、こ
れらを一括して固着する。
【０１４４】図５（Ｂ）では、スルーホール２７１を加
工する。基板２２０−１〜ｎの配線と配線２８１の所定
の位置において、積層接着したチップ キャリア２５０
−１〜ｎとパッケージ ベース２８０（積層体）を上下
に貫通するスルーホール２７１を、ドリルまたはレーザ
によって加工する。
【０１４５】図５（Ｃ）では、スルーホール コネクシ
ョン２７０を形成する。積層体を銅鍍金溶液槽に浸漬
し、スルーホール コネクション２７１に銅鍍金を行な
う。鍍金が不要な箇所には、予めレジストを塗布してお
く。このようにして、チップキャリア２５０−１〜ｎの
層同士の間、それらとパッケージ ベース２８０との間
を接続するスルーホール コネクション２７０が一括し
て形成される。上記第３実施例では、積層体が薄型化さ
れていることにより、スルーホール コネクション２７
０の直径を小さくしてもアスペクト比が大きくならない
ので、鍍金が容易である。
【０１４６】図５（Ｃ）のプロセスの後、積層体を鋳型
に入れて、被覆３００によってモールドする。最後に、
入出力ピン２９０を構成するソルダ ボールを配列治具
を用いて供給し、パッケージ ベース２８０に接続する
ことにより、図４に示した第３実施例のチップ接続構造
２００のパッケージングが完了する。チップ接続構造２
００は、この後にボール グリッド アレイ用ソケット
に装着され、バーンイン試験等の検査が施される。
【０１４７】以上述べた本第３実施例のチップ接続構造
２００によれば、チップ２１０−１〜ｎを接着フィルム
２６０−１〜ｎによって三次元的に積層し、ＤＴＣ２４
０−１〜ｎとスルーホール コネクション２７０によっ
て互いに接続することができる。ＤＴＣ２４０−１〜ｎ
はチップ２１０−１〜ｎの直下に形成されており、これ
らのために面積を費やすことはない。スルーホール コ
ネクション２７０は直径が小さいので、チップ２１０−
１〜ｎの周辺の面積は最小限に抑えられる。また、チッ
プ２１０−１〜ｎとともに基板２２０−１〜ｎ、接着フ
ィルム２３０−１〜ｎ、２６０−１〜ｎ、パッケージ
ベース２８０の薄型化が図られている。したがって、面
積及び厚さすなわち体積当たりのチップ実装密度が格段
に向上する効果がある。
【０１４８】ＤＴＣ２４０−１〜ｎは、基板２２０−１
〜ｎと接着フィルム２３０−１〜ｎが薄いことにより、
チップ２１０−１〜ｎの接続パッドと基板２２０−１〜
ｎの配線を小径且つ狭ピッチで接続することができる。
また、スルーホール コネクション２７０は、チップ
キャリア２５０−１〜ｎと接着フィルム２６０−１〜ｎ
とパッケージ ベース２８０が薄いことにより、直径と
ピッチを狭められる。さらに、パッケージ ベース２８
０の底面から、二次元的に高密度に配列されたボール
グリッド アレイにより入出力ピン２９０を取り出すこ
とができる。したがって、本第３実施例により、チップ
及びパッケージとして入出力数を増大できる効果があ
る。
【０１４９】ＤＴＣ２４０−１〜ｎの接続長は極めて短
い。さらに、スルーホール コネクション２７０の高密
度接続により、ＤＴＣ２４０−１〜ｎからスルーホール
コネクション２７０までの基板２２０−１〜ｎの配線
長を短くすることが可能である。また、基板２２０−１
〜ｎと接着フィルム２３０−１〜ｎ、２６０−１〜ｎ及
びパッケージ ベース２８０は低誘電率材料から成り、
基板２２０−１〜ｎの配線、配線２８１、ＤＴＣ２４０
−１〜ｎ、スルーホール コネクション２７０は低抵抗
材料から成る。したがって、配線と接続に伴う抵抗、イ
ンダクタンス、及び容量を低減することができるので、
本第３実施例は信号を高速に伝播できる効果を奏する。
【０１５０】接着フィルム２３０−１〜ｎ、２６０−１
〜ｎは比較的柔軟な材料から成るので、チップ２１０−
１〜ｎと基板２２０−１〜ｎの間、チップ キャリア２
５０−１〜ｎ同士の間、チップ キャリア２５０−ｎと
パッケージ ベース２８０の間、それぞれに生じる歪み
が吸収される。したがって、ＤＴＣ２４０−１〜ｎやス
ルーホール コネクション２７０へ応力が集中すること
がないので、チップ接続構造２００の信頼性が高まる効
果がある。
【０１５１】チップ接続構造２００を構成する材料は、
何れも一般的に市場に出回っているものである。また、
チップ キャリア２５０−１〜ｎ自体の接続プロセス
は、上述した第１実施例と同様に、バッチ処理によって
行なわれる。チップ キャリア２５０−１〜ｎの積層接
続プロセスでは、接着フィルム２６０−１〜ｎにより同
時に多層の接着が行なわれ、鍍金によりスルーホール
コネクション２７０が一括して容易に形成される。した
がって、チップ接続構造２００のアセンブリは、高価な
材料と設備を要せずに簡便且つ大量に行なえるので、コ
ストの消費を極めて低く抑制できる効果がある。
【０１５２】以上述べたように、本第３実施例は、チッ
プ キャリアにおけるＦＣＤＢとＤＴＣ、そしてチップ
キャリアの積層固着とスルーホール コネクションに
よって、従来のＷＢ、ＴＡＢ、ＦＣＳＢ、ＨＤＩにはな
い多ピン高密度実装、高速信号伝送、高信頼性、低コス
トを実現し得るチップ接続構造を提供するものである。
何故なら、ＷＢとＴＡＢではチップの周囲に要する面積
が大きい、ＷＢとＦＣＳＢでは１層の厚さが大きくな
る、ＴＡＢとＦＣＳＢと特にＨＤＩでは元来１層の製作
コストがかかる、等の理由による。
【０１５３】尚、本第３実施例は、様々な機能を有する
チップに対して用いられ、使途に応じて構成をブラッシ
ュ アップすることができる。
【０１５４】チップの配列方法に関して、上記第３実施
例では各層のチップ キャリア２５０−１〜ｎに１個ず
つチップ２１０−１〜ｎが搭載されている。これをさら
に拡張して、チップ キャリアに同種または異種の複数
のチップを配置する、異なる層に機能を振り分ける等の
マルチチップ モジュール構成が可能である。
【０１５５】接着フィルム２６０−１〜ｎは、ここでは
取扱いを簡便にするために固形として供給されている
が、設備が整っていれば液体接着剤をフィルム状に塗布
または注入することにより、チップ キャリア２５０−
１〜ｎを積層することができる。硬化した接着剤は接着
フィルムと同等の機能を有するので、本第３実施例に類
するチップ接続構造が実現される。
【０１５６】接着フィルム２６０−１〜ｎの材料は、ポ
リイミドを基材とするブレンド ポリマであるが、接着
性以外の機能を追加することができる。例えば、高熱伝
導、低熱膨張の絶縁材料から成るフィラーを混入するこ
とにより、チップ２１０−１〜ｎの放熱を助け、これら
と基板２２０−１〜ｎの間に働く熱応力を低減すること
が可能になる。接着フィルムの材料設計は、この他に
も、耐熱性、気密封止等を考慮して行なわれる。
【０１５７】スルーホール コネクション２７０は、プ
リント配線基板の製作プロセスで一般的に行なわれてい
る方法と同様にして鍍金により形成されている。他の方
法として、形状、電気的性能、コスト等の条件が折り合
う場合は、印刷、充填、蒸着等を実施することが可能で
ある。
【０１５８】本第３実施例では、スルーホール コネク
ション２７０がチップ キャリア２５０−１〜ｎと同時
にパッケージ ベース２８０を貫通し、配線２８１に接
続されている。他の方法として、チップ キャリア同士
の接続にはスルーホール コネクションを用い、積層し
たチップ キャリアからパッケージ ベースへの接続に
は従来技術のＷＢ、ＴＡＢまたはＦＣＳＢ等を併用する
場合がある。積層体の各層毎にではなく全体に対して１
回だけ従来技術を用いるのであれば、実装密度や性能が
極端に低下し、コスト負担が過重になることを避けられ
る。
【０１５９】入出力ピンの取り出し方として、本第３実
施例ではチップ キャリア２５０−１〜ｎからパッケー
ジ ベース２８０を仲介して入出力ピン２９０に接続し
ているが、パッケージ ベースを用いずに直接入出力ピ
ンを取り出すことも可能である。例えば、積層したチッ
プ キャリア２５０−１〜ｎの周囲にリード フレーム
を設け、スルーホール２７０の近傍の基板２５０−１の
配線からリードへ直接ＷＢを行ない、モールド樹脂等を
用いてチップ キャリアとリードの一部に被覆を施すこ
とにより、パッケージングすることができる。他の例で
は、ＤＴＣとスルーホール コネクションの配置や封止
方法に配慮した上で、積層したチップキャリア２５０−
１〜ｎの基板２５０−１の表面から直接ソルダ ボール
グリッド アレイやピン グリッド アレイを取り出
すことも可能である。
【０１６０】気密封止を行なう被覆３００は、モールデ
ィングにより形成されているが、モジュールの使用条件
に応じて塗布やポッティング等を採用する場合がある。
被覆３００の代わりに、コストはかかるが、積層したチ
ップ キャリア２５０−１〜ｎをセラミック パッケー
ジに封止することもある。場合によっては、被覆３００
を施さずに、接着フィルム２６０−１〜ｎによる封止だ
けで済ませることも十分に可能である。
【０１６１】以上のように、本第３実施例のチップ接続
構造による積層マルチチップ モジュールは、基本構造
にバリエーションを加えることによって、様々な使用条
件を有する応用先に対して大いなる効果を発揮するもの
である。
【０１６２】例えば応用例として、コンピュータの主記
憶向けに大容量且つ小型のメモリモジュールを構成する
ことができる。上記第３実施例のチップ２５０−１〜ｎ
には、ダイナミック ランダム アクセス メモリを用
いる。この場合、層数ｎは４または８、またはこれに１
乃至２層を加えることが多い。
【０１６３】チップ キャリア２５０−１〜ｎの層間接
続を行なうスルーホール コネクション２７０は、デー
タ入出力、アドレス入力、給電等のために使用される。
スルーホール コネクション２７０の殆どは各層の基板
２２０−１〜ｎの配線に共通に接続されるが、一部（少
なくともｌｏｇ2ｎ本）はチップ２５０−１〜ｎをセレ
クトするために個別に接続される。これに対応して、各
々の基板２２０−１〜ｎの配線パターンの一部は、配線
形成時または形成後のカッティングにより変更される。
こうして、個々のチップ２５０−１〜ｎへの独立したア
クセスが可能になる。
【０１６４】また、チップ２５０−１〜ｎへの入力信号
の反射を抑制するため、終端抵抗回路チップを追加して
チップ キャリア２５０−１〜ｎと同様に積層すること
ができる。これにより、使い易いメモリ モジュールが
構成される。
【０１６５】他の応用例として、コンピュータのプロセ
ッサ モジュールを図６を用いて説明する。図６は、本
発明によるチップ接続構造の第４実施例を説明する断面
図を示す。チップ接続構造４００は、チップ４１０、４
１１−１〜ｎ（ｎは層数、以下も同様）を積層集積化し
たマルチチップ モジュールであり、チップ キャリア
４５０、４５１−１〜ｎ、熱伝導基板５１０、コンデン
サ フィルム５１１、接着フィルム４６０、４６１−１
〜ｎ、４６２、４６３、パッケージ ベース４８０、入
出力ピン４９０、被覆５００から構成されている。
【０１６６】チップ キャリア４５０、４５１−１〜
ｎ、熱伝導基板５１０、コンデンサフィルム５１１、パ
ッケージ ベース４８０は、接着フィルム４６０、４６
１−１〜ｎ、４６２、４６３によって互いに固着されて
いる。チップ キャリア４５０、４５１−１〜ｎ、コン
デンサ フィルム５１１、パッケージ ベース４８０
は、これらを貫通するスルーホール コネクション４７
０によって互いに接続されている。スルーホール コネ
クション４７０は、パッケージ ベース４８０の配線４
８１を経て入出力ピン４９０に接続されている。
【０１６７】チップ キャリア４５０、４５１−１〜ｎ
は、それぞれ、チップ４１０（１個）、４１１−１〜ｎ
（各層４個ずつ）と基板４２０、４２１−１〜ｎと接着
フィルム４３０、４３１−１〜ｎから構成されている。
チップ４１０、４１１−１〜ｎのＦＣＤＢは、接着フィ
ルム４３０、４３１−１〜ｎにより行なわれている。チ
ップ４１０、４１１−１〜ｎの接続パッド（図中省略）
は、基板４２０、４２１−１〜ｎと接着フィルム４３
０、４３１−１〜ｎを貫通するＤＴＣ４４０、４４１−
１〜ｎによって、（図中省略）に接続されている。基板
４２０の配線層は、基板４２１−１〜ｎの配線層に比べ
て多い。これらの配線は、スルーホールコネクション４
７０を経て、互いに他のチップ キャリア４５０、４５
１−１〜ｎやパッケージ ベース４８０に接続されてい
る。
【０１６８】熱伝導基板５１０は、チップ４１０に熱膨
張係数がほぼ等しく、高い熱伝導率を有するセラミクス
から成る（例えば窒化アルミ）。熱伝導基板５１０とチ
ップ４１０は、熱伝導性を高めた接着フィルム４６０に
よって固着されている。
【０１６９】コンデンサ フィルム５１１は、高誘電率
材料（例えばタンタル オキサイド）から成る。コンデ
ンサ フィルム５１１の両面はメタライズされており、
それぞれ、配線２８１とスルーホール コネクション４
７０を介して入出力ピン４９０の電源とグランドに接続
されている。
【０１７０】パッケージ ベース４８０は多層プリント
配線基板から成り、その底面にはソルダのボール グリ
ッド アレイから成る入出力ピン４９０が設けられてい
る。パッケージ ベース４８０、チップ キャリア４５
０、４５１−１〜ｎ、熱伝導基板５１０、コンデンサ
フィルム５１１は、側面を被覆５００によって取り囲ま
れて、気密封止されている。
【０１７１】チップ接続構造４００の積層接続とパッケ
ージングのプロセスは次のように容易に行なわれる（主
要な部分は上記第３実施例とほぼ同様であり、コストが
抑えられていることは言うまでもない）。先ず、チップ
キャリア４５０、４５１−１〜ｎの個々のアセンブリ
を行なう。次に、これらとコンデンサ フィルム５１１
とパッケージ ベース４８０の間に接着フィルム４６
０、４６１−１〜ｎ、４６２、４６３を挟み、積み重ね
て接着する。こうして固着された積層体へスルーホール
コネクション４７０を形成した後、積層体に接着フィ
ルム４６０によって熱伝導基板５１０を固定する。最後
に、積層体の周囲に被覆５００をモールドしてから、入
出力ピン４９０を供給する。
【０１７２】本第４実施例では、例えばチップ４１０を
マイクロプロセッサ、チップ４１１−１〜ｎをスタティ
ック ランダム アクセス メモリとして、高性能のプ
ロセッサ モジュールを構成することができる。スタテ
ィック ランダム アクセスメモリはレベル２キャッシ
ュとして用いられる。
【０１７３】レベル２キャッシュは、マイクロプロセッ
サからＤＴＣ４４０、基板４２０、スルーホール コネ
クション４７０、基板４２１−１〜ｎ、ＤＴＣ４４１−
１〜ｎを介してアクセスされる。アクセスのレイテンシ
は、マイクロプロセッサとレベル２キャッシュが近接し
ていることにより配線長及び接続長が短くなるので、非
常に削減される。アクセス幅は、チップ キャリア４５
０、４５１−１〜ｎが薄型化されていることによりＤＴ
Ｃ４４１−１〜ｎとスルーホール コネクション４７０
が狭ピッチ化され、接続数を多く取り出せるので、極め
て広くすることができる。
【０１７４】マイクロプロセッサまたはレベル２キャッ
シュとモジュール外部との入出力信号は、ＤＴＣ４４
０、４４１−１〜ｎ、基板４２０、４２１−１〜ｎ、ス
ルーホール コネクション４７０、基板４８０、入出力
ピン４９０を介して伝送される。出力回路の同時切替電
流ノイズによる電源電圧変動は、コンデンサ フィルム
５１１がデカップリング キャパシタとして働くので、
誤動作を生じないノイズレベルにまで低減される。
【０１７５】マイクロプロセッサ（チップ４１０）は、
レベル２キャッシュを構成するチップ４１１−１〜ｎに
比べて特に発熱量が多い。マイクロプロセッサの発生し
た熱は、主として、基板４２０側の表面からチップ４１
０の内部を伝わり、接着フィルム４６０を経て、熱伝導
基板５１０へ逃げる。熱伝導基板５１０に空冷フィンを
グリース等で固定する、または熱伝導基板５１０自体に
フィン構造を加工することにより、マイクロプロセッサ
を効率的に冷却することができる。レベル２キャッシュ
の発熱は、ＤＴＣ４４１−１〜ｎ（サーマル スルーホ
ール）と基板４２１−１〜ｎとスルーホール コネクシ
ョン４７０を伝わり、一部は熱伝導基板５１０側から、
一部は入出力ピン４９０側から放熱される。
【０１７６】本第４実施例に示すチップ接続構造４００
によれば、低コストという特長に加えて、高密度積層実
装、高速データ転送、及び高効率冷却を行なえるので、
コスト／パフォーマンスの良いコンパクトなプロセッサ
モジュールを提供することができる。
【０１７７】
【発明の効果】本発明の上記第１の手段に基づく基本的
なチップ接続構造では、ＦＣＤＢによって集積回路チッ
プと配線基板が固着され、ＤＴＣによってチップの接続
パッドと基板の配線が直結される。これにより、上記第
１の手段は、面積と厚さの低減によりチップを高密度に
実装し、微細な二次元アレイ接続によりチップに対して
多数且つ高密度の入出力を行ない、チップに直結する短
いインターコネクションにより高速な信号を伝送し、応
力集中を避けて高い信頼性を保証し、簡易なプロセスと
設備により低コストのアセンブリを行なえる効果を奏す
る。これらの効果は、従来技術であるＷＢ、ＴＡＢ、Ｆ
ＣＳＢ、及びＨＤＩの何れもが兼備し得なかったもので
あり、本発明のチップ接続構造が従来技術を超える高い
実用性を供することは明白である。
【０１７８】上記第２の手段によれば、パッドの直下か
ら基板を貫通して、パッドと基板の配線を直接接続する
多数のＤＴＣが簡便な鍍金により一括して形成されるの
で、バッチ処理によりプロセス スループットが向上
し、設備コストが削減される効果がある。
【０１７９】上記第３の手段によれば、一般的な工業材
料であり、材料設計の選択肢が広いポリマが基板に用い
られ、チップと基板のＦＣＤＢに用いられる接着フィル
ムにも同じく汎用的なポリマが用いられるので、インフ
ラストラクチャへの投資が削減され、広範な仕様に対応
できる効果がある。
【０１８０】上記第４の手段によれば、ＦＣＤＢプロセ
スの前に固形の接着フィルムが供給され、簡易な加熱に
よってＦＣＤＢが実施されるので、取扱い及びプロセス
管理が簡便になり、コストが削減される効果がある。
【０１８１】上記第５の手段によれば、ＤＴＣのための
スルーホールとチップの接続パッドとの位置合わせのト
レランスが拡大され、ＤＴＣの短絡やパッド近傍の劣化
を防止できるので、歩留まりが向上する効果がある。
【０１８２】上記第６の手段によれば、基板を貫通する
微細なＤＴＣのメタライゼーションが容易になるので、
プロセスが簡便になり、ＤＴＣの接続不良が低減され、
歩留まりが向上する効果がある。
【０１８３】上記第７の手段によれば、低誘電率のポリ
イミド基板を通る、低抵抗の銅から成る配線とＤＴＣに
よって信号が伝送されるので、伝播ディレイが短縮さ
れ、波形の劣化が防止されて、高速化される効果があ
る。
【０１８４】上記第８の手段によれば、チップと基板の
熱膨張差に起因する熱応力が低減されるので、ＦＣＤＢ
における接着やＤＴＣにおける接続に関して温度変動に
対する長期的な信頼性が向上する効果がある。
【０１８５】上記第９の手段によれば、チップと基板に
加わる熱応力や外部応力が接着フィルムによって緩和さ
れるので、ＦＣＤＢやＤＴＣにおける不良の発生を抑止
できる効果がある。
【０１８６】上記第１０の手段によれば、より大型の廉
価な１層基板に対して多数のチップのＦＣＤＢを実施で
き、より微細なＤＴＣを狭ピッチで形成できるので、大
量生産が可能となり、設備投資の早期償却を行なえる効
果がある。
【０１８７】上記第１１の手段によれば、チップと反対
側の基板表面に形成されたコプレーナ伝送線路によって
高速な信号伝送が可能となる上、配線が露出しているこ
とにより検査性が向上する効果がある。
【０１８８】上記第１２の手段によれば、基板両面に形
成されたマイクロストリップ伝送線路によって、より多
数本の高速信号伝送を行なえる効果がある。
【０１８９】上記第１３の手段によれば、多層配線基板
を用いることにより、コストは若干かかるものの、配線
密度及びＤＴＣの接続密度に関してより裕度の高いチッ
プ接続構造を提供できる効果がある。
【０１９０】上記第１４の手段によれば、チップの回路
動作に寄与しない部分が除去されていることにより、チ
ップ接続構造の実装面積のみならず実装体積としての密
度が向上する効果がある。
【０１９１】上記第１５の手段によれば、シリコン オ
ン インシュレータ ウエハのインシュレータ層がエッ
チング ストッパとして働くので、チップにダメージを
与えることなく、極薄型のチップ接続構造が得られる効
果がある。
【０１９２】上記第１６の手段によれば、簡便なる被覆
によってチップが封止されるので、別途パッケージを備
えずに部品点数が削減でき、チップ接続構造の信頼性が
向上する効果がある。
【０１９３】上記第１７の手段に基づく積層チップ接続
構造では、チップがＦＣＤＢとＤＴＣによってチップ
キャリア基板に接続され、接着フィルムによって積層さ
れたチップ キャリアがスルーホール コネクションに
よって互いに接続される。これにより、上記第１７の手
段は、積層マルチチップ化と薄型化により実装密度を大
幅に向上し、微細なチップ接続と層間接続により多数且
つ高密度の入出力を取り出し、チップに密接したインタ
ーコネクションにより信号伝送を高速化し、チップ及び
キャリア間に加わる応力の分散により信頼性を向上し、
工業生産的な積層プロセスによりモジュール アセンブ
リの低コスト化を実現する効果を奏する。これらの効果
は、従来技術のＷＢ、ＴＡＢ、ＦＣＳＢ、及びＨＤＩに
よる積層構造では実現し得ないものである。
【０１９４】上記第１８の手段によれば、簡便な被覆に
より気密封止されたパッケージの底面から二次元的に多
数の入出力ピンを取り出せるので、積層チップ接続構造
のピン密度と信頼性が向上する効果がある。
【０１９５】上記第１９の手段によれば、廉価なプリン
ト基板に配列されたボール グリッド アレイによっ
て、より多数の入出力ピンを容易に取り出せるので、コ
ストの低減とピン密度の向上に効果がある。
【０１９６】上記第２０の手段によれば、パッケージ
ベースを用いることなく入出力リードを取り出せるの
で、部品点数が削減され、極薄型の積層パッケージング
が行える効果がある。
【０１９７】上記第２１の手段によれば、積層したメモ
リ チップ間のアドレス、データ、給電等の配線が小面
積のスルーホール コネクション領域を通じて行われ、
大容量且つ小型のメモリ モジュールを構成できる効果
がある。
【０１９８】上記第２２の手段によれば、マイクロプロ
セッサの直近にメモリが積層されて配置されるので、ア
クセスの高速且つ大容量化が可能となり、高性能且つ小
型のプロセッサ モジュールを構成できる効果がある。
【０１９９】上記第２３の手段によれば、積層接続され
た終端抵抗回路チップによりチップへの入力信号が終端
されるので、反射ノイズによる回路のエラーを防止する
ことが可能である。
【０２００】上記第２４の手段によれば、積層接続され
たコンデンサ フィルムが電源ラインのデカップリング
キャパシタとして作用するので、チップの同時切替ノ
イズによる電源電圧の変動を抑制できる効果がある。
【０２０１】上記第２５の手段によれば、チップととも
に積層された熱伝導基板によりチップが冷却されるの
で、温度上昇によるチップの動作不良を避けることがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明による基本的なチップ接続構造の第１実
施例を説明する断面図である。
【図２】上記第１実施例の接続プロセスの一例を説明す
る断面図である。
【図３】本発明によるチップ接続構造の第２実施例を説
明する断面図である。
【図４】本発明によるチップ接続構造の第３実施例を説
明する断面図である。
【図５】上記第３実施例の接続プロセスの一例を説明す
る断面図である。
【図６】本発明によるチップ接続構造の第４実施例を説
明する断面図である。
【図７】従来技術によるチップ接続構造の代表例を説明
する断面図である。
【符号の説明】
１、１００、２００、４００…チップ接続構造 １０、１１０、１１１、１１２、１１３、２１０−１〜
ｎ、４１０、４１１−１〜ｎ、７１０、７２０、７３
０、７４０…集積回路チップ １１、１１４、７１１、７１３…接続パッド ２０、１２０、２２０−１〜ｎ、４２０、４２１−１〜
ｎ、７１４、７２６、７３４、７４８…配線基板 ２１、１２１、１２２、４８１、２８１、７４３、７４
５…配線 ３０、１３０、２３０−１〜ｎ、２６０−１〜ｎ、４３
０、４３１−１〜ｎ、４６０、４６１−１〜ｎ、４６
２、４６３…接着フィルム ４０、２４０−１〜ｎ、４４０、４４１−１〜ｎ…ダイ
レクト スルーホールコネクション ２５０−１〜ｎ、４５０、４５１−１〜ｎ…チップ キ
ャリア ２７０、４７０…スルーホール コネクション ２８０、４８０…パッケージ ベース １５０、１５１…入出力リード ２９０、４９０…入出力ピン １６０、１６１、１６２、１６３、３００、５００…被
覆 ５１０…熱伝導基板 ５１１…コンデンサ フィルム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 1/18 Ｌ 8718−4Ｅ 3/32 Ｚ 8718−4Ｅ // Ｈ０５Ｋ 1/11 Ｈ 7511−4Ｅ (72)発明者 柳生 正義 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤田 祐治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宇佐美 光雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】集積回路と接続パッドを有する集積回路チ
    ップと、 配線を有する配線基板と、 前記集積回路チップを前記配線基板にフリップチップ
    ダイ ボンディングする接着フィルムと、 前記接続パッドから直接に前記接着フィルムと前記配線
    基板を貫通し、前記接続パッドを前記配線に接続するダ
    イレクト スルーホール コネクションと、 を有することを特徴とするチップ接続構造。
  2. 【請求項２】請求項１記載のチップ接続構造において、 前記ダイレクト スルーホール コネクションは鍍金さ
    れて成ることを特徴とするチップ接続構造。
  3. 【請求項３】請求項１記載のチップ接続構造において、 前記配線基板及び前記接着フィルムは、ポリマ基材から
    成ることを特徴とするチップ接続構造。
  4. 【請求項４】請求項１記載のチップ接続構造において、 前記接着フィルムは高温流動性と熱硬化性を有するポリ
    マを含んで成ることを特徴とするチップ接続構造。
  5. 【請求項５】請求項１記載のチップ接続構造において、 前記ダイレクト スルーホール コネクションは前記接
    続パッドのサイズ以下の直径を有することを特徴とする
    チップ接続構造。
  6. 【請求項６】請求項１記載のチップ接続構造において、 前記配線基板は前記ダイレクト スルーホール コネク
    ションの直径の倍以下の厚さを有することを特徴とする
    チップ接続構造。
  7. 【請求項７】請求項１記載のチップ接続構造において、 前記配線基板は低誘電率ポリイミド基板から成り、前記
    配線及び前記ダイレクト スルーホール コネクション
    は銅から成ることを特徴とするチップ接続構造。
  8. 【請求項８】請求項１記載のチップ接続構造において、 前記配線基板は、前記集積回路チップに概ね等しい熱膨
    張係数を有することを特徴とするチップ接続構造。
  9. 【請求項９】請求項１記載のチップ接続構造において、 前記接着フィルムは、前記集積回路チップと前記配線基
    板より低い剛性率を有することを特徴とするチップ接続
    構造。
  10. 【請求項１０】請求項１記載のチップ接続構造におい
    て、 前記配線基板は１層のフィルムから成り、該配線基板の
    少なくとも一方の表面に前記配線を有することを特徴と
    するチップ接続構造。
  11. 【請求項１１】請求項１０記載のチップ接続構造におい
    て、 前記配線基板は、前記集積回路チップ側と反対側の表面
    にコプレーナ信号配線を有することを特徴とするチップ
    接続構造。
  12. 【請求項１２】請求項１０記載のチップ接続構造におい
    て、 前記配線基板は、一方の表面に給電配線を有し、もう一
    方の表面にマイクロストリップ信号配線を有することを
    特徴とするチップ接続構造。
  13. 【請求項１３】請求項１記載のチップ接続構造におい
    て、 前記配線基板は、多層配線フィルムまたは多層プリント
    配線基板から成ることを特徴とするチップ接続構造。
  14. 【請求項１４】請求項１記載のチップ接続構造におい
    て、 前記集積回路チップは、前記集積回路と前記接続パッド
    を有する表面とは反対側の表面から機械的ポリッシング
    または化学的エッチングにより薄く加工されて成ること
    を特徴とするチップ接続構造。
  15. 【請求項１５】請求項１４記載のチップ接続構造におい
    て、 前記集積回路チップはシリコン オン インシュレータ
    チップから成ることを特徴とするチップ接続構造。
  16. 【請求項１６】請求項１記載のチップ接続構造におい
    て、 前記配線に接続される入出力リードと、 前記接着フィルムの少なくとも一部と前記集積回路チッ
    プを取り囲む被覆と、 を有することを特徴とするチップ接続構造。
  17. 【請求項１７】複数のチップ キャリアと、 該チップ キャリアを積層する第１の接着フィルムと、 前記チップ キャリアと前記第１の接着フィルムを貫通
    し、前記チップ キャリアを相互に接続するスルーホー
    ル コネクションと、 を有するチップ接続構造であって、 前記チップ キャリアは、 接続パッドを有する集積回路チップと、 前記スルーホール コネクションに接続される第１の配
    線を有する配線基板と、 前記集積回路チップを前記配
    線基板にフリップチップ ダイ ボンディングする第２
    の接着フィルムと、 前記接続パッドから直接に前記第２の接着フィルムと前
    記配線基板を貫通し、前記接続パッドを前記第１の配線
    に接続するダイレクト スルーホール コネクション
    と、 を有することを特徴とするチップ接続構造。
  18. 【請求項１８】請求項１７記載のチップ接続構造におい
    て、 第２の配線と該第２の配線に接続される入出力ピンとを
    有するパッケージ ベースと、 該パッケージ ベースに前記チップ キャリアを接着す
    る第３の接着フィルムと、 前記第２の配線に接続される前記スルーホール コネク
    ションと、 前記パッケージ ベースの少なくとも一部と前記チップ
    キャリアを取り囲む被覆と、 を有することを特徴とするチップ接続構造。
  19. 【請求項１９】請求項１８記載のチップ接続構造におい
    て、 前記入出力ピンはボール グリッド アレイから成るこ
    とを特徴とするチップ接続構造。
  20. 【請求項２０】請求項１７記載のチップ接続構造におい
    て、 前記第１の配線に接続される入出力リードと、 該入出力リードの一部と前記チップ キャリアを取り囲
    む被覆と、 を有することを特徴とするチップ接続構造。
  21. 【請求項２１】請求項１７記載のチップ接続構造におい
    て、 前記集積回路チップの少なくとも一つはメモリ チップ
    から成ることを特徴とするチップ接続構造。
  22. 【請求項２２】請求項２１記載のチップ接続構造におい
    て、 前記集積回路チップの少なくとも一つはマイクロプロセ
    ッサ チップから成ることを特徴とするチップ接続構
    造。
  23. 【請求項２３】請求項１７記載のチップ接続構造におい
    て、 前記集積回路チップの少なくとも一つは終端抵抗回路チ
    ップから成ることを特徴とするチップ接続構造。
  24. 【請求項２４】請求項１７記載のチップ接続構造におい
    て、 前記チップ キャリアの上部、下部または中間部に配置
    されるコンデンサ フィルムを有することを特徴とする
    チップ接続構造。
  25. 【請求項２５】請求項１７記載のチップ接続構造におい
    て、 前記チップ キャリアの上部、下部または中間部に熱伝
    導基板を有することを特徴とするチップ接続構造。
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KR1019950044544A KR960028732A (ko) 1994-12-15 1995-11-29 칩 접속구조
US08/572,747 US5870289A (en) 1994-12-15 1995-12-14 Chip connection structure having diret through-hole connections through adhesive film and wiring substrate

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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932927A (en) * 1996-07-24 1999-08-03 Nec Corporation High-frequency device package
JP2001298043A (ja) * 2000-02-08 2001-10-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020046754A (ko) * 2000-12-15 2002-06-21 밍 루 표면실장용 인쇄회로 기판과 부품 실장 방법
JP2002198630A (ja) * 2000-12-26 2002-07-12 Kyocera Corp 電子部品搭載基板
US6441476B1 (en) 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
US6717250B1 (en) 1999-10-20 2004-04-06 Seiko Epson Corporation Stacked semiconductor apparatus and electronic device including stacked semiconductor apparatus
US7036221B2 (en) 1996-07-09 2006-05-02 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor element-mounting board
JP2006351737A (ja) * 2005-06-15 2006-12-28 Hitachi Ltd 半導体パワーモジュール
JP2007071980A (ja) * 2005-09-05 2007-03-22 Mitsubishi Electric Corp 光モジュール
US7262455B2 (en) 2000-09-29 2007-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and nonvolatile semiconductor memory system
JP2007311689A (ja) * 2006-05-22 2007-11-29 Matsushita Electric Ind Co Ltd 半導体超音波接合方法及び装置
JP2007311687A (ja) * 2006-05-22 2007-11-29 Matsushita Electric Ind Co Ltd 半導体接合方法及び装置
US7370412B2 (en) 2002-07-04 2008-05-13 Kabushiki Kaisha Toshiba Method for connecting electronic device
JP2008294481A (ja) * 1996-12-04 2008-12-04 Seiko Epson Corp 半導体装置及びその製造方法
US7692287B2 (en) 2004-05-21 2010-04-06 Nec Corporation Semiconductor device and wiring board
JP2011091409A (ja) * 2010-10-29 2011-05-06 Renesas Electronics Corp 半導体集積回路装置
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
EP3196934A1 (en) * 1998-08-31 2017-07-26 General Electric Company Multimodule interconnect structure and process
CN116779496A (zh) * 2023-08-21 2023-09-19 成都汉芯国科集成技术有限公司 一种适用于异构集成多芯片的3d封装系统及其封装方法

Families Citing this family (212)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US6195883B1 (en) * 1998-03-25 2001-03-06 International Business Machines Corporation Full additive process with filled plated through holes
WO1997001263A1 (fr) * 1995-06-20 1997-01-09 Matsushita Electric Industrial Co., Ltd. Dispositif de maintien de piece, substrat dote de ce dispositif et son procede de fabrication
JP2822987B2 (ja) * 1996-07-22 1998-11-11 日本電気株式会社 電子回路パッケージ組立体およびその製造方法
US5866442A (en) 1997-01-28 1999-02-02 Micron Technology, Inc. Method and apparatus for filling a gap between spaced layers of a semiconductor
EP0993039B1 (en) * 1997-06-26 2006-08-30 Hitachi Chemical Company, Ltd. Substrate for mounting semiconductor chips
US6730541B2 (en) * 1997-11-20 2004-05-04 Texas Instruments Incorporated Wafer-scale assembly of chip-size packages
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
SG75841A1 (en) * 1998-05-02 2000-10-24 Eriston Invest Pte Ltd Flip chip assembly with via interconnection
US6406939B1 (en) 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
US6215130B1 (en) * 1998-08-20 2001-04-10 Lucent Technologies Inc. Thin film transistors
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
JP2000165007A (ja) * 1998-11-27 2000-06-16 Nec Corp プリント配線板、電子部品及び電子部品の実装方法
SG82590A1 (en) 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips and via-fill
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
TW396462B (en) 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6097609A (en) * 1998-12-30 2000-08-01 Intel Corporation Direct BGA socket
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
US6915566B2 (en) * 1999-03-01 2005-07-12 Texas Instruments Incorporated Method of fabricating flexible circuits for integrated circuit interconnections
US6023097A (en) * 1999-03-17 2000-02-08 Chipmos Technologies, Inc. Stacked multiple-chip module micro ball grid array packaging
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
CN1178232C (zh) * 1999-04-26 2004-12-01 松下电器产业株式会社 电子零件及无线终端装置
FR2795203B1 (fr) * 1999-06-15 2001-08-31 Gemplus Card Int Module comportant au moins une puce et son interface de communication, objet comportant un module et procede de realisation desdits modules
JP2001007472A (ja) * 1999-06-17 2001-01-12 Sony Corp 電子回路装置およびその製造方法
KR100333385B1 (ko) * 1999-06-29 2002-04-18 박종섭 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
JP3532123B2 (ja) * 1999-07-06 2004-05-31 日本圧着端子製造株式会社 集積回路内蔵カード
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JP3485507B2 (ja) * 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
JP3585793B2 (ja) * 1999-11-09 2004-11-04 富士通株式会社 両面薄膜配線基板の製造方法
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6670558B2 (en) * 1999-12-29 2003-12-30 Intel Corporation Inline and “Y” input-output bus topology
JP2001217279A (ja) * 2000-02-01 2001-08-10 Mitsubishi Electric Corp 高密度実装装置
US6590283B1 (en) * 2000-02-28 2003-07-08 Agere Systems Inc. Method for hermetic leadless device interconnect using a submount
US6509546B1 (en) 2000-03-15 2003-01-21 International Business Machines Corporation Laser excision of laminate chip carriers
DE10014379A1 (de) * 2000-03-23 2001-10-11 Infineon Technologies Ag Verfahren und Vorrichtung zum Verbinden mindestens eines Chips mit einer Umverdrahtungsanordnung
US6611419B1 (en) * 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
US6970362B1 (en) 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6477054B1 (en) * 2000-08-10 2002-11-05 Tektronix, Inc. Low temperature co-fired ceramic substrate structure having a capacitor and thermally conductive via
US6436734B1 (en) 2000-08-22 2002-08-20 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6402970B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6551861B1 (en) 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6403460B1 (en) 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a semiconductor chip assembly
US6562709B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6660626B1 (en) 2000-08-22 2003-12-09 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US6641049B2 (en) * 2000-08-31 2003-11-04 Pacusma Company, Ltd. Integrated circuit card with multiple integral electronic modules
US7271491B1 (en) * 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350632B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with ball bond connection joint
US6444560B1 (en) * 2000-09-26 2002-09-03 International Business Machines Corporation Process for making fine pitch connections between devices and structure made by the process
US6448108B1 (en) 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6544813B1 (en) 2000-10-02 2003-04-08 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
US6667229B1 (en) 2000-10-13 2003-12-23 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip
US6699780B1 (en) 2000-10-13 2004-03-02 Bridge Semiconductor Corporation Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
US6548393B1 (en) 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
US6537851B1 (en) 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6576493B1 (en) 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6673710B1 (en) 2000-10-13 2004-01-06 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip
US6576539B1 (en) 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
US6492252B1 (en) 2000-10-13 2002-12-10 Bridge Semiconductor Corporation Method of connecting a bumped conductive trace to a semiconductor chip
US6440835B1 (en) 2000-10-13 2002-08-27 Charles W. C. Lin Method of connecting a conductive trace to a semiconductor chip
US7190080B1 (en) * 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
JP4129971B2 (ja) * 2000-12-01 2008-08-06 新光電気工業株式会社 配線基板の製造方法
JP4744689B2 (ja) * 2000-12-11 2011-08-10 パナソニック株式会社 粘性流体転写装置及び電子部品実装装置
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
TW575949B (en) 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
US6504111B2 (en) * 2001-05-29 2003-01-07 International Business Machines Corporation Solid via layer to layer interconnect
US6573113B1 (en) * 2001-09-04 2003-06-03 Lsi Logic Corporation Integrated circuit having dedicated probe pads for use in testing densely patterned bonding pads
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6696320B2 (en) * 2001-09-30 2004-02-24 Intel Corporation Low profile stacked multi-chip package and method of forming same
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
DE10205450A1 (de) * 2002-02-08 2003-08-28 Infineon Technologies Ag Schaltungsträger und Herstellung desselben
JP2003258189A (ja) * 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
US6593224B1 (en) 2002-03-05 2003-07-15 Bridge Semiconductor Corporation Method of manufacturing a multilayer interconnect substrate
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US20040088855A1 (en) * 2002-11-11 2004-05-13 Salman Akram Interposers for chip-scale packages, chip-scale packages including the interposers, test apparatus for effecting wafer-level testing of the chip-scale packages, and methods
JP3920195B2 (ja) * 2002-11-11 2007-05-30 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2004200555A (ja) * 2002-12-20 2004-07-15 Renesas Technology Corp 積層型の半導体装置及び積層型の半導体装置の製造方法
JP2004226159A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp バーンインテスト用アダプタおよびバーンインテスト装置
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7973313B2 (en) * 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
TW579665B (en) * 2003-04-23 2004-03-11 Via Tech Inc Vertical routing structure
JP3933094B2 (ja) * 2003-05-27 2007-06-20 セイコーエプソン株式会社 電子部品の実装方法
US7279796B2 (en) * 2003-08-08 2007-10-09 Intel Corporation Microelectronic die having a thermoelectric module
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
US7989940B2 (en) * 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
TWI250596B (en) * 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
US7166877B2 (en) * 2004-07-30 2007-01-23 Bae Systems Information And Electronic Systems Integration Inc. High frequency via
US7224061B2 (en) * 2004-08-16 2007-05-29 Advanced Chip Engineering Technology Inc. Package structure
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
DE102004046227B3 (de) * 2004-09-22 2006-04-20 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US7816182B2 (en) * 2004-11-30 2010-10-19 Stmicroelectronics Asia Pacific Pte. Ltd. Simplified multichip packaging and package design
JP4880218B2 (ja) * 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
US7564138B2 (en) * 2004-12-23 2009-07-21 Alcatel-Lucent Usa Inc. Method for attaching chips in a flip-chip arrangement
TWI250629B (en) * 2005-01-12 2006-03-01 Ind Tech Res Inst Electronic package and fabricating method thereof
US7473579B2 (en) * 2005-01-31 2009-01-06 Purdue Research Foundation Self-aligned wafer level integration system
TWI255536B (en) * 2005-02-02 2006-05-21 Siliconware Precision Industries Co Ltd Chip-stacked semiconductor package and fabrication method thereof
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US9601474B2 (en) 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
DE102005036116B4 (de) * 2005-08-01 2012-03-22 Infineon Technologies Ag Leistungshalbleitermodul
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
US7300824B2 (en) * 2005-08-18 2007-11-27 James Sheats Method of packaging and interconnection of integrated circuits
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI294172B (en) * 2006-02-21 2008-03-01 Via Tech Inc Chip package structure and stacked structure of chip package
JP4654942B2 (ja) * 2006-02-28 2011-03-23 ミネベア株式会社 面状照明装置
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US9202776B2 (en) * 2006-06-01 2015-12-01 Stats Chippac Ltd. Stackable multi-chip package system
US20080006936A1 (en) * 2006-07-10 2008-01-10 Shih-Ping Hsu Superfine-circuit semiconductor package structure
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US8432026B2 (en) * 2006-08-04 2013-04-30 Stats Chippac Ltd. Stackable multi-chip package system
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) * 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8320830B2 (en) * 2006-10-23 2012-11-27 Tsunemi Tokuhara Tape-form communication sheet and information processing device using the tape-form communication sheet
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
JP4862641B2 (ja) * 2006-12-06 2012-01-25 株式会社デンソー 多層基板及び多層基板の製造方法
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
KR100861223B1 (ko) * 2006-12-27 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
US7972902B2 (en) * 2007-07-23 2011-07-05 Samsung Electronics Co., Ltd. Method of manufacturing a wafer including providing electrical conductors isolated from circuitry
KR101185886B1 (ko) 2007-07-23 2012-09-25 삼성전자주식회사 유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
JP2009117450A (ja) * 2007-11-02 2009-05-28 Rohm Co Ltd モジュールおよびその製造方法
KR100900672B1 (ko) * 2007-11-07 2009-06-01 삼성전기주식회사 하이브리드 회로기판 및 제조방법
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7479406B1 (en) 2008-03-14 2009-01-20 International Business Machines Corporation Bottom heatslug EPBGA for high thermal performance
KR101059970B1 (ko) * 2008-03-26 2011-08-26 가부시키가이샤후지쿠라 전자부품 실장용 기판 및 그 제조방법과 전자 회로 부품
US20090279275A1 (en) * 2008-05-09 2009-11-12 Stephen Peter Ayotte Method of attaching an integrated circuit chip to a module
DE102008031231B4 (de) * 2008-07-02 2012-12-27 Siemens Aktiengesellschaft Herstellungsverfahren für planare elektronsche Leistungselektronik-Module für Hochtemperatur-Anwendungen und entsprechendes Leistungselektronik-Modul
JPWO2010041630A1 (ja) * 2008-10-10 2012-03-08 日本電気株式会社 半導体装置及びその製造方法
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
JP5340789B2 (ja) * 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
US9875911B2 (en) 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
JP5367523B2 (ja) * 2009-09-25 2013-12-11 新光電気工業株式会社 配線基板及び配線基板の製造方法
CN102130025B (zh) * 2009-11-16 2015-03-11 三星电子株式会社 晶片及其处理方法和制造半导体装置的方法
US8164917B2 (en) * 2009-12-23 2012-04-24 Oracle America, Inc. Base plate for use in a multi-chip module
JP5854617B2 (ja) * 2010-03-16 2016-02-09 韓國電子通信研究院Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ 織物型電子素子パッケージ及びその製造方法と織物型電子素子パッケージの実装方法
JP5606243B2 (ja) * 2010-09-24 2014-10-15 株式会社ジェイデバイス 半導体装置の製造方法
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
US8697457B1 (en) * 2011-06-22 2014-04-15 Bae Systems Information And Electronic Systems Integration Inc. Devices and methods for stacking individually tested devices to form multi-chip electronic modules
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
TWI463619B (zh) * 2012-06-22 2014-12-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
AT514074B1 (de) 2013-04-02 2014-10-15 Austria Tech & System Tech Verfahren zum Herstellen eines Leiterplattenelements
KR102053349B1 (ko) 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
US9807890B2 (en) * 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
US9659178B1 (en) 2013-10-22 2017-05-23 Square, Inc. Device blanking
US9900982B2 (en) * 2013-11-12 2018-02-20 Finisar Corporation Buttoned soldering pad for use with fine-pitch hot bar soldering
TWI529906B (zh) * 2013-12-09 2016-04-11 矽品精密工業股份有限公司 半導體封裝件之製法
WO2015195082A1 (en) * 2014-06-16 2015-12-23 Intel Corporation Method for direct integration of memory die to logic die without use of through silicon vias (tsv)
US9515002B2 (en) * 2015-02-09 2016-12-06 Micron Technology, Inc. Bonding pads with thermal pathways
JP6589301B2 (ja) 2015-03-10 2019-10-16 セイコーエプソン株式会社 液体噴射ヘッド、及び液体噴射ヘッドの製造方法
US10276541B2 (en) 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
US9543249B1 (en) * 2015-09-21 2017-01-10 Dyi-chung Hu Package substrate with lateral communication circuitry
US10475034B2 (en) 2016-02-12 2019-11-12 Square, Inc. Physical and logical detections for fraud and tampering
US9887167B1 (en) * 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
US10867959B2 (en) * 2016-11-30 2020-12-15 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit packaging method and integrated packaged circuit
WO2018098648A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路封装方法以及集成封装电路
US10615151B2 (en) * 2016-11-30 2020-04-07 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit multichip stacked packaging structure and method
JP6500885B2 (ja) * 2016-12-20 2019-04-17 日亜化学工業株式会社 発光装置の製造方法
US10206286B2 (en) 2017-06-26 2019-02-12 Infineon Technologies Austria Ag Embedding into printed circuit board with drilling
US10255603B1 (en) 2017-08-31 2019-04-09 Sqaure, Inc. Processor power supply glitch mitigation
US11257072B1 (en) 2018-03-29 2022-02-22 Square, Inc. Detecting unauthorized devices
US11182794B1 (en) 2018-03-29 2021-11-23 Square, Inc. Detecting unauthorized devices using proximity sensor(s)
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US10733291B1 (en) 2018-06-11 2020-08-04 Square, Inc. Bi-directional communication protocol based device security
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
CN117650423A (zh) * 2022-09-05 2024-03-05 华为技术有限公司 管壳封装件、封装组件以及激光雷达发射模组

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made
JPH0567869A (ja) * 1991-09-05 1993-03-19 Matsushita Electric Ind Co Ltd 電装部品接合方法並びにモジユール及び多層基板
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5611884A (en) * 1995-12-11 1997-03-18 Dow Corning Corporation Flip chip silicone pressure sensitive conductive adhesive

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036221B2 (en) 1996-07-09 2006-05-02 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor element-mounting board
US5932927A (en) * 1996-07-24 1999-08-03 Nec Corporation High-frequency device package
JP2008294481A (ja) * 1996-12-04 2008-12-04 Seiko Epson Corp 半導体装置及びその製造方法
US8384213B2 (en) 1996-12-04 2013-02-26 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument
EP3196934A1 (en) * 1998-08-31 2017-07-26 General Electric Company Multimodule interconnect structure and process
US6646335B2 (en) 1999-10-20 2003-11-11 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
US6717250B1 (en) 1999-10-20 2004-04-06 Seiko Epson Corporation Stacked semiconductor apparatus and electronic device including stacked semiconductor apparatus
JP2001298043A (ja) * 2000-02-08 2001-10-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7262455B2 (en) 2000-09-29 2007-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and nonvolatile semiconductor memory system
US6441476B1 (en) 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
KR20020046754A (ko) * 2000-12-15 2002-06-21 밍 루 표면실장용 인쇄회로 기판과 부품 실장 방법
JP2002198630A (ja) * 2000-12-26 2002-07-12 Kyocera Corp 電子部品搭載基板
JP4540223B2 (ja) * 2000-12-26 2010-09-08 京セラ株式会社 電子部品搭載基板
US7370412B2 (en) 2002-07-04 2008-05-13 Kabushiki Kaisha Toshiba Method for connecting electronic device
US7692287B2 (en) 2004-05-21 2010-04-06 Nec Corporation Semiconductor device and wiring board
JP2006351737A (ja) * 2005-06-15 2006-12-28 Hitachi Ltd 半導体パワーモジュール
JP4492448B2 (ja) * 2005-06-15 2010-06-30 株式会社日立製作所 半導体パワーモジュール
JP2007071980A (ja) * 2005-09-05 2007-03-22 Mitsubishi Electric Corp 光モジュール
JP2007311687A (ja) * 2006-05-22 2007-11-29 Matsushita Electric Ind Co Ltd 半導体接合方法及び装置
JP4589265B2 (ja) * 2006-05-22 2010-12-01 パナソニック株式会社 半導体接合方法
JP4589266B2 (ja) * 2006-05-22 2010-12-01 パナソニック株式会社 半導体超音波接合方法
JP2007311689A (ja) * 2006-05-22 2007-11-29 Matsushita Electric Ind Co Ltd 半導体超音波接合方法及び装置
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
JP2011091409A (ja) * 2010-10-29 2011-05-06 Renesas Electronics Corp 半導体集積回路装置
CN116779496A (zh) * 2023-08-21 2023-09-19 成都汉芯国科集成技术有限公司 一种适用于异构集成多芯片的3d封装系统及其封装方法
CN116779496B (zh) * 2023-08-21 2023-12-26 成都汉芯国科集成技术有限公司 一种适用于异构集成多芯片的3d封装系统及其封装方法

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Publication number Publication date
KR960028732A (ko) 1996-07-22
US5870289A (en) 1999-02-09

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