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KR102241183B1 - 반도체 장치 - Google Patents

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KR102241183B1
KR102241183B1 KR1020200057659A KR20200057659A KR102241183B1 KR 102241183 B1 KR102241183 B1 KR 102241183B1 KR 1020200057659 A KR1020200057659 A KR 1020200057659A KR 20200057659 A KR20200057659 A KR 20200057659A KR 102241183 B1 KR102241183 B1 KR 102241183B1
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šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전계 효과 이동도가 높은 트랜지스터 구조를 제공한다.
캐리어가 흐르는 산화물 반도체층이 게이트 절연막에 접하지 않는 구조로 하기 때문에, 캐리어가 흐르는 산화물 반도체층이 게이트 절연막으로부터 떨어져 있는 매립 채널 구조로 한다. 구체적으로는 2개의 산화물 반도체층 사이에 도전율이 높은 산화물 반도체층을 제공한다. 또한, 자기 정합적으로 불순물 원소를 산화물 반도체층에 첨가하여 전극층과 접촉하는 영역의 저저항화를 도모한다. 또한, 절연막에 접하는 산화물 반도체층의 막 두께를 도전율이 높은 산화물 반도체층보다 두껍게 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 사용되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 갖고 접속 단자인 전극이 형성된 반도체 소자들의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)가 회로 기판, 예를 들어, 프린트 배선판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한, 산화물 반도체막을 채널 형성 영역에 사용하여 트랜지스터 등을 제작하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화 아연(ZnO)을 사용하는 트랜지스터나, InGaO3(ZnO)m을 사용하는 트랜지스터를 들 수 있다.
특허문헌 1에는 기판 위에 제 1 다원계 산화물 반도체층, 상기 제 1 다원계 산화물 반도체층 위에 1원계 산화물 반도체층, 상기 1원계 산화물 반도체층 위에 제 2 다원계 산화물 반도체층을 적층한 3층 구조가 기재되어 있다.
또한, 비특허문헌 1에 산화물 반도체를 적층시킨 구조를 포함하는 트랜지스터가 기재되어 있다.
일본국 특개2011-155249호 공보
Arokia Nathan et al., "Amorphous Oxide TFTs: Progress and issues", SID 2012 Digest p.1-4
산화물 반도체층을 사용하는 트랜지스터는 산화물 반도체층과 접하는 절연막의 영향, 즉 산화물 반도체층과 절연막의 계면 상태에 의하여 전기 특성이 좌우된다.
예를 들어, 절연막으로서 실리콘을 포함하는 절연막을 사용하는 경우에 있어서, 산화 실리콘막 위에 산화물 반도체층을 스퍼터링법에 의하여 형성하면, 스퍼터링을 행할 때 산화물 반도체층 중에 실리콘이 혼입될 우려가 있다. 비특허문헌 1의 구성은, 채널로서 기능하는 산화물 반도체가 산화 실리콘과 접하여 산화 실리콘막의 구성 원소인 실리콘이 채널에 불순물로서 혼입될 우려가 있다. 산화물 반도체층 중에 실리콘 등의 불순물이 혼입되면 트랜지스터의 전계 효과 이동도의 저하를 초래할 우려가 있다.
또한, 절연막으로서 질화 실리콘막을 사용하면, 질화 실리콘막과 산화물 반도체층의 계면에 캐리어가 많이 흐르기 때문에, 트랜지스터 특성을 얻는 것이 어렵다.
전계 효과 이동도가 높은 트랜지스터 구조를 제공하는 것을 과제 중 하나로 한다.
여기서 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막에 접하지 않는 구조로 하기 위하여, 캐리어를 흐르는 산화물 반도체층이 실리콘을 포함하는 게이트 절연막으로부터 떨어져 있는 매립 채널 구조로 한다. 또한, 하지 절연막 위에 산화물 반도체층을 갖고, 산화물 반도체층 위에 게이트 절연막을 갖는 경우, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 하지 절연막에 접하지 않는 구조로 하기 위하여, 캐리어가 흐르는 산화물 반도체층이 실리콘을 포함하는 하지 절연막으로부터 떨어져 있는 매립 채널 구조로 하는 것이 바람직하다.
구체적으로는, 도 1a에 도시된 바와 같이, 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b) 및 제 3 산화물 반도체막(403c)을 순차적으로 적층시키고, 도 1b에 도시된 에너지 밴드도(모식도) 중의 전도대(傳導帶) 밴드 오프셋(Ec)을 0.05eV 이상, 바람직하게는 0.1eV 이상으로 하기 위하여 제 2 산화물 반도체막(403b)을 n형화시킨다. 도 1b에 도시된 에너지 밴드도는 도 1a에 있어서의 C-C´간의 에너지 밴드도이다. 도 1b에 도시된 에너지 밴드도는 일례이며, 특별히 한정되지 않고, 2번째 층의 산화물 반도체층 S2의 전도대의 바닥의 에너지 레벨이 1번째 층의 산화물 반도체층 S1과 3번째 층의 산화물 반도체층 S3의 전도대의 바닥의 에너지 레벨보다 낮으면 좋다.
n형화시키는 수단으로서는, 2번째 층의 산화물 반도체층 S2의 형성시에 질소 또는 일산화이질소를 포함하는 혼합 분위기에서의 스퍼터링법을 사용하여 형성한다. 또한, n형화시키는 다른 수단으로서는, 붕소나 인을 미량으로 포함시킨 스퍼터링 타깃을 사용하여 형성함으로써, 2번째 층의 산화물 반도체층 S2에 붕소나 인을 포함시킨다.
1번째 층의 산화물 반도체층 S1의 재료로서는, M1aM2bM3cOx(a는 0 이상 2 이하의 실수(實數), b는 0 초과 5 이하의 실수, c는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료를 사용하고, 구성 원소 M2는 산화물 반도체의 산소 결손을 저감시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Zr, Sn 등을 사용할 수 있다. 또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다. 구성 원소 M1은 인듐 등을 사용한다. 구성 원소 M3은 아연 등을 사용한다.
대표적으로는 1번째 층의 산화물 반도체층 S1은 산화 갈륨막, 산화 갈륨 아연막, 또는 구성 원소 M2가 구성 원소 M1보다 많은 조성의 재료막을 사용한다. 예를 들어, 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃이나, 원자수비가 In:Ga:Zn= 1:4:2의 스퍼터링 타깃이나, 원자수비가 In:Ga:Zn= 1:5:4의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 1번째 층의 산화물 반도체층을 형성할 때 희가스보다 산소를 많이 포함하는 혼합 분위기, 바람직하게는 산소 분위기(산소 100%)에서의 스퍼터링법으로 형성하는 것이 바람직하고, 얻어지는 산화물 반도체층은 제 1 I형 산화물 반도체층이라고도 부를 수 있다. 제 1 I형 산화물 반도체층은 산화물 반도체층의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화하고, I형(진성 반도체) 또는 I형과 가깝게 한다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 같은 레벨로 할 수 있다.
2번째 층의 산화물 반도체층 S2의 재료로서는, M4dM5eM6fOx(d는 0 초과 5 이하의 실수, e는 0 이상 3 이하의 실수, f는 0 초과 5 이하의 실수, x는 임의의 정수(正數))로 표기할 수 있는 재료를 사용한다. 구성 원소 M5는 산화물 반도체의 산소 결손을 저감시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Zr, Sn 등을 사용할 수 있다. 또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다. 구성 원소 M4는 인듐 등을 사용한다. 구성 원소 M6은 아연 등을 사용한다. 대표적으로는 구성 원소 M4가 구성 원소 M5보다 많은 조성을 갖는 재료막을 사용한다. 예를 들어, 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 2 산화물 반도체층을 형성할 때 질소를 포함한 혼합 분위기나 일산화이질소를 포함하는 혼합 분위기에서의 스퍼터링법으로 형성하는 것이 바람직하고, 얻어지는 산화물 반도체층은 N형 산화물 반도체층이라고도 부를 수 있다. 또한, N형 산화물 반도체층은 제 1 I형 산화물 반도체층보다 캐리어 밀도가 높고, 도전율 σ가 크다.
3번째 층의 산화물 반도체층 S3의 재료로서는, M7gM8hM9iOx(g는 0 이상 2 이하의 실수, h는 0 초과 5 이하의 실수, i는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료를 사용한다. 구성 원소 M8은 산화물 반도체의 산소 결손을 저감시키기 위한 스테빌라이저로서 Ga, Mg, Hf, Al, Zr, Sn 등을 사용할 수 있다. 또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다. 구성 원소 M7은 인듐 등을 사용한다. 구성 원소 M9는 아연 등을 사용한다. 대표적으로는 구성 원소 M7이 구성 원소 M8과 거의 같은 조성을 갖는 재료막을 사용한다. 예를 들어, 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 3 산화물 반도체층을 형성할 때 희가스보다 산소를 많이 포함한 혼합 분위기, 바람직하게는 산소 분위기(산소 100%)에서의 스퍼터링법으로 형성하고, 얻어지는 산화물 반도체층은 제 2 I형 산화물 반도체층이라고도 부를 수 있다.
또한, 2번째 층의 산화물 반도체층 S2의 전도대의 바닥의 에너지 레벨이 1번째 층의 산화물 반도체층 S1의 전도대의 바닥의 에너지 레벨보다 낮은 재료라면 좋고, 각각 상술한 재료의 조성을 적절히 조절하면 좋다.
또한, 2번째 층의 산화물 반도체층 S2의 전도대의 바닥의 에너지 레벨이 3번째 층의 산화물 반도체층 S3의 전도대의 바닥의 에너지 레벨보다 낮은 재료라면 좋고, 각각 상술한 재료의 조성을 적절히 조절하면 좋다.
2번째 층의 산화물 반도체층 S2는 S1 및 S3의 구성 원소 중, 적어도 하나가 공통적인 구성 원소이다.
이와 같은 3층 구조를 사용하여 2번째 층의 산화물 반도체층 S2의 도전율을 높여 트랜지스터를 구성한 경우, 2번째 층의 산화물 반도체층 S2와 드레인 전극과의 거리, 즉, 3번째 층의 산화물 반도체층 S3의 막 두께가 지배적으로 되고, 외견상 순 방향에 대해서는 채널 길이 L이 짧아졌다고 간주할 수 있고 온 전류를 크게 할 수 있다. 역 방향에 대해서는, 3번째 층의 산화물 반도체층 S3은 공핍화되어 충분히 낮은 오프 전류를 실현할 수 있다.
본 명세서에 기재된 본 발명의 구성은, 2개의 산화물 반도체층 사이에 상기 2개의 산화물 반도체층보다 도전율 σ가 큰 산화물 반도체층을 제공하는 구성으로 하여도 좋고, 그 일례가 도 1a에 도시된 트랜지스터(418)이다. 또한, 도 1a에 도시된 트랜지스터(418)의 단면도는 도 1c에 도시된 상면도의 쇄선 A1-A2로 절단한 구조도이며, 도 1c에 도시된 점선 A2-A3으로 절단한 단면도를 도 1d에서 도시하였다.
본 명세서에 기재된 본 발명의 구성은, 절연 표면 위에 제 1 절연층과, 제 1 절연층 위에 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위에 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위에 제 3 산화물 반도체층과, 제 3 산화물 반도체층 위에 제 2 절연층을 갖고, 제 2 산화물 반도체층의 도전율은 제 3 산화물 반도체층 및 제 1 산화물 반도체층보다 높은 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서, 제 2 산화물 반도체층의 도전율을 높이기 위하여, 제 2 산화물 반도체층의 질소 농도 또는 붕소 농도 또는 인 농도는 제 3 산화물 반도체층 및 제 1 산화물 반도체층보다 높게 한다. 제 2 산화물 반도체층을 형성할 때의 분위기에 질소 또는 일산화이질소를 포함시켜 도전율 σ가 큰 제 2 산화물 반도체층을 형성하면 좋다.
상기 구성에 있어서, 도 1a에 도시된 바와 같이, 제 1 산화물 반도체막(403a)의 막 두께는 제 2 산화물 반도체막(403b) 및 제 3 산화물 반도체막(403c)보다 크게 하고, 하지막에 포함되는 실리콘 등의 확산의 영향을 저감시킨다.
또한, 상기 구성에 있어서, 제 2 산화물 반도체층의 측면은 상기 제 3 산화물 반도체층으로 덮이는 구성으로 하여도 좋고, 제 2 산화물 반도체층의 측면이 소스 전극층이나 드레인 전극층과 직접 접하지 않는 구조로 함으로써 누설 전류의 저감을 도모할 수 있다.
또한, 상기 구성에 있어서, 제 1 절연층은 실리콘을 포함하는 절연막이며, 제 2 절연층은 갈륨을 포함하는 절연막이다. 도 1d에 도시된 바와 같이, 제 2 산화물 반도체막(403b)의 측면은 절연막(402)으로서 갈륨을 포함하는 절연막을 사용하여 접촉시켜 덮는 구성으로 하면, 누설 전류의 저감을 도모할 수 있다.
톱 게이트형 트랜지스터의 경우, 상기 각 구성에 더하여 게이트 전극층을 제 2 절연층 위에 더 갖는 구조이다. 또한, 도 1a에 도시된 트랜지스터(418)는 톱 게이트형을 나타내지만, 본 발명은 특별히 도 1a에 도시된 톱 게이트형에 한정되지 않는다.
톱 게이트형의 다른 예로서, 도 16a를 도시하였다. 매립 채널 구조로 하기 위하여, 구체적으로는 1번째 층의 산화물 반도체층 S1, 2번째 층의 산화물 반도체층 S2, 및 3번째 층의 산화물 반도체층 S3을 순차적으로 적층하여 도 16c에 도시된 에너지 밴드도(모식도) 중의 전도대의 에너지 차이를 0.05eV 이상, 바람직하게는 0.1eV 이상으로 하기 위하여 도 16b에 도시된 채널 형성 영역(103b)에 도전율 σ가 큰 산화물 반도체 재료를 사용한다. 도 16c에 도시된 에너지 밴드도는 일례이며, 특별히 한정되지 않고, 2번째 층의 산화물 반도체층 S2의 전도대의 바닥의 에너지 레벨이 1번째 층의 산화물 반도체층 S1과 3번째 층의 산화물 반도체층 S3의 전도대의 바닥의 에너지 레벨보다 낮으면 좋다.
게이트 전극층(101)과 중첩되는 2번째 층의 산화물 반도체층 S2의 도전율 σ를 크게 하는 수단으로서는, 2번째 층의 산화물 반도체층 S2를 형성할 때 질소 또는 일산화이질소를 포함한 분위기에서 스퍼터링법을 사용하여 형성한다. 또한, 도전율 σ를 크게 하는 다른 수단으로서는, 붕소나 인을 미량으로 포함시킨 스퍼터링 타깃을 사용하여 형성함으로써 2번째 층의 산화물 반도체층 S2에 붕소나 인을 포함시킨다.
3번째 층의 산화물 반도체층 S3은 게이트 전극층(101)과 중첩되는 영역에 형성되지만, 게이트 전극층(101)과 중첩되지 않은 저저항 영역(104c, 108c)은 n형화시킨다. 게이트 전극층(101)과 중첩되지 않은 저저항 영역(104c, 108c)은 소스 전극층이나 드레인 전극층과 전기적으로 접속시키기 때문에, 저저항 영역으로 하는 것이 바람직하다. 또한, 이들 저저항 영역(104c, 108c)은 게이트 전극층(101)을 마스크로 하여 자기 정합적으로 형성하는 것이 바람직하다.
또한, n형화시켜 저저항 영역을 형성하는 수단으로서는, 게이트 전극층(101)을 마스크로 하고 이온 주입법에 의하여 질소, 붕소 또는 인을 자기 정합적으로 첨가하여 저저항 영역(104c, 108c)을 형성한다. 또한, n형화시키는 다른 수단으로서는, 3번째 층의 산화물 반도체층 S3에 접하여 질화 절연막(대표적으로는 질화 실리콘막(107))을 형성하거나, 또는 3번째 층의 산화물 반도체층 S3에 질소 플라즈마 처리를 행한다.
본 명세서에 기재된 본 발명의 다른 구성은, 절연 표면 위에 제 1 절연층과, 제 1 절연층 위에 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위에 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위에 제 3 산화물 반도체층과, 제 3 산화물 반도체층 위에 접하는 제 2 절연층과, 제 2 절연층 위에 게이트 전극층과, 제 3 산화물 반도체층 위에 접하는 제 3 절연층을 갖고, 제 2 산화물 반도체층의 막 두께는 제 1 산화물 반도체층의 막 두께 및 제 3 산화물 반도체층의 막 두께보다 얇은 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서 제 3 산화물 반도체층 중, 제 3 절연층에 접하는 영역은 결정성이 낮고, 제 2 절연층에 접하는 영역보다 질소 농도가 높고, 제 3 산화물 반도체층 중, 제 2 절연층에 접하는 영역은 제 2 산화물 반도체층의 채널 형성 영역과 중첩된다. 제 3 절연층은 질화 실리콘막이고, 제 3 산화물 반도체층 중, 제 3 절연층에 접하는 영역은 제 2 절연층에 접하는 영역보다 질소 농도를 높게 할 수 있다. 또한, 저저항화시키기 위하여 제 3 산화물 반도체층 중, 제 2 절연층에 접하는 영역에 게이트 전극층을 마스크로 하여 인이나 붕소나 질소를 이온 주입법에 의하여 첨가하여도 좋다. 제 3 산화물 반도체층은 결정 구조를 갖는 막으로 형성하는 것이 바람직하고, 게이트 전극층과 중첩되는 영역은 결정 구조를 갖고, 인이나 붕소나 질소가 이온 주입법에 의하여 첨가된 영역은 결정성이 낮은 영역이 된다.
상기 구성에 있어서, 제 3 절연층은 게이트 전극층의 측면에 제공되는 사이드 월로서 제공하여도 좋다.
또한, 상기 구성에 있어서, 기생 채널의 발생을 방지하기 위하여, 제 1 산화물 반도체층의 단부면이 제 1 절연층의 표면과 이루는 테이퍼 각도는 10° 이상 60° 이하인 것이 바람직하다. 또한, 제 2 산화물 반도체층의 단부면이 제 1 절연층의 표면과 이루는 테이퍼 각도는 10° 이상 60° 이하인 것이 바람직하다. 또한, 제 3 산화물 반도체층의 단부면이 제 1 절연층의 표면과 이루는 테이퍼 각도는 10° 이상 60° 이하인 것이 바람직하다.
또한, 상기 구성에 있어서 제 2 산화물 반도체층의 측면은, 제 3 산화물 반도체층으로 덮이는 구성으로 하여도 좋고, 제 2 산화물 반도체층의 측면이 소스 전극층이나 드레인 전극층과 직접 접하지 않는 구조로 함으로써, 누설 전류의 저감을 도모할 수 있다.
또한, 산화물 반도체층의 상하에 게이트 전극층을 갖는 듀얼 게이트형 트랜지스터의 경우, 제 1 게이트 전극층을 절연 표면과 제 1 절연층 사이에 갖고, 제 2 절연층 위에 제 2 게이트 전극층을 갖는 구조이다.
각 산화물 반도체층의 형성에는 다결정이고, 또 상대 밀도(충전율)가 높은 스퍼터링 타깃을 사용하고, 형성시의 스퍼터링 타깃은 충분히 냉각시켜 실온으로 하고, 피성막 기판의 피성막면은 실온 이상까지 높여 성막 챔버 내에 수분이나 수소가 거의 없는 분위기하에서 산화물 반도체막의 형성을 행하다.
스퍼터링 타깃은 밀도가 높을수록 바람직하다. 스퍼터링 타깃의 밀도가 높으므로 형성되는 막의 밀도도 높일 수 있다. 구체적으로는, 스퍼터링 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상으로 한다. 또한, 스퍼터링 타깃의 상대 밀도란, 스퍼터링 타깃의 밀도와, 스퍼터링 타깃과 동일 조성을 갖는 재료의 기공(氣孔)이 없는 상태에 있어서의 밀도와의 비율을 가리킨다.
스퍼터링 타깃은 불활성 가스 분위기(질소 또는 희가스 분위기)하, 진공 중 또는 고압 분위기 중에서 소성을 행하는 것이 바람직하다. 소성 방법으로서, 상압 소성법, 가압 소성법 등을 적절히 사용하여 얻어진 다결정 타깃을 사용한다. 가압 소성법으로서는 핫 프레스법, 열간등방가압(HIP; Hot Isostatic Pressing)법, 방전 플라즈마 소결법, 또는 충격법을 적용하는 것이 바람직하다. 소성을 행하는 최고 온도는 스퍼터링 타깃 재료의 소결 온도에 따라 선택하지만, 1000℃ 내지 2000℃ 정도로 하는 것이 바람직하고, 1200℃ 내지 1500℃로 하는 것이 더 바람직하다. 또한 최고 온도 유지 시간은 스퍼터링 타깃 재료에 따라 선택하지만 0.5시간 내지 3시간으로 하는 것이 바람직하다.
In-Ga-Zn계 산화물막을 형성하는 경우, 스퍼터링 타깃은 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃이나, 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃이나, 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용한다.
또한, 성막 챔버 내에 잔존한 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 성막 챔버 내의 배압(도달 진공도: 반응 가스를 도입하기 전의 진공도)을 5×10-3Pa 이하, 바람직하게는 6×10-5Pa 이하로 하고, 성막시의 압력을 2Pa 미만, 바람직하게는 0.4Pa 이하로 한다. 배압을 낮게 함으로써 성막 챔버 내의 불순물을 저감시킨다.
또한, 성막 챔버 내에 도입하는 가스, 즉 성막시에 사용되는 가스 중의 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화하는 것이 중요하다. 성막 가스 중의 산소 비율(상한은 산소 100%)을 높이고, 전력을 최적화함으로써, 성막시의 플라즈마 대미지를 경감시킬 수 있다. 그래서, 치밀한 막을 얻기 쉽게 된다.
또한, 산화물 반도체막이 형성되기 전, 또는 형성되는 동안에는 성막 챔버 내의 수분량 등을 감시(모니터링)하기 위하여 4중극 질량 분석계(이하, Q-mass라고도 함)를 항상 작동시킨 상태로 막을 형성하는 것이 바람직하다.
산화물 반도체막은, 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
또한, 성막 조건, 예를 들어 피성막 기판의 온도를 200℃ 이상으로 함으로써, 결정부를 포함하는 치밀한 산화물 반도체막, 즉 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 얻을 수도 있다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막에 포함되는 결정부를 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 이에 대하여, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 행한 경우에도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부간에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않는 경우도 있다.
본 명세서에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 가리킨다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 가리킨다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 ZnGa2O4의 결정의 (311)면에 귀속되기 때문에, InGaZnO4의 결정을 갖는 CAAC-OS막 내의 일부에 ZnGa2O4의 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗는 것으로 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 표현한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그래서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출할 때까지에 필요한 시간이 길고, 마치 고정 전하일 듯 보이는 경우가 있다. 그래서, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 될 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 다결정 타깃을 사용하여 형성하거나, 또는 형성한 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
피성막 기판의 온도를 200℃ 이상으로 하면, 성막 중은 스퍼터링 타깃으로부터 미소한 스퍼터링 입자가 비상하여 기판 위에 그 스퍼터링 입자가 들러붙도록 형성되고, 또 기판이 가열되므로, 다시 배열되어 밀도가 높은 막이 된다.
이 성막 중의 현상을 도 12a 내지 도 14c를 사용하여 자세히 설명한다.
스퍼터링 타깃의 표면에 이온이 충돌되면, 스퍼터링 타깃에 포함된 결정 영역은 a-b면으로부터 벽개되고, a-b면에 평행한 층을 따른 형상(평판 형상 또는 펠릿 형상)의 스퍼터링 입자가 박리된다. 스퍼터링 타깃(2002)의 표면에서 스퍼터링되어 방출되는 결정의 입자는 c축 배향되고, 도 12a에 도시된 바와 같은 평판 형상의 스퍼터링 입자(2001)인 것으로 가정하면, 도 12b에 도시된 모델도로 모식적으로 나타낼 수 있다. 또한, 평판 형상의 스퍼터링 입자는 도 12c에 도시된 바와 같은 상태, 즉 최외면은 (Ga, Zn) O면이 되어 있는 것이 바람직하다.
성막 중에 있어서 산소 유량이 많고, 챔버(2003) 내의 압력이 높으면, 도 13a에 도시된 바와 같이 산소 이온이 평판 형상의 스퍼터링 입자에 부착되어 많은 산소를 표면에 갖는 상태로 할 수 있다. 이 부착된 산소가 빠져 나가기 전에 다른 평판 형상의 스퍼터링 입자가 적층되기 때문에 도 14c에 도시된 바와 같이 막 중에 산소를 많이 포함시킬 수 있다. 이 표면에 흡착된 산소는 산화물 반도체 중의 산소 결손을 저감시키는 것에 기여한다.
또한, c축 배향된 결정 영역을 갖는 산화물 반도체막을 형성하기에는 형성할 때의 기판 온도를 상승시키는 것이 바람직하다. 그러나, 기판 온도가 350℃보다 높은 온도로 하면, 도 13b에 도시된 바와 같이 표면에 흡착된 산소가 방출될 우려가 있다. 따라서, 기판 온도는 150℃ 이상 350℃ 이하, 바람직하게는 160℃ 이상 230℃ 이하로 하고, 성막 가스로서 산소 가스만을 사용하면 c축 배향된 결정 영역을 갖는 산화물 반도체막, 즉 CAAC-OS막을 형성할 수 있다.
성막 중에 있어서, 하나의 평판 형상의 스퍼터링 입자가 기판(2000)의 면까지 도달하여 안정되는 과정의 모델을 도 14a에서 도시하였다. 도 14a에 도시된 바와 같이, 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판 표면까지 도달함으로써 CAAC-OS막이 형성되기 쉬워진다. 그리고, 평판 형상의 스퍼터링 입자가 도 14b에 도시된 바와 같이 적층됨으로써 CAAC-OS막이 형성되기 쉬워진다. 또한, CAAC-OS막은 도 14c에 도시된 바와 같이 산소를 많이 포함하고 산소 결손이 저감된 막이 된다.
기판(2000) 위의 CAAC-OS막의 인듐 원자는 가로 방향으로 2개 이상 20개 이하 정도의 개수가 연속적으로 제공되어 있고, 인듐 원자를 포함한 층을 형성한다. 또한, 인듐 원자를 포함한 층은 가로 방향으로 20개보다 많은 인듐 원자가 연속적으로 제공되어 있는 경우도 있다. 예를 들어, 2개 이상 50개 이하, 2개 이상 100개 이하 또는 2개 이상 500개 이하의 인듐 원자가 가로 방향으로 연속적으로 제공되어 있어도 좋다.
또한, 인듐 원자를 포함한 층은 층들끼리 중첩되어 있고, 그 층수는 1층 이상 20층 이하, 1층 이상 10층 이하 또는 1층 이상 4층 이하다.
이와 같이, 인듐 원자를 포함한 층의 적층체는, 가로 방향으로 몇 개 정도의 인듐 원자와, 세로 방향으로 몇 개 정도의 층을 포함하는 그룹으로 되어 있는 경우가 많은 것으로 보인다. 이것은 스퍼터링 입자가 평판 형상인 것에 기인한다고 볼 수 있다.
또한, 피성막 기판의 온도를 높임으로써 기판 표면에서의 스퍼터링 입자의 마이그레이션이 일어나기 쉬워진다. 이 작용으로 스퍼터링 입자는 평판 형상으로 기판 표면까지 도달한 후, 약간 이동하여 평탄한 면(a-b면)을 기판 표면에 대하여 부착된다. 그래서, 표면에 수직인 방향으로 c축이 배향된 결정 영역을 갖는 산화물 반도체막이 얻어지기 쉬워진다.
또한, 산화물 반도체막을 형성한 후에 200℃ 이상의 가열 처리를 행하여 더 치밀한 막으로 하여도 좋다. 다만, 산화물 반도체막 중의 불순물 원소(수소나 물 등)가 저감될 때 산소 결손이 발생될 우려가 있기 때문에 가열 처리를 행하기 전에 산화물 반도체막 위 또는 산화물 반도체 아래에 산소 과잉 상태의 절연층을 제공해 두는 것이 바람직하고, 가열 처리에 의하여 산화물 반도체막 중의 산소 결손을 저감시킬 수 있다.
형성 직후의 산화물 반도체막의 막질을 밀도가 높은 것으로 함으로써 박막이며 단결정에 가까운 치밀한 막을 실현할 수 있고, 막 중을 산소나 수소 등이 거의 확산되지 않기 때문에 치밀한 산화물 반도체막을 사용한 반도체 장치는 신뢰성의 향상을 실현할 수 있다.
적어도 제 2 산화물 반도체층으로서 CAAC-OS막을 사용하고, 게이트 전극층과 중첩되는 채널 형성 영역은 CAAC-OS막으로 하는 것이 바람직하다. 제 1 산화물 반도체층으로서 CAAC-OS막을 사용하는 경우, 동일 결정 구조이기 때문에 계면에 준위가 적고, 높은 전계 효과 이동도를 실현할 수 있다. 또한, CAAC-OS막인 제 1 산화물 반도체층 위에 접하여 제 2 산화물 반도체층을 형성하면, 제 1 산화물 반도체층을 결정의 종(種)으로서 그 위에 형성되는 제 2 산화물 반도체층도 결정화되기 쉬워지고, 동일 결정 구조로 할 수 있어 바람직하다.
전계 효과 이동도가 높은 트랜지스터 구조를 실현할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 형태를 도시한 모식도.
도 2a 내지 도 2d는 본 발명의 일 형태를 도시한 공정 단면도.
도 3a는 본 발명의 일 형태를 도시한 단면도이고, 도 3b는 본 발명의 일 형태를 도시한 상면도.
도 4a 및 도 4b는 본 발명의 일 형태를 도시한 단면도이고, 도 4c는 본 발명의 일 형태를 도시한 상면도.
도 5a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 5b는 반도체 장치의 일 형태를 도시한 회로도.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b 및 도 6c는 반도체 장치의 일 형태를 도시한 회로도.
도 7은 반도체 장치의 일 형태를 도시한 회로도.
도 8은 반도체 장치의 일 형태를 도시한 사시도.
도 9a 내지 도 9c는 반도체 장치의 일 형태를 도시한 블록도.
도 10a 내지 도 10c는 전자 기기를 설명하는 도면.
도 11a 내지 도 11c는 전자 기기를 설명하는 도면.
도 12a는 평판 형상의 스퍼터링 입자의 모식도이고, 도 12b는 성막 중의 모델을 도시한 도면이고, 도 12c는 평판 형상의 스퍼터링 입자의 상태를 도시한 모델도.
도 13a는 성막 중의 모델을 도시한 도면이고, 도 13b는 평판 형상의 스퍼터링 입자의 산소가 방출되는 상태를 도시한 모델도.
도 14a 및 도 14b는 성막 중의 모델을 도시한 도면이고, 도 14c는 평판 형상의 스퍼터링 입자의 상태를 도시한 모델도.
도 15는 반도체 장치의 제작 장치의 일례를 도시한 상면도.
도 16a는 본 발명의 일 형태를 도시한 상면도이고, 도 16b는 본 발명의 일 형태를 도시한 단면도이고, 도 16c는 본 발명의 일 형태를 도시한 모식도.
도 17a 내지 도 17c는 본 발명의 일 형태를 도시한 모식도.
도 18a 내지 도 18d는 본 발명의 일 형태를 도시한 공정 단면도.
도 19a 내지 도 19d는 본 발명의 일 형태를 도시한 공정 단면도.
도 20a 및 도 20c는 본 발명의 일 형태를 도시한 상면도이고, 도 20b, 도 20d 및 도 20e는 본 발명의 일 형태를 도시한 단면도.
도 21a 및 도 21b는 본 발명의 일 형태를 도시한 단면도.
도 22a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 22b는 반도체 장치의 일 형태를 도시한 회로도.
도 23a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 23b 및 도 23c는 반도체 장치의 일 형태를 도시한 회로도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 도 2a 내지 도 2d를 사용하여 설명한다. 본 실시형태에서는 산화물 반도체막을 갖는 트랜지스터의 제작 방법의 일례를 나타낸다.
우선 절연 표면을 갖는 기판(400) 위에 절연막(433)을 형성하고, 그 위에 스퍼터링법, 증착법 등을 사용하여 도전막을 형성하고, 상기 도전막을 에칭하여 도전층(491), 배선층(434, 436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요해진다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용하여도 좋다.
절연막(433)의 재료는, 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨 또는 산화 알루미늄 등의 산화 절연막, 또는 질화 실리콘 또는 질화 알루미늄 등의 산화 질화 절연막, 또는 질화 산화 실리콘 또는 산화 질화 알루미늄 등의 산화 질화 절연막, 또는 질화 산화 실리콘 등의 질화 산화 절연막 중 선택된 하나의 절연막 또는 복수가 적층된 절연막으로 형성할 수 있다. 또한, “질화 산화 실리콘”이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것을 가리키고, “산화 질화 실리콘”이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리킨다. 여기서, "산화 질화 실리콘"이란, 예로 들어 적어도 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하의 범위로 함유된 것을 가리킨다. 또한, 반도체 소자가 제공된 기판을 사용하는 경우, 절연막(433)으로서 플라즈마 CVD(Chemical Vapor Deposition)법을 사용하여 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 사용하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서도 기능하고, 수소 또는 수소 화합물이 나중에 형성하는 산화물 반도체층에 혼입되는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다. 또한, 플라즈마 CVD법의 공급 가스를 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스로 하여 형성된 질화 실리콘막은 공급 가스를 실란(SiH4)과 질소(N2)의 혼합 가스로 하여 형성된 질화 실리콘막보다 막중 결함을 저감시킬 수 있다. 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스를 사용하여 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 제공함으로써, ESD 내성을 300V 이상으로 할 수 있다. 따라서, 실란(SiH4), 질소(N2) 및 암모니아(NH3)의 혼합 가스를 사용하여 형성된 질화 실리콘막을 막 두께 300nm 이상 400nm 이하로 형성하고, 그 위에 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 적층한 적층막을 절연막(433)으로서 사용하면, 높은 ESD 내성을 갖는 배리어막을 실현할 수 있다.
도전층(491), 배선층(434, 436)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 도전층(491) 및 배선층(434, 436)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 또한, 도전층(491) 및 배선층(434, 436)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋다.
또한, 도전층(491), 배선층(434, 436)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 노멀리 오프의 스위칭 소자를 실현하기 위하여 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖는 재료를 게이트 전극층으로서 사용하여 트랜지스터의 문턱 전압을 플러스로 하는 것이 바람직하다. 구체적으로는 In-N 결합을 갖고, 또 고유 저항이 1×10-1Ω·cm 내지 1×10-4Ω·cm, 바람직하게는 고유 저항이 5×10-2Ω·cm 내지 1×10-4Ω·cm를 갖는 재료를 게이트 전극층으로서 사용한다. 그 재료의 일례로서는 질소를 포함한 In-Ga-Zn계 산화물막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN 등) 등을 들 수 있다.
다음에, 도전층(491), 배선층(434, 436) 위에 산화물 절연막을 형성한다. 산화물 절연막은 도전층(491)의 형상을 반영한 표면에 볼록(凸)부를 갖는 막이다.
산화물 절연막으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 산화물 절연막은 단층 구조라도 좋고, 적층 구조라도 좋다.
그리고, 연마 처리(예를 들어, 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP))를 사용하여 평탄화된 산화물 절연막(435)을 형성하고, 배선층(434, 436)의 상면 및 도전층(491)의 상면을 노출시킨다. CMP를 행한 후에 세정을 행하여 기판에 부착되어 있는 수분을 제거하기 위한 가열 처리를 행한다. 여기까지의 공정을 마친 단면도가 도 2a에 상당한다.
평탄화시켜 가열 처리를 행한 후에 절연막(437)과 산화물 반도체막의 적층(403)을 형성한다. 여기까지의 공정을 마친 단면도가 도 2b에 상당한다.
그리고, 동일 마스크를 사용하여 패터닝을 행하고, 절연막(437)과 산화물 반도체막의 적층(403)을 선택적으로 에칭한다. 여기까지의 공정을 마친 단면도가 도 2c에 상당한다. 절연막(437)과 산화물 반도체막의 적층(403)은 대기에 노출되지 않고, 연속적으로 형성하면, 막 계면의 불순물 오염을 방지할 수 있어 바람직하다.
절연막(437)은 플라즈마 CVD법이나, 스퍼터링법으로 형성한다. 플라즈마 CVD법을 사용하는 경우, 특히 마이크로파의 전계 에너지를 이용하여 플라즈마를 발생시켜, 플라즈마에 의하여 절연막의 원료 가스를 여기시켜, 여기시킨 원료 가스를 피형성물 위에서 반응시켜 반응물을 퇴적시키는 플라즈마 CVD법(마이크로파 플라즈마 CVD법이라고도 함)을 사용하여 형성하는 것이 바람직하다. 마이크로파를 사용한 플라즈마 CVD법으로 형성한 절연막은 치밀한 막이 됨으로써 상기 절연막을 가공하여 형성되는 절연막(437)도 치밀한 막이다. 절연막(437)의 막 두께는 5nm 이상 300nm 이하로 한다.
절연막(437)의 재료는 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 또는 산화 알루미늄 등의 산화 절연막, 또는 산화 질화 실리콘 또는 산화 질화 알루미늄 등의 산화 질화 절연막, 또는 질화 산화 실리콘 등의 질화 산화 절연막 중에서 선택된 하나의 절연막, 또는 복수가 적층된 절연막으로 형성할 수 있다.
본 실시형태에서는, 도 2c에 도시된 바와 같이, 산화물 반도체막의 적층(403)은 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 제 3 산화물 반도체막(403c)을 순차적으로 적층시킨 3층 구조로 한다.
산화물 반도체막은 2원계 금속의 산화물인 In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn 계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물 등을 사용할 수 있다.
제 1 산화물 반도체막(403a)으로서는, M1aM2bM3cOx(a는 0 이상 2 이하의 실수, b는 0 초과 5 이하의 실수, c는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 막 두께 5nm 이상 15nm 이하의 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 1 산화물 반도체막(403a)은 비정질 구조로 하여도 좋지만, CAAC-OS막으로 하는 것이 바람직하다. 또한, 제 1 산화물 반도체막(403a)은 제 1 I형 산화물 반도체층이라고도 부를 수 있다.
또한, 제 2 산화물 반도체막(403b)으로서는 M4dM5eM6fOx(d는 0 초과 5 이하의 실수, e는 0 이상 3 이하의 실수, f는 0 초과 5 이하의 실수, x는 임의의 정수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 산소와 질소를 포함한 혼합 분위기, 또는 희가스와 산소와 질소를 포함한 혼합 분위기에서 스퍼터링법으로 막 두께 5nm 이상 30nm 이하의 In-Ga-Zn계 산화물막을 형성한다. 또한, 제 2 산화물 반도체막(403b)은 CAAC-OS막으로 하는 것이 바람직하다. 또한, 제 2 산화물 반도체막(403b)은 N형 산화물 반도체층으로 부를 수 있다.
또한, 제 3 산화물 반도체막(403c)으로서는 M7gM8hM9iOx(g는 0 이상 2 이하의 실수, h는 0 초과 5 이하의 실수, i는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용하여 형성되는 막 두께 5nm 이상 30nm 이하의 In-Ga-Zn계 산화물막을 사용한다. 또한, 제 3 산화물 반도체막(403c)은 제 2 I형 산화물 반도체층이라고도 부를 수 있다. 또한, 제 3 산화물 반도체막(403c)은 비정질 구조로 하여도 좋지만, CAAC-OS막으로 하는 것이 바람직하다. 또한, 제 3 산화물 반도체막(403c)은 소스 전극층 및 드레인 전극층과 접하여 문턱 전압을 결정한다.
이와 같은 적층 구조로 함으로써 캐리어가 흐르는 제 2 산화물 반도체막(403b)이 실리콘을 포함한 절연막에 접하지 않는 구조로 한다.
또한, 제 1 산화물 반도체막(403a)을 형성할 때 사용하는 스퍼터링 타깃과, 제 2 산화물 반도체막(403b)을 형성할 때 사용하는 스퍼터링 타깃은 다결정 타깃을 사용하고, CAAC-OS막으로 한다. 또한, 제 1 산화물 반도체막(403a)으로서 결정화되기 쉬운 조성의 스퍼터링 타깃을 사용함으로써 제 1 산화물 반도체막(403a)과 접하는 제 2 산화물 반도체막(403b)도 결정화시킬 수 있다. 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)의 계면에 준위가 적기 때문에 높은 전계 효과 이동도를 실현할 수 있다. 바람직하게는, 캐리어가 흐르는 것을 제 2 산화물 반도체막(403b)만이 되도록 막 두께나 조성을 조절한다.
절연막(437)과 제 1 산화물 반도체막(403a)을 대기에 노출시키지 않고 연속적으로 형성하면, 절연막(437)과 제 1 산화물 반도체막(403a)의 계면의 불순물 오염을 방지할 수 있고, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)을 대기에 노출시키지 않고 연속적으로 형성하면, 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)의 계면의 불순물 오염을 방지할 수 있다. 또한, 제 3 산화물 반도체막(403c)은 제 2 산화물 반도체막(403b)이 나중의 공정의 에칭 등에 의하여 대기에 노출되는 것으로부터 보호하는 보호막으로서도 기능한다.
제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)과 제 3 산화물 반도체막(403c)을 순차적으로 적층하는 공정을 대기에 노출시키지 않고, 연속적으로 행하는 경우 도 15에 상면도로 도시된 제작 장치를 사용하면 좋다.
도 15에 도시된 제작 장치는, 매엽(枚葉)식 멀티 챔버 설비이며, 3개의 스퍼터링 장치(10a, 10b, 10c)나, 피처리 기판을 수용하는 카세트 포트(14)를 3개 갖는 기판 공급실(11)이나, 로드록(load lock)실(12a, 12b)이나, 반송실(13)이나, 기판 가열실(15) 등을 갖고 있다. 또한, 기판 공급실(11) 및 반송실(13)에 피처리 기판을 반송하기 위한 반송 로봇이 각각 배치되어 있다. 스퍼터링 장치(10a, 10b, 10c), 반송실(13), 및 기판 가열실(15)은 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하로 제어하는 것이 바람직하고, 예를 들어, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다. 도 15의 제조 장치를 사용한 제작 공정의 수순의 일례는, 먼저, 기판 공급실(11)로부터 피처리 기판을 반송하고, 로드록실(12a)과 반송실(13)을 거쳐 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리 기판에 부착되어 있는 수분을 진공 베이크 등으로 제거하고, 그 후, 반송실(13)을 거쳐 스퍼터링 장치(10c)로 피처리 기판을 이동시켜, 스퍼터링 장치(10c) 내에서 제 1 산화물 반도체막(403a)을 형성한다. 그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10a)로 피처리 기판을 이동시켜, 스퍼터링 장치(10a) 내에서 제 2 산화물 반도체막(403b)을 형성한다. 그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10b)에 피처리 기판을 이동시키고, 스퍼터링 장치(10b) 내에서 제 3 산화물 반도체막(403c)을 형성한다. 필요하면, 대기에 노출되지 않고, 반송실(13)을 거쳐 기판 가열실(15)에 피처리 기판을 이동시키고 가열 처리를 행한다. 이와 같이, 도 15의 제작 장치를 사용함으로써 대기에 노출되지 않고, 제작 프로세스를 진행시킬 수 있다. 또한, 도 15에 도시된 제작 장치인 스퍼터링 장치는, 스퍼터링 타깃을 변경함으로써, 대기에 노출시키지 않는 프로세스를 실현할 수 있다. 또한, 도 15에 도시된 제작 장치인 스퍼터링 장치는, 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치, 또는 대향 타깃식 스퍼터링 장치 등을 사용하면 좋다. 대향 타깃식 스퍼터링 장치는 피성막면이 플라즈마로부터 떨어져 성막 대미지가 작기 때문에, 결정화도가 높은 CAAC-OS막을 형성할 수 있다.
실리콘을 포함한 절연막과 접하지 않도록 함으로써, 캐리어가 흐르는 제 2 산화물 반도체막(403b)의 막 중 및 막의 상하의 계면에 실리콘 등의 불순물을 혼입시키지 않도록 상하의 계면을 제 1 산화물 반도체막(403a) 및 제 3 산화물 반도체막(403c)으로 보호함으로써, 높은 전계 효과 이동도를 실현한다.
절연막(437)과 산화물 반도체막의 적층(403)을 형성한 후 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(445a), 전극층(445b), 및 도전층(442)이 형성된다. 여기까지의 공정을 마친 단면도가 도 2d에 상당한다. 이 에칭을 행할 때 에칭을 복수 횟수 행함으로써 하단부로 돌출된 영역을 갖는 단면 구조의 전극을 형성한다. 또한 하단부로 돌출된 영역을 갖는 전극층(445a) 또는 전극층(445b)은 트랜지스터의 소스 전극층 또는 드레인 전극층이다. 전극층(445a)은 배선층(436) 위에 접하여 제공되고, 전극층(445b)은 배선층(434) 위에 접하여 제공된다.
전극층(445a)과 전극층(445b)의 간격은 트랜지스터의 채널 길이 L이 된다. 또한, 트랜지스터의 채널 길이 L을 50nm 미만, 예를 들어 20nm 정도로 하는 경우에는, 전자 빔을 사용하여 레지스트를 노광시켜 현상한 마스크를 도전막의 에칭 마스크로서 사용하는 것이 바람직하다. 전자 빔은 가속 전압이 높을수록 미세한 패턴을 얻을 수 있다. 또한, 전자 빔은 멀티 빔으로 하여 기판 1장당 처리 시간을 단축할 수도 있다. 전자 빔을 조사할 수 있는 전자 빔 묘화 장치에서 예를 들어 가속 전압이 5kV 내지 50kV인 것이 바람직하다. 또한, 전류 강도는 5×10-12A 내지 1×10-11A인 것이 바람직하다. 또한, 최소 빔 직경은 2nm 이하인 것이 바람직하다. 또한, 제작할 수 있는 패턴의 최소 선폭이 8nm 이하인 것이 바람직하다. 상기 조건에 의하여, 예를 들어 패턴의 폭을 30nm 이하, 바람직하게는 20nm 이하, 더 바람직하게는 8nm 이하로 할 수 있다.
그리고, 전극층(445a), 전극층(445b) 및 도전층(442) 위에 절연막(402)을 제공하여 산화물 반도체막의 적층(403) 위에도 절연막(402)을 형성한다. 절연막(402)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다. 또한 다른 재료로서 절연성을 갖는 In-Ga-Zn계 산화물막도 절연막(402)의 재료로서 사용할 수 있다. 절연성을 갖는 In-Ga-Zn계 산화물막은 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용하고 기판 온도를 실온으로 하고 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 사용하여 형성하면 좋다.
절연막(402)은 화학양론적 조성보다 산소를 과잉으로 포함한 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 산화물 반도체막의 적층(403)과 접하는 절연층이 산소 과잉 영역을 포함함으로써 산화물 반도체막의 적층(403)에 산소를 공급할 수 있게 되어 산화물 반도체막의 적층(403)으로부터 산소가 탈리되는 것을 방지하는 것과 함께 산소 결손을 보전할 수 있게 되기 때문이다. 절연막(402)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(402)을 형성하면 좋다. 또는 형성한 후의 절연막(402)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 또한, 절연막(402)은 도 3a에 도시된 바와 같이 제 1 절연막(402a)과 제 2 절연막(402b)의 적층 구조로 하는 것이 바람직하고, 과잉으로 산소를 포함한 영역(산소 과잉 영역)을 포함한 절연막 위에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.26W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다. 구체적으로는, 원료 가스인 실란(SiH4)을 160sccm, 원료 가스인 일산화이질소(N2O)를 4000sccm 공급하고, 처리실 내의 압력을 200Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 전력을 공급함으로써 산화 질화 실리콘막을 형성한다. 또한, 산화 질화 실리콘막을 형성할 때의 기판 온도는 220℃로 한다.
다음에, 절연막(402)을 선택적으로 에칭하여 도전층(442)까지 달하는 개구를 형성한 후, 도전막을 형성하고 도전막을 선택적으로 에칭함으로써 도전층(442)과 전기적으로 접속되는 전극층(438)과 절연막(402)을 개재(介在)하여 산화물 반도체막의 적층(403) 위에 게이트 전극층(401)을 형성한다. 그리고 게이트 전극층(401) 및 전극층(438)을 덮어 배리어막으로서 기능하는 절연막(407)을 제공한다.
절연막(407)은 플라즈마 CVD법을 사용하여 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 사용하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서 기능하고, 수소 또는 수소 화합물이 나중에 형성하는 산화물 반도체층에 혼입되는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다.
게이트 전극층(401) 및 전극층(438)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401) 및 전극층(438)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401) 및 전극층(438)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
본 실시형태에서는, 절연막(402) 위에 접하는 게이트 전극층(401)으로서 텅스텐막을 사용한다.
상술한 공정으로, 본 실시형태의 트랜지스터(415)를 제작할 수 있다(도 3a 참조). 트랜지스터(415)는 듀얼 게이트 구조인 트랜지스터의 일례이고, 도 3a는 트랜지스터(415)의 채널 길이 방향의 단면도를 도시한 것이다. 또한, 듀얼 게이트 구조인 트랜지스터(415)에 있어서 절연막(437)은 제 1 게이트 절연막, 절연막(402)은 제 2 게이트 절연막이 된다.
또한, 도전층(491)은 트랜지스터(415)의 전기적 특성을 제어하는 제 2 게이트 전극층(소위 백 게이트라고도 함)으로서 기능할 수 있다. 예를 들어 도전층(491)의 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(415)의 문턱 전압을 더 플러스로 하고, 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 도전층(491) 및 절연막(437)을 제공하지 않으면, 도 1a에 도시된 톱 게이트 구조의 트랜지스터를 제작할 수도 있다. 도 1a에 도시된 트랜지스터를 제작하는 경우, 도전층(491) 사이에 절연막(437)을 형성하지 않다는 점과, 산화물 절연막(435)의 하방에 질화물 절연막(444)을 제공하는 점 이외는 동일 프로세스로 제작할 수 있기 때문에 여기서는 자세한 설명은 생략하기로 한다. 또한, 공정수를 변경하지 않고 레이아웃을 변경함으로써 동일 기판 위에 듀얼 게이트 구조의 트랜지스터와 톱 게이트 구조의 트랜지스터 양쪽 모두를 제작할 수도 있다.
도 1a에 도시된 트랜지스터(418)는 기판(400) 위에 질화물 절연막(444), 산화물 절연막(435), 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 제 3 산화물 반도체막(403c), 제 1 절연막(402a), 제 2 절연막(402b)이 순차적으로 적층되고, 제 2 산화물 반도체막(403b)이 실리콘을 포함한 절연막과 떨어져 있는 구성이 되어 있다. 또한, 질화물 절연막(444)으로서 질화 실리콘막을 사용하고, 제 2 절연막(402b)으로서 질화 실리콘막을 사용하거나 또는 절연막(407)을 질화 실리콘막으로 하는 것이 바람직하고, 외부로부터 제 2 산화물 반도체막(403b)에 수분이나 수소가 침입되는 것을 방지할 수 있기 때문에 트랜지스터의 신뢰성이 향상된다.
또한, 도 3b는 트랜지스터(415)의 상면도의 일례이고, 도 3b에 있어서의 쇄선 X-Y로 절단한 단면이 도 3a에 상당한다.
(실시형태 2)
본 실시형태에서는, 도 1a에 도시된 구조와 일부 다른 도 4a에 도시된 구조의 일례 및 그 제작 방법을 이하에서 나타낸다.
우선, 기판(400) 위에 산화물 절연막(435)을 형성한다. 산화물 절연막(435)으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 산화물 절연막(435)은 단층 구조 및 적층 구조 중 어느 쪽이라도 좋다. 또한, 필요하면 기판(400)과 산화물 절연막(435) 사이에 질화 실리콘막 등의 질화물 절연막을 제공하여도 좋다.
다음에, 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)을 동일 마스크를 사용하여 패터닝을 행하여 형성하고, 그 후 제 3 산화물 반도체막(403c)을 형성한다. 서로 다른 마스크를 사용하여 형성함으로써, 도 4a에 도시된 바와 같이 제 1 산화물 반도체막(403a)의 측면 및 제 2 산화물 반도체막(403b)의 측면 및 상면을 제 3 산화물 반도체막(403c)으로 덮는 구성으로 할 수 있다. 또한, 본 실시형태에서는 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 모든 층을 비정질 구조로 한다. 다만, 특별히 한정되지 않고, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 모든 층을 CAAC-OS막으로 할 수도 있고, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막 중 적어도 하나의 층을 비정질 구조로 할 수도 있다.
이어서, 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(445a, 445b)이 형성된다.
그리고, 전극층(445a, 445b) 위에 절연막(402)을 제공하여 제 3 산화물 반도체막(403c) 위에도 절연막(402)을 형성한다. 또한, 도 4b에 도시된 바와 같이, 제 2 산화물 반도체막(403b)의 측면은 제 3 산화물 반도체막(403c)으로 덮여 있기 때문에, 절연막(402)과 접하지 않는 구성이 되어 있다.
다음에, 절연막(402) 위에 도전막을 형성하고, 도전막을 선택적으로 에칭함으로써 절연막(402)을 개재하여 제 3 산화물 반도체막(403c) 위에 게이트 전극층(401)을 형성한다. 그리고, 게이트 전극층(401)을 덮어 배리어막으로서 기능하는 절연막(407)을 제공한다.
이상의 공정으로, 도 4a에 도시된 트랜지스터(416)를 제작할 수 있다. 또한, 도 4c는 상면도를 도시한 것이고, 쇄선 B1-B2로 절단한 단면이 도 4a에 상당하고, 점선 B2-B3으로 절단한 단면이 도 4b에 상당한다. 도 4c에 도시된 바와 같이, 제 3 산화물 반도체막(403c)의 주연은 제 2 산화물 반도체막(403b)의 주연의 외측이 된다.
또한, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다. 실시형태 1에 사용한 도면과 같은 부호의 부분에는 같은 재료를 사용할 수 있다. 실시형태 1에 나타낸 산화물 반도체막의 적층(403) 대신에 제 1 산화물 반도체막(403a)의 측면 및 제 2 산화물 반도체막(403b)의 측면 및 상면을 제 3 산화물 반도체막(403c)으로 덮는 구성으로 하여도 좋다. 제 2 산화물 반도체막(403b)과 전극층(445a) 사이에 제 3 산화물 반도체막(403c)을 제공할 수 있기 때문에 누설 전류의 저감을 도모할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 나타낸 트랜지스터를 사용한 반도체 장치의 예를 도 5a 및 도 5b를 사용하여 설명한다.
도 5a 및 도 5b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(740, 750)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(610)를 갖는다. 트랜지스터(610)는 실시형태 1에서 나타낸 트랜지스터(415)와 같은 구조를 갖는 예이다. 또한 도 3a 및 도 3b와 같은 부분은 같은 부호를 사용하여 설명한다. 또한 도 5b는 도 5a에 상당하는 반도체 장치의 회로도이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 상이한 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 실리콘 등의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터에서는 그 특성 때문에 장시간 전하가 유지될 수 있다.
반도체 장치에 사용하는 기판은 실리콘이나 탄화 실리콘 등으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 사용할 수 있고 트랜지스터의 채널 형성 영역은 반도체 기판 내 또는 반도체 기판 위에 형성할 수 있다. 도 5a에 도시된 반도체 장치는 반도체 기판 내에 채널 형성 영역을 형성하여 하부의 트랜지스터를 제작하는 예이다.
도 5a에 도시된 반도체 장치에 있어서 기판(700)에 단결정 실리콘 기판을 사용하고 상기 단결정 실리콘 기판에 트랜지스터(740), 트랜지스터(750)를 형성하며 제 1 반도체 재료로서 단결정 실리콘을 사용한다. 트랜지스터(740)는 n채널형 트랜지스터, 트랜지스터(750)는 p채널형 트랜지스터이며 트랜지스터(740) 및 트랜지스터(750)는 전기적으로 접속된 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor) 회로(760)를 형성한다.
또한, 본 실시형태에서는 기판(700)으로서 p형의 도전형을 갖는 단결정 실리콘 기판을 사용하기 때문에 p채널형 트랜지스터인 트랜지스터(750)의 형성 영역에 n채널형을 부여하는 불순물 원소를 첨가하여 n웰을 형성한다. 트랜지스터(750)의 채널 형성 영역(753)은 n웰에 형성된다. n형을 부여하는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다.
따라서, n채널형 트랜지스터인 트랜지스터(740)의 형성 영역에 p형의 도전형을 부여하는 불순물 원소의 첨가를 행하고 있지 않지만, p형을 부여하는 불순물 원소를 첨가함으로써 p웰을 형성하여도 좋다. p형을 부여하는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
한편, n형의 도전형을 갖는 단결정 실리콘 기판을 사용하는 경우에는 p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성하여도 좋다.
트랜지스터(740)는 채널 형성 영역(743), LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 n형 불순물 영역(744), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(745), 게이트 절연막(742), 게이트 전극층(741)을 갖는다. 또한 n형 불순물 영역(745)의 불순물 농도는 n형 불순물 영역(744)보다 높다. 게이트 전극층(741)의 측면에는 측벽 절연층(746)이 제공되어 있고, 게이트 전극층(741) 및 측벽 절연층(746)을 마스크로서 사용하여 불순물 농도가 서로 다른 n형 불순물 영역(744), n형 불순물 영역(745)을 자기정합적으로 형성할 수 있다.
트랜지스터(750)는, 채널 형성 영역(753), LDD 영역이나 익스텐션 영역으로서 기능하는 p형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 p형 불순물 영역(755), 게이트 절연막(752), 게이트 전극층(751)을 갖는다. 또한 p형 불순물 영역(755)의 불순물 농도는 p형 불순물 영역(754)보다 높다. 게이트 전극층(751)의 측면에는 측벽 절연층(756)이 제공되어 있고, 게이트 전극층(751) 및 측벽 절연층(756)을 마스크로서 사용하여 불순물 농도가 다른 p형 불순물 영역(754), p형 불순물 영역(755)을 자기정합적으로 형성할 수 있다.
기판(700)에 있어서, 트랜지스터(740) 및 트랜지스터(750)는 소자 분리 영역(789)에 의하여 분리되어 있고 트랜지스터(740) 및 트랜지스터(750) 위에 절연막(788) 및 절연막(687)이 적층되어 있다. 절연막(687) 위에는 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 n형 불순물 영역(745)에 접하는 배선층(647)과, 절연막(788) 및 절연막(687)에 형성된 개구를 통하여 p형 불순물 영역(755)에 접하는 배선층(657)을 갖는다. 또한 절연막(687) 위에는 트랜지스터(740) 및 트랜지스터(750)를 전기적으로 접속하는 배선층(748)이 형성되어 있다. 배선층(748)은 절연막(788) 및 절연막(687)에 형성되어 n형 불순물 영역(745)에 달하는 개구에서 n형 불순물 영역(745)과 전기적으로 접속되고, 절연막(788) 및 절연막(687)에 형성되어 p형 불순물 영역(755)에 달하는 개구에서 p형 불순물 영역(755)과 전기적으로 접속된다.
절연막(687), 배선층(647), 배선층(748), 배선층(657) 위에 절연막(686)이 제공되고, 절연막(686) 위에 배선층(658)이 형성되어 있다. 배선층(658)은 절연막(788), 절연막(687), 절연막(686)에 형성된 개구를 통하여 게이트 배선과 전기적으로 접속된다. 게이트 배선은, 게이트 절연막(742) 또는 게이트 절연막(752) 위에 형성되어 있고 게이트 배선이 각각 분기하여 게이트 전극층(741) 및 게이트 전극층(751)이 되어 있다.
또한, 본 실시형태의 반도체 장치는 도 5a에 도시된 구성에 한정되지 않으며, 트랜지스터(740), 트랜지스터(750)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층을 갖지 않은 트랜지스터를 사용하여도 좋다. 실리사이드(살리사이드)를 갖는 구조라면, 소스 영역 및 드레인 영역을 더 저저항화할 수 있어 반도체 장치의 고속화가 가능하다. 또한 저전압으로 동작할 수 있기 때문에 반도체 장치의 소비 전력을 저감시키는 것이 가능하다.
다음에 도 5a 및 도 5b의 반도체 장치에 있어서의 하부의 트랜지스터 위에 제공되는 상부의 소자 구성에 대하여 설명한다.
절연막(686) 및 배선층(658) 위에 절연막(684)이 적층되고, 절연막(684) 위에 도전층(491)과 배선층(692)이 형성되어 있다.
도전층(491) 및 배선층(692) 위에 산화물 절연막(435)이 제공되어 있다. 산화물 절연막(435) 위에는 절연막(437)과, 절연막(437) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)과, 제 1 산화물 반도체막(403a)과 조성이 거의 같은 제 3 산화물 반도체막(403c)을 갖는다. 그리고, 제 3 산화물 반도체막(403c) 위에 돌출된 영역을 하단부에 갖는 전극층(445a), 및 돌출된 영역을 하단부에 갖는 전극층(445b)을 갖는다. 제 2 산화물 반도체막(403b) 중 전극층(445a) 및 전극층(445b)과 중첩되지 않은 영역(채널 형성 영역) 위에 접하여 절연막(402)을 갖고, 그 위에 게이트 전극층(401)이 제공되어 있다.
또한, 용량 소자(690)도 트랜지스터(610)와 동일한 산화물 절연막(435) 위에 공정을 증가시킴 없이 형성하고, 용량 소자(690)는 전극층(445a)을 한쪽의 전극으로 하고, 용량 전극층(693)을 다른 쪽의 전극으로 하고, 이들 사이에 제공된 절연막(402)을 유전체로 하는 용량이다. 또한 용량 전극층(693)은 게이트 전극층(401)과 같은 공정으로 형성된다.
도전층(491)은 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(610)의 전기적 특성을 제어하는 백 게이트로서 기능시킨다. 또한 도전층(491)은 정전기를 차폐하는 기능도 갖는다. 다만 도전층(491)을 사용하여 트랜지스터(610)의 문턱 전압을 제어함으로써 노멀리 오프의 트랜지스터로 할 필요가 없는 경우에는 도전층(491)을 제공하지 않아도 좋다. 또한 어느 특정한 회로의 일부에 트랜지스터(610)을 사용하는 경우에 도전층(491)을 제공하면 지장이 생길 우려가 있는 경우에는 그 회로에는 제공하지 않아도 좋다.
배선층(692)은 절연막(684)에 형성된 개구를 통하여 배선층(658)과 전기적으로 접속된다. 본 실시형태에 있어서 절연막(684)은 CMP법에 의한 평탄화 처리를 행하는 예이다.
절연막(684)은 반도체 장치에 있어서 하부와 상부 사이에 제공되어 있고, 상부의 트랜지스터(610)의 전기적 특성의 열화나 변동을 초래하는 수소 등의 불순물이 하부로부터 상부에 침입하지 않도록 배리어막으로서 기능한다. 따라서 불순물 등의 차폐 기능이 높은, 치밀한 무기 절연막(예를 들어, 산화 알루미늄막, 질화 실리콘막 등)을 사용하는 것이 바람직하다. 절연막(684)은 실시형태 1에 나타낸 절연막(433)과 같은 재료를 사용할 수 있다.
트랜지스터(610)는 실시형태 1에서 나타낸 제작 방법에 따라 제작하면 트랜지스터(415)와 마찬가지로 제작할 수 있다. 그리고, 절연막(407)을 형성한 후, 층간 절연막(485)을 형성한다. 또한 층간 절연막(485)에 매립 배선을 형성하고, 매립 배선의 상방에 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 갖는 반도체 장치를 제작하여도 좋다.
또한, 본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합할 수 있다.
(실시형태 4)
실시형태 1에서 나타낸 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로의 단면도의 일례를 도 6a에 도시하였다. 도 6b는 도 6a에 대응하는 NOR형 회로의 회로도이고 도 6c는 NAND형 회로의 회로도이다.
도 6a 및 도 6b에 도시된 NOR형 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801) 및 트랜지스터(802)는 도 5a 및 도 5b에 도시된 트랜지스터(750)와 같은 구조를 갖는, 채널 형성 영역에 단결정 실리콘 기판을 사용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803) 및 트랜지스터(804)는 도 5a 및 도 5b에 도시한 트랜지스터(610), 및 실시형태 1에서 나타낸 트랜지스터(415)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 6a 및 도 6b에 도시된 NOR형 회로에 있어서 트랜지스터(803), 트랜지스터(804)는 산화물 반도체막을 개재하여, 게이트 전극층과 중첩된 위치에 트랜지스터의 전기적 특성을 제어하는 도전층(491)을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(803), 트랜지스터(804)의 문턱 전압을 더 플러스로 하고, 또한 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NOR형 회로에 있어서 트랜지스터(803) 및 트랜지스터(804)에 제공되고 백 게이트로서 기능할 수 있는 상기 도전층들은 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
도 6a에 도시된 반도체 장치는 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체막의 적층을 채널 형성 영역에 사용한 트랜지스터(803)를 적층하는 예이다.
트랜지스터(803)의 게이트 전극층(401)은 배선층(832)과 전기적으로 접속된다. 또한 배선층(832)은 배선층(835)과 전기적으로 접속된다. 또한 트랜지스터(803)의 게이트 전극층(401)은 매립 배선과 전기적으로 접속되고, 매립 배선은 전극층(842)과 전기적으로 접속된다. 또한 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486) 및 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다.
매립 배선은 층간 절연막(485)에 전극층(842)에 달하는 콘택트 홀을 형성하고, 제 1 배리어 금속막(486)을 형성하고, 그 위에 저저항 도전층(487)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고 평탄화하기 위하여 연마를 수행하고, 노출된 저저항 도전층(487)을 보호하기 위하여 제 2 배리어 금속막(488)을 형성한다.
제 1 배리어 금속막(486), 및 제 2 배리어 금속막(488)은 저저항 도전층(487)에 포함되는 구리의 확산을 억제하는 도전 재료를 사용하면 좋고, 예를 들어 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 사용한다.
배선층(832)은 절연막(826) 및 절연막(830)에 형성된 개구에 제공되고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되고, 전극층(842)은 배선층(835) 위에 형성된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여 트랜지스터(803)의 전극층(445b)과 전기적으로 접속된다. 배선층(831)은 절연막(830)에 형성된 개구에 제공되고, 배선층(834)은 절연막(833)에 형성된 개구에 제공되어 있다. 또한, 전극층(445a) 또는 전극층(445b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
절연막(437) 위에 접하여 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접하여 제 3 산화물 반도체막(403c)이 형성된다. 또한, 절연막(437) 및 절연막(402)에 의하여 불필요한 산소의 방출이 억제되고, 제 2 산화물 반도체막(403b)을 산소 과잉 상태로 유지할 수 있다. 따라서 트랜지스터(803)에 있어서 효율적으로 제 2 산화물 반도체막(403b) 내 및 계면의 산소 결손을 보전하는 것이 가능하게 된다. 트랜지스터(804)도 트랜지스터(803)와 같은 구성이며 같은 효과를 갖는다.
도 6c에 도시된 NAND형 회로에서는 p채널형 트랜지스터인 트랜지스터(811), 트랜지스터(814)는 도 5a 및 도 5b에 도시된 트랜지스터(750)와 같은 구조를 갖고, n채널형 트랜지스터인 트랜지스터(812), 트랜지스터(813)는 도 5a 및 도 5b에 도시한 트랜지스터(610)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 6c에 도시된 NAND형 회로에 있어서, 트랜지스터(812), 트랜지스터(813)는 산화물 반도체막을 개재하여, 게이트 전극층과 중첩된 위치에 트랜지스터의 전기 특성을 제어하는 도전층을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 더 플러스로 하고, 또 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NAND형 회로에 있어서 트랜지스터(812) 및 트랜지스터(813)에 제공되고 백 게이트로서 기능하는 상기 도전층끼리는 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
본 실시형태에서 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 상이한 반도체 재료를 사용한 반도체 소자를 적층시킴으로써 미세화 및 고집적화를 실현하고, 또 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태에서는 실시형태 1에서 나타낸 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 나타내었지만, 특별히 한정되지 않으며 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들어 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용의 유지가 가능하고, 또 기록하는 횟수도 제한이 없는 반도체 장치(기억 장치)를 제작할 수도 있다.
도 7은 반도체 장치의 회로도를 도시한 것이다.
도 7에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 트랜지스터(160)는 본 실시형태에서 나타낸 트랜지스터(750), 트랜지스터(802)를 사용할 수 있다.
또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과, 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(164)의 한쪽 전극과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(415), 트랜지스터(416), 트랜지스터(417) 중 어느 하나의 구조를 사용할 수 있다.
도 7에 도시된 회로 구성을 갖는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보 기록 및 유지에 대해서 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 서로 다른 2개의 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 이것은, 일반적으로 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 공급된 경우의 외견상 문턱값 Vth_H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 공급된 경우의 외견상 문턱값 Vth_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란 트랜지스터(160)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도, 트랜지스터(160)는 "오프 상태"인 채이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 “온 상태”가 되는 전위, 즉 Vth_L보다 높은 전위를 제 5 배선에 공급하면 좋다.
도 8은 상이한 기억 장치의 구조의 일 형태의 예를 도시한 것이다.
도 8은 기억 장치의 사시도이다. 도 8에 도시된 기억 장치는 상부에 기억 회로로서 복수의 메모리 셀을 포함하는, 복수의 메모리 셀 어레이(메모리 셀 어레이(3400(1)) 내지 메모리 셀 어레이(3400(n)), n은 2이상의 정수(整數))를 갖고, 하부에 메모리 셀 어레이(3400(1)) 내지 메모리 셀 어레이(3400(n))를 동작시키기 위하여 필요한 논리 회로(3004)를 갖는다.
도 8에서는 논리 회로(3004), 메모리 셀 어레이(3400(1)) 및 메모리 셀 어레이(3400(2))를 도시하였고, 메모리 셀 어레이(3400(1)) 또는 메모리 셀 어레이(3400(2))에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과 메모리 셀(3170b)을 대표로 도시하였다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는, 예를 들어 본 실시형태에 있어서 설명한 도 7의 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리 셀(3170a) 및 메모리 셀(3170b)에 포함되는 트랜지스터는, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터를 사용한다. 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 구성에 대해서는 실시형태 1에 있어서 설명한 구성과 같기 때문에 설명은 생략한다.
또한, 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터를 갖는다. 예를 들어 반도체 재료(예를 들어 실리콘 등)를 포함한 기판에 소자 분리 절연층을 제공하고, 소자 분리 절연층으로 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터는 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막이나 SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터라도 좋다.
메모리 셀 어레이(3400(1)) 내지 메모리 셀 어레이(3400(n)) 및 논리 회로(3004)는 각각 층간 절연층을 사이에 두고 적층되고, 층간 절연층을 관통하는 전극이나 배선에 의하여 적절히 전기적 접속 등을 행할 수 있다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)라도 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자의 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자 빼기를 행할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 기재된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태는 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일례로서 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(415, 416, 418) 또는 실시형태 7 또는 실시형태 8에서 나타낸 트랜지스터(120, 121, 122, 123, 130) 중 어느 하나를 적어도 일부에 사용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 9a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 9a에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론 도 9a에 도시된 CPU는 그 구성을 간략화하여 나타낸 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 9a에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는 상기 실시형태 4에서 기재한 메모리 셀을 사용할 수 있다.
도 9a에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의한 데이터 유지를 행할지 또는 용량 소자에 의한 데이터 유지를 행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 실시되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 9b 또는 도 9c에 도시된 바와 같이, 메모리 셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드 사이에 스위칭 소자를 제공함으로써, 전원 정지를 행할 수 있다. 이하에 도 9b 및 도 9c의 회로에 대하여 설명한다.
도 9b 및 도 9c에서는, 메모리 셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(415, 416, 418), 또는 실시형태 7 또는 실시형태 8에서 나타낸 트랜지스터(120, 121, 122, 123, 130) 중 어느 하나를 포함한 기억 회로의 구성의 일례를 도시하였다.
도 9b에 도시된 기억 장치는 스위칭 소자(1141)와, 복수의 메모리 셀(1142)을 갖는 메모리 셀군(1143)을 갖는다. 구체적으로는 각 메모리 셀(1142)에는 실시형태 3에 기재된 메모리 셀을 사용할 수 있다. 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여 하이(HIGH) 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에는 신호 IN의 전위와, 로우(LOW) 레벨의 전원 전위 VSS의 전위가 공급되어 있다.
도 9b에서는 스위칭 소자(1141)로서 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(415), 트랜지스터(416), 트랜지스터(418) 중 어느 하나를 사용하고, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호(SigA)에 의하여 스위칭이 제어된다.
또한, 도 9b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수로 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 9b에서는 스위칭 소자(1141)에 의하여, 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 대한 하이 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의하여, 로우 레벨의 전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 9c에는 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 스위칭 소자(1141)를 통하여 로우 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여, 메모리 셀군(1143)이 갖는 각 메모리 셀(1142)에 대한 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리 셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드 사이에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서에 기재된 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크 탑형 또는 노트북형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드 셋, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 렌지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용하여, 전동기로 추진하는 이동체 등도 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그-인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 대체된 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함하는 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 10a 내지 도 11c에 도시하였다.
도 10a 및 도 10b는 반으로 접을 수 있는 태블릿형 단말(폴더형 태블릿 단말)이다. 도 10a는, 펼친 상태이며, 태블릿형 단말은, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금 장치(9033), 조작 스위치(9038)를 갖는다.
도 10a 및 도 10b에 도시된 바와 같은 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들어, 실시형태 4에서 설명한 반도체 장치를 메모리로서 사용할 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써 고속으로 정보를 기록하는 것 또는 판독하는 것이 가능하고, 또 기억을 오랜 기간 동안 유지하는 것이 가능하고, 또 소비 전력을 충분히 저감시키는 것이 가능하다. 또한 도 10a 및 도 10b에 도시된 바와 같은 휴대 기기에 있어서는 화상 처리나 연산 처리를 행하는 CPU가 사용되어 있다. 이 CPU에 실시형태 5에서 나타낸 CPU를 사용하는 것이 가능하며, 사용한 경우 휴대 기기의 소비 전력을 저감시킬 수 있다.
또한 표시부(9631a)는 일부분을 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 터치함으로써 데이터를 입력할 수 있다. 또한, 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력을 행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적인 값으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장시켜도 좋다.
또한, 도 10a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 동일한 예를 도시하였지만 특별히 한정되지 않으며, 한쪽의 사이즈와 또 다른 쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 10b는, 닫은 상태이며, 태블릿형 단말은, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 10b는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 도시한 것이다.
또한, 태블릿형 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 이외에도 도 10a 및 도 10b에 도시된 태블릿형 단말은, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러 가지 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여, 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 또는 양쪽에 제공할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 10b에 도시된 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 10c에 블록도를 도시하여 설명한다. 도 10c에는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 도시되어 있고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 10b에 도시된 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광을 이용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압을 행한다. 또한, 표시부(9631)에 있어서 표시를 행하지 않을 때는, 스위치(SW1)를 오프 상태로 하고, 스위치(SW2)를 온 상태로 하고 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의한 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 행하는 구성으로 하여도 좋다.
도 11a에 있어서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있고, 표시부(8002)에 의하여 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다.
표시부(8002)에는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하여도 좋다. 텔레비전 장치(8000)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있으며, 추가로 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들간 등)의 정보 통신을 행할 수도 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나, 메모리를 구비하여도 좋다. 텔레비전 장치(8000)는 실시형태 4에서 제시한 메모리나, 실시형태 5에서 나타낸 CPU를 사용하는 것이 가능하다.
도 11a에 있어서 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 실시형태 5에서 나타낸 CPU를 사용한 전자 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 11a에 있어서, CPU(8203)가 실내기(8200)에 설치되어 있는 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200)와 실외기(8204)의 양쪽 모두에 CPU(8203)가 설치되어 있어도 좋다. 실시형태 5에서 나타낸 CPU를 에어컨디셔너의 CPU에 사용함으로써 전력 절약화를 도모할 수 있다.
도 11a에 있어서, 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비한 전기 기기의 일례이다. 구체적으로 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 11a에서는 CPU(8304)가 하우징(8301) 내부에 제공된다. 실시형태 5에서 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전력 절약화를 도모할 수 있다.
도 11b에 있어서, 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는, 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의하여 제어된다. 실시형태 5에서 나타낸 CPU를 전기 자동차(9700)의 CPU에 사용함으로써 전력 절약화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700) 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 도시되지 않았지만 직류를 교류로 변환시키는 인버터도 내장된다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치의 다른 일 형태를 도 16a 내지 도 16c를 사용하여 설명한다.
또한, 도 16b에 도시된 트랜지스터(123)의 단면도는, 도 16a에 도시된 상면도의 쇄선 A-B로 절단한 구조도이다.
도 16b에 도시된 트랜지스터(123)는 기판(100) 위에 제공된 하지 절연층(133)과, 하지 절연층(133) 위에 제공되고 적어도 채널 형성 영역(103b), 저저항 영역(104c) 및 저저항 영역(108c)을 포함한 산화물 반도체 적층(109)과, 채널 형성 영역(103b) 위에 제공된 게이트 절연층(102) 및 게이트 전극층(101)과, 산화물 반도체 적층(109), 게이트 절연층(102) 및 게이트 전극층(101) 위의 질화 실리콘막(107)과, 질화 실리콘막(107)에 제공된 개구를 통하여 저저항 영역(104c) 및 저저항 영역(108c)과 각각 전기적으로 접속되는 전극층(105a, 105b)을 갖는다. 전극층(105a, 105b)은 소스 전극층 또는 드레인 전극층으로서 기능한다.
또한, 상기 구성에 있어서 하지 절연층(133)은 적층이며, 제 1 하지 절연층(133a) 위에 제 2 하지 절연층(133b)을 갖는다. 제 1 하지 절연층(133a)으로서 질화 실리콘막을 사용하고, 제 2 하지 절연층(133b)으로서 산화 실리콘막을 사용한다. 또한, 게이트 절연층(102)은 적층이며, 제 1 게이트 절연층(102a) 위에 제 2 게이트 절연층(102b)을 갖는다. 제 1 게이트 절연층(102a)으로서 산화 실리콘막을 사용하고, 제 2 게이트 절연층(102b)으로서 질화 실리콘막을 사용한다. 또한, 질화 실리콘막(107)으로 덮여 있기 때문에, 외부로부터 채널 형성 영역(103b)에 수분이나 수소가 침입되는 것을 방지할 수 있기 때문에 트랜지스터(123)의 신뢰성이 향상된다.
또한, 상기 구성에 있어서, 산화물 반도체 적층(109)은 3층의 산화물 반도체층으로 이루어지고, 제 1 영역(104a), 제 2 영역(103a), 제 3 영역(108a)을 갖는 1번째 층의 산화물 반도체층 S1과, 제 4 영역(104b), 채널 형성 영역(103b), 제 5 영역(108b)을 갖는 2번째 층의 산화물 반도체층 S2와, 저저항 영역(104c), 제 6 영역(103c)과, 저저항 영역(108c)을 갖는 3번째 층의 산화물 반도체층 S3이 순차적으로 적층되어 있다. 3층의 산화물 반도체층은 결정 구조를 갖는 막으로 하여도 좋고, 비정질 구조를 갖는 막으로 하여도 좋다.
또한, 3층의 산화물 반도체층 중, 2번째 층의 산화물 반도체층의 막 두께를 다른 산화물 반도체층의 막 두께보다 얇게 한다. 3층의 산화물 반도체층 각각의 막 두께는 5nm 이상 40nm 이하로 한다. 또한, 2번째 층의 산화물 반도체층의 재료는 다른 산화물 반도체층보다 캐리어 밀도가 높고, 도전율 σ가 큰 산화물 반도체이면 특별히 한정되지 않는다.
예를 들어, 1번째 층의 산화물 반도체층 S1로서 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하고, 2번째 층의 산화물 반도체층 S2로서 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하고, 3번째 층의 산화물 반도체층 S3으로서 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋다. 이 3층의 경우, 각 산화물 반도체층을 형성할 때, 희가스보다 산소를 많이 포함한 혼합 분위기, 바람직하게는 산소 분위기(산소 100%)에서 스퍼터링법으로 형성하는 것이 바람직하고, 얻어지는 3층의 산화물 반도체층은 모두 I형 산화물 반도체층이라고도 부를 수 있다. I형 산화물 반도체층은 산화물 반도체층의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화하여 I형(진성 반도체) 또는 I형과 가깝게 한다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 같은 레벨로 할 수 있다.
또한, 적층의 다른 조합으로서, 1번째 층의 산화물 반도체층 S1로서 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하고, 2번째 층의 산화물 반도체층 S2로서 질소 분위기하에서 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하고, 3번째 층의 산화물 반도체층 S3으로서 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하여도 좋다. 2번째 층의 산화물 반도체층 S2를 형성할 때 산소보다 질소를 많이 포함한 혼합 분위기, 바람직하게는 질소 분위기(질소 100%)에서의 스퍼터링법으로 형성하는 것이 바람직하고, 얻어지는 2번째 층의 산화물 반도체층 S2는 N+형 산화물 반도체층이라고도 부를 수 있다. 이 3층의 경우, I형층, N+형층, I형층이 순차적으로 적층되어 있다고도 할 수 있다.
또한, 적층의 다른 조합으로서, 1번째 층의 산화물 반도체층 S1로서 산소와 질소의 혼합 분위기하에서 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용하여 형성되는 질소를 포함한 In-Ga-Zn계 산화물막을 사용하고, 2번째 층의 산화물 반도체층 S2로서 질소 분위기하에서 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 형성되는 질소를 포함한 In-Ga-Zn계 산화물막을 사용하고, 3번째 층의 산화물 반도체층 S3으로서 산소와 질소의 혼합 분위기하에서 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 질소를 포함한 In-Ga-Zn계 산화물막을 사용하여도 좋다. 1번째 층의 산화물 반도체층 S1 및 3번째 층의 산화물 반도체층 S3을 형성할 때 질소보다 산소를 많이 포함하는 혼합 분위기에서 스퍼터링법으로 형성하는 것이 바람직하고, 얻어지는 1번째 층의 산화물 반도체층 및 3번째 층의 산화물 반도체층은 N-형 산화물 반도체층이라고도 부를 수 있다. 이 3층의 경우, N-형층, N+형층, N-형층이 순차적으로 적층되어 있다고도 할 수 있다.
또한, 3층의 산화물 반도체층은 순차적으로 적층되는 공정을 대기에 노출시키지 않고 연속적으로 행하는 경우에, 도 15에 상면도로 도시된 제작 장치를 사용하면 좋다.
또한, 도 15에 도시된 제작 장치인 스퍼터링 장치는, 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치, 또는 대향 타깃식 스퍼터링 장치 등을 사용하면 좋다. 대향 타깃식 스퍼터링 장치는 피성막면이 플라즈마로부터 떨어져 성막 대미지가 작기 때문에, 결정화도가 높은 CAAC-OS막을 형성할 수 있다.
또한, 저저항 영역(104c) 및 저저항 영역(108c)은 질화 실리콘막(107)이 접하여 형성되어 있기 때문에, 제 6 영역(103c)보다 질소 농도가 높고, 저저항이 되어 있다. 또한, 본 실시형태에서는 저저항 영역(104c) 및 저저항 영역(108c)보다 채널 형성 영역(103b)은 도전율 σ를 크게 한다.
상기 구성에 있어서, 채널 형성 영역(103b)은 하지 절연층(133)과의 사이에 제 2 영역(103a)이 제공되고, 실리콘을 포함하는 하지 절연층(133)으로부터 떨어져 있다. 제 2 영역(103a)은 하지 절연층(133)으로부터 실리콘이 혼입되는 것을 방지한다. 또한, 채널 형성 영역(103b)은 게이트 절연층(102)과의 사이에 제 6 영역(103c)이 제공되고, 실리콘을 포함한 게이트 절연층(102)으로부터 떨어져 있다. 이와 같이, 캐리어가 흐르는 채널 형성 영역(103b)이 실리콘을 포함한 절연막으로부터 떨어져 있는 매립 채널 구조의 트랜지스터(123)가 되어 있다.
도 16c에 도시된 에너지 밴드도는 도 16b에 있어서의 C-C´간의 에너지 밴드도이다. 도 16c에 도시된 바와 같이, 2번째 층의 산화물 반도체층 S2의 전도대의 바닥의 에너지 레벨이 1번째 층의 산화물 반도체층 S1과 3번째 층의 산화물 반도체층 S3의 전도대 바닥에서의 에너지 레벨보다 낮으면 좋다.
제 2 영역(103a)을 제공함으로써, 채널 형성 영역(103b)에 실리콘 등의 불순물이 혼입되는 것을 방지하고, 트랜지스터의 전계 효과 이동도의 저하를 방지한다. 또한, 채널 형성 영역(103b)에 도전율 σ가 큰 산화물 반도체를 사용함으로써 높은 전계 효과 이동도를 실현할 수 있다. 또한, 채널 형성 영역(103b) 위에 제공된 제 6 영역(103c)은 공핍화되어 충분히 낮은 오프 전류를 실현할 수 있다.
또한, 도 16c에 도시된 에너지 밴드도는 일례이며, 이것으로 한정되지 않는다. 예를 들어, 2번째 층의 산화물 반도체층 S2를 형성하는 동안에 성막 조건 또는 스퍼터링 타깃을 바꿔 층 S21과 층 S22를 형성하고, 도 17a에 도시된 바와 같은 에너지 밴드도가 되도록 하여도 좋다. 층 S21과 층 S22를 합친 막 두께는 15nm 이상 30nm 이하로 하는 것이 바람직하다. 또한, 3번째 층의 산화물 반도체층 S3은 실질적인 채널 길이가 될 수 있기 때문에, 1번째 층의 산화물 반도체층 S1 및 2번째 층의 산화물 반도체층 S2보다 두꺼운 것이 바람직하다.
또한, 2번째 층의 산화물 반도체층 S2를 형성하는 동안에 연속적으로 성막 조건을 바꿔 층 S21과 층 S22를 형성하고, 도 17b에 도시된 바와 같은 에너지 밴드도가 되도록 하여도 좋다.
또한, 3번째 층의 산화물 반도체층 S3을 형성하는 동안에 연속적으로 성막 조건을 바꿔 층 S31과 층 S32를 형성하고, 도 17c에 도시된 바와 같은 에너지 밴드도가 되도록 하여도 좋다. 층 S31과 층 S32를 합친 막 두께는 15nm 이상 30nm 이하로 하는 것이 바람직하다.
(실시형태 8)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 도 18a 내지 도 18d를 사용하여 설명한다. 본 실시형태에서는 불순물 원소(도펀트라고도 함)를 첨가하여 저저항 영역(104c) 및 저저항 영역(108c)을 형성함으로써 채널 형성 영역(103b)보다 전기적 저항이 낮은 영역으로 한 트랜지스터(120)의 제작 방법의 일례를 나타낸다.
우선, 기판(100) 위에 하지 절연층(133)을 형성한다.
사용이 가능한 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 기판(100)으로서 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판 등을 사용하여도 좋다. 또한, SOI 기판, 반도체 기판 위에 반도체 소자가 제공된 것 등을 사용할 수 있다. 또한, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
하지 절연층(133)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 펄스 레이저 퇴적법(Pulsed Laser Deposition: PLD법), ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 하지 절연층(133)을 스퍼터링법을 사용하여 형성하면, 수소 등 불순물 원소를 저감시킬 수 있다.
또한, 하지 절연층(133)의 재료는 실시형태 1에 나타낸 절연막(433)과 동일 재료를 사용할 수 있다.
하지 절연층(133)은, 나중에 형성되는 1번째 층의 산화물 반도체층과 접하므로, 층 내(벌크 내)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 하지 절연층(133)으로서, 산화 실리콘막을 사용하는 경우에는 SiO(2+α)(다만 α>0)로 한다.
이어서, 하지 절연층(133) 위에 산화물 반도체층의 적층을 형성한다.
1번째 층의 산화물 반도체층 S1로서는 M1aM2bM3cOx(a는 0 이상 2 이하의 실수, b는 0 초과 5 이하의 실수, c는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용하여 형성되는 막 두께 5nm 이상 40nm 이하의 In-Ga-Zn계 산화물막을 사용한다. 또한, 1번째 층의 산화물 반도체층은 비정질 구조로 하여도 좋지만, CAAC-OS막으로 하는 것이 바람직하다.
또한, 2번째 층의 산화물 반도체층 S2로서는 M4dM5eM6fOx(d는 0 초과 5 이하의 실수, e는 0 이상 3 이하의 실수, f는 0 초과 5 이하의 실수, x는 임의의 정수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용하여 산소분위기, 산소와 질소를 포함한 혼합 분위기, 또는 희가스와 산소와 질소를 포함한 혼합 분위기, 또는 질소 분위기에서 스퍼터링법으로 막 두께 5nm 이상 40nm 이하의 In-Ga-Zn계 산화물막을 형성한다. 또한, 2번째 층의 산화물 반도체층은 CAAC-OS막으로 하는 것이 바람직하다.
또한, 3번째 층의 산화물 반도체층 S3으로서는 M7gM8hM9iOx(g는 0 이상 2 이하의 실수, h는 0 초과 5 이하의 실수, i는 0 이상 5 이하의 실수, x는 임의의 실수)로 표기할 수 있는 재료막을 사용한다. 본 실시형태에서는 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용하여 형성되는 막 두께 5nm 이상 40nm 이하의 In-Ga-Zn계 산화물막을 사용한다. 또한, 3번째 층의 산화물 반도체층은 비정질 구조로 하여도 좋지만, CAAC-OS막으로 하는 것이 바람직하다. 3번째 층의 산화물 반도체층은 소스 전극층 또는 드레인 전극층과 접하여 문턱 전압을 결정한다.
이와 같은 적층 구조로 함으로써 나중에 형성되는 2번째 층의 산화물 반도체층의 일부인 채널 형성 영역이 실리콘을 포함한 절연막에 접하지 않은 구조로 한다.
또한, 3층의 산화물 반도체층을 형성할 때 사용하는 스퍼터링 타깃은 다결정 타깃을 사용하고, CAAC-OS막으로 한다.
다음에, 3층의 산화물 반도체층 위에 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 3층의 산화물 반도체층의 일부를 에칭함으로써 도 18a에 도시된 바와 같이 산화물 반도체층의 적층을 형성한다. 그 후, 마스크를 제거한다. 이 단계에 있어서, 기생 채널의 발생을 방지하기 위하여 1번째 층의 산화물 반도체층의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 또한, 2번째 층의 산화물 반도체층의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 또한, 3번째 층의 산화물 반도체층의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다.
또한, 2번째 층의 산화물 반도체층에 하지 절연층(133)으로부터 산소를 공급하기 위한 가열 처리는 산화물 반도체층을 섬 형상으로 가공하기 전에 행하여도 좋고, 섬 형상으로 가공한 후에 행하여도 좋다. 다만, 섬 형상으로 가공하기 전에 가열 처리를 행함으로써, 하지 절연층(133)으로부터 외부로 방출되는 산소의 양이 적기 때문에, 더 많은 산소를 2번째 층의 산화물 반도체층으로 공급할 수 있다.
이어서, 산화물 반도체층의 적층 위에 게이트 절연층(102)을 형성한다.
게이트 절연층(102)의 재료로서 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 질화 실리콘, 질화 산화 실리콘, 산화 하프늄, 또는 산화 탄탈 등의 산화물 절연층을 사용하는 것이 바람직하다. 또한, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 High-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(102)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 게이트 절연층(102)을 적층 구조로 한 경우, 3번째 층의 산화물 반도체층과 접하지 않으면, 질화 실리콘막을 사용할 수도 있다.
게이트 절연층(102)의 막 두께는 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, PLD법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연층은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 고정된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 게이트 절연층(102)은, 하지 절연층(133)과 마찬가지로 산화물 반도체층과 접하므로, 층 내(벌크 내)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다.
본 실시형태에서는, 게이트 절연층(102)으로서 CVD법을 사용한 막 두께 20nm의 산화 질화 실리콘막을 사용한다.
다음에 게이트 절연층(102) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써 게이트 전극층(101)을 형성한다.
게이트 전극층(101)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(101)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(102)과 접하는 게이트 전극층(101)의 하나의 층으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV 이상, 또는 5.5eV 이상의 일함수를 갖고, 게이트 전극으로서 사용한 경우에는 트랜지스터의 문턱 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
게이트 전극층(101)의 막 두께는 50nm 이상 300nm 이하가 바람직하다. 본 실시형태에서는, 스퍼터링법을 사용하여, 막 두께 30nm의 질화 탄탈과 막 두께 200nm의 텅스텐의 적층을 형성한다.
다음에 게이트 전극층(101)을 마스크로 하여 게이트 절연층(102)을 선택적으로 제거하여 3층의 산화물 반도체층의 일부를 노출시킨다. 여기까지의 단계에서 도 18a에 도시된 구조가 된다.
이어서, 게이트 전극층(101)을 마스크로 하고 산화물 반도체층에 저항을 저감시키는 불순물 원소를 도입하여 게이트 전극층과 중첩되지 않은 영역에 저저항 영역을 형성한다. 불순물 원소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용할 수 있다.
도입되는 불순물 원소는, 인, 붕소, 질소, 비소, 아르곤, 알루미늄 또는 이들을 포함하는 분자 이온 등을 사용할 수 있다. 이들 원소의 도즈량은 1×1013ions/cm2 내지 5×1016ions/cm2로 하는 것이 바람직하다. 또한, 불순물 원소로서 인을 도입하는 경우, 가속 전압을 0.5kV 내지 80kV로 하는 것이 바람직하다.
또한, 3층의 산화물 반도체층으로 불순물 원소를 도입하는 처리는, 복수 횟수 행하여도 좋다. 3층의 산화물 반도체층으로 불순물 원소를 도입하는 처리를 복수 횟수 행하는 경우, 불순물 원소는 복수 횟수 모두에 있어서 동일하여도 좋고, 한 번의 처리마다 바꾸어도 좋다.
여기서 불순물 원소를 도입해 둠으로써 3층의 산화물 반도체층의 저항을 저감시킬 수 있는 것과 함께 3층의 산화물 반도체층에 주입함으로써, 어모퍼스화시키는 것으로 나중에 형성되는 질화 실리콘막의 형성시에 최표면의 산화물 반도체층으로의 질소의 확산이 일어나기 쉽고, 저저항 영역의 저항을 더 저감시킬 수 있다.
또한, 불순물 원소를 도입하는 조건이나 3층의 산화물 반도체층의 막 두께에도 따르지만, 적어도 3번째 층의 산화물 반도체층 S3의 게이트 전극층과 중첩되지 않은 영역에 저저항 영역을 형성한다. 또한, 2번째 층의 산화물 반도체층 S2의 게이트 전극층과 중첩되지 않은 영역에 불순물 원소를 도입할 수도 있고, 1번째 층의 산화물 반도체층 S1의 게이트 전극층과 중첩되지 않은 영역에 불순물 원소를 도입할 수도 있다. 본 실시형태에서는 2번째 층의 산화물 반도체층 S2의 게이트 전극층과 중첩되지 않은 영역에도 불순물 원소를 도입하고, 1번째 층의 산화물 반도체층 S1의 게이트 전극층과 중첩되지 않은 영역에도 불순물 원소를 도입한다. 여기까지의 단계로 도 18b에 도시된 구조가 된다.
다음에, 게이트 전극층(101)을 덮고, 또 3번째 층의 산화물 반도체층 위에 접하는 질화 실리콘막(107)을 형성한다. 질화 실리콘막(107)은 플라즈마 CVD법을 사용하여 실란(SiH4)과 질소(N2)의 혼합 가스를 공급하여 형성하는 질화 실리콘막을 사용하는 것이 바람직하다. 이 질화 실리콘막은 배리어막으로서도 기능하고, 수소 또는 수소 화합물이 나중에 형성하는 산화물 반도체층에 혼입되는 것을 억제하여 반도체 장치의 신뢰성을 향상시킨다. 또한, 질화 실리콘막(107)은 질소 분위기에서의 스퍼터링법을 사용하여 형성하여도 좋다. 질화 실리콘막(107)에 접하는 산화물 반도체층의 표면 부근의 영역에는 질소가 도입되어 저저항화된다.
이상의 공정으로, 제 1 영역(104a), 제 2 영역(103a), 제 3 영역(108a)을 갖는 1번째 층의 산화물 반도체층 S1과, 제 4 영역(104b), 채널 형성 영역(103b), 제 5 영역(108b)을 갖는 2번째 층의 산화물 반도체층 S2와, 저저항 영역(104c), 제 6 영역(103c), 저저항 영역(108c)을 갖는 3번째 층의 산화물 반도체층 S3으로 이루어지는 산화물 반도체 적층(109)을 형성할 수 있다.
저저항 영역(104c) 및 저저항 영역(108c)은 불순물 원소가 첨가되어 비정질 구조가 되어 있고, 또한, 질소가 확산되어 있기 때문에 질소의 함유량이 제 6 영역(103c)보다 많다. 또한, 1번째 층의 산화물 반도체층 S1의 게이트 전극층과 중첩되지 않은 영역인 제 1 영역(104a) 및 제 3 영역(108a)은 불순물 원소가 첨가되어 비정질 구조가 되어 있다.
이어서, 질화 실리콘막(107)의 저저항 영역(104c) 및 저저항 영역(108c)과 중첩되는 영역의 일부를 에칭하여 저저항 영역(104c) 및 저저항 영역(108c)까지 달하는 개구를 형성한다. 개구는 마스크 등을 사용한 선택적인 에칭에 의하여 형성된다. 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋으며, 양쪽 모두를 조합하여 개구를 형성하여도 좋다. 또한, 상기 개구는 저저항 영역(104c) 및 저저항 영역(108c)까지 달하면 좋고, 형상은 특별히 한정되지 않는다.
이어서, 상기 개구에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써 전극층(105a, 105b)을 형성한다(도 18d 참조). 전극층(105a, 105b)에는 상술한 게이트 전극층(401)에 사용한 재료 및 방법과 마찬가지로 제작할 수 있다. 본 실시형태에서는 도전막으로서 텅스텐막을 사용한다.
이상의 공정으로 트랜지스터(120)를 제작할 수 있다. 또한, 상면도는 도 16a와 동일하고, 쇄선 A-B로 절단한 단면이 도 18d에 상당한다.
또한, 트랜지스터(120)의 채널 형성 영역(103b), 제 2 영역(103a), 및 제 6 영역(103c)은 질소가 첨가되지 않고, 계속 CAAC-OS막인 상태를 유지하기 때문에 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 본 실시형태의 반도체 장치는 도 18d에 도시된 구성에 한정되지 않고, 도 19d, 도 20e, 도 21a, 또는 도 21b에 도시된 트랜지스터 구조로 하여도 좋다.
도 19d에 도시된 트랜지스터(122)는 게이트 전극층(101) 측면에 측벽 절연층(사이드 월이라고도 함)을 제공하는 구성이다. 이하에 트랜지스터(122)의 제작 방법을 설명한다.
도 18a에 도시된 공정까지는 동일하기 때문에, 여기서는 설명은 생략한다. 도 19a는 도 18a와 동일하다.
도 19a와 동일한 상태까지 얻은 후, 질화 실리콘막(107)을 형성한다. 질화 실리콘막(107)의 형성에 의하여 저저항 영역(104c) 및 저저항 영역(108c)이 형성된다. 도 19b는 이 단계의 상태를 도시한 것이다.
다음에 질화 실리콘막(107)을 부분적으로 에칭하여 측벽 절연층(113a, 113b)을 형성한다.
이어서, 게이트 전극층(101) 및 측벽 절연층(113a, 113b)을 마스크로 하고, 산화물 반도체층에 저항을 저감시키는 불순물 원소를 도입한다. 도 19c는 이 단계의 상태를 도시한 것이다.
또한, 3번째 층의 산화물 반도체층 중, 측벽 절연층(113a)과 중첩된 제 7 영역(106a)과, 측벽 절연층(113b)과 중첩되는 제 8 영역(106b)이 형성된다. 제 7 영역(106a) 및 제 8 영역(106b)은 질소가 제 6 영역(103c)보다 많이 포함된다. 또한, 측벽 절연층(113a), 측벽 절연층(113b)을 형성한 후에 저저항 영역(104c) 및 저저항 영역(108c)은 인이나 붕소가 첨가되어 있기 때문에, 인이나 붕소가 첨가되지 않은 제 7 영역(106a) 및 제 8 영역(106b)보다 저저항이다.
다음에, 도전막을 형성한 후, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써, 전극층(105a) 및 전극층(105b)을 형성한다. 또한, 전극층(105a), 전극층(105b)과 산화물 반도체층이 접하는 면적이 크기 때문에 저저항화할 수 있어 반도체 장치의 고속화가 가능하다.
이어서, 트랜지스터(122)에 기인한 표면 요철을 저감시키기 위하여 평탄화 절연막이 되는 층간 절연층(111)을 제공한다. 층간 절연층(111)은 폴리이미드 수지, 아크릴 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
이상의 공정으로, 도 19d에 도시된 트랜지스터(122)를 제작할 수 있다.
또한, 트랜지스터(122)의 상면도를 도 20a에 도시하였다. 도 20a에 있어서의 쇄선 C-D로 절단한 단면이 도 19d에 대응한다. 또한, 도 20a에 있어서의 쇄선 E-F로 절단한 단면을 도 20b에 도시하였다.
도 20b에 도시된 바와 같이, 제 2 영역(103a)의 단부면은 게이트 절연층(102)으로 덮여 있다. 제 2 영역(103a)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 마찬가지로, 채널 형성 영역(103b)의 단부면은 게이트 절연층(102)으로 덮여 있다. 채널 형성 영역(103b)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 마찬가지로, 제 6 영역(103c)의 단부면은 게이트 절연층(102)으로 덮여 있다. 또한, 제 6 영역(103c)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 이와 같이, 적어도 채널 형성 영역(103b)의 단부면을 게이트 절연층(102)으로 덮는 구성으로 하고, 각 산화물 반도체층의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도를 20° 이상 40° 이하로 함으로써 기생 채널의 발생을 방지할 수 있다.
또한, 누설을 저감시키기 위하여 도 20e에 도시된 트랜지스터 구조로 하여도 좋다. 도 20e에 도시된 트랜지스터(124)는 도 19d에 도시된 구조와 일부 다른 구조의 일례이다. 도 20e에 도시된 트랜지스터(124)는 1번째 층의 산화물 반도체층의 측면 및 2번째 층의 산화물 반도체층의 측면 및 상면을 3번째 층의 산화물 반도체층으로 덮는 구성이다. 3번째 층의 산화물 반도체층의 평면 면적은 2번째 층 및 1번째 층의 산화물 반도체층의 평면 면적보다 넓게 한다. 도 20c는 트랜지스터(124)의 상면도를 도시한 것이고, 3번째 층의 산화물 반도체층의 주연의 내측에 쇄선으로 도시한 것이 2번째 층 및 1번째 층의 산화물 반도체층의 주연이다. 도 20c에 있어서의 쇄선 G-H로 절단한 단면이 도 20e에 상당하고, 점선 K-J로 절단한 단면이 도 20d에 상당한다.
도 20d에 도시된 트랜지스터(124)는 기판(100) 위에 하지 절연층(133)을 형성하고, 1번째 층의 산화물 반도체층과 2번째 층의 산화물 반도체층을 동일 마스크를 사용하여 패터닝함으로써 형성하고, 그 후 3번째 층의 산화물 반도체층을 형성한다. 서로 다른 마스크를 사용하여 형성함으로써 도 20d에 도시된 바와 같이 1번째 층의 산화물 반도체층의 측면 및 2번째 층의 산화물 반도체층의 측면 및 상면을 3번째 층의 산화물 반도체층으로 덮는 구성으로 할 수 있다. 이와 같은 구성으로 함으로써 전극층(105a)과 전극층(105b) 사이에 발생하는 누설 전류를 저감시킬 수 있다.
트랜지스터(124)에 있어서도, 제 2 영역(103a)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 마찬가지로 채널 형성 영역(103b)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다. 또한, 제 6 영역(103c)의 단부면과 하지 절연층(133)의 표면이 이루는 테이퍼 각도는 10° 이상 60° 이하, 바람직하게는 20° 이상 40° 이하로 한다.
도 21a에 도시된 트랜지스터(121)는 도 18d에 도시된 구조와 일부 다른 구조의 일례이다. 도 21a에 도시된 트랜지스터(121)는 1번째 층의 산화물 반도체층의 측면 및 2번째 층의 산화물 반도체층의 측면 및 상면을 3번째 층의 산화물 반도체층으로 덮는 구성이다.
도 21a에 도시된 트랜지스터(121)는 기판(100) 위에 하지 절연층(133)을 형성하고, 1번째 층의 산화물 반도체층과 2번째 층의 산화물 반도체층을 동일 마스크를 사용하여 패터닝을 행하여 형성하고, 그 후에 3번째 층의 산화물 반도체층을 형성한다. 서로 다른 마스크를 사용하여 형성함으로써 도 21a에 도시된 바와 같이 1번째의 산화물 반도체층의 측면 및 2번째의 산화물 반도체층의 측면 및 상면을 3번째의 산화물 반도체층으로 덮는 구성으로 할 수 있다.
다음에, 게이트 절연층(102)을 형성하고, 게이트 전극층(101)을 형성한다. 그리고, 불순물 원소를 첨가한 후, 질화 실리콘막(107)을 형성한다. 이어서 질화 실리콘막에 개구를 형성하고, 도전막을 형성한다. 상기 개구에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(105a), 전극층(105b)을 형성한다.
이상의 공정으로, 도 21a에 도시된 트랜지스터(121)를 제작할 수 있다.
도 21b에 도시된 트랜지스터(130)는 3층의 산화물 반도체층을 형성한 후, 전극층(105a), 전극층(105b)을 형성하고, 그 후에 게이트 전극층(101)을 형성하고, 전극층(105a), 전극층(105b), 및 게이트 전극층(101)을 마스크로 하여 불순물 원소를 첨가하는 구성이다. 전극층(105a), 전극층(105b)과 게이트 전극층(101)의 제작 순서가 다르다는 것 이외는 도 18d와 거의 동일하다.
이하에, 트랜지스터(130)의 제작 방법을 설명한다.
우선, 기판(100) 위에 하지 절연층(133)을 형성한다. 다음에, 1번째 층의 산화물 반도체층 S1, 2번째 층의 산화물 반도체층 S2, 3번째 층의 산화물 반도체층 S3을 순차적으로 형성한다.
1번째 층의 산화물 반도체층 S1로서 산소 분위기(산소 100%)에서의 스퍼터링법으로 원자수비가 In:Ga:Zn= 1:1:1의 스퍼터링 타깃을 사용한 In-Ga-Zn계 산화물막을 사용한다.
또한, 2번째 층의 산화물 반도체층 S2로서 산소 분위기(산소 100%)에서의 스퍼터링법으로 원자수비가 In:Ga:Zn= 3:1:2의 스퍼터링 타깃을 사용한 In-Ga-Zn계 산화물막을 사용한다.
또한, 3번째 층의 산화물 반도체층 S3으로서 산소 분위기(산소 100%)에서의 스퍼터링법으로 원자수비가 In:Ga:Zn= 1:3:2의 스퍼터링 타깃을 사용한 In-Ga-Zn계 산화물막을 사용한다.
다음에, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 3층의 산화물 반도체층의 일부를 에칭함으로써 산화물 반도체층의 적층을 형성한다.
이어서, 산화물 반도체층의 적층을 덮는 도전막을 형성한다. 다음에 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써 전극층(105a, 105b)을 형성한다.
이어서, 전극층(105a, 105b)을 덮는 절연막을 형성하여 도전막을 형성한다. 다음에, 포토리소그래피 공정에 의하여 마스크를 형성한 후, 상기 마스크를 사용하여 도전막의 일부를 에칭함으로써 게이트 전극층(101)을 형성한다. 그리고, 같은 마스크를 사용하여 절연막의 게이트 전극층(101)과 중첩되지 않은 영역을 에칭함으로써 게이트 절연층(102)을 형성한다.
다음에, 게이트 전극층(101), 및 전극층(105a, 105b)을 마스크로 하고, 적어도 3번째 층의 산화물 반도체층에 저항을 저감시키는 불순물 원소를 도입하여 게이트 전극층, 및 전극층(105a, 105b)과 중첩되지 않는 영역에 저저항 영역(104c, 108c)을 형성한다.
다음에, 게이트 전극층(101)을 덮고, 또 저저항 영역(104c, 108c) 위에 접하는 질화 실리콘막(107)을 형성한다.
이상의 공정으로, 제 1 영역(104a), 제 2 영역(103a), 제 3 영역(108a)을 갖는 1번째 층의 산화물 반도체층 S1과, 제 4 영역(104b), 채널 형성 영역(103b), 제 5 영역(108b)을 갖는 2번째 층의 산화물 반도체층 S2와, 저저항 영역(104c), 제 6 영역(103c), 저저항 영역(108c)을 갖는 3번째 층의 산화물 반도체층 S3으로 이루어지는 산화물 반도체 적층(109)을 갖는 트랜지스터(130)를 제작할 수 있다.
또한, 트랜지스터(130)의 산화물 반도체 적층(109)의 하방에 백 게이트로서 기능할 수 있는 도전층을 제공하는 경우에는, 기판(100)과 하지 절연층(133) 사이에 도전층을 제공하면 좋고, 그 경우 하지 절연층(133)은 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP))을 사용하여 평탄화 처리를 행하는 것이 바람직하다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 9)
실시형태 7에서 나타낸 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로의 단면도의 일례를 도 23a에 도시하였다. 도 23b는 도 23a에 대응하는 NOR형 회로의 회로도이고, 도 23c는 NAND형 회로의 회로도이다.
도 23a 및 도 23b에 도시된 NOR형 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801) 및 트랜지스터(802)는 도 22a 및 도 22b에 도시된 트랜지스터(750)와 같은 구조를 갖는, 채널 형성 영역에 단결정 실리콘 기판을 사용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803) 및 트랜지스터(804)는 도 22a 및 도 22b에 도시된 트랜지스터(610), 및 실시형태 7에서 나타낸 트랜지스터(130)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 23a 및 도 23b에 도시된 NOR형 회로에 있어서 트랜지스터(803), 트랜지스터(804)는 산화물 반도체막을 개재하여 게이트 전극층과 중첩된 위치에 트랜지스터의 전기적 특성을 제어하는 도전층(191)을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(803), 트랜지스터(804)의 문턱 전압을 더 플러스로 하고, 또한 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NOR형 회로에 있어서 트랜지스터(803) 및 트랜지스터(804)에 제공되고 백 게이트로서 기능할 수 있는 상기 도전층들은 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
도 23a에 도시된 반도체 장치는 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체막의 적층을 채널 형성 영역에 사용한 트랜지스터(803)를 적층하는 예이다.
트랜지스터(803)의 게이트 전극층(101)은 배선층(832)과 전기적으로 접속된다. 또한 배선층(832)은 배선층(835)과 전기적으로 접속된다. 또한 트랜지스터(803)의 게이트 전극층(101)은 매립 배선과 전기적으로 접속되고, 매립 배선은 전극층(842)과 전기적으로 접속된다. 또한 매립 배선은 제 1 배리어 금속막(186)과, 제 2 배리어 금속막(188)과, 제 1 배리어 금속막(186) 및 제 2 배리어 금속막(188)으로 둘러싸인 저저항 도전층(187)으로 구성된다.
매립 배선은 층간 절연막(185)에 전극층(842)까지 달하는 콘택트 홀을 형성하고, 제 1 배리어 금속막(186)을 형성하고, 그 위에 저저항 도전층(187)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고 평탄화하기 위하여 연마를 행하고, 노출된 저저항 도전층(187)을 보호하기 위하여 제 2 배리어 금속막(188)을 형성한다.
제 1 배리어 금속막(186), 및 제 2 배리어 금속막(188)은 저저항 도전층(187)에 포함되는 구리의 확산을 억제하는 도전 재료를 사용하면 좋고, 예를 들어 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 사용한다.
배선층(832)은 절연막(826) 및 절연막(830)에 형성된 개구에 제공되고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되고, 전극층(842)은 배선층(835) 위에 형성된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여 트랜지스터(803)의 전극층(105b)과 전기적으로 접속된다. 배선층(831)은 절연막(830)에 형성된 개구에 제공되고, 배선층(834)은 절연막(833)에 형성된 개구에 제공되어 있다. 또한, 전극층(105a) 또는 전극층(105b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
절연막(137) 위에 접하여 3층의 산화물 반도체층이 형성된다. 또한, 절연막(137) 및 게이트 절연층(102)에 의하여 불필요한 산소의 방출을 억제할 수 있고, 채널 형성 영역(103b)을 산소 과잉인 상태로 유지할 수 있다. 따라서, 트랜지스터(803)에 있어서 효율적으로 채널 형성 영역 중 및 계면의 산소 결손을 보전을 행하는 것이 가능하게 된다. 트랜지스터(804)도 트랜지스터(803)와 같은 구성이며, 같은 효과를 갖는다.
도 23c에 도시된 NAND형 회로에서는 p채널형 트랜지스터인 트랜지스터(811), 트랜지스터(814)는 도 22a 및 도 22b에 도시된 트랜지스터(750)와 같은 구조를 갖고, n채널형 트랜지스터인 트랜지스터(812), 트랜지스터(813)는 도 22a 및 도 22b에 도시한 트랜지스터(610)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 23c에 도시된 NAND형 회로에 있어서, 트랜지스터(812), 트랜지스터(813)는 산화물 반도체막을 개재하여, 게이트 전극층과 중첩된 위치에 트랜지스터의 전기적 특성을 제어하는 도전층을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 보다 플러스로 하고, 또한 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NAND형 회로에 있어서 트랜지스터(812) 및 트랜지스터(813)에 제공되고 백 게이트로서 기능하는 상기 도전층끼리는 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
본 실시형태에서 제시하는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 상이한 반도체 재료를 사용한 반도체 소자를 적층시킴으로써 미세화 및 고집적화를 실현하고, 또 안정적이고 높은 전기 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태에서는 실시형태 7에 나타낸 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 나타내었지만, 특별히 한정되지 않으며 실시형태 7 또는 실시형태 8에 나타낸 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들어 실시형태 7 또는 실시형태 8에 나타낸 트랜지스터를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용의 유지가 가능하고, 또 기록하는 횟수도 제한이 없는 반도체 장치(기억 장치)를 제작할 수도 있다.
10a: 스퍼터링 장치
10b: 스퍼터링 장치
10c: 스퍼터링 장치
11: 기판 공급실
12a: 로드록실
12b: 로드록실
13: 반송실
14: 카세트 포트
15: 기판 가열실
100: 기판
101: 게이트 전극층
102: 게이트 절연층
102a: 게이트 절연층
102b: 게이트 절연층
103a: 영역
103b: 채널 형성 영역
103c: 영역
104a: 영역
104b: 영역
104c: 저저항 영역
105a: 전극층
105b: 전극층
106a: 영역
106b: 영역
107: 질화 실리콘막
108a: 영역
108b: 영역
108c: 저저항 영역
109: 산화물 반도체 적층
111: 층간 절연층
113a: 측벽 절연층
113b: 측벽 절연층
120: 트랜지스터
121: 트랜지스터
122: 트랜지스터
123: 트랜지스터
124: 트랜지스터
130: 트랜지스터
133: 하지 절연층
133a: 하지 절연층
133b: 하지 절연층
136: 하지 절연층
137: 절연막
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
185: 층간 절연막
186: 배리어 금속막
187: 저저항 도전층
188: 배리어 금속막
191: 도전층
400: 기판
401: 게이트 전극층
402: 절연막
402a: 제 1 절연막
402b: 제 2 절연막
403: 산화물 반도체막의 적층
403a: 제 1 산화물 반도체막
403b: 제 2 산화물 반도체막
403c: 제 3 산화물 반도체막
407: 절연막
415: 트랜지스터
416: 트랜지스터
417: 트랜지스터
418: 트랜지스터
433: 절연막
434: 배선층
435: 산화물 절연막
436: 배선층
437: 절연막
438: 전극층
442: 도전층
444: 질화물 절연막
445a: 전극층
445b: 전극층
485: 층간 절연막
486: 배리어 금속막
487: 저저항 도전층
488: 배리어 금속막
491: 도전층
610: 트랜지스터
647: 배선층
657: 배선층
658: 배선층
684: 절연막
686: 절연막
687: 절연막
690: 용량 소자
692: 배선층
693: 용량 전극층
700: 기판
740: 트랜지스터
741: 게이트 전극층
742: 게이트 절연막
743: 채널 형성 영역
744: n형 불순물 영역
745: n형 불순물 영역
746: 측벽 절연층
748: 배선층
750: 트랜지스터
751: 게이트 전극층
752: 게이트 절연막
753: 채널 형성 영역
754: p형 불순물 영역
755: p형 불순물 영역
756: 측벽 절연층
760: 회로
788: 절연막
789: 소자 분리 영역
800: 기판
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
825: 전극층
826: 절연막
830: 절연막
831: 배선층
832: 배선층
833: 절연막
834: 배선층
835: 배선층
842: 전극층
1141: 스위칭 소자
1142: 메모리 셀
1143: 메모리 셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
2000: 기판
2001: 스퍼터링 입자
2002: 스퍼터링 타깃
2003: 챔버
3004: 논리 회로
3170a: 메모리 셀
3170b: 메모리 셀
3400: 메모리 셀 어레이
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9033: 잠금 장치
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작키
9639: 버튼
9700: 전기 자동차
9701: 2차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (10)

  1. 반도체 장치에 있어서,
    실리콘을 포함하는 채널 형성 영역을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 절연층; 및
    상기 절연층 위의 제 2 트랜지스터
    를 포함하고,
    상기 제 2 트랜지스터는
    인듐 및 갈륨을 포함하는 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 인듐 및 갈륨을 포함하는 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 인듐 및 갈륨을 포함하는 제 3 산화물 반도체층;
    상기 제 3 산화물 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극
    을 포함하고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 1 산화물 반도체층 내의 상기 인듐의 함유량보다 높고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 3 산화물 반도체층 내의 상기 인듐의 함유량보다 높고,
    상기 제 2 산화물 반도체층은 상기 제 3 산화물 반도체층 및 상기 제 1 산화물 반도체층보다 높은 도전율을 갖고,
    상기 제 3 산화물 반도체층은 상기 제 1 산화물 반도체층의 측면 및 상기 제 2 산화물 반도체층의 측면과 접하고,
    상기 제 3 산화물 반도체층은 결정을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    실리콘을 포함하는 채널 형성 영역을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 절연층; 및
    상기 절연층 위의 제 2 트랜지스터
    를 포함하고,
    상기 제 2 트랜지스터는
    제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층;
    상기 제 3 산화물 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극
    을 포함하고,
    상기 제 2 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 2 산화물 반도체층 내의 상기 갈륨의 함유량보다 높고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 2 산화물 반도체층 내의 상기 아연의 함유량보다 높고,
    상기 제 2 산화물 반도체층은 상기 제 3 산화물 반도체층 및 상기 제 1 산화물 반도체층보다 높은 도전율을 갖고,
    상기 제 3 산화물 반도체층은 상기 제 1 산화물 반도체층의 측면 및 상기 제 2 산화물 반도체층의 측면과 접하고,
    상기 제 3 산화물 반도체층은 결정을 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 산화물 반도체층과 접하는 소스 전극층; 및
    상기 제 3 산화물 반도체층과 접하는 드레인 전극층
    을 더 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 소스 전극층 및 상기 게이트 절연층을 포함하는 용량 소자를 더 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 1 산화물 반도체층 사이에 도전층을 더 포함하고,
    상기 도전층은 상기 제 2 산화물 반도체층과 중첩되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    실리콘을 포함하는 채널 형성 영역을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 절연층; 및
    상기 절연층 위의 제 2 트랜지스터
    를 포함하고,
    상기 제 2 트랜지스터는
    인듐 및 갈륨을 포함하는 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 인듐 및 갈륨을 포함하는 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 인듐 및 갈륨을 포함하는 제 3 산화물 반도체층
    을 포함하고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 1 산화물 반도체층 내의 상기 인듐의 함유량보다 높고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 3 산화물 반도체층 내의 상기 인듐의 함유량보다 높고,
    상기 제 3 산화물 반도체층은 상기 제 1 산화물 반도체층의 측면 및 상기 제 2 산화물 반도체층의 측면과 접하고,
    상기 제 3 산화물 반도체층은 결정을 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    실리콘을 포함하는 채널 형성 영역을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 절연층; 및
    상기 절연층 위의 제 2 트랜지스터
    를 포함하고,
    상기 제 2 트랜지스터는
    제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층
    을 포함하고,
    상기 제 2 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 2 산화물 반도체층 내의 상기 갈륨의 함유량보다 높고,
    상기 제 2 산화물 반도체층 내의 상기 인듐의 함유량은 상기 제 2 산화물 반도체층 내의 상기 아연의 함유량보다 높고,
    상기 제 3 산화물 반도체층은 상기 제 1 산화물 반도체층의 측면 및 상기 제 2 산화물 반도체층의 측면과 접하고,
    상기 제 3 산화물 반도체층은 결정을 포함하는, 반도체 장치.
  8. 제 1 항, 제 2 항, 제 6 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층의 상기 측면은 테이퍼되고,
    상기 제 2 산화물 반도체층의 상기 측면은 테이퍼되는, 반도체 장치.
  9. 제 1 항, 제 2 항, 제 6 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층보다 얇은, 반도체 장치.
  10. 제 1 항, 제 2 항, 제 6 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 제 2 산화물 반도체층 및 상기 제 3 산화물 반도체층보다 두꺼운, 반도체 장치.
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