KR102227591B1 - 반도체 장치 - Google Patents
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Abstract
산화물 반도체층을 포함하는 트랜지스터의 안정적인 전기 특성들이 달성된다. 이러한 트랜지스터를 포함하는 고도로 신뢰할 수 있는 반도체 장치가 제공된다. 이러한 반도체 장치는, 산화물층 및 산화물 반도체층으로 이루어진 다층막, 산화물층과 접하는 게이트 절연막 및 게이트 절연막을 개재하여 다층막과 중첩하는 게이트 전극을 포함한다. 산화물층은 산화물 반도체층과 공통인 원소를 포함하고, 산화물 반도체층보다 큰 에너지갭을 갖는다. 산화물층과 산화물 반도체층 사이의 조성은 점진적으로 변한다.
Description
본 발명은 반도체 장치 및 반도체 장치를 제작하는 방법에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성들을 사용함으로써 기능할 수 있는 임의의 장치를 언급하고, 전기-광학 장치, 반도체 회로, 전자 장치, 등은 모두 반도체 장치들임을 주목해야 한다.
절연 표면을 갖는 기판 위에 형성된 반도체층을 사용하여 트랜지스터를 형성하기 위한 기술이 주목을 끌고 있다. 트랜지스터는 집적 회로들 및 디스플레이 장치들과 같은 반도체 장치들에 폭넓게 적용되어 왔다. 실리콘-기반의 반도체층이 트랜지스터에 적용될 수 있는 반도체층으로 알려져 있다.
비정질 실리콘층 또는 다결정 실리콘층이 트랜지스터의 반도체층으로 사용될지는 목적에 의존한다. 예컨대, 대형 디스플레이 장치 내에 포함된 트랜지스터의 경우, 대형 기판상에 막을 형성하는 구축된 기술을 사용하여 형성될 수 있는 비정질 실리콘층이 바람직하게 사용된다. 다른 한 편으로, 구동기 회로들이 동일한 기판 위에 형성되는 고성능 디스플레이 장치 내에 포함된 트랜지스터의 경우, 높은 전계 효과 이동도를 갖는 트랜지스터를 형성할 수 있는 다결정 실리콘층이 바람직하게 사용된다. 다결정 실리콘층을 형성하기 위한 방법으로서, 비정질 실리콘층상에 수행되는 고온 열처리 또는 레이저광 처리가 알려져 있다.
또한, 최근에 산화물 반도체층이 주목을 끌고 있다. 예컨대, 인듐, 갈륨 및 아연을 함유하고, 1018/㎤ 미만의 캐리어 밀도를 갖는 산화물 반도체층을 포함하는 트랜지스터가 개시된다(특허문헌 1 참조).
산화물 반도체층은 스퍼터링 방법에 의해 형성될 수 있고, 따라서 대형 디스플레이 장치 내의 트랜지스터를 위해 사용될 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 높은 전계 효과 이동도를 갖고; 따라서 구동기 회로들이 동일한 기판 위에 형성되는 고성능 디스플레이 장치가 얻어질 수 있다. 더욱이, 비정질 실리콘막을 포함하는 트랜지스터를 위한 생산 장비의 부분이 개조되어 사용될 수 있으므로 자본 투자가 줄어들 수 있다는 장점이 존재한다.
산화물 반도체층을 포함하는 트랜지스터는 오프 상태에서 극히 낮은 누설 전류(오프 상태 전류로도 언급됨)를 갖는 것으로 알려져 있다. 예컨대, 산화물 반도체층을 포함하는 트랜지스터의 이러한 낮은 누설 전류 특성을 이용하는 저전력 소비의 CPU가 개시된다(특허문헌 2 참조).
산화물 반도체층을 포함하는 트랜지스터의 응용이 확장됨에 따라, 신뢰도는 다양한 양상들로부터 요구되고 있다. 위의 관점에서, 본 발명의 일 실시예의 목적은 산화물 반도체층을 포함하는 트랜지스터의 안정적인 전기 특성들을 달성하는 것이다. 다른 목적은 트랜지스터를 포함하는 고도로 신뢰할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예는, 산화물층과 산화물 반도체층을 포함하는 다층막, 산화물층과 접하는 게이트 절연막, 및 게이트 절연막을 개재하여 다층막과 중첩하는 게이트 전극을 포함하는 반도체 장치이다. 산화물층은 산화물 반도체층과 공통의 원소를 함유하고, 산화물 반도체층보다 큰 에너지갭을 갖는다. 산화물층과 산화물 반도체층 사이의 조성은 점진적으로 변한다. "산화물층과 산화물 반도체층 사이의 조성이 점진적으로 변한다"는 것이 산화물층과 산화물 반도체층 사이의 산화물층 또는 산화물 반도체층이 산화물층의 조성과 산화물 반도체층의 조성 사이의 중간인 조성을 갖는 것을 의미함을 주목해야 한다.
본 발명의 다른 실시예는, 산화물층과 산화물 반도체층을 포함하는 다층막, 산화물층과 접하는 게이트 절연막, 및 게이트 절연막을 개재하여 다층막과 중첩하는 게이트 전극을 포함하는 반도체 장치이다. 산화물층은 산화물 반도체층과 공통의 원소를 함유한다. 산화물층의 전도대 하단의 에너지는 산화물 반도체층의 에너지보다 진공 준위에 더 근접한다. 산화물층과 산화물 반도체층 사이의 조성은 점진적으로 변한다.
산화물층(장벽층으로 또한 언급됨)은 게이트 절연막의 반대 측(산화물 반도체층의 백채널 측으로 또한 언급됨) 상에 제공되고, 산화물 반도체층의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 그리고 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하만큼 진공 준위에 더 근접한 전도대 하단의 에너지를 갖는다. 이 때, 산화물 반도체층 내에 채널이 형성되는 반면, 채널은 산화물층에 형성되지 않는다. 덧붙여, 산화물층이 산화물 반도체층과 동일한 원소를 함유하기 때문에, 산화물층과 산화물 반도체층 사이의 조성은 점진적으로 변한다. 따라서, 산화물층과 산화물 반도체층 사이에 명확한 계면이 존재하지 않고, 계면 준위는 형성되기 어렵다. 계면 준위가 산화물층과 산화물 반도체층 사이의 계면에 형성될 때, 계면이 채널 형성 영역으로 작용하는 제 2 트랜지스터로서, 상이한 임계 전압을 갖는 제 2 트랜지스터가 형성되고, 트랜지스터의 겉보기 임계 전압은 일부 경우들에서 변한다. 따라서, 산화물 반도체층의 백채널 측상에 제공된 산화물층은 임계 전압과 같은 트랜지스터의 전기 특성들의 변동들을 줄일 수 있다.
채널이 산화물 반도체층 내에 형성되는 트랜지스터의 안정적인 전기 특성들을 얻기 위하여, 산화물 반도체층 내의 불순물들의 농도를 감소시킴으로써 산화물 반도체층이 진성으로 고도로 정제되도록 하는 것이 효과적이다. 산화물 반도체층이 "진성"이 되도록 고도로 정제된다는 표현은 산화물 반도체층이 "실질적으로 진성"이 되도록 고도로 정제되는 경우를 포함한다. 실질적으로 진성 산화물 반도체층의 경우, 산화물 반도체층의 캐리어 밀도가 1×1017/㎤ 미만, 1×1015/㎤ 미만, 또는 1×1013/㎤ 미만임을 주목해야 한다. 산화물 반도체층에서, 주 구성원소들 이외의 가벼운 원소, 반금속 원소, 금속 원소, 등(1 atomic% 미만)은 불순물들로서 작용한다. 예컨대, 수소, 질소, 탄소, 실리콘, 게르마늄, 티타늄, 및 하프늄은 산화물 반도체층 내에서 불순물들로서 작용한다. 산화물 반도체층 내의 불순물들의 농도를 줄이기 위하여, 산화물 반도체층에 인접한 게이트 절연막 및 산화물층 내의 불순물들의 농도가 또한 감소되는 것이 바람직하다.
예컨대, 산화물 반도체층 내의 실리콘은 불순물 준위를 형성한다. 이러한 불순물 준위는 일부 경우들에서 트랩 중심이 된다. 특히, 산화물 반도체층 내의 실리콘의 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만이 되도록 설정된다. 따라서, 실리콘(예, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 및 질화산화 실리콘)을 함유하는 절연막이 산화물 반도체층의 백채널 측상에 제공되지 않는 것이 바람직하다.
산화물 반도체층 내의 수소 및 질소는 도너 준위들을 형성하고, 캐리어 농도를 증가시킨다.
예컨대, 산화물층은 바람직하게, 알루미늄, 실리콘, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 세륨, 네오디뮴 또는 하프늄(특히 알루미늄 또는 갈륨)을 산화물 반도체층에서 보다 더 높은 비율로 함유한다. 특히, 산화물층으로서, 산화물 반도체층 내에서 보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상의 비율로 위의 원소를 함유하는 산화물층이 사용된다. 상기 원소는 산소와 강하게 결합하고, 따라서 산화물층 내의 산소 결손의 생성을 억제하는 기능을 갖는다. 즉, 산소의 결손은 산화물 반도체층에서보다 산화물층에서 생성되기 더 어렵다.
산화물 반도체층이 x1:y1:z1의 In 대 M 및 Zn의 원자수비를 갖는 In-M-Zn계 산화물이고, 산화물층이 또한 x2:y2:z2의 In 대 M 및 Zn의 원자수비를 갖는 In-M-Zn계 산화물인 경우, 다음의 조건들을 충족시키는 산화물 반도체층과 산화물층이 선택된다 : y2/x2는 y1/x1 보다 크고, 바람직하게는 y2/x2는 y1/x1 보다 1.5배 이상 크고, 더욱 바람직하게는 y2/x2는 y1/x1 보다 2배 이상 크고, 더더욱 바람직하게는 y2/x2는 y1/x1 보다 3배 이상 크다. 원소 M이 In보다 산소에 대한 큰 결합력을 갖는 금속 원소임을 주목해야 한다. 원소 M의 예들은, Al, Si, Ga, Ge, Y, Zr, La, Ce, Nd 및 Hf(특히, Al 또는 Ga)를 포함한다. 이때, 산화물 반도체층 내에서 y1은 x1이상인 것이 바람직하고, 이 경우 트랜지스터의 안정적인 전기 특성들이 달성될 수 있다. 그러나, y1이 x1보다 3배 이상 클 때, 트랜지스터의 전계 효과 이동도는 감소된다; 이러한 이유로, y1은 x1의 3배 미만인 것이 바람직하다.
산화물층의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하이다.
트랜지스터의 소스 전극과 드레인 전극은 산화물층과 접하여 제공된다. 즉, 트랜지스터의 소스 전극과 드레인 전극 사이에서 흐르는 전류(드레인 전류로 또한 언급됨)는 산화물층을 통해 산화물 반도체층 내에서 흐른다.
반도체 장치의 크기가 증가하거나 소형화될 때, 반도체 장치상의 배선 저항의 영향은 증가한다. 이러한 이유로, 낮은 저항을 갖는 구리를 함유하는 층을 포함하는 다층막이 배선으로서 사용되는 것이 바람직하다. 그러나, 상술한 바와 같이 구리는 산화물 반도체층 내에서 불순물로서 작용한다. 구리를 함유하는 층을 포함하는 다층막이 본 발명의 일 실시예의 반도체 장치 내에서 배선으로서 사용되는 때조차, 제공된 산화물층은 산화물 반도체층 내의 구리의 농도를 줄일 수 있다. 배선의 부분이 바람직하게 소스 전극과 드레인 전극으로서 기능하고, 이 경우 반도체 장치의 제작은 단순화될 수 있음을 주목해야 한다.
본 발명의 일 실시예에 따라, 트랜지스터는 산화물층과 산화물 반도체층을 포함하는 다층막을 사용함으로써 안정적인 전기 특성들을 가질 수 있다. 덧붙여, 트랜지스터를 포함하는 고도로 신뢰할 수 있는 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예의 반도체 장치를 도시하는 평면도 및 단면도들.
도 2는 각각 본 발명의 일 실시예의 다층막 내에서 산소의 확산을 도시하는 도면들.
도 3은 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면.
도 4는 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면.
도 5는 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 6은 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 7은 본 발명의 일 실시예의 산화물층 내의 입자들의 수를 도시하는 도면.
도 8은 막 형성 장치들의 예들을 도시하는 평면도들.
도 9는 막 형성 챔버들의 예들을 도시하는 단면도들.
도 10은 가열 처리 챔버의 예를 도시하는 단면도.
도 11은 본 발명의 일 실시예의 반도체 장치를 도시하는 평면도 및 단면도들.
도 12는 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 13은 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 14는 본 발명의 일 실시예의 EL 디스플레이 장치의 예를 도시하는 회로도.
도 15는 본 발명의 일 실시예의 EL 디스플레이 장치의 예를 도시하는 평면도 및 단면도들.
도 16은 EL 디스플레이 장치들의 예들을 도시하는 단면도들.
도 17은 본 발명의 일 실시예의 액정 디스플레이 장치의 예를 도시하는 회로도.
도 18은 본 발명의 일 실시예의 액정 디스플레이 장치들의 예들을 도시하는 단면도들.
도 19는 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 20은 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 21은 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 22는 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도 및 단면도들.
도 23은 각각 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도들.
도 24는 각각 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도들.
도 25는 본 발명의 일 실시예의 반도체 장치를 도시하는 블록도.
도 26은 본 발명의 일 실시예의 반도체 장치의 예를 도시하는 단면도.
도 27은 본 발명의 일 실시예의 CPU들의 예들을 도시하는 블록도들.
도 28은 본 발명의 일 실시예의 전자 기기들의 예들을 도시하는 도면들.
도 29는 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 30은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 31은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 32는 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 33은 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 34는 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 35는 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 36은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 37은 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 38은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 39는 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 40은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 41은 명 상태에서의 게이트 BT 시험들에 사용된 백색 LED의 스펙트럼을 도시한 도면.
도 42는 게이트 BT 시험들 전후에 측정된 트랜지스터들의 Vg-Id 특성들에서의 변화량을 도시한 도면.
도 43은 산화물층들의 TDS 분석 결과들을 도시하는 도면들.
도 44는 산화물층들의 XRD 분석 결과들을 도시하는 도면들.
도 2는 각각 본 발명의 일 실시예의 다층막 내에서 산소의 확산을 도시하는 도면들.
도 3은 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면.
도 4는 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면.
도 5는 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 6은 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 7은 본 발명의 일 실시예의 산화물층 내의 입자들의 수를 도시하는 도면.
도 8은 막 형성 장치들의 예들을 도시하는 평면도들.
도 9는 막 형성 챔버들의 예들을 도시하는 단면도들.
도 10은 가열 처리 챔버의 예를 도시하는 단면도.
도 11은 본 발명의 일 실시예의 반도체 장치를 도시하는 평면도 및 단면도들.
도 12는 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 13은 본 발명의 일 실시예의 반도체 장치를 제작하는 방법을 도시하는 단면도들.
도 14는 본 발명의 일 실시예의 EL 디스플레이 장치의 예를 도시하는 회로도.
도 15는 본 발명의 일 실시예의 EL 디스플레이 장치의 예를 도시하는 평면도 및 단면도들.
도 16은 EL 디스플레이 장치들의 예들을 도시하는 단면도들.
도 17은 본 발명의 일 실시예의 액정 디스플레이 장치의 예를 도시하는 회로도.
도 18은 본 발명의 일 실시예의 액정 디스플레이 장치들의 예들을 도시하는 단면도들.
도 19는 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 20은 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 21은 각각 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 단면도들.
도 22는 본 발명의 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도 및 단면도들.
도 23은 각각 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도들.
도 24는 각각 일 실시예의 액정 장치의 픽셀의 예를 도시하는 평면도들.
도 25는 본 발명의 일 실시예의 반도체 장치를 도시하는 블록도.
도 26은 본 발명의 일 실시예의 반도체 장치의 예를 도시하는 단면도.
도 27은 본 발명의 일 실시예의 CPU들의 예들을 도시하는 블록도들.
도 28은 본 발명의 일 실시예의 전자 기기들의 예들을 도시하는 도면들.
도 29는 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 30은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 31은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 32는 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 33은 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 34는 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 35는 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 36은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 37은 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 38은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 39는 각각 암 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 40은 각각 명 상태에서의 게이트 BT 시험 전후에 측정된 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 41은 명 상태에서의 게이트 BT 시험들에 사용된 백색 LED의 스펙트럼을 도시한 도면.
도 42는 게이트 BT 시험들 전후에 측정된 트랜지스터들의 Vg-Id 특성들에서의 변화량을 도시한 도면.
도 43은 산화물층들의 TDS 분석 결과들을 도시하는 도면들.
도 44는 산화물층들의 XRD 분석 결과들을 도시하는 도면들.
이후로, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 기술된다. 그러나, 본 발명은 다음의 설명으로 국한되지 않고, 당업자라면 본 명세서에 개시된 모드들 및 세부사항들이 다양한 방식들로 변경될 수 있음을 쉽게 이해할 것이다. 따라서, 본 발명은 실시예들의 설명으로 국한되는 것으로 해석되지 않아야 한다. 도면들을 참조하여 본 발명의 구조들을 기술할 때, 상이한 도면들에서 동일 부분들에 대해 공통적으로 동일한 참조 번호들이 사용된다. 동일한 빗금 패턴이 유사한 부분들에 적용되고, 일부 경우들에서 유사한 부분들이 참조 번호들에 의해 구체적으로 표시되지 않음을 주목해야 한다.
본 명세서에서 "제 1" 및 "제 2"와 같은 서수들은 편리를 위해 사용되고, 단계들의 순서 또는 층들의 적층 순서를 나타내는 것은 아니다. 덧붙여, 본 명세서에서 서수들은 본 발명을 특정하는 특별한 명칭들을 나타내는 것은 아니다.
많은 경우들에서, 전압은 특정 전위와 기준 전위(예, 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 언급함을 주목해야 한다. 따라서, 전압은 또한 전위로도 불릴 수 있다.
심지어 본 명세서에서 "전기적으로 접속된다"라는 표현이 사용될 때에도, 물리적인 연결이 전혀 이루어지지 않고, 배선이 실제 회로에서 단지 확장되는 경우가 존재한다.
본 발명에서 "소스" 및 "드레인"의 기능들은, 예컨대 회로 동작에서 전류 흐름의 방향이 변경될 때, 간혹 서로 대체될 수 있다. 그러므로, 본 명세서에서 "소스" 및 "드레인"의 용어들은 드레인 및 소스를 각각 나타내기 위하여 사용될 수 있다.
본 실시예에서 기술된 구조들이 적절하게 결합될 수 있음을 주목해야 한다.
< 1. 트랜지스터 >
다층막(106)을 포함하는 트랜지스터가 아래에서 기술된다.
< 1-1. 트랜지스터 구조(1) >
여기에서, 하부 게이트 트랜지스터가 기술된다. 본 절에서, 하부-게이트 트랜지스터의 한 종류인, 하부-게이트 상부-접촉(BGTC) 트랜지스터가 도 1의 (A) 내지 (C)를 참조하여 기술된다.
도 1의 (A) 내지 (C)는 BGTC 트랜지스터를 도시하는 평면도 및 단면도들이다. 도 1의 (A)는 트랜지스터의 평면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따라 취해진 단면도이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4를 따라 취해진 단면도이다.
도 1의 (B)에 도시된 트랜지스터는, 기판(100) 위에 제공된 게이트 전극(104); 게이트 전극(104) 위에 제공된 게이트 절연막(112); 게이트 절연막(112) 위에 제공된 산화물 반도체층(106a), 산화물 반도체층(106a) 위에 제공된 산화물층(106b)을 포함하는 다층막(106); 게이트 절연막(112) 및 다층막(106) 위에 제공된 소스 전극(116a) 및 드레인 전극(116b); 및 다층막(106), 소스 전극(116a) 및 드레인 전극(116b) 위에 제공된 보호 절연막(118)을 포함한다.
소스 전극(116a) 및 드레인 전극(116b)을 위해 사용된 도전막은 그 종류에 따라 산화물층(106b)의 부분으로부터 산소를 취하거나, 혼합층을 형성하고, 이는 산화물층(106b) 내에서 소스 영역(106c) 및 드레인 영역(106d)의 형성을 초래함을 주목해야 한다.
도 1의 (A)에서, 게이트 전극(104)과 중첩하는 영역 내에서 소스 전극(116a)과 드레인 전극(116b) 사이의 거리는 채널 길이로서 언급된다. 트랜지스터가 소스 영역(106c) 및 드레인 영역(106d)을 포함하는 경우, 게이트 전극(104)과 중첩하는 영역 내에서 소스 영역(106c)과 드레인 영역(106d) 사이의 거리는 채널 길이로 언급될 수 있음을 주목해야 한다.
채널 형성 영역이 게이트 전극(104)과 중첩하는 영역을 언급하고, 다층막(106) 내에서 소스 전극(116a)과 드레인 전극(116b) 사이에 삽입됨을 주목해야 한다(도 1의 (B) 참조). 덧붙여, 채널 영역은 채널 형성 영역에서 전류가 주로 흐르는 영역을 언급한다. 여기에서, 채널 영역은 산화물 반도체층(106a) 내의 채널 형성 영역이다.
도 1의 (A)에 도시된 바와 같이, 다층막(106)의 에지가 게이트 전극(104)의 에지의 내측에 위치하도록 게이트 전극(104)이 제공됨을 주목해야 한다. 이것은 기판(100) 측으로부터 들어가는 광으로 인해 다층막(106) 내에서 캐리어들의 생성을 억제할 수 있다. 즉, 게이트 전극(104)은 광-차단막으로 기능한다. 다층막(106)의 에지가 게이트 전극(104)의 에지의 외측에 위치할 수 있음을 주목해야 한다.
< 1-1-1. 다층막 >
다층막(106) 및 다층막(106)에 포함되는 산화물 반도체층(106a)과 산화물층(106b)이 아래에 기술된다.
산화물층(106b)은 산화물 반도체층(106a)을 형성하는 산소 이외의 한 종류 이상의 원소들로 형성된다. 전도대 하단에서 산화물층(106b)의 에너지는 산화물 반도체층(106a)의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 그리고 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하만큼 진공 준위에 근접한다. 위의 조건 하에서, 게이트 전극(104)에 전계가 인가될 때, 낮은 전도대 하단의 에너지를 갖는 다층막(106)의 산화물 반도체층(106a) 내에 채널이 형성된다. 즉, 산화물층(106b)을 산화물 반도체층(106a)과 보호 절연막(118) 사이에 형성하는 것은, 트랜지스터의 채널이 보호 절연막(118)과 접하지 않는 산화물 반도체층(106a) 내에 형성되는 것을 가능케 한다. 또한, 산화물층(106b)이 산화물 반도체층(106a)을 형성하는 산소 이외의 한 종류 이상의 원소들로 형성되기 때문에, 계면 산란은 산화물 반도체층(106a)과 산화물층(106b) 사이에서 발생하기 어렵다. 따라서, 캐리어들의 움직임은 산화물 반도체층(106a)과 산화물층(106b) 사이에서 방해받지 않고, 이는 트랜지스터의 전계-효과 이동도의 증가를 초래한다. 더욱이, 계면 준위는 산화물 반도체층(106a)과 산화물층(106b) 사이에서 형성되기 어렵다. 계면 준위가 산화물 반도체층(106a)과 산화물층(106b) 사이에서 형성될 때, 산화물 반도체층(106a)과 산화물층(106b) 사이의 계면이 채널로서 작용하는 제 2 트랜지스터로서, 트랜지스터와 상이한 임계 전압을 갖는 제 2 트랜지스터가 형성되고, 트랜지스터의 겉보기 임계 전압은 일부 경우들에서 변화한다. 따라서, 제공된 산화물층(106b)은 임계 전압과 같은 트랜지스터의 전기 특성들의 변동들을 줄일 수 있다.
산화물층(106b)은 예컨대 알루미늄, 실리콘, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 세륨, 네오디뮴 또는 하프늄(특히 알루미늄 또는 갈륨)을 산화물 반도체층(106a)에서보다 높은 비율로 함유하는 산화물층이 될 수 있다. 특히, 산화물층(106b)으로, 산화물 반도체층(106a) 내의 비율의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 위의 원소를 함유하는 산화물층이 사용된다. 상기 원소는 산소와 강하게 결합하고, 따라서 산화물층 내의 산소 결손의 생성을 억제하는 기능을 갖는다. 즉, 산화물층(106b)은 산소 결손이 산화물 반도체층(106a)에서보다 생성되기 더 어려운 산화물층이다.
산화물 반도체층(106a)이 x1:y1:z1의 In:M:Zn의 원자수비를 갖는 In-M-Zn계 산화물이고, 산화물층(106b)이 또한 x2:y2:z2의 In:M:Zn의 원자수비를 갖는 In-M-Zn계 산화물인 경우, 다음의 조건들을 충족시키는 산화물 반도체층(106a)과 산화물층(106b)이 선택된다 : y1/x1은 y2/x2보다 크고, 바람직하게는 y1/x1은 y2/x2보다 1.5배 이상 크고, 더욱 바람직하게는 y1/x1은 y2/x2보다 2배 이상 크고, 더더욱 바람직하게는 y1/x1은 y2/x2보다 3배 이상 크다. 원소 M이 In보다 산소에 대한 큰 결합력을 갖는 금속 원소임을 주목해야 한다. 원소 M의 예들은, Al, Si, Ga, Ge, Y, Zr, La, Ce, Nd 및 Hf(특히, Al 및 Ga)를 포함한다. 이때, 산화물 반도체층(106a) 내에서 y1은 x1 이상인 것이 바람직하고, 이 경우 트랜지스터의 안정적인 전기 특성들이 달성될 수 있다. 그러나, y1이 x1보다 3배 이상 클 때, 트랜지스터의 전계 효과 이동도는 감소된다; 이러한 이유로, y1은 x1의 3배 미만인 것이 바람직하다.
위에서 기술한 바와 같이, 산소 결손은 산화물층(106b)에서 생성되기 어렵다. 도 43은 산화물층(106b)으로부터 방출되고, 열탈착 분광법(TDS)에 의해 측정된, 32의 질량 전하비(m/z)를 갖는 가스 분자들의 양을 도시한다. 도 43에 도시된 결과들이 50℃ 내지 420℃의 기판 온도에서 수행된 측정으로부터 얻어졌음을 주목해야 한다.
산화물층(106b)은 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:3:2) 타깃을 사용하는 스퍼터링법에 의해 실리콘 웨이퍼 위에서 35nm 두께로 형성되었다. 증착 가스가 아르곤 가스와 산소 가스의 혼합물이었고, 압력이 0.6Pa이었고, 기판 온도가 170℃이었고, AC 전력이 5kW인, 조건들 하에서 산화물층(106b)이 형성되었음을 주목해야 한다.
도 43의 (A)는 산소의 비율이 10%인(아르곤 가스: 산소 가스 = 9:1) 산화물층(106b)의 TDS 측정 결과들을 도시한다. 도 43의 (B)는 산소의 비율이 50%인(아르곤 가스: 산소 가스 = 1:1) 산화물층(106b)의 TDS 측정 결과들을 도시한다. 도 43의 (C)는 산소의 비율이 100%인(아르곤 가스: 산소 가스 = 0:1) 산화물층(106b)의 TDS 측정 결과들을 도시한다.
도 43에 따라, 산소 분자들의 방출은 50℃ 내지 420℃ 범위의 각 산화물층(106b)에서 거의 관찰되지 않았다. 이것은 산소 결손이 산화물층(106b) 내에서 생성되기 어려운 것을 나타낸다.
다음에, 산화물층(106b)의 밀도가 기술된다. 산화물층(106b)이 조밀할 때, 제작시 플라즈마로 인한 손상은 야기되기 어렵고, 이는 안정적인 전기 특성들을 갖는 트랜지스터의 제작을 초래한다.
산화물층(106b)의 막 밀도는 X-선 반사율(XRR) 분석에 의해 측정되었다. 측정 대상인 산화물층(106b)은 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:3:2) 타깃을 사용하는 스퍼터링법에 의해 수정 기판 위에서 35nm 두께로 형성되었다. 증착 가스가 아르곤 가스와 산소 가스의 혼합물이었고, 압력이 0.3Pa 또는 0.6Pa이었고, 기판 온도가 실온(약 25℃)이었고, AC 전력이 5kW인, 조건들 하에서 산화물층(106b)이 형성되었음을 주목해야 한다.
결과들은 산화물층(106b)의 평균 막 밀도가 5.75 g/㎤ 내지 5.95 g/㎤와 같이 높은 것을 나타낸다.
다음에, 산화물층(106b)의 결정화도가 관측되었다. X-선 회절이 결정화도의 관찰을 위해 채용되었다.
산화물층(106b)은 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:3:2) 타깃을 사용하는 스퍼터링법에 의해 수정 기판 위에서 100nm 두께로 형성되었다. 증착 가스가 아르곤 가스와 산소 가스의 혼합물이었고, 압력이 0.6Pa이었고, AC 전력이 5kW인, 조건들 하에서 산화물층(106b)이 형성되었음을 주목해야 한다.
산화물층(106b)의 형성시 산소의 비율은, 10%(아르곤 가스: 산소 가스 = 9:1), 50%(아르곤 가스: 산소 가스 = 1:1), 및 100%(아르곤 가스: 산소 가스 = 0:1)로 설정되었다. 산화물층(106b)의 형성시 온도는 실온(약 25℃), 100℃, 및 200℃이었다. 결과들은 도 44에 도시된다.
도 44에 따라, 산소의 비율이 10%인 조건 하에서 형성된 산화물층들(106b) 및 산소 비율이 50%이었고 기판 온도가 실온인 조건들 하에서 형성된 산화물층(106b) 내에서 높은 결정 배향들은 관측되지 않았다. 대조적으로, 위의 산화물층들(106b) 이외에, 산소 비율이 50% 및 100%인 조건들 하에서 형성된 산화물층들(106b) 내에서 예리한 피크들이 XRD에 의해 관측되었다. 따라서, 산소 비율이 50% 및 100%인 조건들 하에서 형성된 산화물층들(106b)은 공간 그룹 Fd-3m에 속한 결정 구조(예, 스피넬 결정 구조)를 포함한다. 예컨대, 18°근방의 피크, 36°근방의 피크, 및 56°근방의 피크는 필시 (111)면, (222)면, 및 (333)면에 각각 귀속된다.
산화물층(106b)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하이다. 산화물 반도체층(106a)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체층(106a)과 산화물층(106b)의 각각 내의 실리콘 농도는 아래에서 기술된다. 트랜지스터의 안정적인 전기 특성들을 얻기 위하여, 산화물 반도체층(106a)이 진성으로 고순도화 되도록, 산화물 반도체층(106a) 내의 불순물들의 농도를 줄이는 것이 효과적이다. 산화물 반도체층(106a)의 캐리어 밀도는 1×1017/㎤ 미만, 1×1015/㎤ 미만, 또는 1×1013/㎤ 미만으로 설정된다. 산화물 반도체층(106a) 내에서, 주된 원소들 이외에 가벼운 원소, 반금속 원소, 금속 원소, 등(1 atomic% 미만)은 불순물들로서 작용한다. 예컨대, 수소, 질소, 탄소, 실리콘, 게르마늄, 티타늄, 및 하프늄은 산화물 반도체층(106a) 내에서 불순물들로서 작용한다. 따라서, 산화물 반도체층(106a)에 인접한 게이트 절연막(112) 및 산화물층(106b) 내의 불순물들의 농도는 감소되는 것이 바람직하다.
예컨대, 실리콘이 산화물 반도체층(106a) 내에 함유될 때, 불순물 준위가 형성된다. 특히, 실리콘이 산화물 반도체층(106a)과 산화물층(106b) 사이에 존재할 때, 불순물 준위는 트랩 중심이 된다. 이러한 이유로, 산화물 반도체층(106a)과 산화물층(106b) 사이의 영역 내에서 실리콘의 농도는 1×1019 atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018 atoms/㎤ 미만으로 설정된다.
또한, 산화물 반도체층(106a) 내의 수소 및 질소는 도너 준위들을 형성하고, 이들은 캐리어 밀도를 증가시킨다. 2차 이온 질량 분석기(SIMS)에 의해 측정된 산화물 반도체층(106a) 내의 수소 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더욱 바람직하게는 1×1019atoms/㎤ 이하, 더더욱 바람직하게는 5×1018atoms/㎤ 이하로 설정된다. SIMS에 의해 측정된 질소 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 1×1018atoms/㎤ 이하, 더더욱 바람직하게는 5×1017atoms/㎤ 이하로 설정된다.
산화물 반도체층(106a) 내의 수소 및 질소의 농도를 줄이기 위하여 산화물층(106b) 내의 수소 및 질소의 농도를 줄이는 것이 바람직하다. SIMS에 의해 측정된 산화물층(106b) 내의 수소 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더욱 바람직하게는 1×1019atoms/㎤ 이하, 더더욱 바람직하게는 5×1018atoms/㎤ 이하로 설정된다. SIMS에 의해 측정된 질소 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 1×1018atoms/㎤ 이하, 더더욱 바람직하게는 5×1017atoms/㎤ 이하로 설정된다.
산화물 반도체층(106a) 및 산화물층(106b)의 각각은 비정질 구조 또는 결정 구조를 가짐을 주목해야 한다. 산화물 반도체층(106a)이 결정 구조를 갖고, 산화물층(106b)이 비정질 구조 또는 결정 구조를 갖는 것이 바람직하다. 채널이 형성된 산화물 반도체층(106a)이 결정 구조를 가질 때, 트랜지스터의 안정적인 전기 특성들이 달성될 수 있다. 결정 구조를 갖는 산화물 반도체층(106a)은 바람직하게 CAAC-OS(c-축 배향된 결정 산화물 반도체)층임을 주목해야 한다.
산화물 반도체층(산화물층)의 구조는 아래에 기술된다.
본 명세서에서 용어, "평행"은 2개의 직선들 사이에 형성된 각도가 -10°이상 10°이하인 것을 나타내고, 따라서, 각도가 -5°이상 5°이하인 경우도 또한 포함한다. 또한, 용어 "수직"이란 2개의 직선들 사이에 형성된 각도가 80°이상 100°이하인 것을 나타내고, 따라서, 각도가 85°이상 95°이하인 경우도 포함한다.
본 명세서에서 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체층은 단결정 산화물 반도체층과 비단결정 산화물 반도체층으로 크게 나누어진다. 비단결정 산화물 반도체층은 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS층, 등 중 어느 하나를 포함한다.
비정질 산화물 반도체층은 불규칙한 원자 배열을 갖고, 결정 구성요소를 갖지 않는다. 이의 전형적인 예는 미소 영역에서 조차 결정부가 존재하지 않고, 막의 전체가 비정질인 산화물 반도체층이다.
미결정 산화물 반도체층은 예컨대 1nm 이상 10nm 미만의 크기를 갖는 미결정(나노 결정으로도 언급됨)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 높은 정도의 원자 규칙성을 갖는다. 따라서, 미결정 산화물 반도체층의 결함 준위들의 밀도는 비정질 산화물 반도체층의 것보다 낮다.
CAAC-OS막은 복수의 결정부들을 포함하는 산화물 반도체층들 중 하나이고, 대부분의 결정부들 각각은 1변이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS층에 포함되는 결정부가, 1변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 경우가 존재한다. CAAC-OS층의 결함 준위들의 밀도는 미결정 산화물 반도체층의 것보다 낮다. CAAC-OS층은 아래에 기술된다.
CAAC-OS층의 투과 전자 현미경(TEM) 이미지에서, 결정부들 사이의 경계, 즉 결정립계는 명확하게 관측되지 않는다. 따라서, CAAC-OS층에서, 결정립계로 인한 전자 이동도의 감소는 발생하기 어렵다.
시료 표면에 실질적으로 평행한 방향에서 관측된 CAAC-OS층의 TEM 이미지(단면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자층은 CAAC-OS층이 형성되는 표면(이후로 CAAC-OS층이 형성되는 표면은 피형성면으로 언급된다) 또는 CAAC-OS층의 상부 표면을 반영한 형상이고, CAAC-OS층의 피형성면 또는 상부 표면에 평행하게 배열된다.
다른 한 편으로, 시료 표면에 실질적으로 수직인 방향으로 관측된 CAAC-OS층의 TEM 이미지(평면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이의 금속 원자들의 배열의 규칙성은 존재하지 않는다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과들로부터, CAAC-OS층의 결정부들 내에서 배향성이 발견된다.
CAAC-OS층은 X-선 회절(XRD) 장치를 통해 구조 분석을 거친다. 예컨대, InGaZnO4 결정을 포함하는 CAAC-OS층이 아웃-오브-플레인(out-of-plane)법으로 분석될 때, 회절 각도(2θ)가 대략 31°일 때 피크가 빈번하게 출현한다. 이러한 피크는 InGaZnO4 결정의 (009) 면으로부터 유도되고, 이는 CAAC-OS층 내의 결정들이 c-축 배향성을 갖는 것과, c-축들이 CAAC-OS층의 피형성면 또는 상부 표면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.
다른 한 편으로, CAAC-OS층이 X-선이 c-축에 실질적으로 수직인 방향으로 시료에 입사하는 인-플레인(in-plane)법에 의해 분석될 때, 2θ가 대략 56°일 때 피크가 빈번하게 출현한다. 이러한 피크는 InGaZnO4 결정의 (110) 면으로부터 유도된다. 여기에서, 대략 56°에 고정된 2θ에 대해 축(φ 축)으로서 시료 표면의 법선 벡터 주위를 시료가 회전하는 상태 하에서 분석(φ 스캔)이 수행된다. 시료가 InGaZnO4의 단결정 산화물 반도체층인 경우, 6개의 피크들이 출현한다. 6개의 피크들은 (110)면과 등가인 결정면들로부터 유도된다. 다른 한 편으로, CAAC-OS층의 경우, φ 스캔이 2θ가 대략 56°에 고정된 상태에서 수행될 때 조차, 피크는 명확하게 관측되지 않는다.
위의 결과들에 따라, c축 배향성을 갖는 CAAC-OS층에서, a-축들 및 b-축들의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관측될 때 층상으로 배열된 각 금속 원자 층은 결정의 a-b 면에 평행한 면에 대응한다.
결정부가 CAAC-OS층의 증착과 동시에 또는 가열 처리와 같은 결정화 처리를 통해 형성됨을 주목해야 한다. 상술한 바와 같이, 결정의 c-축은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS층의 형상이 에칭 등에 의하여 변화되는 경우, c-축은 CAAC-OS층의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 반드시 평행한 것은 아닐 수도 있다.
또한, CAAC-OS층 내의 결정화도의 정도는 반드시 균일하지는 않다. 예를 들어, CAAC-OS층을 초래하는 결정 성장이 층의 상부 표면 근처로부터 발생하는 경우, 상부 표면 근처의 결정화도의 정도는 일부 경우들에서 피형성면 근처에서보다 높다. 또한, CAAC-OS층에 불순물이 첨가될 때, 불순물이 첨가된 영역의 결정화도는 변화되고, CAAC-OS층 내의 결정화도의 정도는 영역들에 따라 변화한다.
트랜지스터 내에서 CAAC-OS층의 사용을 통해, 가시광 또는 자외선광의 조사로 인한 트랜지스터의 전기 특성들의 변화는 줄어들 수 있다. 따라서, 트랜지스터는 높은 신뢰도를 갖는다.
산화물 반도체층이, 예를 들면, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 및 CAAC-OS층 중 2 이상의 층들을 포함하는 적층막이 될 수 있음을 주목해야 한다.
실리콘 및 탄소가 산화물 반도체층(106a) 내에서 높은 농도로 함유될 때, 산화물 반도체층(106a)의 결정화도가 일부 경우들에서 낮아짐을 주목해야 한다. 산화물 반도체층(106a)의 결정화도를 낮추지 않기 위하여, 산화물 반도체층(106a) 내의 실리콘의 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018 atoms/㎤ 미만으로 설정되는 것이 바람직하다. 더욱이, 산화물 반도체층(106a)의 결정화도를 낮추지 않기 위하여, 산화물 반도체층(106a) 내의 탄소의 농도는 1×1019 atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018 atoms/㎤ 미만으로 설정된다.
상술한 바와 같이, 채널이 형성된 산화물 반도체층(106a)이 높은 결정화도를 갖고, 불순물 또는 결함으로 인한 준위들의 밀도가 낮은 경우, 다층막(106)을 포함하는 트랜지스터는 안정적인 전기 특성들을 갖는다.
다층막(106)의 국부화된 준위들은 아래에 기술된다. 다층막(106)의 국부화된 준위들의 밀도를 감소시킴으로써, 다층막(106)을 포함하는 트랜지스터는 안정적인 전기 특성들을 가질 수 있다. 다층막(106)의 국부화된 준위들은 일정 광전류 방법(CPM)에 의해 측정될 수 있다.
트랜지스터가 안정적인 전기 특성들을 갖기 위하여, CPM에 의해 측정된 다층막(106)의 국부화된 준위들로 인한 흡수 계수는 바람직하게는 1×10-3㎝-1 미만, 더욱 바람직하게는 3×10-4㎝-1 미만이다. 또한, CPM에 의해 측정된 다층막(106)의 국부화된 준위들로 인한 흡수 계수가 1×10-3㎝-1 미만, 바람직하게는 3×10-4㎝-1 미만일 때, 트랜지스터의 전계-효과 이동도는 증가할 수 있다. CPM에 의해 측정된 다층막(106)의 국부화된 준위들로 인한 흡수 계수가 1×10-3㎝-1 미만, 바람직하게는 3×10-4㎝-1 미만이 되도록, 국부화된 준위들을 형성하는 산화물 반도체층(106a) 내의 실리콘, 게르마늄, 탄소, 하프늄, 티타늄, 등의 농도는 바람직하게는 2×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1017 atoms/㎤ 미만이다.
CPM 측정에서, 단자들 사이에서 시료의 표면에 조사되는 광의 양은, 시료인 다층막(106)과 접하여 제공된 전극들 사이에 전압이 인가되는 상태에서 광전류 값이 일정하게 유지되도록, 조절되고, 이후 흡수 계수는 각 파장에서 조사 광의 양으로부터 유도된다. CPM 측정에서, 시료가 결함을 가질 때, 결함이 존재하는 준위(파장으로부터 계산된)에 대응하는 에너지의 흡수 계수는 증가한다. 흡수 계수의 증가는 상수로 곱해지고, 이에 의해 시료의 결함 밀도가 얻어질 수 있다.
CPM에 의해 측정된 국부화된 준위들은 필시 불순물 또는 결함으로부터 야기된다. 즉, CPM에 의해 측정된 국부화된 준위들로 인한 작은 흡수 계수를 갖는 다층막(106)을 포함하는 트랜지스터는 안정적인 전기 특성들을 갖는다.
다음에, 450℃의 열처리를 통해 다층막(106) 내에서 산소의 확산이 도 2를 참조하여 기술된다.
도 2는 각각 다층막(106)의 층들 중 어느 하나의 층이 18O2 가스를 사용하여 형성되는 시료들 내의 깊이 방향에서 18O의 농도 분포의 SIMS 측정 결과들을 도시한다.
산화물 반도체층(106a)은 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 3:1:2) 타깃을 사용하는 스퍼터링법에 의해 형성된 산화물 반도체층이다.
여기에서, 산화물층(106b)은 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:1:1) 타깃을 사용하는 스퍼터링법에 의해 형성된 산화물층이다.
도 2의 (A)는 18O2 가스가 산화물층(106b)을 형성하기 위하여 사용되었지만, 18O2 가스가 산화물 반도체층(106a)을 형성하기 위하여 사용되지 않는 각 시료들의 산화물 반도체층(106a), 산화물층(106b) 및 그 사이의 계면의 깊이 방향에서 18O의 농도 분포들을 도시한다. 도 2의 (A)는, 열처리를 거치지 않은 시료(얇은 실선으로 "as-depo"로 도시된)에서보다 450℃에서 열처리를 거친 시료(두꺼운 실선으로 "450℃에서의 열처리 후"로 도시된)에서 18O가 산화물층(106b)으로부터 산화물 반도체층(106a)으로 더 많이 확산되는 것을 나타낸다.
도 2의 (B)는 18O2 가스가 산화물 반도체층(106a)을 형성하기 위하여 사용되었지만, 18O2 가스가 산화물층(106b)을 형성하기 위하여 사용되지 않는 각 시료들의 산화물 반도체층(106a), 산화물층(106b) 및 그 사이의 계면의 깊이 방향에서 18O의 농도 분포들을 도시한다. 도 2의 (B)는, 열처리를 거치지 않은 시료(얇은 실선으로 "as-depo"로 도시된)에서보다 450℃에서 열처리를 거친 시료(두꺼운 실선으로 "450℃에서의 열처리 후"로 도시된)에서 18O가 산화물 반도체층(106a)으로부터 산화물층(106b)으로 더 많이 확산되는 것을 나타낸다.
도 2에 따라, 산소가 다층막(106) 내에서 한 층과 다른 층 사이를 이동함을 알 수 있다. 즉, 산화물 반도체층(106a)과 산화물층(106b)의 혼합층은 산화물 반도체층(106a)과 산화물층(106b) 사이에 형성된다.
다층막(106)의 대역 구조는 도 3을 참조하여 아래에 기술된다.
산화물 반도체층(106a)이 3.15eV의 에너지갭을 갖는 In-Ga-Zn계 산화물을 사용하여 형성되었고, 산화물층(106b)이 3.5eV의 에너지갭을 갖는 In-Ga-Zn계 산화물을 사용하여 형성되었음을 주목해야 한다. 에너지갭들은 분광 타원계측기(HORIBA JOBIN YVON SAS가 제작한 UT-300)를 사용하여 측정되었다.
산화물 반도체층(106a)의 진공 준위와 가전자대 상단 사이의 에너지갭(이온화 전위로도 언급됨)과 산화물층(106b)의 진공 준위와 가전자대 상단 사이의 에너지갭은 각각 8eV 및 8.2eV였다. 진공 준위와 가전자대 상단 사이의 에너지갭이 자외선 광전 분광분석(UPS) 장치(ULVAC-PHI, Inc가 제작한 VersaProbe)를 사용하여 측정되었음을 주목해야 한다.
따라서, 산화물 반도체층(106a)의 진공 준위와 전도대 하단 사이의 에너지갭(전자 친화도로도 언급됨)과 산화물층(106b)의 진공 준위와 전도대 하단 사이의 에너지갭은 각각 4.85eV 및 4.7eV였다.
도 3은 다층막의 대역 구조의 부분을 개략적으로 도시한다. 도 3을 참조하면, 산화물 반도체층(106a) 및 산화물층(106b) 모두와 접하는 산화 실리콘층이 제공된 경우가 기술된다. 여기에서, EcI1은 산화 실리콘층의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체층(106a)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물층(106b)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘층의 전도대 하단의 에너지를 나타낸다.
도 3에 도시된 바와 같이, 산화물 반도체층(106a) 및 산화물층(106b)의 전도대들의 하단의 에너지들은 점진적으로 변한다. 이것은, 산소가 산화물 반도체층(106a)과 산화물층(106b) 사이에서 이동하여 혼합된 층을 형성하는 것을 도시하는 도 2의 결과들로부터 또한 이해될 수 있다.
도 3에 따라, 다층막(106)의 산화물 반도체층(106a)은 웰(well)로서 작용하고, 다층막(106)을 포함하는 트랜지스터의 채널은 산화물 반도체층(106a) 내에 형성된다. 다층막(106)의 전도대 하단의 에너지가 점진적으로 변하기 때문에, 산화물 반도체층(106a) 및 산화물층(106b)이 연속적이라고 말할 수 있음을 주목해야 한다.
불순물 또는 결함으로 인한 트랩 중심이 도 4에 도시된 바와 같이 산화물층(106b)과 보호 절연막(118) 사이의 계면 근처에 형성될 수 있지만, 산화물 반도체층(106a)이 산화물층(106b)의 존재로 인해 트랩 중심으로부터 멀리 떨어질 수 있음을 주목해야 한다. 그러나, EcS1과 EcS2 사이의 에너지갭이 작을 때, 산화물 반도체층(106a) 내의 전자들은 에너지갭을 통과하여 트랩 중심에 도달할 수 있다. 전자들이 트랩 중심에 포획될 때, 음의 고정 전하가 절연막의 계면에서 생성되어, 트랜지스터의 임계 전압의 양의 이동을 초래한다.
따라서, EcS1과 EcS2 사이의 에너지갭은 바람직하게는 0.1eV 이상, 더욱 바람직하게는 0.15eV 이상이고, 이 경우 트랜지스터의 임계 전압의 변동들은 감소될 수 있고, 트랜지스터의 안정적인 전기 특성들이 달성될 수 있다.
< 1-1-2. 소스 전극 및 드레인 전극 >
소스 전극(116a) 및 드레인 전극(116b)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐 중 하나 이상의 종류들을 함유하는 도전막의 단일층 또는 적층을 사용하여 형성될 수 있다. 소스 전극(116a) 및 드레인 전극(116b)은 각각 구리를 함유하는 층을 포함하는 다층막인 것이 바람직하다. 소스 전극(116a) 및 드레인 전극(116b)은 각각 구리를 함유하는 층을 포함하는 다층막이고, 이에 의해 배선이 소스 전극(116a) 및 드레인 전극(116b)과 동일한 층에 형성되는 경우 배선 저항이 줄어들 수 있다. 소스 전극(116a) 및 드레인 전극(116b)이 동일한 조성 또는 상이한 조성들을 가질 수 있음을 주목해야 한다.
구리를 함유하는 층을 포함하는 다층막이 소스 전극(116a) 및 드레인 전극(116b)을 위해 사용되는 경우, 도 4에 도시된 트랩 중심은 구리로 인해 산화물층(106b)과 보호 절연막(118) 사이의 계면에 형성될 수 있다. 또한 이 경우, 산화물층(106b)은 전자들이 트랩 중심에 포획되는 것을 방지할 수 있다. 따라서, 트랜지스터의 안정적인 전기 특성들이 달성될 수 있고, 배선 저항이 감소될 수 있다.
< 1-1-3. 보호 절연막 >
보호 절연막(118)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 하나 이상의 종류들을 함유하는 절연막을 사용하여 단일층 또는 적층으로 형성될 수 있다.
보호 절연막(118)은 예컨대 산화 실리콘층을 제 1 층으로 및 질화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화 실리콘층은 산화질화 실리콘층이 될 수 있다. 덧붙여, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 산화 실리콘층으로서, 결함 밀도가 낮은 산화 실리콘층이 바람직하게 사용된다. 특히, 3×1017spins/㎤ 이하, 바람직하게는 5×1016spins/㎤ 이하인, 전자 스핀 공명(ESR)에서 2.001의 g 계수를 갖는 신호에 귀속되는, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 수소 가스 및 암모니아 가스가 방출되기 어려운 질화 실리콘층이 사용된다. 방출된 수소 가스 또는 암모니아 가스의 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 수소, 물 및 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.
대안적으로, 보호 절연막(118)은 예컨대 제 1 층으로 제 1 산화 실리콘층(118a)을, 제 2 층으로 제 2 산화 실리콘층(118b)을, 및 제 3 층으로 질화 실리콘층(118c)을 포함하는 다층막이 될 수 있다(도 1의 (D) 참조). 이 경우, 제 1 산화 실리콘층(118a) 및/또는 제 2 산화 실리콘층(118b)은 산화질화 실리콘층이 될 수 있다. 덧붙여, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 제 1 산화 실리콘층(118a)으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, 3×1017spins/㎤ 이하, 바람직하게는 5×1016spins/㎤ 이하인, ESR에서 2.001의 g 계수를 갖는 신호에 귀속되는 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 제 2 산화 실리콘층(118b)으로서, 과잉 산소를 함유하는 산화 실리콘층이 사용된다. 질화 실리콘층(118c)으로서, 수소 가스 및 암모니아 가스가 방출되기 어려운 질화 실리콘층이 사용된다. 또한, 질화 실리콘층으로서, 수소, 물, 및 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.
과잉 산소를 갖는 산화 실리콘층은 열처리 등에 의해 산소가 방출될 수 있는 산화 실리콘층을 의미한다. 과잉 산소를 갖는 절연막은 열처리에 의해 산소가 방출되는 절연막을 의미한다.
과잉 산소를 함유하는 절연막은 산화물 반도체층(106a) 내에서 산소 결손들을 줄일 수 있다. 산화물 반도체층(106a) 내의 산소 결손들은 결함 준위들을 형성하고, 결함 준위들 중 일부는 도너 준위들이 된다. 따라서, 산화물 반도체층(106a) 내에서 산소 결손들의 감소를 통해, 트랜지스터는 안정적인 전기 특성들을 가질 수 있다.
여기에서, 열처리에 의해 산소가 방출되는 막은 산소를 방출할 수 있고, 이의 양은 TDS 분석(산소 원자들의 수로 변환된)에서 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상이다.
여기에서, TDS 분석을 사용하여 방출된 산소의 양을 측정하는 방법이 아래에 기술된다.
TDS의 측정 시료로부터 방출된 가스의 총량은 방출된 가스의 이온 강도의 적분값에 비례한다. 게다가, 기준 시료와의 비교가 이루어지고, 이에 의해 방출된 가스의 총량이 계산될 수 있다.
예컨대, 측정 시료로부터 방출된 산소 분자들의 수(NO2)는, 기준 시료인 미리 결정된 강도로 수소를 함유하는 실리콘 웨이퍼의 TDS 결과들과, 측정 시료의 TDS 결과들을 사용하여 수학식 1에 따라 계산될 수 있다. 여기에서, TDS 분석에서 얻어진 질량수 32를 갖는 모든 가스들은 산소 분자로부터 유래된 것으로 간주된다. 32의 질량수를 갖는 가스인 CH3OH가 존재할 가능성이 없기 때문에 고려되지 않음을 주목해야 한다. 더욱이, 산소 원자의 동위원소인 질량수 17 또는 18을 갖는 산소 원자를 포함하는 산소 분자는 또한 자연계에서 이러한 분자의 비율이 극히 적기 때문에 고려되지 않는다.
여기에서 NH2는 기준 시료로부터 흡착된 수소 분자들의 수의 밀도로의 변환에 의해 얻어진 값이다. 덧붙여, SH2는 기준 시료의 TDS 분석에서 이온 강도의 적분값이다. 여기에서, 기준 시료의 기준 값은 NH2/SH2로서 표현된다. 또한, SO2는 측정 시료의 TDS 분석에서 이온 강도의 적분값이고, α는 TDS 분석에서 이온 강도에 영향을 미치는 계수이다. 수학식 1의 세부사항들에 대해 일본특허출원공보 H6-275697호를 참조한다. 방출된 산소의 양은 기준 시료로서 1×1016atoms/㎠로 수소 원자들을 함유하는 실리콘 웨이퍼를 사용하여, ESCO Ltd.가 제작한 열탈착 분광 장치, EMD-WA1000S/W를 통해 측정되었다.
또한, TDS 분석에서, 산소는 부분적으로 산소 원자로서 검출된다. 산소 분자들 및 산소 원자들 사이의 비율은 산소 분자들의 이온화 레이트로부터 계산될 수 있다. 위의 α가 산소 분자들의 이온화 레이트를 포함하기 때문에, 방출된 산소 원자들의 수는 또한 방출된 산소 분자들의 수의 평가를 통해 추정될 수 있음을 주목해야 한다.
NO2가 방출된 산소 분자들의 수임을 주목해야 한다. 방출된 산소의 양은 산소 원자들로 변환될 때 방출된 산소 분자들의 수의 2배이다.
또한, 열처리에 의해 산소가 방출되는 막은 과산화 라디칼을 함유할 수 있다. 특히, 과산화 라디칼에 기인하는 스핀 밀도는 5×1017spins/㎤ 이상이다. 과산화 라디칼을 함유하는 막이 ESR에서 생성된 대략 2.01의 g 계수의 비대칭 신호를 가질 수 있음을 주목해야 한다.
과잉 산소를 함유하는 절연막은 산소-과잉의 산화 실리콘(SiOX(X>2))일 수 있다. 산소-과잉의 산화 실리콘(SiOX(X>2))에서, 단위 체적당 산소 원자들의 수는 단위 체적당 실리콘 원자들의 수의 2배를 초과한다. 단위 체적당 실리콘 원자들의 수와 산소 원자들의 수는 러더퍼드 후방산란 분광법(RBS)에 의해 측정된다.
< 1-1-4. 게이트 절연막 >
게이트 절연막(112)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 하나 이상의 종류들을 함유하는 절연막을 사용하여 단일층 또는 적층으로 형성될 수 있다.
게이트 절연막(112)은 예컨대 질화 실리콘층을 제 1 층으로 및 산화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화 실리콘층은 산화질화 실리콘층이 될 수 있다. 덧붙여, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 산화 실리콘층으로서, 결함 밀도가 낮은 산화 실리콘층이 바람직하게 사용된다. 특히, 3×1017spins/㎤ 이하, 바람직하게는 5×1016spins/㎤ 이하인, ESR에서 2.001의 g 계수를 갖는 신호에 귀속되는 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 산화 실리콘층으로서, 과잉 산소를 함유하는 산화 실리콘층이 바람직하게 사용된다. 질화 실리콘층으로서, 수소 가스 및 암모니아 가스가 방출되기 어려운 질화 실리콘층이 사용된다. 방출된 수소 가스 또는 암모니아 가스의 양은 TDS에 의해 측정될 수 있다.
게이트 절연막(112)과 보호 절연막(118) 중 적어도 하나가 과잉 산소를 함유하는 절연층을 포함하는 경우, 산화물 반도체층(106a) 내의 산소 결손들은 감소되어, 트랜지스터의 안정적인 전기 특성들이 달성될 수 있다.
< 1-1-5. 게이트 전극 >
게이트 전극(104)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐 중 하나 이상의 종류들을 함유하는 도전막의 단일층 또는 적층을 사용하여 형성될 수 있다.
< 1-1-6. 기판 >
기판(100)에 대한 특별한 제한은 없다. 예컨대, 유리 기판, 세라믹 기판, 수정 기판, 또는 사파이어 기판이 기판(100)으로 사용될 수 있다. 대안적으로, 실리콘, 탄화 실리콘, 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄, 등으로 만들어진 복합 반도체 기판, 절연체상의 실리콘(SOI) 기판, 등이 기판(100)으로 사용될 수 있다. 다른 대안으로, 반도체 소자를 구비한 이들 기판들 중 임의의 기판이 기판(100)으로 사용될 수 있다.
제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 또는 제 10 세대(2880mm×3130mm)와 같은 대형 유리 기판이 기판(100)으로 사용되는 경우, 반도체 장치의 제작 공정에서 열처리 등에 의해 야기된 기판(100)의 수축으로 인해 미세 가공은 간혹 어렵다. 그러므로, 상술한 대형 유리기판이 기판(100)으로 사용되는 경우, 열처리를 통해 쉽게 수축하지 않는 기판이 바람직하게 사용된다. 예컨대, 기판(100)으로서, 400℃, 바람직하게는 450℃, 더욱 바람직하게는 500℃에서 1시간 동안 수행되는 열처리 후 수축 양이 10ppm 이하, 바람직하게는 5ppm 이하, 더욱 바람직하게는 3ppm 이하인 대형 유리 기판을 사용하는 것이 가능하다.
다른 대안으로, 가요성 기판이 기판(100)으로 사용될 수 있다. 가요성 기판 위에 트랜지스터를 형성하는 방법으로, 트랜지스터가 비-가요성 기판 위에 형성된 후, 트랜지스터가 비-가요성 기판으로부터 분리되어, 가요성 기판인 기판(100)에 전재되는 방법이 또한 존재함을 주목해야 한다. 이 경우, 분리층은 바람직하게 비-가요성 기판과 트랜지스터 사이에 제공된다.
상술한 바와 같이 제작된 트랜지스터에서, 채널은 산화물 반도체층(106a) 내에 형성되고; 따라서 트랜지스터는 안정적인 전기 특성들과 높은 전계-효과 이동도를 갖는다. 소스 전극(116a)과 드레인 전극(116b)이 구리를 함유하는 층을 포함하는 다층막으로 형성되는 경우에 조차, 안정적인 전기 특성들이 얻어질 수 있다.
< 1-2. 트랜지스터 구조(1)를 제작하는 방법 >
트랜지스터를 제작하는 방법이 도 5 및 도 6을 참조하여 여기에 기술된다.
먼저, 기판(100)이 준비된다.
다음에, 게이트 전극(104)이 될 도전막이 형성된다. 게이트 전극(104)이 될 도전막은 스퍼터링 방법, 화학 증기 증착(CVD) 방법, 분자 빔 에피택시(MBE) 방법, 원자층 증착(ALD) 방법, 또는 펄스 레이저 증착(PLD) 방법에 의해 게이트 전극(104)의 예들로서 주어진 도전막들 중 어느 하나를 사용하여 형성될 수 있다.
다음에, 게이트 전극(104)이 될 도전막이 부분적으로 에칭되어 게이트 전극(104)을 형성한다(도 5의 (A) 참조).
다음에, 게이트 절연막(112)이 형성된다(도 5의 (B) 참조). 게이트 절연막(112)은 게이트 절연막(112)의 예들로서 위에서 주어진 절연막들 중 어느 하나가 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법, 또는 PLD 방법에 의해 형성되는 방식으로 형성될 수 있다.
다음에, 산화물 반도체층(106a)이 될 산화물 반도체막이 형성된다. 산화물 반도체층(106a)을 형성하는 방법은 이후에 기술된다.
다음에 산화물층(106b)이 될 산화물층이 형성된다. 산화물층(106b)은 산화물층(106b)의 예들로서 위에서 주어진 산화물층들 중 어느 하나가 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법, 또는 PLD 방법에 의해 형성되는 방식으로 형성될 수 있다.
산화물 반도체층(106a)이 될 산화물 반도체층 및 산화물층(106b)이 될 산화물층은 공기에 노출되지 않고 연속적으로 형성되는 것이 바람직하고, 이 경우 불순물들은 층들 사이의 계면에 들어가기 어렵다.
산화물층(106b)에 적용 가능한 산화물층은 스퍼터링 방법에 의해 형성되었고, 1㎛ 이상의 크기를 갖는 입자들의 수가 측정되었다.
측정은 다음의 시료들에 대해 수행되었다: 산화 갈륨 타깃을 사용하여 형성된 시료; Ga-Zn계 산화물(Ga:Zn의 원자수비는 2:5) 타깃을 사용하여 형성된 시료; In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 3:1:2) 타깃을 사용하여 형성된 시료; In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:1:1) 타깃을 사용하여 형성된 시료; 및 In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:3:2) 타깃을 사용하여 형성된 시료.
도 7에 따라, 산화 갈륨 타깃을 사용하여 형성된 시료와 Ga-Zn계 산화물 타깃을 사용하여 형성된 시료에서, 1㎛ 이상의 크기를 갖는 입자들의 수는 산화물층의 두께가 증가함에 따라 급격하게 증가한다. 다른 한 편으로, In-Ga-Zn계 산화물 타깃들을 사용하여 형성된 시료들에서, 1㎛ 이상의 크기를 갖는 입자들의 수는 산화물층의 두께가 증가하는 경우에도 급격하게 증가하기 어렵다.
따라서, 산화물층(106b)이 스퍼터링법에 의해 형성되는 경우, 인듐을 함유하는 타깃은 바람직하게 입자들의 수를 증가시키지 않기 위하여 사용된다. 더욱이, 갈륨의 비율이 상대적으로 작은 산화물 타깃을 사용하는 것이 바람직하다. 특히, 인듐을 함유하는 타깃이 사용되는 경우, 타깃의 도전율이 증가될 수 있고, DC 방전 및 AC 방전이 용이해진다; 따라서, 대형 기판 위의 막 형성은 쉽게 수행될 수 있다. 따라서, 반도체 장치들은 개선된 생산성으로 제작될 수 있다.
다음에, 산화물 반도체층(106a)이 될 산화물 반도체층 및 산화물층(106b)이 될 산화물층은 부분적으로 에칭되어, 산화물 반도체층(106a) 및 산화물층(106b)을 포함하는 다층막(106)을 형성한다(도 5의 (C) 참조).
다음에, 제 1 열처리가 바람직하게 수행된다. 제 1 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 수행될 수 있다. 제 1 열처리는, 불활성 가스 분위기, 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기, 또는 감압된 압력 하에서 수행된다. 대안적으로 제 1 열처리는, 열처리가 불활성 가스 분위기에서 수행되고, 이후 탈착 산소를 보상하기 위하여 다른 열처리가 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기에서 수행되는 방식으로, 수행될 수 있다. 제 1 열처리는, 산화물 반도체층(106a)의 결정화도가 개선되는 것을 가능케 하고, 덧붙여 수소 및 물과 같은 불순물들이 게이트 절연막(112) 및/또는 다층막(106)으로부터 제거되는 것을 가능케 한다.
이후, 소스 전극(116a)과 드레인 전극(116b)이 될 도전막이 형성된다. 소스 전극(116a)과 드레인 전극(116b)이 될 도전막은 소스 전극(116a)과 드레인 전극(116b)의 예들로서 위에서 주어진 도전막들 중 어느 하나가 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법, 또는 PLD 방법에 의해 형성되는 방식으로 형성될 수 있다.
예컨대, 텅스텐층과 텅스텐층 위의 구리층을 포함하는 다층막은 소스 전극(116a) 및 드레인 전극(116b)이 될 도전막으로서 형성될 수 있다.
다음에, 소스 전극(116a)과 드레인 전극(116b)이 될 도전막은 부분적으로 에칭되어, 소스 전극(116a)과 드레인 전극(116b)을 형성한다(도 6의 (A) 참조). 텅스텐층과 텅스텐층 위의 구리층을 포함하는 다층막이 소스 전극(116a)과 드레인 전극(116b)이 될 도전막으로 사용되는 경우, 다층막은 에칭 마스크의 사용을 통해 에칭될 수 있다. 심지어 텅스텐층 및 구리층이 한 번에 에칭되는 경우에도, 산화물 반도체층(106a)과 산화물층(106b) 사이의 영역 내의 구리의 농도는 산화물 반도체층(106a) 위에 제공된 산화물층(106b)으로 인해 1×1019atoms/㎤ 미만, 2×1018atoms/㎤ 미만, 또는 2×1017atoms/㎤ 미만이 될 수 있고; 따라서 구리로 인한 전기 특성들의 악화는 야기되지 않는다. 따라서, 공정의 자유도가 증가하여, 트랜지스터들은 개선된 생산성으로 제작될 수 있다.
다음에, 제 2 열처리가 바람직하게 수행된다. 제 1 열처리의 설명은 제 2 열처리를 위해 참조될 수 있다. 제 2 열처리는 수소 및 물과 같은 불순물들을 다층막(106)으로부터 제거할 수 있다. 수소는 특히 다층막(106) 내에서 쉽게 이동하고; 따라서 제 2 열처리에 의해 수소를 줄이는 것은 트랜지스터가 안정적인 전기 특성들을 가질 수 있게 한다. 물이 수소를 함유하는 화합물이고, 따라서 산화물 반도체층(106a) 내에서 불순물로서 작용할 수 있음을 주목해야 한다.
다음에, 보호 절연막(118)이 형성된다(도 6의 (B) 참조). 보호 절연막(118)은, 보호 절연막(118)의 예들로서 주어진 위의 절연막들 중 어느 하나가 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법, 또는 PLD 방법에 의해 형성되는 방식으로, 형성될 수 있다.
여기에서, 보호 절연막(118)이 도 1의 (D)에 도시된 바와 같이 3-층 구조를 갖는 경우가 기술된다. 먼저, 제 1 산화 실리콘층(118a)이 형성되고, 다음에, 제 2 산화 실리콘층(118b)이 형성된다. 다음에, 제 2 산화 실리콘층(118b)에 산소 이온들을 첨가하기 위한 처리가 수행될 수 있다. 산소 이온들을 첨가하기 위한 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 통해 수행될 수 있다. 이온 도핑 장치로서 질량 분리 기능을 갖는 이온 도핑 장치가 사용될 수 있다. 산소 이온들의 소스 물질로서 16O2 또는 18O2와 같은 산소 가스, 산화 질소 가스, 오존 가스, 등이 사용될 수 있다. 다음에, 질화 실리콘층(118c)이 형성된다. 위의 방식으로, 보호 절연막(118)이 형성될 수 있다.
제 1 산화 실리콘층(118a)은 CVD 방법의 한 유형인 플라즈마 CVD 방법에 의해 형성되는 것이 바람직하다. 특히, 제 1 산화 실리콘층(118a)은, 기판 온도가 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하이고, 실리콘과 산화 가스를 함유하는 증착 가스가 사용되고, 압력이 20Pa 이상 250Pa 이하, 바람직하게는 40Pa 이상 200Pa 이하인, 조건들 하에서 고주파수 전력을 전극에 공급함으로써 형성될 수 있다. 실리콘을 함유하는 증착 가스의 전형적인 예들이 실란, 디실란, 트리실란, 불화 실란을 포함함을 주목해야 한다. 산화 가스의 예들은 산소, 오존, 일산화 이질소, 이산화 질소를 포함한다.
실리콘을 함유하는 증착 가스의 유동율의 100배 이상으로 산화 가스의 유동율을 설정함으로써, 제 1 산화 실리콘층(118a) 내의 수소 함량은 줄어들 수 있고, 댕글링 결합들이 줄어들 수 있다.
위의 방식으로, 낮은 결함 밀도를 갖는 제 1 산화 실리콘층(118a)이 형성된다. 즉, ESR에서 2.001의 g 계수를 갖는 신호에 귀속되는, 제 1 산화 실리콘층(118a)의 스핀 밀도는 3×1017spins/㎤ 이하, 또는 5×1016spins/㎤ 이하가 될 수 있다.
제 2 산화 실리콘층(118b)은 플라즈마 CVD 방법에 의해 형성되는 것이 바람직하다. 특히, 제 2 산화 실리콘층(118b)은, 기판 온도가 160℃ 이상 350℃ 이하, 바람직하게는 180℃ 이상 260℃ 이하이고, 실리콘과 산화 가스를 함유하는 증착 가스가 사용되고, 압력이 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하인 조건들 하에서, 0.17W/㎠ 이상 0.5W/㎠ 이하, 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파수 전력을 전극에 공급함으로써 형성될 수 있다.
상술한 방법을 통해, 플라즈마 내의 가스의 분해 효율은 증진되고, 산소 라디칼들은 증가하며, 가스의 산화는 촉진된다; 따라서 과잉 산소를 함유하는 제 2 산화 실리콘층(118b)이 형성될 수 있다.
질화 실리콘층(118c)은 플라즈마 CVD 방법에 의해 형성되는 것이 바람직하다. 특히, 질화 실리콘층(118c)은, 기판 온도가 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하이고, 실리콘, 질소 가스 및 암모니아 가스를 함유하는 증착 가스가 사용되고, 압력이 20Pa 이상 250Pa 이하, 바람직하게는 40Pa 이상 200Pa 이하인, 조건들 하에서 고주파수 전력을 공급함으로써 형성될 수 있다.
질소 가스의 유동율이 암모니아 가스의 유동율의 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 설정됨을 주목해야 한다. 암모니아 가스의 사용은 실리콘과 질소 가스를 함유하는 증착 가스의 분해를 촉진할 수 있다. 이것은, 암모니아 가스가 플라즈마 에너지 또는 열 에너지에 의해 해리되고, 해리에 의해 생성된 에너지는 실리콘을 함유하는 증착 가스의 결합 및 질소 가스의 결합의 분해에 기여하기 때문이다.
위의 방법을 통해, 수소 가스와 암모니아 가스가 방출되기 어려운 질화 실리콘층(118c)이 형성될 수 있다. 질화 실리콘층(118c)은 낮은 수소 함량을 갖고, 따라서 조밀하여, 수소, 물 및 산소를 투과하지 않거나, 거의 투과하지 않는다.
다음에, 제 3 열처리가 바람직하게 수행된다. 제 1 열처리의 설명은 제 3 열처리를 위해 참조될 수 있다. 제 3 열처리에 의해, 과잉 산소가 게이트 절연막(112) 및/또는 보호 절연막(118)으로부터 방출되고; 따라서 다층막(106) 내의 산소 결손들은 줄어들 수 있다. 다층막(106) 내에서, 산소 결손은 인접한 산소 원자를 포획하여, 산소 결손이 이동하는 것으로 보임을 주목해야 한다.
위의 방식으로, BGTC 트랜지스터가 제작될 수 있다.
다층막(106)의 산화물 반도체층(106a) 내의 산소 결손들이 감소되므로, 이러한 트랜지스터는 안정적인 전기 특성들을 갖는다.
< 1-2-1. 제작 장치 >
산화물 반도체층(106a) 내의 불순물들의 농도가 낮을 때, 트랜지스터의 전기 특성들은 안정적이다. 더욱이, 높은 결정화도를 갖는 산화물 반도체층(106a)은 비정질 구조를 갖는 산화물 반도체층(106a)의 전기 특성들보다 더 안정적인 전기 특성들을 갖는다. 낮은 불순물 농도와 높은 결정화도를 갖는 산화물 반도체층(106a)을 제작하기 위한 막 형성 장치가 아래에 기술된다.
먼저, 막 형성 도중에 적은 불순물들의 진입을 허용하는 막 형성 장치의 구조가 도 8을 참조하여 기술된다.
도 8의 (A)는 다중 챔버형 막 형성 장치의 평면도이다. 막 형성 장치는, 기판들을 고정하기 위한 3개의 카세트 포트들(74)을 구비한 대기-측 기판 공급 챔버(71), 로드 잠금 챔버(72a), 언로드 잠금 챔버(72b), 이송 챔버(73), 이송 챔버(73a), 이송 챔버(73b), 기판 가열 챔버(75), 막 형성 챔버(70a) 및 막 형성 챔버(70b)를 포함한다. 대기-측 기판 공급 챔버(71)는 로드 잠금 챔버(72a)와 언로드 잠금 챔버(72b)에 연결된다. 로드 잠금 챔버(72a)와 언로드 잠금 챔버(72b)는 이송 챔버들(73a 및 73b)을 통해 이송 챔버(73)에 연결된다. 기판 가열 챔버(75)와 막 형성 챔버들(70a 및 70b)은 오로지 이송 챔버(73)에 연결된다. 게이트 밸브들(GV)은, 대기-측 기판 공급 챔버(71)를 제외한 각 챔버가 진공 하에서 독립적으로 유지될 수 있도록, 챔버들 사이의 부분들을 연결하기 위하여 제공된다. 더욱이, 대기-측 기판 공급 챔버(71)와 이송 챔버(73)는 각각 하나 이상의 기판 이송 로봇들(76)을 포함하고, 기판은 이러한 로봇들을 통해 이송될 수 있다. 여기에서, 기판 가열 챔버(75)는 또한 플라즈마 처리 챔버로서 작용하는 것이 바람직하다. 다중 챔버형 막 형성 장치를 통해, 처리들간에 기판을 공기에 노출시키지 않고 이송하는 것이 가능하여, 기판에 대한 불순물들의 흡착 감소를 초래한다. 덧붙여, 막 형성, 열처리, 등의 순서는 자유롭게 결정될 수 있다. 이송 챔버들, 막 형성 챔버들, 로드 잠금 챔버들, 언로드 잠금 챔버들, 및 기판 가열 챔버들의 수는 상기로 제한되지 않고, 배치 또는 공정의 공간에 따라 적절하게 결정될 수 있음을 주목해야 한다.
도 8의 (B)는 도 8의 (A)에 도시된 것과는 상이한 구조를 갖는 다중 챔버형 막 형성 장치의 평면도이다. 막 형성 장치는 카세트 포트들(84)을 구비한 대기-측 기판 공급 챔버(81), 로드/언로드 잠금 챔버(82), 이송 챔버(83), 기판 가열 챔버(85), 및 막 형성 챔버들(80a, 80b, 80c 및 80d)을 포함한다. 대기-측 기판 공급 챔버(81), 기판 가열 챔버(85) 및 막 형성 챔버들(80a, 80b, 80c 및 80d)은 이송 챔버(83)를 통해 서로 연결된다.
게이트 밸브들(GV)은, 대기-측 기판 공급 챔버(81)를 제외한 각 챔버가 진공 하에서 독립적으로 유지될 수 있도록, 챔버들 사이의 부분들을 연결하기 위하여 제공된다. 더욱이, 대기-측 기판 공급 챔버(81)와 이송 챔버(83)는 각각 하나 이상의 기판 이송 로봇들(86)을 포함하고, 유리 기판은 이러한 로봇들을 통해 이송될 수 있다.
여기에서, 도 8의 (B)에 도시된 막 형성 챔버(스퍼터링 챔버)의 세부사항들은 도 9의 (A)를 참조하여 기술된다. 막 형성 챔버(80b)는 타깃(87), 부착 보호 플레이트(88) 및 기판 스테이지(90)를 포함한다. 여기에서, 유리 기판(89)이 기판 스테이지(90) 상에 배치됨을 주목해야 한다. 도시되지 않았지만, 기판 스테이지(90)는, 유리 기판(89)을 고정하는 기판 고정 메커니즘, 후면 표면으로부터 유리 기판(89)을 가열하는 배면 히터, 등을 포함할 수 있다. 부착 보호 플레이트(88)는 타깃(87)으로부터 스퍼터링된 입자의 증착이 필요하지 않은 영역에 대한 증착을 억제한다.
도 9의 (A)에 도시된 막 형성 챔버(80b)는 게이트 밸브를 통해 이송 챔버(83)에 연결되고, 이송 챔버(83)는 게이트 밸브를 통해 로드/언로드 잠금 챔버(82)에 연결된다. 기판 이송 로봇(86)을 구비한 이송 챔버(83)는 막 형성 챔버(80b)와 로드/언로드 잠금 챔버(82) 사이에서 유리 기판을 전달할 수 있다. 로드/언로드 잠금 챔버(82)는 하나의 진공 챔버 내에서 상부 부분과 하부 부분으로 분할된다. 부분들 중 하나는 로드 잠금 챔버로서 사용될 수 있고, 다른 하나는 언로드 잠금 챔버로서 사용될 수 있다. 이러한 구조는 스퍼터링 장치의 설치 영역이 감소될 수 있는 경우에 사용되는 것이 바람직하다.
도 9의 (A)에 도시된 막 형성 챔버(80b)는 질량 유량계(97)를 통해 정제기(94)에 연결된다. 정제기(94)와 질량 유량계(97)가 다수의 유형들의 가스들에 따라 제공되지만, 오로지 하나의 정제기(94)와 하나의 질량 유량계(97)가 단순화를 위해 도시되었음을 주목해야 한다. 막 형성 챔버(80b), 등에 도입되는 가스로서, -80℃ 이하, 바람직하게는 -100℃ 이하의 이슬점을 갖는 가스가 사용된다. 이슬점이 낮은 산소 가스, 희가스(예, 아르곤 가스), 등의 사용을 통해, 막 형성시 막으로 들어오는 습기는 감소될 수 있다.
더욱이, 도 9의 (A)에 도시된 막 형성 챔버(80b)는 밸브를 통해 크라이오 펌프(95a)에 연결된다. 이송 챔버(83)는 게이트 밸브를 통해 크라이오 펌프(95b)에 연결된다. 로드/언로드 잠금 챔버(82)는 게이트 밸브를 통해 진공 펌프(96)에 연결된다. 로드/언로드 잠금 챔버(82)의 로드 잠금 챔버와 언로드 잠금 챔버는 진공 펌프(96)에 개별적으로 연결될 수 있다. 막 형성 챔버(80b)와 이송 챔버(83)는 게이트 밸브를 통해 각각 진공 펌프(96)에 연결된다.
진공 펌프(96)는 예컨대, 건식 펌프 및 기계식 부스터 펌프가 직렬로 연결된 펌프가 될 수 있음을 주목해야 한다. 이러한 구조를 통해, 막 형성 챔버(80b)와 이송 챔버(83)는 진공 펌프(96)에 의해 대기압에서 낮은 진공(대략 0.1Pa 내지 10Pa)으로 배기되고, 이후 밸브들의 전환 이후 크라이오 펌프(95a 또는 95b)에 의해 낮은 진공에서 고진공(1×10-4Pa 내지 1×10-7Pa)으로 배기된다.
다음에, 도 8의 (B)에 도시된 막 형성 챔버의 다른 예가 도 9의 (B)를 참조하여 기술된다.
도 9의 (B)에 도시된 막 형성 챔버(80b)는 게이트 밸브를 통해 이송 챔버(83)에 연결되고, 이송 챔버(83)는 게이트 밸브들을 통해 로드/언로드 잠금 챔버(82)에 연결된다.
도 9의 (B)의 막 형성 챔버(80b)는 가스 가열 시스템(98)을 통해 질량 유량계(97)에 연결되고, 가스 가열 시스템(98)은 질량 유량계(97)를 통해 정제기(94)에 연결된다. 가스 가열 시스템(98)을 통해, 막 형성 챔버(80b) 내에서 사용된 가스는 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열될 수 있다. 가스 가열 시스템들(98), 정제기(94) 및 질량 유량계(97)가 다수의 유형들의 가스들에 따라 제공될 수 있지만, 오로지 하나의 가스 가열 시스템(98), 하나의 정제기(94) 및 하나의 질량 유량계(97)가 단순화를 위해 제공되었음을 주목해야 한다.
도 9의 (B)에 도시된 막 형성 챔버(80b)는 밸브들을 통해 터보 분자 펌프(95c)와 진공 펌프(96b)에 연결된다. 보조 펌프로서, 진공 펌프(96a)가 밸브를 통해 터보 분자 펌프(95c)를 위해 제공됨을 주목해야 한다. 진공 펌프들(96a 및 96b)은 진공 펌프(96)의 구조와 유사한 구조들을 가질 수 있다.
덧붙여, 도 9의 (B)에 도시된 막 형성 챔버(80b)에는 크라이오 트랩(99)이 제공된다.
터보 분자 펌프(95c)가 대형 분자(원자)를 안정적으로 배기할 수 있고, 낮은 빈도의 유지보수를 필요로 하고, 따라서 높은 생산성을 가능케 하는 반면, 수소 및 물을 배기하는데 낮은 성능을 갖는 것이 알려져 있다. 따라서, 물과 같이 상대적으로 높은 용융점을 갖는 분자(원자)를 배기하는데 높은 성능을 갖는 크라이오 트랩(99)은 막 형성 챔버(80b)에 연결된다. 크라이오 트랩(99)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 설정된다. 크라이오 트랩(99)이 복수의 냉동기들을 포함하는 경우, 냉동기들은 상이한 온도들을 갖는 것이 바람직하고, 이 경우 효과적인 배기가 수행될 수 있다. 예컨대, 제 1 스테이지의 냉동기 및 제 2 스테이지의 냉동기의 온도들은 100K 이하 및 20K 이하로 각각 설정될 수 있다.
도 9의 (B)에 도시된 이송 챔버(83)는 밸브들을 통해 진공 펌프(96b) 및 크라이오 펌프들(95d 및 95e)에 연결된다. 하나의 크라이오 펌프의 경우, 크라이오 펌프가 리제너레이션 중인 동안 배기가 수행될 수 없지만; 병렬로 연결된 2개 이상의 크라이오 펌프들의 경우, 심지어 크라이오 펌프들 중 하나가 리제너레이션 중인 때에도, 다른 크라이오 펌프들 중 어느 하나를 사용하여 배기가 수행될 수 있다. 크라이오 펌프의 리제너레이션은 크라이오 펌프 내에 포획된 분자들(원자들)을 방출하기 위한 처리를 언급함을 주목해야 한다. 분자들(원자들)이 크라이오 펌프 내에 너무 많이 포획될 때, 크라이오 펌프의 배기 성능은 낮아진다; 따라서 리제너레이션이 정기적으로 수행된다.
도 9의 (B)에 도시된 로드/언로드 잠금 챔버(82)는 밸브들을 통해 크라이오 펌프(95f)와 진공 펌프(96c)에 연결된다. 진공 펌프(96c)가 진공 펌프(96)의 구조와 유사한 구조를 가질 수 있음을 주목해야 한다.
막 형성 챔버(80b) 내에서, 타깃-대향-방식의 스퍼터링 장치가 사용될 수 있다.
병렬-플레이트-방식의 스퍼터링 장치 또는 이온 빔 스퍼터링 장치가 막 형성 챔버(80b)에 제공될 수 있음을 주목해야 한다.
다음에, 도 8의 (B)에 도시된 기판 가열 챔버의 배기 예가 도 10을 참조하여 기술된다.
도 10에 도시된 기판 가열 챔버(85)는 게이트 밸브를 통해 이송 챔버(83)에 연결된다. 이송 챔버(83)는 게이트 밸브를 통해 로드/언로드 잠금 챔버(82)에 연결된다. 로드/언로드 잠금 챔버(82)는 도 9의 (A) 또는 (B)에 도시된 구조와 유사한 구조를 가짐을 주목해야 한다.
도 10에 도시된 기판 가열 챔버(85)는 질량 유량계(97)를 통해 정제기(94)에 연결된다. 정제기(94) 및 질량 유량계(97)가 다수의 유형들의 가스들에 따라 제공될 수 있지만, 오로지 하나의 정제기(94) 및 하나의 질량 유량계(97)가 단순화를 위해 도시되었음을 주목해야 한다. 덧붙여, 기판 가열 챔버(85)는 밸브를 통해 진공 펌프(96b)에 연결된다.
더욱이, 기판 가열 챔버(85)는 기판 스테이지(92)를 포함한다. 기판 스테이지(92)가 적어도 하나의 기판을 배치할 수 있는 것이 오로지 필요하다. 기판 스테이지(92)는 복수의 기판들을 배치할 수 있는 것일 수 있다. 기판 가열 챔버(85)는 또한 가열 메커니즘(93)을 포함한다. 가열 메커니즘(93)은 예컨대 가열을 위해 저항 히터, 등을 사용하는 가열 메커니즘일 수 있다. 대안적으로, 가열된 가스와 같은 매체로부터 열전도 또는 열복사에 의해 가열이 수행되는 가열 메커니즘이 사용될 수 있다. 예컨대, 가스 고속 열 어닐링(GRTA) 장치 또는 램프 고속 열 어닐링(LRTA) 장치와 같은 고속 열 어닐링(RTA) 장치가 사용될 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사를 통해 물체를 가열하기 위한 장치이다. GRTA 장치에서, 열 처리는 고온 가스를 사용하여 수행된다. 불활성 가스가 가스로서 사용된다.
막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각의 배압은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하임을 주목해야 한다.
막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 18의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
더욱이, 막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 28의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 44의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
더욱이, 막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 누설율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 18의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다.
막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 28의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
더욱이, 막 형성 챔버(80b) 및 기판 가열 챔버(85)의 각각에서, 44의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
막 형성 챔버, 기판 가열 챔버 및 이송 챔버와 같은 진공 챔버들 내에서 전체 압력 및 부분 압력은 질량 분석기를 사용하여 측정될 수 있음을 주목해야 한다. 예컨대, ULVAC사가 제작한 4중극형 질량 분석기(Q-mass라고도 함), Qulee CGM-051이 사용될 수 있다. 누설율이 질량 분석기를 사용하여 측정된 전체 압력 및 부분 압력으로부터 유도될 수 있음을 주목해야 한다.
누설율은 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍, 밀봉 결함, 등을 통해 진공 시스템의 외부로부터 기체의 유입을 언급한다. 내부 누설은 진공 시스템 내의 밸브와 같은 격벽을 통한 누설 또는 내부 부재로부터 방출된 가스에 기인한다. 누설율이 위의 값 이하로 설정되기 위하여, 외부 누설 및 내부 누설의 두 양상들로부터의 대책들이 이루어질 필요가 있다.
예컨대, 막 형성 챔버의 개방/폐쇄 부분은 바람직하게 금속 개스킷으로 밀봉될 수 있다. 금속 개스킷에 대해, 불화 철, 산화 알루미늄, 또는 산화 크롬으로 피복된 금속이 바람직하게 사용된다. 금속 개스킷은 O-링보다 더 높은 밀착성을 구현하고, 외부 누설을 줄일 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크롬, 등으로 피복된 부동태인 금속의 사용을 통해, 금속 개스킷으로부터 방출된 불순물들을 함유하는 가스의 방출이 억제되어, 내부 누설이 줄어들 수 있다.
증착 장치의 부재를 위해, 불순물들을 함유하는 가스의 더 적은 양을 방출하는 알루미늄, 크롬, 티타늄, 지르코늄, 니켈, 또는 바나듐이 사용된다. 대안적으로, 위의 부재로 피복된 철, 크롬, 니켈, 등을 함유하는 합금이 사용될 수 있다. 철, 크롬, 니켈, 등을 함유하는 합금은 강성이고, 열에 저항성이 있고, 가공에 적합하다. 여기에서, 표면적을 감소시키기 위한 연마, 등에 의해 부재의 표면의 요철이 감소될 때, 방출된 가스는 감소될 수 있다.
대안적으로, 막 형성 장치의 상술한 부재는 불화 철, 산화 알루미늄, 산화 크롬, 등으로 피복될 수 있다.
막 형성 장치의 부재는 가능한 금속으로만 형성되는 것이 바람직하다. 예컨대, 수정, 등으로 형성된 관찰 창이 제공되는 경우, 관찰 창의 표면이 가스의 방출을 억제하도록 불화 철, 산화 알루미늄, 산화 크롬, 등으로 얇게 피복되는 것이 바람직하다.
증착 가스가 도입되기 직전에 정제기가 제공되는 경우, 정제기와 막 형성 챔버 사이의 파이프 길이는 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하이다. 파이프 길이가 10m 이하, 5m 이하, 또는 1m 이하일 때, 파이프로부터 가스의 방출 효과는 이에 대응하여 감소될 수 있다.
또한, 막 형성 가스를 위한 파이프로서, 불화 철, 산화 알루미늄, 산화 크롬, 등으로 내부가 피복된 금속 파이프가 사용되는 것이 바람직하다. 상기 파이프를 통해, 예컨대 SUS316L-EP 파이프와 비교하여, 불순물들을 함유하는 방출된 가스의 양은 작고, 증착 가스로의 불순물들의 진입은 줄어들 수 있다. 또한, 고성능 초소형 금속 개스킷 조인트(UPG 조인트)가 파이프의 조인트로서 사용되는 것이 바람직하다. 파이프의 모든 재료들이 금속인 구조가 바람직하게 사용되는데, 이 경우 생성되는 방출 가스 또는 외부 누설의 효과가 수지 등이 사용된 구조와 비교하여 감소될 수 있다.
흡착 물질이 막 형성 챔버 내에 존재할 때, 내벽, 등에 흡착되기 때문에, 흡착 물질은 막 형성 챔버 내의 압력에 영향을 미치지 않는다; 그러나, 막 형성 챔버 내부가 배기될 때 흡착 물질은 가스가 방출되도록 야기한다. 그러므로, 누설율과 배기율 사이의 상호관련이 존재하지 않을지라도, 막 형성 챔버 내에 존재하는 흡착 물질이 가능한 많이 탈착되어야 하고, 높은 배기 성능을 갖는 펌프의 사용 이전에 배기가 수행되는 것이 중요하다. 막 형성 챔버가 흡착 물질의 탈착을 촉진하기 위한 베이킹을 거칠 수 있음을 주목해야 한다. 베이킹을 통해 흡착 물질의 탈착율은 약 10배 증가할 수 있다. 베이킹은 100℃ 이상 450℃ 이하의 온도에서 수행되어야 한다. 이 때, 불활성 가스가 막 형성 챔버 내에 도입되는 동안 흡착 물질이 제거될 때, 단순히 배기에 의해 탈착되기 어려운 물, 등의 막 형성율은 추가로 증가될 수 있다. 베이킹 온도와 실질적으로 동일한 온도로 불활성 가스의 가열을 통해, 흡착 물질의 탈착율은 추가로 증가될 수 있음을 주목해야 한다. 여기에서, 희가스는 바람직하게 불활성 가스로서 사용된다. 형성될 막의 종류에 따라, 불활성 가스 대신에 산소, 등이 사용될 수 있다. 예컨대, 산화물 반도체층의 형성의 경우, 산화물의 주 성분인 산소의 사용은 일부 경우들에 있어서 바람직하다.
대안적으로, 막 형성 챔버 내부를 배기하기 위한 처리는, 가열된 산소, 가열된 희가스와 같은 가열된 불활성 가스, 등이 막 형성 챔버 내의 압력을 증가시키기 위하여 도입된 후 일정한 시간 기간 수행되는 것이 바람직하다. 가열된 가스의 도입은 막 형성 챔버 내에서 흡착 물질을 탈착할 수 있고, 막 형성 챔버 내에 존재하는 불순물들은 감소될 수 있다. 이러한 처리가 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하로 반복될 때 유리한 효과가 달성될 수 있음을 주목해야 한다. 특히, 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도를 갖는 불활성 가스, 산소, 등이 막 형성 챔버 내에 도입되어, 그 내부의 압력은 1분 내지 300분, 바람직하게는 5분 내지 120분의 시간 범위에서 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 유지될 수 있다. 이후, 막 형성 챔버의 내부는 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하 동안 배기된다.
흡착 물질의 탈착율은 또한 더미 막의 형성에 의해 추가로 증가될 수 있다. 여기에서, 더미 막 형성은 스퍼터링법, 등에 의해 더미 기판상의 막 형성을 언급하고, 여기에서 막이 더미 기판과 막 형성 챔버의 내벽 상에 증착되어, 막 형성 챔버 내의 불순물들과 막 형성 챔버의 내벽 상의 흡착 물질은 막 안에 가둬진다. 더미 기판으로서, 작은 양의 가스를 방출하는 기판이 바람직하게 사용된다, 예컨대, 이후에 기술되는 기판(100)과 유사한 기판이 사용될 수 있다. 더미 막 형성을 수행함으로써, 이후에 형성될 막 내의 불순물들의 농도는 감소될 수 있다. 더미 막 형성이 막 형성 챔버의 베이킹과 동시에 수행될 수 있음을 주목해야 한다.
산화물 반도체층이 위의 막 형성 장치의 사용을 통해 형성될 때, 산화물 반도체층으로 불순물들의 진입은 억제될 수 있다. 또한, 위의 막 형성 장치의 사용을 통해 산화물 반도체층과 접하여 막이 형성되어, 산화물 반도체층과 접하는 막으로부터 산화물 반도체층으로 불순물들의 진입이 억제될 수 있다.
다음에, 위의 막 형성 장치의 사용을 통해 산화물 반도체층(106a)과 산화물층(106b)을 형성하는 방법이 기술된다.
타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 대략 실온(전형적으로 20℃ 또는 25℃)으로 설정된다. 대형 기판을 위한 스퍼터링 장치에서, 대형 타깃이 자주 사용된다. 그러나, 이음매 없이 대형 기판을 위한 타깃을 형성하는 것은 어렵다. 실제, 큰 형상을 얻기 위하여 복수의 타깃들이 그 사이에 가능한 작은 공간들이 존재하도록 배열된다; 하지만, 작은 공간이 불가피하게 생성된다. 타깃의 표면 온도가 증가할 때, 일부 경우들에 있어서, Zn, 등은 이러한 작은 공간으로부터 휘발되어, 공간은 점진적으로 확장될 수 있다. 공간이 확장될 때, 뒤붙임(backing) 플레이트 금속 또는 부착을 위해 사용된 금속은 스퍼터링될 수 있고, 불순물 농도의 증가를 야기할 수 있다. 따라서, 타깃이 충분히 냉각되는 것이 바람직하다.
특히, 뒤붙임 플레이트를 위하여, 높은 도전성과 높은 방열성을 갖는 금속(특히, Cu)이 사용된다. 뒤붙임 플레이트 내에 형성된 수로를 통해 충분한 양의 냉각수가 흐르게 함으로써, 타깃은 효율적으로 냉각될 수 있다. 여기에서 타깃의 크기에 의존하는 냉각수의 충분한 양은, 예컨대 직경이 300mm인 원형 타깃의 경우, 3L/min 이상, 5L/min 이상, 또는 10L/min 이상으로 설정된다.
산화물 반도체층(106a)은 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하의 기판 가열 온도의 산소 가스 분위기에서 형성된다. 산화물 반도체층(106a) 내의 불순물들의 농도는, 막 형성시 기판 가열 온도가 증가함에 따라 낮아진다. 또한, 증착 표면상의 스퍼터링된 입자들의 이동이 발생하기 쉽고; 따라서 원자 배열이 정연하고, 밀도가 증가하여, 높은 결정화도를 갖는 산화물 반도체층(106a)이 형성된다. 더욱이, 막 형성이 산소 가스 분위기에서 수행될 때, 플라즈마 손상이 경감되고, 희가스 원자와 같은 과잉 원자가 산화물 반도체층(106a) 내에 함유되지 않고, 이에 의해 높은 결정화도를 갖는 산화물 반도체층(106a)이 형성된다. 막 형성이 산소 가스와 희가스를 함유하는 혼합된 분위기 내에서 수행될 수 있음을 주목해야 한다. 이 경우, 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상, 더욱 바람직하게는 80vol.% 이상으로 설정된다.
타깃이 Zn을 포함하는 경우, 플라즈마 손상이 산소 가스 분위기 내에서 막 형성으로 인해 경감될 수 있고; 따라서 Zn이 휘발되기 어려운 산화물 반도체층(106a)이 얻어질 수 있음을 주목해야 한다.
기판이 막 형성 챔버로 이송되고, 증착 가스가 막 형성 챔버로 도입되고, 막 형성 압력은 0.8Pa 이하, 바람직하게는 0.4Pa 이하로 설정되고, 기판이 이러한 압력 하에서 10초 이상 1000초 이하, 바람직하게는 15초 이상 720초 이하로 유지되어 압력을 안정시키고, 이후 산화물 반도체층(106a)의 형성이 수행된다. 기판은 압력을 안정시키기 위하여 위의 시간 기간 동안 유지되고, 이에 의해 형성 도중에 산화물 반도체층(106a)으로 들어오는 불순물들의 양은 줄어들 수 있다. 이 때, 타깃과 기판 사이의 거리는 40mm 이하, 바람직하게는 25mm 이하로 설정된다. 산화물 반도체층(106a)이 위의 조건들 하에서 형성될 때, 스퍼터링된 입자와 다른 스퍼터링된 입자, 가스 분자, 또는 이온 사이의 충돌의 빈도는 줄어들 수 있다. 즉, 막 형성 압력에 의존하여, 타깃과 기판 사이의 거리는 스퍼터링된 입자, 가스 분자, 또는 이온의 평균 자유 행로보다 짧게 구성되어, 막으로 들어가는 분순물들의 농도는 줄어들 수 있다.
예컨대, 압력이 0.4Pa로 설정되고, 온도가 25℃(절대 온도는 298K)로 설정될 때, 수소 분자(H2)는 48.7mm의 평균 자유 행로를 갖고, 헬륨 원자(He)는 57.9mm의 평균 자유 행로를 갖고, 물 분자(H2O)는 31.3mm의 평균 자유 행로를 갖고, 메탄 분자(CH4)는 13.2mm의 평균 자유 행로를 갖고, 네온 원자(Ne)는 42.3mm의 평균 자유 행로를 갖고, 질소 분자(N2)는 23.2mm의 평균 자유 행로를 갖고, 일산화탄소 분자(CO)는 16.0mm의 평균 자유 행로를 갖고, 산소 분자(O2)는 26.4mm의 평균 자유 행로를 갖고, 아르곤 원자(Ar)는 28.3mm의 평균 자유 행로를 갖고, 이산화탄소 분자(CO2)는 10.9mm의 평균 자유 행로를 갖고, 크립톤 원자(Kr)는 13.4mm의 평균 자유 행로를 갖고, 제논 원자(Xe)는 9.6mm의 평균 자유 행로를 갖는다. 압력을 배가시키면 평균 자유 행로를 반분시키고, 절대 온도를 배가시키면 평균 자유 행로를 배가시킴을 주목해야 한다.
평균 자유 행로는 압력, 온도 및 분자(원자)의 직경에 의존한다. 압력과 온도가 일정할 경우, 분자(원자)의 직경이 커짐에 따라, 평균 자유 행로는 짧아진다. 분자들(원자들)의 직경들은, H2:0.218nm; He:0.200nm; H2O:0.272nm; CH4:0.419nm; Ne:0.234nm; N2:0.316nm; CO:0.380nm; 02:0.296nm; Ar:0.286nm; C02:0.460nm; Kr: 0.415nm; 및 Xe:0.491nm임을 주목해야 한다.
따라서, 분자(원자)의 직경이 커짐에 따라, 평균 자유 행로는 짧아지고, 결정화도는 분자(원자)가 막으로 들어갈 때 분자(원자)의 큰 직경으로 인해 낮아진다. 이러한 이유로, 예컨대 Ar의 직경보다 큰 직경을 갖는 분자(원자)는 결정화도를 감소시키는 불순물로서 거동하기 쉽다고 말할 수 있다.
다음에, 산화물층(106b)이 형성된다. 산화물층(106b)은 실온(25℃) 이상 600℃ 이하, 바람직하게는 70℃ 이상 550℃ 이하, 더 바람직하게는 100℃ 이상 500℃ 이하의 기판 가열 온도를 갖는 산소 분위기에서 형성된다. 형성 도중에 가열 온도가 높을수록, 산화물층(106b) 내의 불순물들의 농도는 낮아진다. 또한, 증착 표면상의 스퍼터링된 입자들의 이동이 발생하기 쉽고; 따라서 원자 배열이 정연하고, 밀도가 증가하여, 산화물층(106b)의 결정화도는 높아진다. 더욱이, 막 형성이 산소 가스 분위기에서 수행될 때, 플라즈마 손상이 경감되고, 희가스 원자와 같은 과잉 원자가 산화물층(106b) 내에 함유되지 않고, 이에 의해 높은 결정화도를 갖는 산화물층(106b)이 형성된다. 막 형성이 산소 가스와 희가스를 함유하는 혼합된 분위기 내에서 수행될 수 있음을 주목해야 한다. 이 경우, 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상, 더욱 바람직하게는 80vol.% 이상으로 설정된다. 기판이 막 형성 챔버로 이송되고, 증착 가스가 막 형성 챔버로 도입되고, 막 형성 압력은 0.8Pa 이하, 바람직하게는 0.4Pa 이하로 설정되고, 기판이 이러한 압력 하에서 10초 이상 1000초 이하, 바람직하게는 15초 이상 720초 이하 동안 유지되어 압력을 안정시키고, 이후 산화물층(106b)의 형성이 수행된다. 압력을 안정시키기 위하여 압력은 위의 시간 기간 동안 유지되고, 이에 의해 형성 도중에 산화물층(106b)으로 들어오는 불순물들의 양은 줄어들 수 있다.
다음에, 열처리가 수행된다. 열처리는 감압 하에서 또는 불활성 분위기 또는 산화 분위기에서 수행된다. 열처리를 통해, 산화물 반도체층(106a) 내의 불순물들의 농도는 줄어들 수 있다.
열처리는, 열처리가 감압 하에서 또는 불활성 분위기 내에서 수행된 후, 분위기가 온도가 유지되는 산화 분위기로 전환되고, 열처리가 추가로 수행되는 방식으로 수행되는 것이 바람직하다. 열처리가 감압 하에서 또는 불활성 분위기 내에서 수행될 때, 산화물 반도체층(106a) 내의 불순물들의 농도는 감소될 수 있지만; 동시에 산소의 결손들이 야기된다. 산화 분위기 내에서 열처리에 의해, 야기된 산소의 결손들은 줄어들 수 있다.
형성시 기판 가열에 부가하여 산화물 반도체층(106a) 상에 열처리가 수행될 때, 층 내의 불순물들의 농도는 줄어들 수 있다.
특히, SIMS에 의해 측정된 산화물 반도체층(106a) 내의 수소의 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더욱 바람직하게는 1×1019atoms/㎤ 이하, 더더욱 바람직하게는 5×1018atoms/㎤ 이하가 될 수 있다.
SIMS에 의해 측정된 산화물 반도체층(106a) 내의 질소의 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 1×1018atoms/㎤ 이하, 더더욱 바람직하게는 5×1017atoms/㎤ 이하가 될 수 있다.
SIMS에 의해 측정된 산화물 반도체층(106a) 내의 탄소의 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 2×1018atoms/㎤ 이하, 더더욱 바람직하게는 5×1017atoms/㎤ 이하가 될 수 있다.
산화물 반도체층(106a)으로부터 방출된 다음의 가스 분자들(원자들), 즉 TDS 분석에 의해 측정된, 2(예, 수소 분자)의 질량 전하비(m/z)를 갖는 가스 분자(원자), 18의 질량 전하비(m/z)를 갖는 가스 분자(원자), 28의 질량 전하비(m/z)를 갖는 가스 분자(원자), 및 44의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 각각의 양은 1×1019/㎤ 이하, 바람직하게는 1×1018/㎤ 이하일 수 있다.
이후에 기술되는 방출된 산소 원자들의 양의 측정 방법은 TDS 분석을 사용하여 방출 양의 측정 방법을 위하여 참조된다.
산화물 반도체층(106a) 및 산화물층(106b)은 위에서 기술된 바와 같이 형성되고, 이에 의해 산화물 반도체층(106a)의 결정화도는 증가될 수 있고, 산화물 반도체층(106a) 및 산화물층(106b) 내 및 산화물 반도체층(106a)과 산화물층(106b) 사이의 계면에서 불순물들의 농도는 감소될 수 있다.
< 1-3. 트랜지스터 구조(2) >
본 절에서, 상부-게이트 트랜지스터가 기술된다. 여기에서, 상부-게이트 트랜지스터의 일종인 상부-게이트 상부-접촉(TGTC) 트랜지스터가 도 11을 참조하여 기술된다.
도 11은 TGTC 트랜지스터의 평면도 및 단면도들이다. 도 11의 (A)는 트랜지스터의 평면도이다. 도 11의 (B)는 도 11의 (A)에서 일점쇄선 B1-B2를 따라 취해진 단면도이다. 도 11의 (C)는 도 11의 (A)에서 일점쇄선 B3-B4를 따라 취해진 단면도이다.
도 11의 (B)에 도시된 트랜지스터는, 기판(200) 위의 하지 절연막(202); 하지 절연막(202) 위의 산화물층(206a), 및 산화물층(206a) 위의 산화물 반도체층(206b)을 포함하는 다층막(206); 하지 절연막(202)과 다층막(206) 위의 소스 전극(216a)과 드레인 전극(216b); 다층막(206), 소스 전극(216a) 및 드레인 전극(216b) 위의 게이트 절연막(212); 게이트 절연막(212) 위의 게이트 전극(204); 및 게이트 절연막(212)과 게이트 전극(204) 위의 보호 절연막(218)을 포함한다. 트랜지스터가 하지 절연막(202) 및/또는 보호 절연막(218)을 반드시 포함하는 것은 아님을 주목해야 한다.
소스 전극(216a)과 드레인 전극(216b)을 위해 사용된 도전막의 종류에 따라, 산소가 산화물 반도체층(206b)의 부분으로부터 분리되거나, 혼합된 층이 형성되어, 소스 영역과 드레인 영역은 산화물 반도체층(206b) 내에 형성되게 된다.
도 11의 (A)에서, 게이트 전극(204)과 중첩하는 영역 내의 소스 전극(216a)과 드레인 전극(216b) 사이의 거리는 채널 길이로 언급된다. 트랜지스터가 소스 영역과 드레인 영역을 포함하는 경우, 게이트 전극(204)과 중첩하는 영역 내에서 소스 영역과 드레인 영역 사이의 거리가 채널 길이로서 언급될 수 있음을 주목해야 한다.
채널 형성 영역이, 다층막(206)의 위에서 보았을 때, 게이트 전극(204)과 중첩하고, 소스 전극(216a)과 드레인 전극(216b) 사이에 위치하는 영역을 언급함을 주목해야 한다. 또한, 채널 영역은 채널 형성 영역에서 전류가 주로 흐르는 영역을 언급한다. 여기에서, 채널 영역은 채널 형성 영역 내의 산화물 반도체층(206b)의 일 부분이다.
다층막(206)을 위해, 다층막(106)의 설명이 참조된다. 특히, 산화물층(206a)을 위해, 산화물층(106b)의 설명이 참조되고; 산화물 반도체층(206b)을 위해 산화물 반도체층(106a)의 설명이 참조된다.
기판(200)을 위해 기판(100)의 설명이 참조된다. 소스 전극(216a)과 드레인 전극(216b)을 위해, 소스 전극(116a)과 드레인 전극(116b)의 설명이 참조된다. 게이트 절연막(212)을 위해 게이트 절연막(112)의 설명이 참조된다. 게이트 전극(204)을 위해 게이트 전극(104)의 설명이 참조된다. 보호 절연막(218)을 위해 보호 절연막(118)의 설명이 참조된다.
다층막(206)의 에지가 도 11의 (A)에서 게이트 전극(204)의 에지보다 외부쪽에 위치하지만, 광으로 인한 다층막(206) 내의 캐리어들의 생성을 억제하기 위하여, 다층막(206)의 에지는 게이트 전극(204)의 에지보다 안쪽에 위치할 수 있다.
하지 절연막(202)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 하나 이상의 종류들을 함유하는 절연막을 사용하는 단일층 또는 적층으로 형성될 수 있다.
하지 절연막(202)은 예컨대 질화 실리콘층을 제 1 층으로 및 산화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화 실리콘층은 산화질화 실리콘층이 될 수 있다. 덧붙여, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 산화 실리콘층으로서, 결함 밀도가 낮은 산화 실리콘층이 바람직하게 사용된다. 특히, 3×1017spins/㎤ 이하, 바람직하게는 5×1016spins/㎤ 이하인, ESR에서 2.001의 g 계수를 갖는 신호에 귀속되는 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 수소 및 암모니아가 방출되기 어려운 질화 실리콘층이 사용된다. 수소 또는 암모니아의 방출 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 수소, 물 및 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.
하지 절연막(202)은 예컨대 질화 실리콘층을 제 1 층으로, 제 1 산화 실리콘층을 제 2 층으로, 및 제 2 산화 실리콘층을 제 3 층으로 포함하는 다층막이 될 수 있다. 이 경우, 제 1 산화 실리콘층 및/또는 제 2 산화 실리콘층은 산화질화 실리콘층이 될 수 있다. 덧붙여, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 제 1 산화 실리콘층으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, 3×1017spins/㎤ 이하, 바람직하게는 5×1016spins/㎤ 이하인, ESR에서 2.001의 g 계수를 갖는 신호에 귀속되는 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 제 2 산화 실리콘층으로서, 과잉 산소를 갖는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 수소 및 암모니아가 방출되기 어려운 질화 실리콘층이 사용된다. 또한, 질화 실리콘층으로서, 수소, 물 및 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.
게이트 절연막(212) 및 하지 절연막(202) 중 적어도 하나가 과잉 산소를 함유하는 경우, 산화물 반도체층(206b) 내의 산소의 결손들은 감소될 수 있다.
위의 트랜지스터에서, 채널은 다층막(206)의 산화물 반도체층(206b) 내에 형성되고; 따라서, 트랜지스터는 안정적인 전기 특성들과 높은 전계-효과 이동도를 갖는다.
< 1-4. 구조(2)를 갖는 트랜지스터를 제작하는 방법 >
트랜지스터를 제작하는 방법이 도 12 및 도 13을 참조하여 여기에 기술된다.
먼저, 기판(200)이 준비된다.
다음에, 산화물층(206a)이 될 산화물층이 형성된다. 산화물층(206a)이 될 산화물층을 형성하기 위한 방법을 위해, 산화물층(106b)이 될 산화물층을 형성하기 위한 방법의 설명이 참조된다. 산화물층(206a)이 CAAC-OS층 또는 비정질 산화물 반도체층이 되도록 형성됨을 주목해야 한다. 산화물층(206a)이 CAAC-OS층 또는 비정질 산화물 반도체층일 때, 산화물 반도체층(206b)이 될 산화물 반도체층은 쉽게 CAAC-OS층이 된다.
다음에, 산화물 반도체층(206b)이 될 산화물 반도체층이 형성된다. 산화물 반도체층(206b)이 될 산화물 반도체층을 형성하기 위한 방법을 위해, 산화물 반도체층(106a)을 형성하기 위한 방법의 설명이 참조된다.
다음에, 제 1 열처리가 바람직하게 수행된다. 제 1 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 수행될 수 있다. 제 1 열처리는, 불활성 가스 분위기, 산화 가스를 10ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상으로 함유하는 분위기, 또는 감압된 압력 하에서 수행된다. 대안적으로 제 1 열처리는, 열처리가 불활성 가스 분위기에서 수행되고, 이후 탈착 산소를 보상하기 위하여 다른 열처리가 산화 가스를 10ppm 이상, 바람직하게는 1% 이상, 더 바람직하게는 10% 이상으로 함유하는 분위기에서 수행되는 방식으로, 수행될 수 있다. 제 1 열처리를 통해, 산화물 반도체층(206b)이 될 산화물 반도체층의 결정화도는 개선될 수 있고, 덧붙여 수소 및 물과 같은 불순물들은 하지 절연막(202), 산화물층(206a)이 될 산화물층 및/또는 산화물 반도체층(206b)이 될 산화물 반도체층으로부터 제거될 수 있다.
다음에, 산화물층(206a)이 될 산화물층 및 산화물 반도체층(206b)이 될 산화물 반도체층이 부분적으로 에칭되어, 산화물층(206a) 및 산화물 반도체층(206b)을 포함하는 다층막(206)을 형성한다(도 12의 (A) 참조).
다음에, 소스 전극(216a)과 드레인 전극(216b)이 될 도전막이 형성된다. 소스 전극(216a)과 드레인 전극(216b)이 될 도전막을 형성하기 위한 방법을 위해, 소스 전극(116a)과 드레인 전극(116b)이 될 도전막을 형성하기 위한 방법의 설명이 참조된다.
다음에, 소스 전극(216a)과 드레인 전극(216b)이 될 도전막은 부분적으로 에칭되어, 소스 전극(216a)과 드레인 전극(216b)을 형성한다(도 12의 (B) 참조).
다음에 제 2 열처리가 바람직하게 수행된다. 제 2 열처리를 위해, 제 1 열처리의 설명이 참조될 수 있다. 제 2 열처리를 통해, 수소 및 물과 같은 불순물들은 다층막(206)으로부터 제거될 수 있다.
다음에, 게이트 절연막(212)이 형성된다(도 12의 (C) 참조). 게이트 절연막(212)을 형성하기 위한 방법을 위해, 게이트 절연막(112)을 형성하기 위한 방법의 설명이 참조된다.
다음에, 게이트 전극(204)이 될 도전막이 형성된다. 게이트 전극(204)이 될 도전막을 형성하기 위한 방법을 위해, 게이트 전극(104)이 될 도전막을 형성하기 위한 방법의 설명이 참조된다.
다음에, 게이트 전극(204)이 될 도전막이 부분적으로 에칭되어, 게이트 전극(204)을 형성한다(도 13의 (A) 참조).
다음에, 보호 절연막(218)이 형성된다(도 13의 (B) 참조). 보호 절연막(218)을 형성하기 위한 방법을 위해, 보호 절연막(118)을 형성하기 위한 방법의 설명이 참조된다.
위의 방식으로 트랜지스터가 제작될 수 있다.
다층막(206)의 산화물 반도체층(206b) 내의 산소 결손들이 줄어듦으로, 이러한 트랜지스터는 안정적인 전기 특성들을 갖는다.
< 2. 응용 제품 >
위의 트랜지스터를 사용하는 응용 제품들이 아래에 기술된다.
< 2-1. 디스플레이 장치 >
본 절에서, 위의 트랜지스터가 적용되는 디스플레이 장치가 기술된다.
디스플레이 장치 내에 제공된 디스플레이 소자로서, 액정 소자(액정 디스플레이 소자로도 언급됨), 발광 소자(발광 디스플레이 소자로도 언급됨), 등이 사용될 수 있다. 발광 소자는 그 범주 내에, 휘도가 전류 또는 전압에 의해 제어되는 소자, 및 특히 무기 전기발광(EL) 소자, 유기 EL 소자, 등을 포함한다. 더욱이, 전자 잉크와 같이, 콘트라스트가 전기 효과에 의해 변경되는 디스플레이 매체는 디스플레이 소자로서 사용될 수 있다. EL 소자를 포함하는 디스플레이 장치 및 액정 소자를 포함하는 디스플레이 장치는 디스플레이 장치의 예들로서 아래에 기술된다.
아래에 기술된 디스플레이 장치는, 그 범주 내에, 디스플레이 소자가 밀봉되는 패널 및 제어기와 같은 IC가 패널 상에 장착되는 모듈을 포함한다.
아래에 기술된 디스플레이 장치는 이미지 디스플레이 장치 또는 광원(조명 장치를 포함)을 언급한다. 디스플레이 장치는 그 범주 내에 다음의 모듈들, FPC 또는 TCP와 같은 커넥터를 갖는 모듈; TCP의 단부에 인쇄된 배선 기판이 제공되는 모듈; 및 COG 방법에 의해 집적 회로(IC)가 디스플레이 소자 상에 직접 장착되는 모듈 중 어느 하나를 포함한다.
< 2-1-1. EL 디스플레이 장치 >
먼저, EL 소자를 포함하는 디스플레이 장치(EL 디스플레이 장치로도 언급됨)가 기술된다.
도 14는 EL 디스플레이 장치 내의 픽셀의 회로도의 예이다.
도 14에 도시된 EL 디스플레이 장치는 스위칭 소자(743), 트랜지스터(741), 커패시터(742), 및 발광 소자(719)를 포함한다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 하나의 단자 및 커패시터(742)의 하나의 단자에 전기적으로 접속된다. 트랜지스터(741)의 소스는 발광 소자(719)의 하나의 단자에 전기적으로 접속된다. 트랜지스터(741)의 드레인은 커패시터(742)의 다른 단자에 전기적으로 접속되고, 전원 전위(VDD)를 공급받는다. 스위칭 소자(743)의 다른 단자는 신호 라인(744)에 전기적으로 접속된다. 발광 소자(719)의 다른 단자는 고정된 전위를 공급받는다. 고정된 전위가 접지 전위(GND) 또는 그보다 낮음을 주목해야 한다.
트랜지스터(741)로서, 각각이 산화물 반도체층을 포함하는 다층막을 포함하는 위의 트랜지스터들 중 어느 하나가 사용됨을 주목해야 한다. 트랜지스터는 안정적인 전기 특성들을 갖는다. 따라서, EL 디스플레이 장치는 높은 디스플레이 품질을 가질 수 있다.
스위칭 소자(743)로서, 트랜지스터가 바람직하게 사용된다. 트랜지스터가 스위칭 소자로서 사용될 때, 픽셀의 면적은 줄어들 수 있어서, EL 디스플레이 장치는 높은 해상도를 가질 수 있다. 대안적으로, 각각이 산화물 반도체층을 포함하는 다층막을 포함하는 위의 트랜지스터들 중 어느 하나가 스위칭 소자(743)로서 사용될 수 있다. 위의 트랜지스터들 중 어느 하나가 스위칭 소자(743)로서 사용될 때, 스위칭 소자(743)는 트랜지스터(741)와 동일한 공정에서 형성될 수 있어서, EL 디스플레이 장치의 생산성은 개선될 수 있다.
도 15의 (A)는 EL 디스플레이 장치의 평면도이다. EL 디스플레이 장치는 기판(100), 기판(700), 밀봉제(734), 드라이버 회로(735), 드라이버 회로(736), 픽셀(737) 및 FPC(732)를 포함한다. 밀봉제(734)는 픽셀(737), 드라이버 회로(735) 및 드라이버 회로(736)를 둘러싸도록 기판(100)과 기판(700) 사이에 제공된다. 드라이버 회로(735) 및/또는 드라이버 회로(736)는 밀봉제(734) 외부에 제공될 수도 있음을 주목해야 한다.
도 15의 (B)는 도 15의 (A)에서 일점쇄선(M-N)을 따라 취해진 EL 디스플레이 장치의 단면도이다. FPC(732)는 단자(731)를 통해 배선(733a)에 연결된다. 배선(733a)이 게이트 전극(104)과 동일한 층 내에 형성됨을 주목해야 한다.
도 15의 (B)는 트랜지스터(741)와 커패시터(742)가 동일한 평면에 제공된 예를 도시함을 주목해야 한다. 이러한 구조를 통해, 커패시터(742)는 트랜지스터(741)에 포함되는 게이트 전극, 게이트 절연막 및 소스 전극(드레인 전극)과 동일한 평면에 형성될 수 있다. 트랜지스터(741)와 커패시터(742)가 이러한 방식으로 동일한 평면에 제공될 때, EL 디스플레이 장치의 제조 단계들의 수는 줄어들 수 있고; 따라서 생산성은 개선될 수 있다.
도 15의 (B)는 도 1의 (A) 내지 (C)에 도시된 트랜지스터가 트랜지스터(741)로서 사용된 예를 도시한다. 그러므로, 아래에서 특별하게 기술되지 않는 트랜지스터(741)의 구성요소들에 대해 도 1의 (A) 내지 (C)에 대한 설명이 참조된다.
절연막(720)은 트랜지스터(741)와 커패시터(742) 위에 제공된다.
여기에서, 트랜지스터(741)의 소스 전극(116a)에 도달하는 개구부는 절연막(720)과 보호 절연막(118) 내에 제공된다.
전극(781)은 절연막(720) 위에 제공된다. 전극(781)은 절연막(720)과 보호 절연막(118) 내에 제공된 개구부를 통해 트랜지스터(741)의 소스 전극(116a)에 연결된다.
전극(781)에 도달하는 개구부를 갖는 격벽(784)은 전극(781) 위에 제공된다.
격벽(784) 내에 제공된 개구부를 통해 전극(781)과 접하는 발광층(782)은 격벽(784) 위에 제공된다.
전극(783)은 발광층(782) 위에 제공된다.
전극(781), 발광층(782) 및 전극(783)이 서로 중첩하는 영역은 발광 소자(719)로서 작용한다.
절연막(720)을 위해, 보호 절연막(118)의 설명이 참조됨을 주목해야 한다. 대안적으로, 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막이 사용될 수 있다.
발광층(782)은 단일층에 국한되지 않고, 복수 종류들의 발광층들, 등의 적층이 될 수 있다. 예컨대, 도 15의 (C)에 도시된 구조가 사용될 수 있다. 도 15의 (C)는 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 중간층(785c), 발광층(786c) 및 중간층(785d)이 순서대로 적층된 구조를 도시한다. 이 경우, 적절한 컬러들의 광을 방출하는 발광층들이 발광층(786a), 발광층(786b) 및 발광층(786c)으로 사용될 때, 높은 컬러 렌더링 특성 또는 높은 방출 효율을 갖는 발광 소자(719)가 형성될 수 있다.
복수 종류들의 발광 재료들이 적층되어 백색광을 얻을 수 있다. 도 15의 (B)에 도시되지 않았지만, 백색광은 컬러 층들을 통해 추출될 수 있다.
3개의 발광층들과 4개의 중간층들이 제공된 구조가 본 명세서에 도시되었지만, 구조는 이에 국한되지 않는다. 발광층들의 수와 중간층들의 수는 적절하게 변경될 수 있다. 예컨대, 발광층(782)은 오로지 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 및 중간층(785c)으로 형성될 수 있다. 대안적으로, 발광층(782)은, 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 발광층(786c) 및 중간층(785d)으로 형성될 수 있고; 중간층(785c)은 생략될 수 있다.
더욱이, 중간층은 홀-주입층, 홀-이송층, 전자-이송층, 전자-주입층, 등을 포함하는 적층 구조를 가질 수 있다. 이들 층들 모두가 중간층으로서 제공될 필요는 없음을 주목해야 한다. 이들 층들 중 어느 하나가 중간층을 형성하기 위하여 적절하게 선택될 수 있다. 유사한 기능들을 갖는 층들이 제공될 수 있음을 주목해야 한다. 더욱이, 전자-중계층, 등이 캐리어 생성층에 부가하여 중간층으로서 적절하게 추가될 수 있다.
전극(781)은 가시광 투과성을 갖는 도전막을 사용하여 형성될 수 있다. 가시광 투과성을 갖는다는 것은 가시광 영역(예, 400nm 내지 800nm의 파장 범위)에서 70% 이상, 특히 80% 이상의 평균 투과율을 가짐을 의미한다.
전극(781)으로서, 예컨대 In-Zn-W계 산화물막, In-Sn계 산화물막, In-Zn계 산화물막, 산화 인듐막, 산화 아연막, 또는 산화 주석막과 같은 산화물막이 사용될 수 있다. 위의 산화물막은 소량의 Al, Ga, Sb, F, 등을 함유할 수 있다. 더욱이, 광을 투과시킬 수 있는 두께(바람직하게, 대략 5nm 내지 30nm)를 갖는 금속 박막이 또한 사용될 수 있다. 예컨대, 5nm의 두께를 갖는 Ag막, Mg막 또는 Ag-Mg 합금막이 사용될 수 있다.
전극(781)은 가시광을 효과적으로 반사하는 막인 것이 바람직하다. 예컨대, 리튬, 알루미늄, 티타늄, 마그네슘, 란탄, 은, 실리콘, 또는 니켈을 함유하는 막이 전극(781)으로서 사용될 수 있다.
전극(783)은 전극(781)을 위한 막들 중 어느 하나를 사용하여 형성될 수 있다. 전극(781)이 가시광 투과성을 가질 때, 전극(783)이 가시광을 효과적으로 반사하는 것이 바람직함을 주목해야 한다. 전극(781)이 가시광을 효과적으로 반사할 때, 전극(783)이 가시광 투과성을 갖는 것이 바람직하다.
전극(781) 및 전극(783)의 위치들은 도 15의 (B)에 도시된 구조에 국한되지 않고, 전극(781) 및 전극(783)은 서로 교체될 수 있다. 양극으로 작용하는 전극을 위해 높은 일함수를 갖는 도전막을 사용하고, 음극으로 작용하는 전극을 위해 낮은 일함수를 갖는 도전막을 사용하는 것이 바람직하다. 캐리어 생성층이 양극과 접하여 제공되는 경우, 다양한 도전막들이 이들의 일함수와 무관하게 양극을 위해 사용될 수 있음을 주목해야 한다.
격벽(784)을 위해, 보호 절연막(118)의 설명이 참조된다. 대안적으로, 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지, 등의 수지막이 사용될 수 있다.
발광 소자(719)에 연결된 트랜지스터(741)는 안정적인 전기 특성들을 갖는다. 따라서, 높은 디스플레이 품질을 갖는 EL 디스플레이 장치가 제공될 수 있다.
도 16은 각각 도 15의 (B)와 부분적으로 상이한 EL 디스플레이 장치의 단면도의 예를 도시한다. 특히, 차이점은 FPC(732)에 연결된 배선에 있다. 도 16의 (A)에서, 배선(733b)은 단자(731)를 통해 FPC(732)에 연결된다. 배선(733b)은 소스 전극(116a) 및 드레인 전극(116b)과 동일한 층에 형성된다. 도 16의 (B)에서, 배선(733c)은 단자(731)를 통해 FPC(732)에 연결된다. 배선(733c)은 전극(781)과 동일한 층에 형성된다.
< 2-1-2. 액정 디스플레이 장치 >
다음에, 액정 소자(액정 디스플레이 장치로도 언급됨)를 포함하는 디스플레이 장치가 기술된다.
도 17은 액정 디스플레이 장치의 픽셀의 구조 예를 도시하는 회로도이다. 도 17에 도시된 픽셀(750)은, 트랜지스터(751), 커패시터(752), 및 한 쌍의 전극들 사이에 액정이 주입된 소자(이후로 액정 소자로도 언급됨)(753)를 포함한다.
트랜지스터(751)의 소스 및 드레인 중 하나는 신호 라인(755)에 전기적으로 접속되고, 트랜지스터(751)의 게이트는 주사 라인(754)에 전기적으로 접속된다.
커패시터(752)의 전극들 중 하나는 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 커패시터(752)의 전극들 중 다른 하나는 공통 전위를 공급하기 위한 배선에 전기적으로 접속된다.
액정 소자(753)의 전극들 중 하나는 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 액정 소자(753)의 전극들 중 다른 하나는 공통 전위를 공급하기 위한 배선에 전기적으로 접속된다. 액정 소자(753)의 전극들 중 다른 하나에 공급되는 공통 전위는 커패시터(752)의 전극들 중 다른 하나가 전기적으로 접속되는 배선에 공급되는 공통 전위와 다를 수 있음을 주목해야 한다.
액정 디스플레이 장치의 평면도는 EL 디스플레이 장치의 평면도와 대략 유사함을 주목해야 한다. 도 18의 (A)는 도 15의 (A)에서 일점쇄선(M-N)을 따라 취해진 액정 디스플레이 장치의 단면도이다. 도 18의 (A)에서, FPC(732)는 단자(731)를 통해 배선(733a)에 연결된다. 배선(733a)이 게이트 전극(104)과 동일한 층에 형성됨을 주목해야 한다.
도 18의 (A)가 트랜지스터(751)와 커패시터(752)가 동일 평면에 제공되는 예를 도시함을 주목해야 한다. 이러한 구조를 통해, 커패시터(752)는 트랜지스터(751)에 포함되는 게이트 전극, 게이트 절연막, 및 소스 전극(드레인 전극)과 동일한 평면에 형성될 수 있다. 트랜지스터(751)와 커패시터(752)가 이러한 방식으로 동일한 평면에 제공될 때, 액정 디스플레이 장치의 제조 단계들의 수는 줄어들 수 있고; 따라서 생산성이 개선될 수 있다.
트랜지스터(751)로서, 위의 트랜지스터들 중 어느 하나가 사용될 수 있다. 도 18의 (A)에서, 도 1의 (A) 내지 (C)에 도시된 트랜지스터가 트랜지스터(751)로서 사용된다. 그러므로, 아래에서 특별하게 기술되지 않는 트랜지스터(751)의 구성요소들을 위해, 도 1의 설명이 참조된다.
트랜지스터(751)가 극히 낮은 오프-상태 전류를 갖는 트랜지스터가 될 수 있음을 주목해야 한다. 따라서, 커패시터(752) 내에서 유지되는 전하는 누설되기 어렵고, 액정 소자(753)에 인가된 전압은 긴 시간 동안 보유될 수 있다. 따라서, 적은 움직임을 갖는 이미지 또는 정지 이미지가 디스플레이될 때 트랜지스터(751)를 턴-오프시킴으로써, 트랜지스터(751)의 동작을 위한 전력은 필요하지 않다. 결과적으로, 액정 디스플레이 장치의 전력 소모는 낮아질 수 있다.
절연막(721)은 트랜지스터(751)와 커패시터(752) 위에 제공된다.
여기에서, 트랜지스터(751)의 드레인 전극(116b)에 도달하는 개구부가 절연막(721)과 보호 절연막(118) 내에 제공된다.
전극(791)은 절연막(721) 위에 제공된다. 전극(791)은 절연막(721)과 보호 절연막(118) 내에 제공된 개구부를 통해 트랜지스터(751)의 드레인 전극(116b)과 접한다.
배향막으로 작용하는 절연막(792)은 전극(791) 위에 제공된다.
액정층(793)은 절연막(792) 위에 제공된다.
배향막으로 작용하는 절연막(794)은 액정층(793) 위에 제공된다.
스페이서(795)는 절연막(794) 위에 제공된다.
전극(796)은 스페이서(795) 및 절연막(794) 위에 제공된다.
기판(797)은 전극(796) 위에 제공된다.
절연막(721)을 위해, 보호 절연막(118)의 설명이 참조된다. 대안적으로, 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지, 등의 수지막이 사용될 수 있다.
액정층(793)을 위해, 열방성 액정, 저분자 액정, 고분자 액정, 고분자 분산 액정, 강유전성 액정, 반강유전성 액정, 등이 사용될 수 있다. 이러한 액정 재료는 조건들에 따라, 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상, 등을 나타낸다.
액정층(793)으로서, 블루 상을 나타내는 액정이 사용될 수 있음을 주목해야 한다. 이 경우, 배향막으로 작용하는 절연막들(792 및 794)이 반드시 제공되는 것은 아니다.
전극(791)은 가시광에 대해 투과 특성을 갖는 도전막을 사용하여 형성될 수 있다.
전극(791)으로서, 예컨대 In-Zn-W계 산화물막, In-Sn계 산화물막, In-Zn계 산화물막, 산화 인듐막, 산화 아연막, 또는 산화 주석막과 같은 산화물막이 사용될 수 있다. 위의 산화물막은 소량의 Al, Ga, Sb, F, 등을 함유할 수 있다. 더욱이, 광을 투과시킬 수 있는 두께(바람직하게, 대략 5nm 내지 30nm)를 갖는 금속 박막이 또한 사용될 수 있다.
전극(791)은 가시광을 효과적으로 반사하는 막인 것이 바람직하다. 예컨대, 알루미늄, 티타늄, 크롬, 구리, 몰리브덴, 은, 탄탈 또는 텅스텐을 함유하는 막이 전극(791)으로서 사용될 수 있다.
전극(796)은 전극(791)을 위한 막들 중 어느 하나를 사용하여 형성될 수 있다. 전극(791)이 가시광 투과성을 가질 때, 전극(796)이 가시광을 효과적으로 반사하는 것이 바람직함을 주목해야 한다. 전극(791)이 가시광을 효과적으로 반사할 때, 전극(796)이 가시광 투과성을 갖는 것이 바람직하다.
전극(791) 및 전극(796)의 위치들은 도 18의 (A)에 도시된 구조로 국한되는 것은 아니고, 전극(791)과 전극(796)은 서로 교체될 수 있다.
절연막들(792 및 794)의 각각은 유기 화합물 또는 무기 화합물을 사용하여 형성될 수 있다.
스페이서(795)는 유기 화합물 또는 무기 화합물을 사용하여 형성될 수 있다. 스페이서(795)가 원주 형태 및 구 형태와 같은 다양한 형태들을 가질 수 있음을 주목해야 한다.
전극(791), 절연막(792), 액정층(793), 절연막(794) 및 전극(796)이 서로 중첩하는 영역은 액정 소자(753)로서 기능한다.
기판(797)으로서, 유리 기판, 수지 기판, 금속 기판, 등이 사용될 수 있다. 기판(797)은 가요성을 가질 수 있다.
도 18의 (B) 및 (C)는 각각 도 18의 (A)의 것과 부분적으로 다른 액정 디스플레이 장치의 단면도의 예를 도시한다. 특히, 차이점은 FPC(732)에 연결된 배선에 있다. 도 18의 (B)에서, 배선(733b)은 단자(731)를 통해 FPC(732)에 연결된다. 배선(733b)은 소스 전극(116a) 및 드레인 전극(116b)과 동일한 층에 형성된다. 도 18의 (C)에서, 배선(733c)은 단자(731)를 통해 FPC(732)에 연결된다. 배선(733c)은 전극(791)과 동일한 층에 형성된다.
액정 소자(753)에 연결된 트랜지스터(751)는 안정적인 전기 특성들을 갖는다. 따라서, 높은 디스플레이 품질을 갖는 액정 디스플레이 장치가 제공될 수 있다. 더욱이, 트랜지스터(751)의 오프-상태 전류가 극히 낮을 수 있으므로, 낮은 전력 소모를 갖는 디스플레이 장치가 제공될 수 있다.
액정의 동작 모드들이 예들을 사용하여 아래에 기술된다. 액정 디스플레이 장치의 액정의 구동 방법들은 전압이 기판에 수직으로 인가되는 수직 전계 방법과 전압이 기판에 평행하게 인가되는 수평 전계 방법을 포함한다.
먼저, 도 19의 (A1) 및 (A2)는 각각이 TN 모드의 액정 디스플레이 장치의 픽셀 구조를 도시하는 단면 개략도들이다.
액정층(3100)은 서로 대향하도록 배치된 기판(3101)과 기판(3102) 사이에 유지된다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜(cross-Nicol) 상태로 배치된다.
도시되지 않았지만, 백라이트, 등이 편광 플레이트(3104) 밖에 제공된다. 전극(3108) 및 전극(3109)은 기판(3101) 및 기판(3102) 상에 각각 제공된다. 백라이트의 반대 측, 즉 시청 측 상의 전극(3108)은 광투과성을 갖도록 형성된다.
이러한 구조를 갖는 액정 디스플레이 장치가 노멀리 백색 모드인 경우, 전압이 전극(3108)과 전극(3109) 사이에 인가될 때(수직 전계 방법으로 언급됨), 액정 분자들(3105)은 도 19의 (A1)에 도시된 바와 같이 수직으로 배향된다. 따라서, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다.
전극(3108)과 전극(3109) 사이에 어떠한 전압도 인가되지 않을 때, 액정 분자들(3105)은 도 19의 (A2)에 도시된 바와 같이 수평으로 배향되고, 평면 표면 상에서 뒤틀린 상태가 된다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다. 덧붙여, 전극(3108)과 전극(3109) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
알려진 액정 분자는 TN 모드를 위한 액정 재료로서 사용될 수 있다.
도 19의 (B1) 및 (B2)는 VA 모드의 액정 디스플레이 장치의 픽셀 구조를 도시하는 단면 개략도들이다. VA 모드에서, 액정 분자들(3105)은 어떠한 전계도 존재하지 않을 때 이들이 기판에 수직이 되도록 배향된다.
도 19의 (A1) 및 (A2)에서와 유사한 방식으로, 전극(3108) 및 전극(3109)은 기판(3101) 및 기판(3102) 상에 각각 제공된다. 백라이트의 반대 측, 즉 시청 측 상의 전극(3108)은 광투과성을 갖도록 형성된다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜(cross-Nicol) 상태로 배치된다.
이러한 구조를 갖는 액정 디스플레이 장치에서 전극(3108)과 전극(3109) 사이에 전압이 인가될 때(수직 전계 방법), 액정 분자들(3105)은 도 19의 (B1)에 도시된 바와 같이 수평으로 배향된다. 따라서, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다.
전극(3108)과 전극(3109) 사이에 어떠한 전압도 인가되지 않을 때, 액정 분자들(3105)은 도 19의 (B2)에 도시된 바와 같이 수직으로 배향된다. 결과적으로, 편광 플레이트(3104)에 의해 편광된 백라이트로부터의 광은 액정 분자들(3105)의 복굴절에 의해 영향을 받지 않고 셀을 통과한다. 따라서, 편광된 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다. 덧붙여, 전극(3108)과 전극(3109) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
도 19의 (C1) 및 (C2)는 MVA 모드의 액정 디스플레이 장치의 픽셀 구조를 각각 도시하는 단면 개략도들이다. MVA 모드는, 하나의 픽셀이 복수의 부분들로 분할되고, 부분들은 액정 분자들(3105)의 상이한 배향 방향들을 갖고, 서로에 대해 시야각 의존성을 보상하는 방법이다. 도 19의 (C1)에 도시된 바와 같이, MVA 모드에서, 배향을 제어하기 위하여, 단면이 삼각형인 돌출부(3158)가 전극(3108) 상에 제공되고, 단면이 삼각형인 돌출부(3159)가 전극(3109) 상에 제공된다. 다른 구조들은 VA 모드의 구조와 유사함을 주목해야 한다.
전압이 전극(3108)과 전극(3109) 사이에 인가될 때(수직 전계 방법), 액정 분자들(3105)은, 액정 분자들(3105)의 장축이 도 19의 (C1)에 도시된 바와 같이 돌출부들(3158 및 3159)의 표면에 실질적으로 수직이 되도록 배향된다. 따라서, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다.
어떠한 전압도 전극(3108)과 전극(3109) 사이에 인가되지 않을 때, 액정 분자들(3105)은 도 19의 (C2)에 도시된 바와 같이 수직으로 배향된다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다. 덧붙여, 전극(3108)과 전극(3109) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
도 22는 각각 MVA 모드의 다른 예의 평면도 및 단면도이다. 도 22의 (A)에 도시된 바와 같이, 전극(3109a), 전극(3109b) 및 전극(3109c)은 각각 개다리 모양(V형)과 같은 구부러진 패턴으로 형성된다. 도 22의 (B)에 도시된 바와 같이, 배향막들로 기능하는 절연막(3162)과 절연막(3163)은 전극들(3109a, 3109b 및 3109c) 위에 및 전극(3108) 위에 각각 형성된다. 돌출부(3158)는 전극(3109b)과 중첩하도록 전극(3108) 상에 형성된다.
도 20의 (A1) 및 (A2)는 OCB 모드 액정 디스플레이 장치의 픽셀 구조를 각각 도시하는 단면 개략도들이다. OCB 모드에서, 액정층 내의 액정 분자들(3105)은 이들이 시야각 의존성을 보상하도록 배향된다. 이러한 배향은 휘어진 배향(bend alignment)이라 불린다.
도 19에서와 같이, 전극(3108)은 기판(3101) 상에 제공되고, 전극(3109)은 기판(3102) 상에 제공된다. 백라이트의 반대 측, 즉 시청 측 상의 전극(3108)은 광투과성을 갖도록 형성된다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜 상태로 배치된다.
이러한 구조를 갖는 액정 디스플레이 장치 내의 전극(3108)과 전극(3109) 사이에 전압이 인가될 때(수직 전계 방법), 흑색 디스플레이가 수행된다. 이때, 액정 분자들(3105)은 도 20의 (A1)에 도시된 바와 같이 수직으로 배향된다. 따라서, 백라이트로부터의 편광된 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다.
전극(3108)과 전극(3109) 사이에 어떠한 전압도 인가되지 않을 때, 액정 분자들(3105)은 도 20의 (A2)에 도시된 바와 같이 휘어진 배향 상태로 존재한다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다. 덧붙여, 전극(3108)과 전극(3109) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
이러한 OCB 모드에서, 액정 분자들(3105)의 배향은 시야각 의존성을 보상할 수 있다. 덧붙여, 콘트라스트 비는 편광자들을 포함하는 한 쌍의 적층들로 인해 증가될 수 있다.
도 20의 (B1) 및 (B2)는 FLC 모드 액정 디스플레이 장치 및 AFLC 모드 액정 디스플레이 장치의 픽셀 구조들을 도시하는 단면 개략도들이다.
도 19에서와 같이, 전극(3108)은 기판(3101) 상에 제공되고, 전극(3109)은 기판(3102) 상에 제공된다. 백라이트의 반대 측 상의, 즉 시청 측 상의 전극(3108)은 광투과성을 갖도록 형성된다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜 상태로 배치된다.
이러한 구조를 갖는 액정 디스플레이 장치에서, 전극(3108)과 전극(3109) 사이에 전압이 인가될 때(수직 전계 방법), 액정 분자들(3105)은 러빙(rubbing) 방향으로부터 벗어난 방향에서 수평으로 배향된다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다.
전극(3108)과 전극(3109) 사이에 어떠한 전압도 인가되지 않을 때, 액정 분자들(3105)은 도 20의 (B2)에 도시된 바와 같이 러빙 방향을 따라 수평으로 배향된다. 따라서, 백라이트로부터의 편광된 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다. 덧붙여, 전극(3108)과 전극(3109) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
알려진 재료가 FLC 모드 또는 AFLC 모드를 위한 액정 재료를 위해 사용될 수 있다.
도 21의 (A1) 및 (A2)는 각각 IPS 모드 액정 디스플레이 장치의 픽셀 구조를 도시하는 단면 개략도들이다. IPS 모드는 오로지 하나의 기판 측에 제공된 전극들에 의해 생성된 수평 전계에 의해 액정 분자들(3105)이 기판에 평행한 평면에서 회전하는 모드이다.
IPS 모드는 액정들이 한 기판상에 제공된 한 쌍의 전극들에 의해 제어되는 것을 특징으로 한다. 따라서, 한 쌍의 전극들(3150 및 3151)이 기판(3102) 위에 제공된다. 한 쌍의 전극들(3150 및 3151)은 각각 광 투과성을 가질 수 있다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜 상태로 배치된다.
이러한 구조를 갖는 액정 디스플레이 장치에서, 한 쌍의 전극들(3150 및 3151) 사이에 전압이 인가될 때, 액정 분자들(3105)은 도 21의 (A1)에 도시된 바와 같이, 러빙 방향으로부터 벗어난 전기력선을 따라 배향된다. 따라서, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다.
한 쌍의 전극들(3150 및 3151) 사이에 전압이 인가되지 않는 한, 액정 분자들(3105)은 도 21의 (A2)에 도시된 바와 같이 러빙 방향을 따라 수평으로 배향된다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다. 덧붙여, 한 쌍의 전극들(3150 및 3151) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
도 23은 IPS 모드에 사용될 수 있는 한 쌍의 전극들(3150 및 3151)의 예를 각각 도시한다. 도 23의 평면도들에 도시된 바와 같이, 한 쌍의 전극들(3150 및 3151)은 교대로 형성된다. 도 23의 (A)에서, 전극들(3150a 및 3151a)의 각각은 물결치는 파도 형상을 갖는다. 도 23의 (B)에서, 전극들(3150b 및 3151b)의 각각은 빗살형 모양을 갖고 부분적으로 서로 중첩된다. 도 23의 (C)에서, 전극들(3150c 및 3151c)은 전극들이 서로 맞물리는 빗살형 모양을 갖는다.
도 21의 (B1) 및 (B2)는 각각 FFS 모드 액정 디스플레이 장치의 픽셀 구조를 도시하는 단면 개략도들이다. FFS 모드는 또한 IPS 모드에서와 같이 수평 전계 방법이고, 전극(3151)이 도 21의 (B1) 및 (B2)에 도시된 바와 같이 절연막을 개재하여 전극(3150) 위에 형성되는 구조를 갖는다.
한 쌍의 전극들(3150 및 3151)은 각각 광 투과성을 가질 수 있다. 편광 플레이트(3103)는 기판(3101) 측 상에 형성되고, 편광 플레이트(3104)는 기판(3102) 측 상에 형성된다. 편광 플레이트(3103)의 흡수축과 편광 플레이트(3104)의 흡수축은 직교 니콜 상태로 배치된다.
이러한 구조를 갖는 액정 디스플레이 장치내의 한 쌍의 전극들(3150 및 3151) 사이에 전압이 인가될 때, 액정 분자들(3105)은 도 21의 (B1)에 도시된 바와 같이, 러빙 방향으로부터 벗어난 전기력선을 따라 배향된다. 따라서, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 있고, 이는 백색 디스플레이를 초래한다.
한 쌍의 전극들(3150 및 3151) 사이에 어떠한 전압도 인가되지 않을 때, 액정 분자들(3105)은 도 21의 (B2)에 도시된 바와 같이 러빙 방향을 따라 수평으로 배향된다. 결과적으로, 백라이트로부터의 광은 편광 플레이트(3103)를 통과할 수 없고, 이는 흑색 디스플레이를 초래한다. 덧붙여, 한 쌍의 전극들(3150 및 3151) 사이에 인가된 전압을 조정함으로써 그레이 스케일이 표현될 수 있다. 이러한 방식으로, 미리 결정된 이미지가 디스플레이된다.
이때, 컬러 층을 제공함으로써 풀 컬러 디스플레이가 수행될 수 있다. 컬러 층은 기판(3101) 측 상에, 또는 기판(3102) 측 상에 제공될 수 있다.
도 24는 FFS 모드에 사용될 수 있는 한 쌍의 전극들(3150 및 3151)의 예를 각각 도시한다. 도 24의 평면도들에 도시된 바와 같이, 전극들(3151)은 전극들(3150) 위에 다양한 패턴들로 형성된다. 도 24의 (A)에서, 전극(3150a) 위의 전극(3151a)은 구부러진 개다리 모양(V형)을 갖는다. 도 24의 (B)에서, 전극(3150b) 위의 전극(3151b)은 전극들이 서로 맞물리는 빗살형 모양을 갖는다. 도 24의 (C)에서, 전극(3150c) 위의 전극(3151c)은 빗살형 모양을 갖는다.
알려진 액정 분자는 IPS 모드 액정 디스플레이 장치 및 FFS 모드 액정 디스플레이 장치를 위해 사용될 수 있다.
PVA 모드, ASM 모드, 또는 TBA 모드와 같은 다른 동작 모드가 사용될 수 있다.
액정 디스플레이 장치에서, 블랙 매트릭스(광-차단 층), 편광 부재와 같은 광학 부재(광학 기판), 지연 부재, 또는 반사방지 부재, 등이 적절하게 제공될 수 있다. 예컨대, 원형 편광은 편광 기판과 지연 기판을 사용함으로써 사용될 수 있다. 덧붙여, 백라이트, 사이드라이트, 등이 광원으로서 사용될 수 있다.
덧붙여, 백라이트를 위해 복수의 발광 다이오드들(LEDs)의 사용을 통해 시분할 디스플레이 방법(필드-순차 구동 방법)을 사용하는 것이 가능하다. 필드-순차 구동 방법은 컬러 층을 사용하지 않고 컬러 디스플레이를 가능케 한다.
픽셀부 내에서 디스플레이 방법으로서, 순차 방법, 비월 방법, 등이 사용된다. 더욱이, 컬러 디스플레이시에 픽셀 내에서 제어되는 컬러 요소들은 3가지 컬러들: R, G 및 B(R, G 및 B는 적색, 녹색 및 청색에 각각 대응)에 국한되지 않는다. 예컨대, R, G, B 및 W(W는 백색에 대응), 또는 R, G, B 및 노랑, 청록, 자홍 중 하나 이상, 등이 사용될 수 있다. 더욱이, 디스플레이 영역들의 크기는 컬러 소자들의 각 점들 사이에서 상이할 수 있다. 그러나, 본 발명의 일 실시예는 컬러 액정 디스플레이 장치에 국한되지 않고, 단색 액정 디스플레이 장치에 적용될 수 있다.
< 2-2. 마이크로컴퓨터 >
위에서 기술된 트랜지스터들은 다양한 전자 기기들을 위해 사용되는 마이크로컴퓨터에 적용될 수 있다.
마이크로컴퓨터를 사용하는 전자 기기의 일 예인 화재 경보 시스템의 구조 및 동작이 도 25, 도 26, 도 27 및 도 28의 (A)를 참조하여 기술된다.
본 명세서의 화재 경보기는 화재 발생에 대해 순간적으로 경보를 발하는 임의의 시스템을 언급하고, 예컨대 주택용 화재 경보기, 자동 화재 경보 시스템, 및 자동 화재 경보 시스템을 위해 사용되는 화재 검출기가 그 범주 내에 포함된다.
도 25에 도시된 경보 시스템은 적어도 마이크로컴퓨터(500)를 포함한다. 마이크로컴퓨터(500)는 경보 시스템 안에 제공된다. 마이크로컴퓨터(500)는 고전위 전원 라인(VDD)에 전기적으로 접속된 전력 게이트 제어기(503), 고전위 전원 라인(VDD)과 전력 게이트 제어기(503)에 전기적으로 접속된 전력 게이트(504), 전력 게이트(504)에 전기적으로 접속된 중앙 처리 유닛(CPU)(505), 및 전력 게이트(504)와 CPU(505)에 전기적으로 접속된 검출부(509)를 포함한다. 더욱이, CPU(505)는 휘발성 메모리부(506)와 비휘발성 메모리부(507)를 포함한다.
CPU(505)는 인터페이스(508)를 통해 버스 라인(502)에 전기적으로 접속된다. CPU(505)뿐만 아니라 인터페이스(508)는 전력 게이트(504)에 전기적으로 접속된다. 인터페이스(508)의 버스 표준으로서, 예컨대 I2C 버스가 사용될 수 있다. 인터페이스(508)를 통해 전력 게이트(504)에 전기적으로 접속된 발광 소자(530)는 경보 시스템 내에 제공된다.
발광 소자(530)는 바람직하게 높은 직진도를 갖는 광을 방출하는 소자이고, 예컨대 유기 EL 소자, 무기 EL 소자, 또는 LED가 사용될 수 있다.
전력 게이트 제어기(503)는 타이머를 포함하고, 타이머를 사용하여 전력 게이트(504)를 제어한다. 전력 게이트(504)는 전력 게이트 제어기(503)의 제어에 따라 고전위 전원 라인(VDD)으로부터 CPU(505), 검출부(509) 및 인터페이스(508)로의 전력의 공급을 허용하거나 중지한다. 여기에서, 전력 게이트(504)의 예로서, 트랜지스터와 같은 스위칭 소자가 주어질 수 있다.
전력 게이트 제어기(503)와 전력 게이트(504)의 사용을 통해, 광의 양이 측정되는 기간에 전력은 검출부(509), CPU(505) 및 인터페이스(508)에 공급되고, 검출부(509), CPU(505) 및 인터페이스(508)에 대한 전력의 공급은 측정 기간들 사이의 간격 동안 중지된다. 경보 시스템은 이와 같은 방식으로 동작하고, 이에 의해 전력 소비는 전력이 위의 구조들에 지속적으로 공급되는 경우와 비교하여 감소될 수 있다.
트랜지스터가 전력 게이트(504)로서 사용되는 경우, 극히 낮은 오프-상태 전류를 갖고 비휘발성 메모리부(507)를 위해 사용되는 트랜지스터, 예컨대 각각이 산화물 반도체층을 포함하는 다층막을 포함하는 트랜지스터들 중 어느 하나를 사용하는 것이 바람직하다. 이러한 트랜지스터의 사용을 통해, 전력 공급이 전력 게이트(504)에 의해 중지될 때 누설 전류가 줄어들 수 있어서, 전력 소비가 감소될 수 있다.
직류 전원(501)이 경보 시스템 내에 제공될 수 있어서, 전력은 직류 전원(501)으로부터 고전위 전원 라인(VDD)으로 공급된다. 고전위 측의 직류 전원(501)의 전극은 고전위 전원 라인(VDD)에 전기적으로 접속되고, 저전위 측의 직류 전원(501)의 전극은 저전위 전원 라인(VSS)에 전기적으로 접속된다. 저전위 전원 라인(VSS)은 마이크로컴퓨터(500)에 전기적으로 접속된다. 여기에서, 고전위 전원 라인(VDD)은 고전위(H)를 공급받는다. 저전위 전원 라인(VSS)은 저전위(L), 예컨대 접지 전위(GND)를 공급받는다.
전지가 직류 전원(501)으로 사용되는 경우, 예컨대 고전위 전원 라인(VDD)에 전기적으로 접속된 전극, 저전위 전원 라인(VSS)에 전기적으로 접속된 전극, 및 전지를 고정할 수 있는 하우징을 포함하는 전지 케이스가 하우징 내에 제공된다. 경보 시스템이 반드시 직류 전원(501)을 포함하는 것은 아니고, 예컨대 전력이 경보 시스템 밖에 제공된 교류 전원으로부터 배선을 통해 공급되는 구조를 가질 수 있음을 주목해야 한다.
위의 전지로서, 리튬 이온 2차 전지(리튬 이온 저장 전지 또는 리튬 이온 전지로도 불린다)와 같은 2차 전지가 사용될 수 있다. 또한, 2차 전지를 충전하기 위하여 태양 전지가 바람직하게 제공된다.
검출부(509)는 비정상 상황에 관련되는 물리적인 양을 측정하고, 측정값을 CPU(505)에 송신한다. 비정상 상황에 관련되는 물리적인 양은 경보 시스템의 사용에 의존하고, 화재 경보기로서 작용하는 경보 시스템 내에서 화재에 관련되는 물리적인 양이 측정된다. 따라서, 검출부(509)는 화재에 관련되는 물리적인 양으로서 광의 양을 측정하고 연기를 감지한다.
검출부(509)는 전력 게이트(504)에 전기적으로 접속된 광센서(511), 전력 게이트(504)에 전기적으로 접속된 증폭기(512), 및 전력 게이트(504)와 CPU(505)에 전기적으로 접속된 AD 변환기(513)를 포함한다. 발광 소자(530), 광센서(511), 증폭기(512) 및 AD 변환기(513)는 전력 게이트(504)가 검출부(509)에 대한 전력의 공급을 허용할 때 동작한다.
도 26은 경보 시스템의 단면의 일부를 도시한다. n-채널 트랜지스터(519)는 p-형 반도체 기판(201) 내의 소자 분리 영역들(203), 게이트 절연막(207), 게이트 전극(209), n-형 분순물 영역들(211a 및 211b), 절연막(215) 및 절연막(217)을 포함한다. n-채널 트랜지스터(519)는 단결정 실리콘과 같은 반도체를 사용하여 형성되어, n-채널 트랜지스터(519)는 고속으로 동작할 수 있다. 따라서, 고속 액세스를 달성할 수 있는 CPU의 휘발성 메모리부가 형성될 수 있다.
덧붙여, 접촉 플러그들(219a 및 219b)은 절연막들(215 및 217)을 부분적으로 에칭하여 형성된 개구부들 내에 형성되고, 그루브 부분들을 갖는 절연막(221)은 절연막(217)과 접촉 플러그들(219a 및 219b) 위에 형성된다. 배선들(223a 및 223b)은 절연막(221)의 그루브 부분들 내에 형성된다. 절연막(220)은 스퍼터링 방법, CVD 방법, 등에 의해 절연막(221)과 배선들(223a 및 223b) 위에 형성되고, 그루브 부분을 갖는 절연막(222)은 절연막(220) 위에 형성된다. 전극(224)은 절연막(222)의 그루브 부분 내에 형성된다. 전극(224)은 제 2 트랜지스터(517)의 백게이트 전극으로서 기능한다. 전극(224)은 제 2 트랜지스터(517)의 임계 전압을 제어할 수 있다.
더욱이, 절연막(225)은 스퍼터링 방법, CVD 방법, 등에 의해 절연막(222)과 전극(224) 위에 형성된다.
제 2 트랜지스터(517)와 광전 변환 소자(514)는 절연막(225) 위에 제공된다. 제 2 트랜지스터(517)는, 산화물층(206a)과 산화물 반도체층(206b)을 포함하는 다층막(206), 다층막(206) 위에서 접하는 소스 전극(216a) 및 드레인 전극(216b), 게이트 절연막(212), 게이트 전극(204), 및 보호 절연막(218)을 포함한다. 더욱이, 광전 변환 소자(514)와 제 2 트랜지스터(517)를 덮기 위한 절연막(245)이 형성되고, 드레인 전극(216b)과 접하는 배선(249)이 절연막(245) 위에 형성된다. 배선(249)은 제 2 트랜지스터(517)의 드레인 전극(216b)을 n-채널 트랜지스터(519)의 게이트 전극(209)에 전기적으로 접속하는 노드로서 기능한다.
광 센서(511)는 광전 변환 소자(514), 커패시터, 제 1 트랜지스터, 제 2 트랜지스터(517), 제 3 트랜지스터, 및 n-채널 트랜지스터(519)를 포함한다. 광전 변환 소자(514)로서, 본 명세서에서 예컨대 광다이오드가 사용될 수 있다.
광전 변환 소자(514)의 단자들 중 하나는 저전위 전원 라인(VSS)에 전기적으로 접속되고, 이 단자들 중 다른 하나는 제 2 트랜지스터(517)의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속된다. 제 2 트랜지스터(517)의 게이트 전극은 전기 전하 축적 제어 신호(Tx)를 공급받고, 제 2 트랜지스터(517)의 소스 전극과 드레인 전극 중 다른 하나는 커패시터의 한 쌍의 전극들 중 하나, 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나, 및 n-채널 트랜지스터(519)의 게이트 전극(이후로 이 노드는 일부 경우들에서 노드(FD)로서 언급된다)에 전기적으로 접속된다. 커패시터의 한 쌍의 전극들 중 다른 하나는 저전위 전원 라인(VSS)에 전기적으로 접속된다. 제 1 트랜지스터의 게이트 전극은 리셋 신호(Res)를 공급받고, 제 1 트랜지스터의 소스 전극과 드레인 전극 중 다른 하나는 고전위 전원 라인(VDD)에 전기적으로 접속된다. n-채널 트랜지스터(519)의 소스 전극과 드레인 전극 중 하나는 제 3 트랜지스터의 소스 전극과 드레인 전극 중 하나와 증폭기(512)에 전기적으로 접속된다. n-채널 트랜지스터(519)의 소스 전극과 드레인 전극 중 다른 하나는 고전위 전원 라인(VDD)에 전기적으로 접속된다. 제 3 트랜지스터의 게이트 전극은 바이어스 신호(Bias)를 공급받고, 제 3 트랜지스터의 소스 전극과 드레인 전극 중 다른 하나는 저전위 전원 라인(VSS)에 전기적으로 접속된다.
커패시터가 반드시 제공되는 것은 아님을 주목해야 한다. 예컨대, n-채널 트랜지스터(519)의 기생 커패시턴스 등이 충분히 클 경우, 커패시터가 없는 구조가 채용될 수 있다.
또한, 제 1 트랜지스터 및 제 2 트랜지스터(517)의 각각으로서, 극히 낮은 오프-상태 전류를 갖는 트랜지스터가 사용되는 것이 바람직하다. 극히 낮은 오프-상태 전류를 갖는 트랜지스터로서, 각각이 산화물 반도체층을 포함하는 다층막을 포함하는 위의 트랜지스터들 중 어느 하나가 사용되는 것이 바람직하다. 이러한 구조를 통해, 노드(FD)의 전위는 긴 시간 동안 유지될 수 있다.
도 26의 구조에서, 광전 변환 소자(514)는 제 2 트랜지스터(517)에 전기적으로 접속되고, 절연막(225) 위에 제공된다.
광전 변환 소자(514)는 절연막(225) 위에 반도체층(260), 및 반도체층(260)의 상부 표면과 접하는 소스 전극(216a)과 전극(216c)을 포함한다. 소스 전극(216a)은 제 2 트랜지스터(517)의 소스 전극 또는 드레인 전극으로서 기능하는 전극이고, 광전 변환 소자(514)를 제 2 트랜지스터(517)에 전기적으로 접속한다.
반도체층(260), 소스 전극(216a) 및 전극(216c) 위에 게이트 절연막(212), 보호 절연막(218), 및 절연막(245)이 제공된다. 또한, 배선(256)은 절연막(245) 위에 형성되고, 게이트 절연막(212), 보호 절연막(218) 및 절연막(245) 내에 제공된 개구부를 통해 전극(216c)에 접한다.
전극(216c)은 소스 전극(216a)과 드레인 전극(216b)의 단계들과 유사한 단계들로 형성될 수 있고, 배선(256)은 배선(249)의 단계들과 유사한 단계들로 형성될 수 있다.
반도체층(260)으로서, 광전 변환을 수행할 수 있는 반도체층이 제공되고, 예컨대, 실리콘, 게르마늄, 등이 사용될 수 있다. 반도체층(260)을 위해 실리콘을 사용하는 경우, 가시광을 감지하는 광 센서가 얻어질 수 있다. 더욱이, 흡수된 전자기파들의 파장에서 실리콘과 게르마늄 사이의 차이가 존재한다. 반도체층(260)을 위해 게르마늄을 사용하는 경우, 적외선을 감지하는 센서가 얻어질 수 있다.
위의 방식으로, 광 센서(511)를 포함하는 검출부(509)는 마이크로컴퓨터(500)에 통합될 수 있어서, 구성요소들의 수는 줄어들 수 있고, 경보 시스템의 하우징은 줄어들 수 있다.
IC 칩을 포함하는 위의 화재 경보기에서, 각각이 위의 트랜지스터들의 어느 하나를 포함하는 복수의 회로들이 결합되어 하나의 IC 칩 상에 장착되는 CPU(505)가 사용될 수 있다.
< 2-2-1. CPU >
도 27은 적어도 부분적으로 위의 트랜지스터들 중 어느 하나를 포함하는 CPU의 특정 구조를 도시하는 블록도들이다.
도 27의 (A)에 도시된 CPU는, 기판(1190) 위에, 연산 논리 회로(ALU; 1191), ALU 제어기(1192), 지시 디코더(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 인터페이스(버스 I/F; 1198), 재기록 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F; 1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등이 기판(1190)으로 사용된다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩들 위에 제공될 수 있다. 물론, 도 27의 (A)에 도시된 CPU는 단순화한 구조의 일 예일 뿐이고, 실제 CPU는 그 응용에 따라 다양한 구조들을 가질 수 있다.
버스 인터페이스(1198)를 통해 CPU에 입력된 지시는, 지시 디코더(1193)에 입력되고, 디코더에서 디코딩된 후, ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)는 디코딩된 지시에 따라 다양한 제어들을 행한다. 특히, ALU 제어기(1192)는 ALU(1191)의 동작을 제어하기 위한 신호들을 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 제어기(1194)는 외부 입/출력 장치 또는 주변 회로로부터 인터럽트 요청을 그 우선순위 또는 마스크 상태를 기초로 판단하여, 요청을 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하고, 데이터를 레지스터(1196)에 기록한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 지시 디코더(1193), 인터럽트 제어기(1194) 및 레지스터 제어기(1197)의 동작 타이밍들을 제어하기 위한 신호들을 생성한다. 예컨대, 타이밍 제어기(1195)는 기준 클록 신호(CLK1)에 기초하여 내부 클록 신호(CLK2)를 생성하기 위한 내부 클록 생성기를 포함하고, 내부 클록 신호(CLK2)를 위의 회로들에 공급한다.
도 27의 (A)에 도시된 CPU에서, 메모리 셀이 레지스터(1196) 내에 제공된다. 레지스터(1196)의 메모리 셀로서, 위의 트랜지스터가 사용될 수 있다.
도 27의 (A)에 도시된 CPU에서, 레지스터 제어기(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196) 내에 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 제어기(1197)는 데이터가 플립-플롭에 의해, 또는 레지스터(1196) 내에 포함된 메모리 셀의 커패시터에 의해 유지될지를 선택한다. 플립-플롭에 의한 데이터 유지가 선택될 때, 전력 공급 전압은 레지스터(1196) 내의 메모리 셀에 공급된다. 커패시터에 의한 데이터 유지가 선택될 때, 데이터는 커패시터에 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전력 공급 전압의 공급은 중지될 수 있다.
전력 공급은 도 27의 (B) 또는 (C)에 도시된 바와 같이, 메모리 셀 그룹과, 전력 공급 전위(VDD) 또는 전력 공급 전위(VSS)가 공급되는 노드 사이에 제공된 스위칭 소자에 의해 중지될 수 있다. 도 27의 (B) 및 (C)에 도시된 회로들은 아래에 기술된다.
도 27의 (B) 및 (C)는 각각 위의 트랜지스터들 중 어느 하나가 메모리 셀에 대한 전력 공급 전위의 공급을 제어하는 스위칭 소자로서 사용되는 메모리 장치를 도시한다.
도 27의 (B)에 도시된 메모리 장치는 스위칭 소자(1141), 및 복수의 메모리 셀들(1142)을 포함하는 메모리 셀 그룹(1143)을 포함한다. 특히, 메모리 셀들(1142)의 각각으로서, 위의 트랜지스터가 사용될 수 있다. 메모리 셀 그룹(1143) 내에 포함된 메모리 셀들(1142)의 각각은 스위칭 소자(1141)를 통해 고레벨의 전력 공급 전위(VDD)를 공급받는다. 또한, 메모리 셀 그룹(1143) 내에 포함된 메모리 셀들(1142)의 각각은 신호(IN)의 전위 및 저레벨 전력 공급 전위(VSS)를 공급받는다.
도 27의 (B)에서, 위의 트랜지스터들은 스위칭 소자(1141)로서 사용되고, 트랜지스터의 스위칭은 이의 게이트 전극층에 공급되는 신호(SigA)에 의해 제어된다.
도 27의 (B)가 스위칭 소자(1141)가 오로지 하나의 트랜지스터를 포함하는 구조를 도시하지만; 본 발명의 일 실시예가 이에 국한되지 않고, 스위칭 소자(1141)가 복수의 트랜지스터들을 포함할 수 있음을 주목해야 한다. 스위칭 소자(1141)가 스위칭 소자들로서 기능하는 복수의 트랜지스터들을 포함하는 경우, 복수의 트랜지스터들은 서로 병렬로, 직렬로 또는 병렬 연결 및 직렬 연결의 조합으로 연결될 수 있다.
스위칭 소자(1141)가 도 27의 (B)의 메모리 셀 그룹(1143)에 포함된 메모리 셀들(1142)의 각각에 대한 고레벨 전력 공급 전위(VDD)의 공급을 제어하지만, 스위칭 소자(1141)는 저레벨 전력 공급 전위(VSS)의 공급을 제어할 수 있다.
도 27의 (C)는, 메모리 셀 그룹(1143)에 포함된 메모리 셀들(1142)의 각각이 스위칭 소자(1141)를 통해 저레벨 전력 공급 전위(VSS)를 공급받는 메모리 장치의 예를 도시한다. 메모리 셀 그룹(1143)에 포함된 메모리 셀들(1142)의 각각에 대한 저레벨 전력 공급 전위(VSS)의 공급은 스위칭 소자(1141)에 의해 제어될 수 있다.
스위칭 소자가 메모리 셀 그룹과, 전력 공급 전위(VDD) 또는 전력 공급 전위(VSS)가 공급되는 노드 사이에 제공될 때, 데이터는 심지어 CPU의 동작이 일시적으로 중지되거나 전력 공급 전압의 공급이 중지되는 경우에도 유지될 수 있다; 따라서, 전력 소비가 감소될 수 있다. 특히, 예컨대, 개인용 컴퓨터의 사용자가 키보드와 같은 입력 장치에 데이터를 입력하지 않는 동안, CPU의 동작은 중지될 수 있어서, 전력 소비가 감소될 수 있다.
CPU가 여기에서 일 예로서 주어진다 할지라도, 트랜지스터는 또한 디지털 신호 처리기(DSP), 주문형 LSI, 또는 필드 프로그램 가능한 게이트 어레이(FPGA)와 같은 LSI에 적용될 수 있다.
< 2-2-2. 설치 예 >
도 28의 (A)의 텔레비전 세트(8000)에서, 디스플레이부(8002)가 하우징(8001) 내에 통합된다. 디스플레이부(8002)는 이미지를 디스플레이하고, 스피커부(8003)는 음향을 출력할 수 있다. 위의 트랜지스터는 디스플레이부(8002)를 위해 사용될 수 있다.
액정 디스플레이 장치, 유기 EL 소자와 같은 발광 소자가 각 픽셀 내에서 제공된 발광 장치, 전기 영동 디스플레이 장치, 디지털 마이크로미러 장치(DMD), 또는 플라즈마 디스플레이 패널(PDP)과 같은 반도체 디스플레이 장치가 디스플레이부(8002)를 위해 사용될 수 있다.
덧붙여, 텔레비전 세트(8000)는 정보 통신을 수행하기 위한 CPU 또는 메모리를 포함할 수 있다. CPU, 또는 위의 트랜지스터들, 위의 메모리 장치, 또는 위의 CPU중 어느 하나를 사용하는 메모리는 낮은 전력을 소비한다.
도 28의 (A)에서, 경보 시스템(8100)은 검출부와 마이크로컴퓨터(8101)를 포함하는 주택용 화재 경보기이다. 마이크로컴퓨터(8101)는 위의 트랜지스터들 중 어느 하나가 사용되는 CPU를 포함한다.
도 28의 (A)에서, 위의 트랜지스터들 중 어느 하나를 사용하는 CPU는, 실내 유닛(8200)과 옥외 유닛(8204)을 포함하는 에어컨 내에 포함된다. 특히, 실내 유닛(8200)은 하우징(8201), 공기 출구(8202), CPU(8203), 등을 포함한다. CPU(8203)가 도 28의 (A)에서 실내 유닛(8200) 내에 제공되지만, CPU(8203)는 옥외 유닛(8204)에 제공될 수 있다. 대안적으로, CPU(8203)는 실내 유닛(8200)과 옥외 유닛(8204) 모두에 제공될 수 있다. 위의 트랜지스터들 중 어느 하나를 사용하는 CPU는 에어컨의 소비 전력을 절감할 수 있다.
도 28의 (A)에서, 위의 트랜지스터들 중 어느 하나를 사용하는 CPU는 전기 냉동냉장고(8300)에 포함된다. 특히, 전기 냉동냉장고(8300)는 하우징(8301), 냉장고를 위한 도어(8302), 냉동고를 위한 도어(8303), CPU(8304), 등을 포함한다. 도 28의 (A)에서, CPU(8304)는 하우징(8301) 내에 제공된다. 위의 트랜지스터들 중 어느 하나를 사용하는 CPU는 전기 냉동냉장고(8300)의 소비 전력을 절감할 수 있다.
도 28의 (B) 및 (C)는 전기 자동차의 일 예를 도시한다. 전기 자동차(9700)는 2차 전지(9701)를 구비한다. 2차 전지(9701)의 전력의 출력은 제어 회로(9702)에 의해 조정되고, 전력은 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시되지 않은 ROM, RAM, CPU 등을 포함하는 처리 유닛(9704)에 의해 제어된다. 위의 트랜지스터들 중 어느 하나를 사용하는 CPU는 전기 자동차(9700)의 소비 전력을 절감할 수 있다.
구동 장치(9703)는 DC 전동기 또는 AC 전동기만을 또는 내연기관과 조합하여 포함한다. 처리 유닛(9704)은 운전자에 의한 동작 데이터(예, 가속, 감속, 또는 정지) 또는 전기 자동차(9700)의 운전 도중 데이터(예, 오르막 또는 내리막의 데이터, 구동 바퀴의 부하에 대한 데이터)와 같은 입력 데이터에 기초하여 제어 신호를 제어 회로(9702)에 출력한다. 제어 회로(9702)는 구동 장치(9703)의 출력을 제어하기 위하여 처리 유닛(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급된 전기 에너지를 조정한다. AC 전동기가 장착된 경우, 도시되지 않았지만, 직류를 교류로 변환하는 인버터가 또한 통합된다.
[실시예 1]
본 예에서, BGTC 트랜지스터가 제작되었고, 이의 전기 특성들이 측정되었다.
예시적인 시료들과 비교 시료인 트랜지스터들의 구조들은 아래에 기술된다. 도 1의 (B)가 트랜지스터들의 구조들을 위해 참조됨을 주목해야 한다. 여기에서, 예시적인 시료들과 비교 시료 사이의 차이점은 산화물층(106b)이 제공되었는지의 여부이다.
600mm×720mm의 크기를 갖는 사각 유리 기판이 기판(100)으로 사용되었다.
100-nm 두께의 텅스텐막이 게이트 전극(104)으로 사용되었다. 텅스텐막은 스퍼터링 방법에 의해 형성되었다.
게이트 절연막(112)으로서, 400-nm 두께의 질화 실리콘층 및 질화 실리콘층 위의 50-nm 두께의 산화질화 실리콘층을 포함하는 다층막이 사용되었다. 질화 실리콘층과 산화질화 실리콘층은 CVD 방법에 의해 형성되었다.
다음에, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3 내의 산화물 반도체층들(106a) 및 산화물층들(106b)이 기술된다.
산화물 반도체층(106a)으로서, In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:1:1) 타깃을 사용하는 스퍼터링법에 의해 형성된 산화물 반도체층이 사용되었다. 산화물 반도체층(106a)이, 아르곤 가스와 산소 가스가 1:1의 체적비로 혼합된 증착 가스가 사용되었고, 압력이 0.6Pa이었고, 기판 온도는 170℃이었고, 5kW의 AC 전력이 인가된 조건들 하에서 형성되었음을 주목해야 한다. 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3 내에서의 산화물 반도체층들(106a)의 두께들은 각각 20nm, 35nm 및 50nm이었다.
산화물층(106b)으로서, In-Ga-Zn계 산화물(In:Ga:Zn의 원자수비는 1:3:2) 타깃을 사용하는 스퍼터링법에 의해 형성된 20-nm 두께의 산화물층이 사용되었다. 산화물층(106b)이, 아르곤 가스와 산소 가스가 9:1의 체적비로 혼합된 증착 가스가 사용되었고, 압력이 0.3Pa이었고, 기판 온도가 실온(약 25℃)이었고, 5kW의 AC 전력이 인가된 조건들 하에서 형성되었음을 주목해야 한다.
이때, 산화물 반도체층(106a)의 에너지갭은 산화물층(106b)의 에너지갭보다 0.45eV만큼 더 컸다. 산화물 반도체층(106a)의 전자 친화도로는 산화물층(106b)의 전자 친화도보다 0.15eV만큼 더 컸다.
비교 예는 산화물 반도체층(106a)의 두께가 35nm이었고, 산화물층(106b)이 제공되지 않은 것을 제외하고, 예시적인 시료들 1, 2 및 3과 동일한 구조를 가졌음을 주목해야 한다.
소스 전극(116a)과 드레인 전극(116b)으로서, 50-nm 두께의 텅스텐층, 텅스텐층 위의 400-nm 두께의 알루미늄층, 및 알루미늄층 위의 100-nm 두께의 티타늄층을 포함하는 다층막이 사용되었다. 텅스텐층, 알루미늄층 및 티타늄층이 스퍼터링 방법에 의해 형성되었음을 주목해야 한다.
보호 절연막(118)으로서, 450-nm 두께의 산화질화 실리콘층 및 산화질화 실리콘층 위의 100-nm 두께의 질화 실리콘층을 포함하는 다층막이 사용되었다. 산화질화 실리콘층과 질화 실리콘층은 CVD 방법에 의해 형성되었다.
트랜지스터들은 위의 방식으로 제작되었다.
먼저, 트랜지스터들의 Vg-Id 특성들이 기판(100) 표면의 20개 점들에서 측정되었고, 함께 도 29, 도 30, 도 31 및 도 32에 도시된다. 여기에서, 드레인 전류(Id)는, 드레인 전압이 1V 또는 10V이었고, 게이트 전압(Vg)이 -20V로부터 15V로 스위핑되는 조건들 하에서 측정되었다. 도 29의 (A)는 일 예시적인 시료 1인, 3㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시하고, 도 29의 (B)는 일 예시적인 시료 1인, 6㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시한다. 도 30의 (A)는 일 예시적인 시료 2인, 3㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시하고, 도 30의 (B)는 일 예시적인 시료 2인, 6㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시한다. 도 31의 (A)는 일 예시적인 시료 3인, 3㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시하고, 도 31의 (B)는 일 예시적인 시료 3인, 6㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시한다. 도 32의 (A)는 하나의 비교예 시료인, 3㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시하고, 도 32의 (B)는 다른 하나의 비교예 시료인, 6㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터의 Vg-Id 특성들을 도시한다.
드레인 전압은, 소스 전극의 전위가 기준 전위로 사용될 때, 소스 전극과 드레인 전극 사이의 전위차를 언급함을 주목해야 한다. 게이트 전압은, 소스 전극의 전위가 기준 전위로 사용될 때, 소스 전극과 게이트 전극 사이의 전위차를 언급한다. 드레인 전류는 소스 전극과 드레인 전극 사이에 흐르는 전류의 값을 언급한다.
도 29, 도 30, 도 31 및 도 32에 따라, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3은 비교예 시료보다 임계 전압에서 더 작은 변동들을 갖는다. 덧붙여, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3은 각각 작은 임계미만의 스윙값 및 양호한 전기 특성들을 갖는 트랜지스터임이 밝혀졌다.
다음에, 예시적인 시료 1, 예시적인 시료 2, 예시적인 시료 3 및 비교예 시료인 트랜지스터들 각각에 대해 암 상태 및 명 상태에서 양 게이트 BT 시험 및 음 게이트 BT 시험이 수행되었다. 도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39 및 도 40은 게이트 BT 시험들 전후에 측정된 예시적인 시료 1, 예시적인 시료 2, 예시적인 시료 3 및 비교예 시료인 트랜지스터들의 Vg-Id 특성들을 도시한다. 게이트 BT 시험들은 6㎛인 채널 길이(L)와 50㎛인 채널 폭(W)을 갖는 트랜지스터들에 대해 수행되었다. Vg-Id 특성들은, 드레인 전압이 5V이었고, 게이트 전압이 -30V로부터 30V로 스위핑되는 조건들 하에서, 드레인 전류(Id)의 측정을 통해 측정되었다.
양 게이트 BT 시험에서, 먼저, 기판 온도가 80℃로 설정되었고, Vg-Id 특성들의 제 1 측정이 수행되었다. 이후, 트랜지스터들은 30V의 게이트 전압(Vg) 및 0V의 드레인 전압(Vd)에서 2000초 동안 유지되었고, 이후 Vg-Id 특성들의 제 2 측정이 수행되었다.
음 게이트 BT 시험에서, 먼저, 기판 온도가 80℃로 설정되었고, Vg-Id 특성들의 제 1 측정이 수행되었다. 이후, 트랜지스터들은 -30V의 게이트 전압(Vg) 및 0V의 드레인 전압(Vd)에서 2000초 동안 유지되었고, 이후 Vg-Id 특성들의 제 2 측정이 수행되었다.
암 상태에서, 양 또는 음 BT 응력이 광-차단 상태에서 게이트 전극에 인가되었다. 명 상태에서, 트랜지스터가 3000lx를 갖는 백색 LED 광으로 조사되는 동안 양 또는 음 BT 응력이 게이트 전극에 인가되었다. 도 41은 명 상태의 게이트 BT 시험에 사용된 백색 LED 광의 방출 스펙트럼을 도시한다.
도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39 및 도 40에서, 제 1 측정(게이트 BT 시험 이전)에서 측정된 Vg-Id 특성들은 점선으로 표시되고, 제 2 측정(게이트 BT 시험 이후)에서 측정된 Vg-Id 특성들은 실선으로 표시된다.
도 33의 (A)는 암 상태에서 예시적인 시료 1에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 33의 (B)는 암 상태에서 예시적인 시료 1에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 34의 (A)는 명 상태에서 예시적인 시료 1에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 34의 (B)는 명 상태에서 예시적인 시료 1에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 35의 (A)는 암 상태에서 예시적인 시료 2에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 35의 (B)는 암 상태에서 예시적인 시료 2에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 36의 (A)는 명 상태에서 예시적인 시료 2에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 36의 (B)는 명 상태에서 예시적인 시료 2에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 37의 (A)는 암 상태에서 예시적인 시료 3에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 37의 (B)는 암 상태에서 예시적인 시료 3에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 38의 (A)는 명 상태에서 예시적인 시료 3에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 38의 (B)는 명 상태에서 예시적인 시료 3에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 39의 (A)는 암 상태에서 비교예 시료에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 39의 (B)는 암 상태에서 비교예 시료에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다. 도 40의 (A)는 명 상태에서 비교예 시료에 대해 수행된 양 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시하고; 도 40의 (B)는 명 상태에서 비교예 시료에 대해 수행된 음 게이트 BT 시험 전후에 측정된 Vg-Id 특성들을 도시한다.
도 42는 예시적인 시료 1, 예시적인 시료 2, 예시적인 시료 3 및 비교예 시료의 각각에 대해 수행된 게이트 BT 시험 전후 사이의 임계 전압의 변화량(ΔVth) 및 예시적인 시료 1, 예시적인 시료 2, 예시적인 시료 3 및 비교예 시료의 각각에 대해 수행된 게이트 BT 시험 전후 사이에 1×10-12A의 드레인 전류(Id)에서 게이트 전압(Vg)의 변화량(ΔShift)를 도시한다.
도 42에 따라, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3은 각각 비교예 시료보다 양 게이트 BT 시험 전후 사이의 임계 전압의 더 적은 변화량 및 양 게이트 BT 시험 전후 사이의 1×10-12A의 드레인 전류(Id)에서 게이트 전압(Vg)의 더 적은 변화량을 갖는다. 덧붙여, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3은 각각 또한 음 게이트 BT 시험 전후 사이의 임계 전압의 더 적은 변화량을 갖고, 예시적인 시료 1, 예시적인 시료 2 및 예시적인 시료 3은 안정적인 전기 특성들을 갖는 트랜지스터들이 되는 것으로 밝혀졌다.
본 예는, 산화물 반도체층 위에 제공된 큰 에너지 갭과 작은 전자 친화도를 갖는 산화물층이 게이트 BT 시험들에서 트랜지스터의 전기 특성들의 변동들을 감소시킬 수 있음을 나타낸다. 특히 양 게이트 BT 시험들에서 현저한 개선들이 보여진다. 따라서, 산화물 반도체층 위에 제공된 큰 에너지 갭과 작은 전자 친화도를 갖는 산화물층은 안정적인 전기 특성들을 갖는 트랜지스터가 달성되는 것을 가능케 한다.
본 출원은 2012년 10월 17일에 일본특허청에 출원된 일본특허출원 제2012-229597호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다.
70a : 막 형성 챔버 70b : 막 형성 챔버
71 : 대기측 기판 공급 챔버 72a : 로드 잠금 챔버
72b : 언로드 잠금 챔버 73 : 이송 챔버
73a : 이송 챔버 73b : 이송 챔버
74 : 카세트 포트 75 : 기판 가열 챔버
76 : 기판 이송 로봇 80a : 막 형성 챔버
80b : 막 형성 챔버 80c : 막 형성 챔버
80d : 막 형성 챔버 81 : 대기측 기판 공급 챔버
82 : 로드/언로드 잠금 챔버 83 : 이송 챔버
84 : 카세트 포트 85 : 기판 가열 챔버
86 : 기판 이송 로봇 87 : 타깃
88 : 부착 보호 플레이트 89 : 유리 기판
90 : 기판 스테이지 92 : 기판 스테이지
93 : 가열 메커니즘 94 : 정제기
95a : 크라이오 펌프 95b : 크라이오 펌프
95c : 터보 분자 펌프 95d : 크라이오 펌프
95e : 크라이오 펌프 95f : 크라이오 펌프
96 : 진공 펌프 96a : 진공 펌프
96c : 진공 펌프 97 : 질량 유량 제어기
98 : 가스 가열 메커니즘 99 : 크라이오 트랩
100 : 기판 104 : 게이트 전극
106 : 다층막 106a : 산화물 반도체층
106b : 산화물층 106c : 소스 영역
106d : 드레인 영역 112 : 게이트 절연막
116a : 소스 전극 116b : 드레인 전극
118 : 보호 절연막 118a : 제 1 산화 실리콘층
118b : 제 2 산화 실리콘층 118c : 질화 실리콘층
200 : 기판 201 : 반도체 기판
202 : 하지 절연막 203 : 소자 분리 영역
204 : 게이트 전극 206 : 다층막
206a : 산화물층 206b : 산화물 반도체층
207 : 게이트 절연막 209 : 게이트 전극
211a : 불순물 영역 211b : 불순물 영역
212 : 게이트 절연막 215 : 절연막
216a : 소스 전극 216b : 드레인 전극
216c : 전극 217 : 절연막
218 : 보호 절연막 219a : 접촉 플러그
219b : 접촉 플러그 220 : 절연막
221 : 절연막 222 : 절연막
223a : 배선 223b : 배선
224 : 전극 225 : 절연막
245 : 절연막 249 : 배선
256 : 배선 260 : 반도체층
500 : 마이크로컴퓨터 501 : 직류 전원
502 : 버스 라인 503 : 전력 게이트 제어기
504 : 전력 게이트 505 : CPU
506 : 휘발성 메모리부 507 : 비휘발성 메모리부
508 : 인터페이스 509 : 검출부
511 : 광센서 512 : 증폭기
513 : AD 변환기 514 : 광전 변환 소자
517 : 트랜지스터 519 : 트랜지스터
530 : 발광 소자 700 : 기판
719 : 발광 소자 720 : 절연막
721 : 절연막 731 : 단자
732 : FPC 733a : 배선
733b : 배선 733c : 배선
734 : 밀봉제 735 : 구동 회로
736 : 구동 회로 737 : 픽셀
741 : 트랜지스터 742 : 커패시터
743 : 스위칭 소자 744 : 신호 라인
750 : 픽셀 751 : 트랜지스터
752 : 커패시터 753 : 액정 소자
754 : 주사 라인 755 : 신호 라인
781 : 전극 782 : 발광층
783 : 전극 784 : 격벽
785a : 중간층 785b : 중간층
785c : 중간층 785d : 중간층
786a : 발광층 786b : 발광층
786c : 발광층 791 : 전극
792 : 절연막 793 : 액정층
794 : 절연막 795 : 스페이서
796 : 전극 797 : 기판
1141 : 스위칭 소자 1142 : 메모리 셀
1143 : 메모리 셀 그룹 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 제어기 1193 : 지시 디코더
1194 : 인터럽트 제어기 1195 : 타이밍 제어기
1196 : 레지스터 1197 : 레지스터 제어기
1198 : 버스 인터페이스 1199 : ROM
3100 : 액정층 3101 : 기판
3102 : 기판 3103 : 편광 플레이트
3104 : 편광 플레이트 3105 : 액정 분자
3108 : 전극 3109 : 전극
3109a : 전극 3109b : 전극
3109c : 전극 3150 : 전극
3150a : 전극 3150b : 전극
3150c : 전극 3151 : 전극
3151a : 전극 3151b : 전극
3151c : 전극 3158 : 돌출부
3159 : 돌출부 3162 : 절연막
3163 : 절연막 8000 : 텔레비전 세트
8001 : 하우징 8002 : 디스플레이부
8003 : 스피커부 8100 : 경보 시스템
8101 : 마이크로컴퓨터 8200 : 실내 유닛
8201 : 하우징 8202 : 공기 출구
8203 : CPU 8204 : 옥외 유닛
8300 : 전기 냉동냉장고 8301 : 하우징
8302 : 냉장고를 위한 도어 8303 : 냉동고를 위한 도어
8304 : CPU 9700 : 전기 자동차
9701 : 2차 전지 9702 : 제어 회로
9703 : 구동 장치 9704 : 처리 유닛
71 : 대기측 기판 공급 챔버 72a : 로드 잠금 챔버
72b : 언로드 잠금 챔버 73 : 이송 챔버
73a : 이송 챔버 73b : 이송 챔버
74 : 카세트 포트 75 : 기판 가열 챔버
76 : 기판 이송 로봇 80a : 막 형성 챔버
80b : 막 형성 챔버 80c : 막 형성 챔버
80d : 막 형성 챔버 81 : 대기측 기판 공급 챔버
82 : 로드/언로드 잠금 챔버 83 : 이송 챔버
84 : 카세트 포트 85 : 기판 가열 챔버
86 : 기판 이송 로봇 87 : 타깃
88 : 부착 보호 플레이트 89 : 유리 기판
90 : 기판 스테이지 92 : 기판 스테이지
93 : 가열 메커니즘 94 : 정제기
95a : 크라이오 펌프 95b : 크라이오 펌프
95c : 터보 분자 펌프 95d : 크라이오 펌프
95e : 크라이오 펌프 95f : 크라이오 펌프
96 : 진공 펌프 96a : 진공 펌프
96c : 진공 펌프 97 : 질량 유량 제어기
98 : 가스 가열 메커니즘 99 : 크라이오 트랩
100 : 기판 104 : 게이트 전극
106 : 다층막 106a : 산화물 반도체층
106b : 산화물층 106c : 소스 영역
106d : 드레인 영역 112 : 게이트 절연막
116a : 소스 전극 116b : 드레인 전극
118 : 보호 절연막 118a : 제 1 산화 실리콘층
118b : 제 2 산화 실리콘층 118c : 질화 실리콘층
200 : 기판 201 : 반도체 기판
202 : 하지 절연막 203 : 소자 분리 영역
204 : 게이트 전극 206 : 다층막
206a : 산화물층 206b : 산화물 반도체층
207 : 게이트 절연막 209 : 게이트 전극
211a : 불순물 영역 211b : 불순물 영역
212 : 게이트 절연막 215 : 절연막
216a : 소스 전극 216b : 드레인 전극
216c : 전극 217 : 절연막
218 : 보호 절연막 219a : 접촉 플러그
219b : 접촉 플러그 220 : 절연막
221 : 절연막 222 : 절연막
223a : 배선 223b : 배선
224 : 전극 225 : 절연막
245 : 절연막 249 : 배선
256 : 배선 260 : 반도체층
500 : 마이크로컴퓨터 501 : 직류 전원
502 : 버스 라인 503 : 전력 게이트 제어기
504 : 전력 게이트 505 : CPU
506 : 휘발성 메모리부 507 : 비휘발성 메모리부
508 : 인터페이스 509 : 검출부
511 : 광센서 512 : 증폭기
513 : AD 변환기 514 : 광전 변환 소자
517 : 트랜지스터 519 : 트랜지스터
530 : 발광 소자 700 : 기판
719 : 발광 소자 720 : 절연막
721 : 절연막 731 : 단자
732 : FPC 733a : 배선
733b : 배선 733c : 배선
734 : 밀봉제 735 : 구동 회로
736 : 구동 회로 737 : 픽셀
741 : 트랜지스터 742 : 커패시터
743 : 스위칭 소자 744 : 신호 라인
750 : 픽셀 751 : 트랜지스터
752 : 커패시터 753 : 액정 소자
754 : 주사 라인 755 : 신호 라인
781 : 전극 782 : 발광층
783 : 전극 784 : 격벽
785a : 중간층 785b : 중간층
785c : 중간층 785d : 중간층
786a : 발광층 786b : 발광층
786c : 발광층 791 : 전극
792 : 절연막 793 : 액정층
794 : 절연막 795 : 스페이서
796 : 전극 797 : 기판
1141 : 스위칭 소자 1142 : 메모리 셀
1143 : 메모리 셀 그룹 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 제어기 1193 : 지시 디코더
1194 : 인터럽트 제어기 1195 : 타이밍 제어기
1196 : 레지스터 1197 : 레지스터 제어기
1198 : 버스 인터페이스 1199 : ROM
3100 : 액정층 3101 : 기판
3102 : 기판 3103 : 편광 플레이트
3104 : 편광 플레이트 3105 : 액정 분자
3108 : 전극 3109 : 전극
3109a : 전극 3109b : 전극
3109c : 전극 3150 : 전극
3150a : 전극 3150b : 전극
3150c : 전극 3151 : 전극
3151a : 전극 3151b : 전극
3151c : 전극 3158 : 돌출부
3159 : 돌출부 3162 : 절연막
3163 : 절연막 8000 : 텔레비전 세트
8001 : 하우징 8002 : 디스플레이부
8003 : 스피커부 8100 : 경보 시스템
8101 : 마이크로컴퓨터 8200 : 실내 유닛
8201 : 하우징 8202 : 공기 출구
8203 : CPU 8204 : 옥외 유닛
8300 : 전기 냉동냉장고 8301 : 하우징
8302 : 냉장고를 위한 도어 8303 : 냉동고를 위한 도어
8304 : CPU 9700 : 전기 자동차
9701 : 2차 전지 9702 : 제어 회로
9703 : 구동 장치 9704 : 처리 유닛
Claims (21)
- 반도체 장치에 있어서,
산화물층 및 산화물 반도체층을 포함하는 다층막;
상기 산화물 반도체층과 접하는 게이트 절연막; 및
상기 게이트 절연막을 개재하여 상기 다층막과 중첩하는 게이트 전극을 포함하고,
상기 산화물 반도체층은 상기 산화물층과 상기 게이트 절연막 사이에 위치하고,
상기 산화물층 및 상기 산화물 반도체층 각각은 인듐, 갈륨, 및 아연을 포함하고,
상기 산화물층과 상기 산화물 반도체층 사이에서의 조성은 점진적으로 변하고,
상기 산화물층은 상기 산화물 반도체층보다 높은 갈륨의 원자수비를 갖고,
상기 산화물층은 상기 산화물 반도체층보다 큰 에너지 갭을 갖는, 반도체 장치. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 더 근접한, 반도체 장치. - 삭제
- 삭제
- 제 1 항에 있어서,
각 상기 산화물층 및 상기 산화물 반도체층은 결정 구조를 가지며,
상기 산화물 반도체층의 두께는 3nm 이상 200nm 이하이고,
상기 산화물층의 두께는 3nm 이상 50nm 이하인, 반도체 장치. - 제 1 항에 있어서,
상기 산화물층에 전기적으로 접속되는 소스 전극 및 드레인 전극을 더 포함하고,
상기 소스 전극 및 상기 드레인 전극은 구리를 포함하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012229597 | 2012-10-17 | ||
| JPJP-P-2012-229597 | 2012-10-17 | ||
| PCT/JP2013/077541 WO2014061535A1 (en) | 2012-10-17 | 2013-10-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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