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KR100443029B1 - 반도체기억장치,반도체장치,데이타처리장치및컴퓨터시스템 - Google Patents

반도체기억장치,반도체장치,데이타처리장치및컴퓨터시스템 Download PDF

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Publication number
KR100443029B1
KR100443029B1 KR1019970037217A KR19970037217A KR100443029B1 KR 100443029 B1 KR100443029 B1 KR 100443029B1 KR 1019970037217 A KR1019970037217 A KR 1019970037217A KR 19970037217 A KR19970037217 A KR 19970037217A KR 100443029 B1 KR100443029 B1 KR 100443029B1
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KR
South Korea
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bit lines
read
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data
wiring
Prior art date
Application number
KR1019970037217A
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English (en)
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KR19980018353A (ko
Inventor
겐이치 오사다
히사유키 히구치
고이치로 이시바시
Original Assignee
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가부시끼가이샤 히다치 세이사꾸쇼
Publication of KR19980018353A publication Critical patent/KR19980018353A/ko
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Abstract

반도체기억장치에 관한 것으로서, 메모리셀 또는 메모리어레이의 면적의 증대를 억제해서 고속의 저장처리가 가능한 캐시메모리 및 그것을 구비한 반도체장치를 제공하기 위해, 메모리어레이(BANK1), 센스앰프(104)에 접속되는 제1 글로벌비트선(RGBL), 라이트앰프(102)에 접속되는 제2 글로벌비트선(WGBL) 및 여러개의 비트선(LBL)을 제1 글로벌비트선(RGBL)과 제2 글로벌비트선(WGBL)에 선택적으로 접속하는 선택회로(YSW1)을 구비하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 리드와 라이트를 위한 비트선의 충방전을 병행해서 실행할 수 있으므로, 리드와 라이트의 연속동작을 고속화할 수 있고 1사이클로 종료하는 것이 가능하게 된다는 효과가 얻어진다.

Description

반도체기억장치, 반도체장치, 데이타처리장치 및 컴퓨터시스템
본 발명은 반도체기억장치에 관한 것으로서, 특히 마이크로 프로세서나 마이크로 컴퓨터 등의 데이타처리장치에 내장되는 캐시메모리에 적용해서 유효한 기술에 관한 것이다.
근래, 마이크로 프로세서의 동작주파수가 증대함에 따라 캐시메모리의 고속 동작이 요구되고 있다. 캐시메모리는 비트선에 의해서 신호를 메모리셀에 전달하는것에 의해 데이타를 라이트하고, 메모리셀의 데이타를 비트선을 사용해서 앰프회로에 전달하는 것에 의해 데이타를 리드한다. 따라서, 캐시메모리의 고속동작을 실현하기 위해서는 비트선의 용량을 감소시키는 것이 중요하다. 비트선의 용량을 저감한 메모리로서는 예를 들면, 메모리매트를 분할해서 비트선을 계층화한 ISSCC Digest of Technical Papers, pp. 304∼305, 1995년 2월)의 회로(이하, 종래기술 1이라 한다.)가 있다.
종래기술 1의 메모리는 6트랜지스터의 메모리셀이 어레이형상으로 배열된 메모리매트를 등분하고 n개의 블럭을 형성하고, 블럭내의 비트선(BL, BLB)은 블럭과 쌍으로 구성되는 센스앰프(S/A) I/O회로를 거쳐서 뱅크를 횡단하도록 형성되는 I/O 버스에 접속된다.
데이타의 리드시에는 메모리셀에서 리드한 데이타를 비트선(BL, BLB)을 사용해서 센스앰프(S/A) I/O회로에 전달하고 데이타를 I/O버스로 출력한다. 데이타의 라이트는 I/O버스의 데이타를 센스앰프(S/A) I/O회로를 사용해서 비트선(BL, BLB)에 전달하고 메모리셀에 데이타를 라이트한다.
본 발명의 목적은 메모리셀 또는 메모리어레이의 면적의 증대를 억제해서 고속의 저장(store)처리가 가능한 캐시메모리 및 그것을 구비한 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 소비전력을 억제해서 고속의 캐시메모리 및 그것을 구비한 반도체장치를 제공하는 것이다.
종래기술 1의 메모리를 캐시메모리의 데이타어레이로서 사용한 경우, 캐시메모리로의 저장을 고속으로 처리할 수 없다. 그 이유를 이하 설명한다.
저장이라고 하는 것은 데이타어레이가 태그어레이에서 라이트허가신호인 히트신호를 받고 나서 데이타를 라이트하는 처리로서, 그 처리시간은 「히트신호가 확정될 때까지의 시간」과 「데이타를 라이트하는 시간」의 합으로 된다. 여기에서, 「히트신호가 확정될 때까지의 시간」은 태그어레이의 리드시간 및 태그어레이에서 리드한 어드레스와 태그어드레스와의 비교 시간의 합이다. 이 때문에 저장 처리는 히트신호의 확정을 사용하지 않는 통상의 메모리의 리드동작인 리드 및 통상의 라이트동작인 라이트에 비해 지연되어 버린다. 또한, 캐시메모리로부터의 로드처리시간은 태그어레이의 액세스와 데이타어레이의 액세스가 동시에 실행가능하기 때문에 통상의 메모리의 리드동작인 리드와 동일하게 할 수 있다. 즉, 마이크로 프로세서의 동작주파수가 비교적 낮은(예를 들면, 20∼30MHz이하) 경우는 1머신 사이클이 길기 때문에 저장은 1사이클로 실현할 수 있지만, 마이크로 프로세서의 동작 주파수가 높아졌을 때(예를 들면, 50MHz이상(1머신사이클=20nsec이하), 저장은 1사이클로 실현할 수 없게 된다. 특히, 캐시메모리가 논리어드레스를 물리어드레스로 변환하는 변환버퍼의 출력어드레스에서 액세스되는 경우는 히트신호의 확정이 지연되어 1사이클저장의 실현은 한층 엄격해진다. 따라서, 고주파수동작의 마이크로 프로세서에 내장되는 종래의 캐시메모리는 저장을 2사이클, 로드를 1사이클로 실행하고 있었다. 따라서, 마이크로프로세서가 파이프라인 처리방식을 채용하고 있는 경우, 저장시에는 메모리액세스 스테이지가 2사이클 필요하게 되고, 파이프라인이 흐트러져 버려 마이크로 프로세서의 고속성능향상의 애로로 된다. 따라서, 파이프라인을 흐트러지지 않도록 하기 위해 메모리액세스 스테이지를 항상 2사이클로 하는 즉, 파이프라인의 단수를 증가시키고 있다. 그러나, 파이프라인의 단수를 증가시키면 소비전력이 증가한다는 문제가 있다.
저장의 고속화에는 히트신호 확정까지의 시간이 장해로 되고 있다. 그래서, 저장을 고속으로 처리하는 방법으로서 히트신호의 확정을 기다리지 않고 데이타를 데이타어레이에 라이트한다는 방법을 본원 발명자가 검토하였다. 이 경우, 라이트종료후 히트신호가 확정된 시점에서 히트신호가 라이트허가를 나타내는 「히트」인 경우에는 문제가 없다. 그러나, 히트신호가 「미스히트」인 경우, 데이타 어레이에 데이타를 라이트하기 전의 값으로 되돌릴 필요가 있다. 따라서, 라이트하기 전에 라이트위치에 있는 데이타를 미리 리드해서 유지해 둘 필요가 생긴다.
즉, 저장처리 고속화를 위해 히트신호를 무시해서 저장을 실행하는 경우에는 동일 사이클내에 데이타의 리드 및 라이트라는 2개의 동작을 연속해서 실행하는 것이 필요하게 된다. 만약, 이 리드 및 라이트라는 연속동작을 고속으로 실행할 수 없으면 히트신호를 무시해도 저장은 고속화하지 않는다.
종래기술 1의 메모리에서 동일 어드레스에 데이타를 리드하고 나서 라이트한다는 저장을 실행한 경우에 비트선의 용량저감에 의해 동작은 고속화하지만, 비트선 및 I/O버스를 사용한 리드동작이 완료한 후에 라이트동작을 실행할 필요가 있으므로, 통상의 리드동작인 리드나 통상의 라이트동작인 라이트에 비해 처리시간이 길어진다. 즉, 리드에 1사이클, 라이트에 1사이클이 소요되어 저장처리로서는 2사이클이 필요하게 된다.
한편, 일본국 특허공개공보 평성4-85789호(이하, 종래기술 2라 한다)에는 리드용 어드레스신호선, 라이트용 어드레스신호선, 리드데이타선 및 라이트데이타선에 접속되는 소위 이중포트 메모리셀을 사용해서 라이트측이 프리차지를 실행하고 있을 때, 리드측이 디스차지를 실행하고 라이트측이 디스차지일 때, 리드측이 프리차지를 실행하고 리드와 라이트를 외관상 동시에 실행할 수 있는 메모리가 개시되어 있다. 그러나, 소위 이중포트 메모리셀을 사용하고 있기 때문에 메모리셀 및 메모리셀어레이의 면적이 증대한다는 문제가 있다. 또, 면적의 증대에 따라 비트선의 용량 등이 증대하여 메모리액세스시간 및 메모리사이클시간이 길어져 버린다는 문제가 있다.
또한, 일본국 특허공개공보 평성3-216892호(미국특허 제5387827호)(이하, 종래기술 3이라 한다.), 일본국 특허공개공보 평성3-3195호(이하, 종래기술 4라 한다.) 및 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VoL. 23, No. 5 1988년 10월, pp. 1048-1053(이하, 종래기술 5라 한다.)에는 공통리드선과 공통라이트선이 비트선과 MOS트랜지스터를 거쳐서 접속되는 메모리가 개시되어 있다. 그러나, 종래기술 3, 종래기술 4 및 종래기술 5 모두 리드와 라이트를 병행해서 실행할 수 없는 기재로 되어 있다. 또한, 종래기술 3, 종래기술 4 및 종래기술 5 모두 BiCMOS(Bipolar CMOS(Complement Metal Oxide Semiconductor))의 메모리에 관한 것이다. 단, 종래기술 4에는 BiCMOS에 대해 직접 기재하고 있지 않지만, 종래기술 5를 종래기술로서 인용하고 있다. BiCMOS회로를 사용하면 고속의 메모리를 실현할 수 있지만, CMOS회로의 메모리보다 소비전력이 커진다.
CMOS회로만으로 고속의 캐시메모리를 실현하는 것이 중요하다. 1개의 반도체장치에 집적되는 회로의 소비전력이 1.5W이하이면 수지몰드기술 등에 의해 수지봉지할 수 있게 되고, 대소비전력의 반도체장치에 사용되는 세라믹봉지에 비해 반도체장치의 가격을 대폭으로 저렴하게 할 수 있다.
본 발명에 있어서, 메모리셀 또는 메모리셀 어레이의 면적의 증대를 억제해서 캐시메모리의 고속의 저장처리가 실현된다.
또, 본 발명에 있어서 소비전력을 억제해서 고속의 캐시메모리가 실현된다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1은 실시예 1에 관한 반도체기억장치의 회로도,
도 2는 센스앰프 래치회로의 다른 실시예의 회로도,
도 3은 글로벌비트선을 로컬비트선 4쌍에 대해서 1쌍 형성한 경우의 회로도,
도 4는 실시예 1에 관한 반도체기억장치의 메모리매트부의 레이아웃도,
도 5는 실시예 1의 반도체기억장치의 메모리매트부의 단면도,
도 6은 실시예 1의 반도체기억장치를 사용한 16KB의 메모리의 레이아웃 영상도,
도 7은 실시예 1의 반도체기억장치의 기억시의 동작파형도,
도 8은 실시예 1에 관한 반도체기억장치를 사용한 캐시메모리(실시예 2)의 블럭도,
도 9는 실시예 2의 캐시메모리의 동작파형도,
도 10은 실시예 2에 관한 캐시메모리를 사용한 컴퓨터시스템(실시예 3)의 블럭도,
도 11은 실시예 3의 1차 캐시의 리라이트경로의 주요부 블럭도,
도 12는 실시예 4에 관한 반도체기억장치의 회로도,
도 13은 실시예 4의 반도체기억장치의 동작파형도,
도 14는 실시예 5에 관한 반도체기억장치의 회로도,
도 15는 실시예 5의 반도체기억장치의 동작파형도,
도 16은 실시예 6에 관한 반도체기억장치의 회로도,
도 17은 실시예 6에 관한 반도체기억장치의 비트선 용량을 도시한 도면,
도 18은 실시예 6에 관한 반도체기억장치의 시뮬레이션동작 파형도,
도 19는 실시예 6에 관한 반도체기억장치와 종래기술의 메모리의 사이클시간의 비교를 도시한 도면,
도 20은 실시예 6에 관한 반도체기억장치의 센스앰프 래치회로의 회로구성과 시뮬레이션파형을 도시한 도면,
도 21은 실시예 6에 관한 반도체기억장치의 시작품의 사진의 사본을 도시한 도면,
도 22는 실시예 6에 관한 반도체기억장치의 시작품의 동작파형도.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
반도체기억장치는 여러개의 워드선(WL), 여러개의 비트선(LBL) 및 상기 여러개의 워드선(WL)과 여러개의 비트선(LBL)의 교점에 배치되는 여러개의 메모리셀(CELL)을 갖는 메모리어레이(BANK1), 센스앰프(104)에 접속되는 제1 글로벌비트선(RGBL), 라이트앰프(102)에 접속되는 제2 글로벌비트선(WGBL) 및 상기 여러개의 비트선(LBL)을 상기 제1 글로벌비트선(RGBL)과 제2 글로벌비트선(WGBL)에 선택적으로 접속하는 선택회로(YSW1)을 구비하고, 상기 제1 글로벌비트선(RGBL) 및 제2 글로벌비트선(WGBL)은 상기 메모리어레이(BANK1)상에 배치되고 상기 메모리 어레이(BANK1)에서 데이타를 리드하는 경우에는 상기 여러개의 비트선(LBL)은 상기 제1 글로벌비트선(RGBL)에 전기적으로 접속되고, 상기 센스앰프(104)를 거쳐서 데이타가 출력되고 상기 메모리셀 어레이(BANK1)에 데이타를 라이트하는 경우에는 상기 라이트앰프(102)를 거쳐서 데이타가 상기 제2 글로벌비트선(WGBL)에 입력되고 상기 여러개의 비트선(LBL)은 상기 제2 글로벌비트선(WGBL)에 전기적으로 접속된다.
리드와 라이트를 연속해서 실행하는 저장시에는 리드용 글로벌비트선(RGBL)을 사용해서 데이타의 리드를 실행하는 것과 병행해서 라이트용 글로벌비트선(WGBL)의 충방전을 실행하게 된다. 이 때문에, 리드동작 종료후, 라이트동작에 들어가고 나서는 용량이 작은 로컬비트선(LBL)만을 충방전하면 라이트가 종료하게 되어 고속으로 라이트할 수 있다.
즉, 리드와 라이트를 위한 비트선의 충방전을 병행해서 실행할 수 있으므로, 리드와 라이트의 연속동작을 고속화할 수 있고 1사이클로 종료하는 것이 가능하게 되어 1사이클 저장을 실현할 수 있다.
또, 리드와 라이트의 연속동작을 고속으로 실행할 수 있으므로, 리드동작의 사이클시간과 리드와 라이트의 연속동작의 사이클시간을 동일하게 해도 리드 사이클시간이 길어지지 않는다. 또, 리드동작의 사이클시간이 리드와 라이트의 연속 동작의 사이클시간과 동일한 쪽이 마이크로 프로세서등의 메모리를 액세스하는 디바이스로서는 사용하기 쉽다. 따라서, 리드동작의 사이클시간과 리드와 라이트의 연속동작의 사이클시간을 동일하게 하는 메모리를 제공할 수 있다. 즉, 메모리의 타이밍의 사양서에 리드동작의 사이클시간과 리드와 라이트의 연속동작의 사이클시간을 동일하게 해서 규정할 수 있다.
이하, 본 발명에 관한 반도체기억장치의 적합한 실시예에 대해서 도면을 사용해서 설명한다.
<실시예 1>
도 1은 본 발명에 관한 반도체기억장치의 1실시예를 도시한 회로도이다. 반도체기억장치(100)은 반도체집적회로 제조기술을 사용해서 단결정 실리콘과 같은 1개의 반도체기판에 형성된다. 여러개의 메모리셀CELL이 매트릭스형상(행렬형상)으로 배치되어 메모리어레이를 구성한다. 메모리어레이는 n개의 뱅크(BANK1∼BANKn)으로 분할된다.
메모리셀 CELL은 1쌍의 CMOS인버터의 입력과 출력이 서로 접속되어 구성되는 플립플롭(P채널형 MOS트랜지스터 MP1, MP2, N채널형 트랜지스터 MN1, MN2로 구성된다)과 상기 플립플롭의 노드N과 노드NB를 로컬비트선(LBL, LBLB)에 선택적으로 접속하는 N채널형 MOS트랜지스터 MN3, MN4로 구성된다. N채널형 MOS트랜지스터 MN3, MN4의 게이트에는 워드선WL이 접속된다.
뱅크내의 비트선인 로컬비트선(LBL, LBLB)는 뱅크에 인접되어 형성되는 Y스위치(YSW1∼YSWn)를 거쳐서 뱅크를 횡단하도록 로컬비트선(LBL, LBLB)와 평행하게 형성되는 글로벌비트선(RGBL, RGBLB, WGBL, WGBLB)에 접속된다. 글로벌비트선은 리드용 비트선(RGBL, RGBLB)와 라이트용 비트선(WGBL, WGBLB)으로 나누어져 있다. 데이타 리드용의 글로벌비트선(RGBL, RGBLB)는 Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터 MP3, MP4를 거쳐서 로컬비트선(LBL, LBLB)와 접속되고,또 센스앰프 래치회로(104)에 접속된다. P채널형 MOS트랜지스터 MP3, MP4의 게이트에는 신호선RSW가 접속된다. 데이타의 리드시에는 로컬비트선(LBL, LBLB)는 프리차지회로(108)에서 한번 "HIGH(하이)"레벨로 프리차지되고 "HIGH"레벨 부근에서 진폭할 뿐이므로, P채널형 MOS트랜지스터만으로 로컬비트선(LBL, LBLB)의 신호를 데이타 리드용 글로벌비트선(RGBL, RGBLB)에 전달할 수 있다.
센스앰프 래치회로(104)에는 P채널형 MOS트랜지스터 MP8, MP9와 N채널형 MOS트랜지스터 MN7, MN8로 이루어지는 차동형 센스앰프 및 NAND회로 NAND1, NAND2로 이루어지는 래치회로로 구성된다. N채널형 MOS트랜지스터 MN7, MN8의 게이트에는 글로벌비트선(RGBL, RGBLB)가 접속된다. P채널형 MOS트랜지스터 MP8, MP9의 게이트에는 접지전위VSS가 접속된다.
데이타 라이트용의 글로벌비트선(WGBL, WGBLB)는 Y스위치(YSW1∼YSWn)의 N채널형 MOS트랜지스터 MN5, MN6을 거쳐서 로컬비트선(LBL, LBLB)와 접속되고 라이트앰프회로(102)에 접속된다. N채널형 MOS트랜지스터MN5, MN6의 게이트에는 신호선WSW가 접속된다. 데이타의 라이트시에는 데이타 라이트용의 글로벌비트선(WGBL, WGBLB)의 "LOW(로우)"레벨의 신호는 로컬비트선(LBL, LBLB)에 정확하게 전달할 필요가 있지만, "HIGH"레벨의 신호는 다소 레벨이 저하해서 전달되어도 문제없으므로, N채널형 MOS트랜지스터만으로 로컬비트선(LBL, LBLB)와 데이타 라이트용의 글로벌비트선(WGBL, WGBLB)를 접속하면 좋다.
라이트앰프회로(102)는 인버터회로INV1, INV2로 구성된다. 또, 디코더 및 워드드라이버(101)은 어느 하나의 뱅크의 1개의 워드선을 선택하는 회로이다. Y스위치 제어회로(106)은 Y스위치(YSW1∼YSWn)을 제어하는 회로이다. 프리차지회로(108)은 글로벌비트선(RGBL, RGBLB)에 접속되고, P채널형 MOS트랜지스터 MP5, MP6, MP7로 구성된다. 신호선EQ는 P채널형 MOS트랜지스터 MP5, MP6, MP7의 게이트에 접속된다. 또, 신호선IN에서 라이트 데이타가 입력되고 신호선OUT에서 리드데이타가 출력된다.
다음에, 본 실시예의 회로의 동작을 설명한다. 데이타의 리드시에는 어느 하나의 뱅크의 로컬비트선(LBL, LBLB)과 리드용 글로벌비트선(RGBL, RGBLB)을 Y스위치 YSWi(i는 1∼n중의 하나)를 통해서 접속하고, 데이타의 라이트시에는 로컬 비트선(LBL, LBLB)과 라이트용 글로벌 비트선(WGBL, WGBLB)을 Y스위치YSWi를 통해서 접속하는 것에 의해 실행한다.
센스앰프 래치회로(104)는 도 2에 도시한 바와 같은 센스앰프 래치회로(105)로 치환할 수 있다. 즉, 차동형의 센스앰프SA1, SA2, SA3을 3단 직렬로 접속하는 구성으로 고속화하는 것도 가능하다. 센스앰프SA1은 P채널형 MOS트랜지스터MP11, MP12와 N채널형 MOS트랜지스터 MN11, MN12, MN13, MN14, MN15로 구성되고, 글로벌비트선(RGBL, RGBLB)이 센스앰프SA1의 N채널형 MOS트랜지스터 MN11, MN12의 게이트에 접속된다. 센스앰프SA2, SA3은 센스앰프SA1과 마찬가지인 구성이다. 또, 센스앰프 활성화신호SA_EN을 글로벌비트선(RGBL, RGBLB)의 값을 증폭할 때에만 "온"("HIGH"레벨)으로 하면 소비전력을 저감할 수 있다. 센스앰프 래치회로(105)(이하, 단지 차동형 센스앰프라 한다)는 센스앰프 래치회로(104)(이하, 단지 래치형센스앰프라 한다)와 같이 비트선 오프셋 전압마진을 배려할 필요가 없다. 즉, 제조편차에 의한 래치형 센스앰프를 구성하는 MOS트랜지스터의 임계값 전압의 편차에 기인하는 비트선 오프셋전압 마진을 배려할 필요가 없다. 따라서, 센스앰프 활성화신호 SA_EN의 인에이블 타이밍을 래치형 센스앰프와 같이 배려할 필요가 없다(타이밍프리(timing free)라 할 수 있다). 즉, 비트선 오프셋전압 마진을 고려해서 센스앰프 활성화신호SA_EN의 인에이블 타이밍을 정할 필요가 없다. 따라서, 차동형 센스앰프는 래치형 센스앰프보다 센스엠프 활성화신호SA_EN의 인에이블 타이밍을 빠르게 할 수 있다. 즉, 차동형 센스앰프는 래치형 센스앰프보다 지연을 적게 할 수 있다.
도 3은 도 1의 뱅크BANK1과 Y스위치YSW1의 부분을 추출해서 보다 상세하게 도시한 도면이다. 데이타 리드용의 글로벌비트선(RGBL, RGBLB) 및 데이타의 라이트용의 글로벌 비트선(WGBL, WGBLB)을 로컬비트선 4쌍(LBL0, LBLB0, LBL1, LBLB1, LBL2, LBLB2, LBL3, LBLB3)에 대해서 각각 1쌍의 비율로 배선하고, Y스위치 YSW1에 의해 로컬비트선 4쌍(LBL0, LBLB0, LBL1, LBLB1, LBL2, LBLB2, LBL3, LBLB3) 중 1쌍을 선택해서 데이타 리드용의 글로벌 비트선(RGBL, RGBLB) 및 데이타의 라이트용의 글로벌비트선(WGBL, WGBLB)에 접속하는 것에 의해 데이타의 리드 및 라이트를 실행한다. 신호선RSW0, WSW0, RSW1, WSW1, RSW2, WSW2, RSW3, WSW3은 Y스위치 제어회로(106)에서 출력되고 Y스위치 YSW1의 각 MOS트랜지스터의 게이트에 입력된다.
도 4는 데이타 리드용의 글로벌비트선(RGBL, RGBLB) 및 데이타의 라이트용의 글로벌비트선(WGBL, WGBLB)이 로컬비트선 4쌍(LBL0, LBLB0, LBL1, LBLB1, LBL2,LBLB2, LBL3, LBLB3)에 1쌍의 비율로 배선된 경우의 메모리매트부의 금속층의 레이아웃을 도시한 것이다. 또, 도 5는 도 4의 선AB의 단면도를 도시한 것이다. 로컬비트선(LBL0, LBLB0, LBL1, LBLB1, LBL2, LBLB2, LBL3, LBLB3)은 제2층의 금속(금속배선)을 사용해서 구성된다. 워드선의 저항을 저감시키기 위한 보강선WLG는 제3층의 금속을 사용해서 구성된다. 접지선VSS와 전원선VDD는 제3층의 금속을 사용해서 구성된다. 리드용 글로벌비트선(RGBL, RGBLB)는 제4층의 금속을 사용해서 구성된다. 라이트용 글로벌비트선(WGBL, WGBLB)는 제4층의 금속을 사용해서 구성된다. 또한, 도시되어 있지 않지만 제1층의 금속은 메모리셀부에서 사용되고 있다. 또, 굵은 선으로 둘러싸여진 영역은 1개의 메모리셀CELL을 나타내고 있다.
글로벌비트선(RGBL, RGBLB, WGBL, WGBLB)는 메모리셀 1컬럼(예를 들면 1쌍의 비트선(LBL0, LBLB0)에 1개의 비율로 형성되므로, 글로벌비트선(RGBL, RGBLB, WGBL, WGBLB)의 선간용량을 저감해서 동작을 고속화하는 것에 가능하게 된다.
도 6에 본 회로기술을 사용해서 구성한 16KB의 메모리의 레이아웃 영상을 도시한다. 영역(140)은 메모리어레이로서 크게 2개로 나누어져 있고 각각의 메모리어레이는 8개의 뱅크(bank1∼bank8)로 나누어져 있다. 영역(143)은 Y스위치YSW로서 8개의 뱅크(bank1∼bank8)로 각각 인접해서 배치된다. 또, 영역(142)에는 디코더 및 워드드라이버(101) 및 Y스위치 제어회로(106)이 배치된다. 영역(144)에는 센스앰프 래치회로(104) 및 라이트앰프회로(102)가 배치된다. 영역(145)는 리드데이타가 출력되는 신호선OUT의 배선영역이고, 영역(146)은 라이트 데이타가 입력되는 신호선IN의 배선영역이다. 영역(147)에는 도 1에 도시하지 않았던 프리디코더 및그밖의 제어회로가 배치된다. 본 메모리의 입출력의 데이타폭은 32비트길이이고, 어드레스는 12비트길이이다.
다음에, 저장시의 동작(동일 어드레스로의 리드와 라이트의 연속동작)에 대해서 설명한다.
도 7에 도 1의 반도체기억장치의 저장시의 동작파형을 도시한다. 저장시에는 우선 처음에 데이타 리드를 실행하고 그 후 데이타의 라이트를 실행한다.
저장동작을 개시하기 전에 리드용 글로벌비트선(RGBL, RGBLB)와 로컬비트선(LBL, LBLB)는 신호선EQ가 "L"("LOW"레벨)로, Y스위치(YSW1∼YSWn)의 제어신호RSW가 "L"로 되는 것에 의해 프리차지회로(108)에 의해 "H"("HIGH"레벨)로 프리차지된다.
리드동작은 우선 신호선EQ가 "H"로 되고 프리차지가 중지되고, 그것과 동시에 워드선WL이 "H"로 되고 프리차지된 로컬비트선(LBL, LBLB)가 메모리셀CELL에 의해 방전되어 전위차가 발생된다. 제어신호RSW가 "L"로 되어 있으므로, Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터가 온으로 되어 있다. 따라서, 로컬비트선(LBL, LBLB)와 리드용 글로벌비트선(RGBL, RGBLB)가 접속되고, 메모리셀CELL에 의해 발생한 로컬비트선(LBL, LBLB)의 전위차가 리드용 글로벌비트선(RGBL, RGBLB)에 전달된다. 또, 이 전위차가 센스앰프 래치회로(104)에 전달되어 센스앰프에 의해 증폭하여 신호선OUT로 데이타가 출력된다.
센스앰프에 전위차가 전달된 시점에서 Y스위치(YSW1∼YSWn)의 제어신호 RSW를 "L"에서 "H"로 하고, Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터가 오프로되고, 로컬비트선(LBL, LBLB)와 리드용 글로벌비트선(RGBL, RGBLB)가 분리된다. 동시에 Y스위치(YSW1∼YSWn)의 제어신호WSW가 "L"에서 "H"로 되고, Y스위치(YSW1∼YSWn)의 N채널형 MOS트랜지스터가 온으로 되고, 로컬비트선(LBL, LBLB)와 라이트용 글로벌비트선(WGBL, WGBLB)가 접속되고 라이트동작을 개시한다. 라이트용 글로벌비트선(WGBL, WGBLB)는 리드동작중에 미리 충방전을 종료하고 있으므로, 라이트동작이 개시되고 나서는 용량이 작은 로컬비트선(LBL, LBLB)만을 충방전하면 신호가 메모리셀CELL에 전달되어 라이트가 종료한다.
라이트종료후, 워드선WL을 "L"로, 제어신호RSW을 "L"로, 제어신호WSW을 "L"로, 신호선EQ를 "L"로 해서 다음의 사이클을 위해 리드용 글로벌비트선(RGBL, RGBLB)와 로컬비트선(LBL, LBLB)가 프리차지된다. 리드, 라이트 및 프리차지가 1사이클로 실행된다.
또한, 도 7에서는 프리차지는 1사이클의 마지막에 하도록 기재되어 있지만, 프리차지는 리드 전에 실행되도록 하면 좋다. 즉, 1사이클의 최초에 프리차지를 실행하도록 기재하는 것과 동일하다.
종래기술 1의 메모리에서는 리드를 위한 비트선과 라이트를 위한 비트선은 동일하므로, 리드를 위한 비트선의 충방전과 라이트를 위한 비트선의 충방전을 동시에 실행할 수 없어 저장의 고속화가 곤란하였다. 본 실시예에서는 리드중에 병행해서 라이트를 위한 비트선의 충방전을 종료시켜 둘수 있으므로, 동일 어드레스로의 데이타의 리드와 라이트를 연속해서 고속으로 1사이클로 실행할 수 있어 1사이클 저장을 실현할 수 있다.
또, 본 실시예에서는 동작시에 비트선에 부착되어 있는 메모리셀CELL은 글로벌비트선을 사용하지 않는 종래회로에 비해 1/n밖에 안되므로, 비트선의 용량이 저감되고 충방전이 고속화된다. 이 결과, 리드 및 라이트동작이 고속화된다는 효과도 있다. 비트선의 용량이 저감되는 것에 의해 소비전력도 저감할 수 있다.
또, 메모리셀CELL은 종래기술 1의 메모리와 동일하고 종래기술 2의 소위 이중포트메모리의 메모리셀보다 작게 형성할 수 있으므로, 메모리셀 및 메모리어레이 면적을 증대시키는 일 없이 동일 어드레스로의 데이타의 리드와 라이트의 연속동작을 고속으로 실행할 수 있다.
<실시예 2>
도 8은 실시예 1에서 설명한 본 발명에 관한 반도체기억장치를 캐시메모리의 데이타어레이로서 사용한 다이렉트 맵방식의 캐시메모리의 블럭도이다. 캐시메모리(200)은 반도체집적회로 제조기술을 사용해서 단결정 실리콘과 같은 1개의 반도체기판에 형성된다. 캐시데이타 어레이(112)는 12비트길이의 어드레스 버스(118) 및 32비트길이의 라이트용 버스(122) 및 32비트길이의 리드용 버스(121)에 접속되어 있다. 예를 들면, 도 6의 메모리구성을 채용하면 캐시데이타 어레이(112)의 용량은 16KB이고, 1라인(미스히트시의 치환의 단위)은 256비트의 구성이다. 캐시태그 어레이를 사용한 검색시의 캐시데이타 어레이(112)로의 데이타의 입출력은 32비트폭으로 실행된다. 또, 미스히트의 치환시의 캐시데이타 어레이(112)로의 데이타의 입출력은 64비트폭으로 실행된다.
또, 회복(recovery)버퍼(114)는 캐시데이타 어레이(112)에서 리드한 데이타를 일시 보존하기 위해 사용되고 예를 들면 32비트폭의 레지스터로 구성된다. 셀렉터(124)는 캐시데이타 어레이(112)에 라이트용 버스(122)로 부터의 데이타를 라이트할 것인지 회복버퍼(114)로 부터의 데이타를 라이트할 것인지를 선택한다. 셀렉터(124)는 제어신호(120)에 의해 제어된다.
캐시태그 어레이(113)은 어드레스 버스(118)에서 태그어드레스를 수취하여 물리어드레스(125)를 비교기(115)로 출력한다. 비교기(115)는 캐시태그 어레이(113)에서 수취한 어드레스(125)와 도시되어 있지 않은 메모리관리 유닛의 어드레스 변환버퍼TLB에서 수취한 어드레스(126)을 비교하고, 일치한 경우에는 히트신호(117)로 "H"(히트)를 출력하여 제어회로(116)으로 보낸다. 일치하지 않은 경우에는 히트신호(117)로 "L"(미스히트)를 출력하여 제어회로(116)으로 보낸다. 제어회로(116)은 셀렉터(124)를 제어신호(120)애 의해 제어한다.
도 9에 도 8의 캐시메모리의 리드, 라이트, 저장 및 저장시 히트신호가 미스히트였던 경우에 캐시데이타 어레이(112)에 데이타를 리라이트하는 동작인 회복의 동작파형을 도시한다. 또한, 본 실시예에서는 캐시태그 어레이(113)의 액세스와 캐시데이타 어레이(112)의 액세스를 병행해서 실행하므로 리드와 로드는 실질적으로 동일한 것으로서 취급하고 있다.
리드시에는 캐시데이타 어레이(112)는 어드레스 버스(118)에서 어드레스를 수취해서 리드용 버스(121)로 리드한 데이타를 출력한다. 라이트시에는 캐시데이타 어레이(112)는 어드레스 버스(118)에서 어드레스를, 라이트용 버스(122)에서 라이트 데이타를 각각 수취하여 데이타를 라이트한다.
저장시에는 어드레스 버스(118)에서 어드레스를, 라이트용 버스(122)에서 라이트 데이타를 각각 수취해서 회복버퍼(114)에 메모리셀의 데이타를 리드하고 나서 메모리셀에 데이타를 라이트한다. 저장이 종료한 시점에서 히트신호(117)도 확정되고 라이트가 허가(히트)였는지 불허가(미스히트)였는지를 확정한다. 히트신호(117)이 「히트」인 경우에는 문제없이 다음의 처리를 실행할 수 있지만 히트신호가 「미스히트」인 경우 캐시데이타 어레이(112)의 데이타를 원래상태로 되돌릴 필요가 생긴다. 이 경우에 다음의 회복처리를 할 필요가 있다.
회복처리는 어드레스버스(118)에서 어드레스를 수신하고 또 회복버퍼(114)의 데이타를 셀렉터(124)를 전환하는 것에 의해 캐시데이타 어레이(112)에 입력하고 메모리셀 데이타를 라이트한다. 셀렉터(124)의 제어는 히트신호(117)을 수신한 제어회로(116)의 출력인 제어신호(120)에 의해 실행한다. 통상 이 히트신호(117)이 「미스히트」로 될 가능성은 작으므로, 회복처리는 거의 실행할 필요가 없다. 따라서, 통상은 저장은 1사이클로 종료하게 된다. 「미스히트」시에는 1라인(256 비트)의 데이타의 치환이 필요하고, 치환에 10수사이클이 소요되지만 회복처리는 1사이클이므로 회복처리의 비율은 작다.
종래의 저장은 히트신호가 확정되고 나서 라이트를 실행하고 있으므로, 저장이 종료할 때까지 2사이클이 소요되고 있었다. 그러나, 본 실시예에서는 종래방식에 비해 1/2의 저장처리 시간으로 좋게 된다. 즉, 저장을 로드와 마찬가지로 1사이클로 실현할 수 있다. 따라서, 마이크로 프로세서의 파이프라인의 메모리액세스 스테이지도 1사이클로 좋고, 파이프라인의 흐름의 흐트러짐도 없어 고속성능의 향상을 도모할 수 있다.
또한, 본 실시예에서는 라이트의 기능를 저장기능으로 치환할 수 있으므로, 제어회로를 간단하게 하는 경우에는 라이트를 없앨 수도 있다.
<실시예 3>
도 10은 실시예 2에서 설명한 본 발명에 관한 캐시메모리를 1차 캐시에 사용한 컴퓨터시스템의 블럭도이다. 마이크로 프로세서(130)은 반도체집적회로 제조기술을 사용해서 단결정 실리콘과 같은 1개의 반도체기판에 형성되고, 1차 캐시(132)와 중앙처리장치(CPU)(134)를 내장하고 있다. 또, 마이크로 프로세서(130)은 수지몰드기술등에 의해 수지봉지된다. 마이크로 프로세서(130)과 2차 캐시(136) 사이에는 32비트폭의 데이타버스(138)로 접속되고 있다. 또, 1차캐시(132)와 중앙처리장치(134) 사이에는 32비트폭의 리드용 버스(140) 및 32비트폭의 라이트용 버스(142)로 접속되고 있다. 또한, 도 10에서는 데이타버스만이 기재되어 있고, 데이타전송에 필요한 어드레스 버스나 제어신호의 기재는 생략되어 있다.
도 11에는 1차 캐시(132)내의 캐시데이타 어레이(112)의 데이타의 교체에 필요한 버퍼를 포함하는 구성이 도시되어 있다. 라이트용 버스(142)와 리드용 버스(140)은 중앙처리장치(134)와 버스 콘트롤러(166)에 접속되고, 버스 콘트롤러(166)은 데이타 버스(138)과 접속된다. 캐시태그 어레이를 사용한 검색시의 캐시데이타 어레이(112)로의 데이타의 입출력은 32비트폭으로 실행된다. 또, 미스히트의 치환시의 캐시데이타 어레이(112)로의 데이타의 입출력은 64비트폭으로 실행된다. 도 6의 2개의 메모리 어레이(140)의 뱅크banki(i는 1∼8 중의 어느 하나)의 어느쪽의 하나를 선택하거나 2개를 동시에 선택하는 것에 의해 데이타의 입출력폭이 다르도록 하는 것이다. 뱅크를 1개 선택하는 경우에는 데이타의 입출력은 32비트폭이다. 뱅크를 2개 선택하는 경우에는 데이타의 입출력은 64비트폭이다.
1차 캐시와 2차 캐시의 데이타를 교체하는 경우, 캐시데이타 어레이(112)의 데이타를 버스(154)를 거쳐서 라인버퍼(150)에 리드함과 동시에 2차캐시(136)의 데이타를 라이트버퍼(152) 및 버스(156)을 거쳐서 캐시데이타 어레이(112)에 라이트할 수 있다. 캐시데이타 어레이(112)의 1라인이 256비트이고, 버스(154), (156)이 64비트폭이므로 1라인의 리드와 라이트가 4사이클로 좋다.
한편, 종래기술의 메모리를 캐시데이타 어레이(112)에 적용한 경우에는 1라인의 리드와 라이트가 8사이클 필요하게 된다. 따라서, 종래기술에 비해 캐시데이타 어레이의 동작시간(사이클수)가 1/2로 된다. 이 때문에, 1차 캐시에는 다른 동작을 시키는 것이 가능하게 된다. 또, 다른 동작을 시키지 않은 경우에는 소비전력을 저감할 수 있다.
<실시예 4>
실시예 1에서는 데이타의 리드와 라이트의 연속동작이 동일 어드레스에 대해 1사이클로 실행되는 예가 기재되었다. 이 연속하는 리드와 라이트를 각각 다른 어드레스에 대해서 실행하는 것도 가능하다. 이 동작에 대해서는 다음에 설명하는 실시예 4의 동작예로서 설명한다.
도 12는 본 발명에 관한 반도체기억장치의 다른 실시예를 도시한 회로도이다. 반도체기억장치(400)은 뱅크(BANKA1∼BANKAn)내에 로컬비트선(LBL, LBLB)에 접속되는 프리차지회로(108)을 갖고 있는 것이 실시예 1의 반도체기억장치(100)과 다른 점이고 그 밖에는 동일하다. 단, 도 12에서는 워드선WL2에 의해 선택되는 메모리셀CELL2도 도시되어 있다. 프리차지회로(108)이 뱅크내의 로컬비트선(LBL, LBLB)에 접속되어 마련되는 것에 의해 실시예 1의 반도체기억장치(100)보다 로컬비트선(LBL, LBLB)의 프리차지를 고속으로 할 수 있다. 따라서, 프리차지시간을 짧게 하는 것이 가능하게 되고 1사이클의 시간을 단축할 수 있다. 또한, 실시예 1의 반도체기억장치(100)과 마찬가지로 센스앰프 래치회로(104)는 도 2에 도시되는 센스앰프 래치회로(105)에서 치환해도 좋다.
도 13에는 반도체기억장치(400)의 리드와 라이트의 연속동작의 파형이 도시되어 있다. 처음에 메모리셀CELL1의 데이타가 리드된 후 연속해서 메모리셀 CELL2에 데이타가 라이트된다.
동작을 개시하기 전에 리드용 글로벌비트선(RGBL, RGBLB)와 로컬비트선(LBL, LBLB)는 신호선EQ1, EQ2가 "L"로 되는 것에 의해 프리차지회로(108), (109)에 의해 "H"로 프리차지된다.
리드동작은 우선 신호선EQ1, EQ2가 "H"로 되고 프리차지가 중지되고, 그것과 동시에 워드선WL1이 "H"로 되고 프리차지된 로컬비트선(LBL, LBLB)가 메모리셀CELL1에 의해 방전되어 전위차가 발생된다. 워드선WL1의 상승과 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW가 "H"에서 "L"로 되고, 로컬비트선(LBL, LBLB)와 리드용 글로벌비트선(RGBL, RGBLB)가 접속되고, 메모리셀CELL1에 의해 발생한 로컬비트선(LBL, LBLB)의 전위차가 리드용 글로벌비트선(RGBL, RGBLB)에 전달된다.또, 이 전위차가 센스앰프 래치회로(104)에 전달되어 센스앰프에 의해 증폭해서 신호선OUT로 데이타가 출력된다.
센스앰프에 전위차가 전달된 시점에서 워드선WL1이 "H"에서 "L"로 되고 메모리셀CELL1로 부터의 데이타리드가 중지된다. 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW가 "L"에서 "H"로 되고, Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터가 오프로 되고, 로컬비트선(LBL, LBLB)와 리드용 글로벌비트선(RGBL, RGBLB)가 분리된다. 그 후, 즉시 이번에는 워드선WL2가 "H"로 되어 메모리셀CELL2에 데이타의 라이트가 실행된다. 워드선WL2의 상승과 동시에 Y스위치(YSW1∼YSWn)의 제어신호WSW가 "L"에서 "H"로 되고, Y스위치(YSW1∼YSWn)의 N채널형 MOS트랜지스터가 온으로 되고, 로컬비트선(LBL, LBLB)와 라이트용 글로벌비트선(WGBL, WGBLB)가 접속되고 라이트동작이 개시된다. 라이트용 글로벌비트선(WGBL, WGBLB)는 리드동작중에 미리 충방전을 종료하고 있으므로, 라이트동작이 개시되고 나서는 용량이 작은 로컬비트선(LBL, LBLB)만이 충방전되면 신호가 메모리셀CELL2에 전달되어 라이트가 고속으로 종료된다. 라이트종료후는 워드선WL2가 "H"에서 "L"로 되고, 동시에 Y스위치(YSW1∼YSWn)의 제어신호WSW가 "H"에서 "L"로 되고, Y스위치(YSW1-YSWn)의 N채널형 MOS트랜지스터가 오프로 되고, 로컬비트선(LBL, LBLB)와 라이트용 글로벌비트선(WGBL, WGBLB)가 분리된다. 그 후, 신호선EQ1, EQ2가 "L"로 되고, 리드용 글로벌비트선(RGBL, RGBLB)와 로컬비트선(LBL, LBLB)가 프리차지회로(108), (109)에 의해 "H"로 프리차지되어 1사이클의 동작이 종료한다.
본 실시예에서는 리드와 라이트를 동일 뱅크의 메모리셀에 대해서 실행했지만, 각각의 뱅크의 메모리셀에 대해서 실행하는 것도 가능하다.
로컬비트선(LBL, LBLB)는 리드/라이트/프리차지라는 동작이 1사이클로 실행되고, 리드용 글로벌비트선(RGBL, RGBLB)는 리드/프리차지라는 동작이 1사이클로 실행되고, 라이트용 글로벌비트선(WGBL, WGBLB)는 라이트동작만이 1사이클로 실행된다. 즉, 글로벌비트선은 리드용과 라이트용으로 각각 전용으로 사용되고, 로컬비트선에서는 리드동작과 라이트동작이 연속해서 실행된다. 단, 리드동작과 라이트동작 사이에 프리차지동작을 할 필요는 없다.
또한, 도 13에서는 프리차지는 1사이클의 마지막에 하도록 기재되어 있지만, 프리차지는 리드 전에 실행되도록 하면 좋다. 즉, 1사이클의 최초에 프리차지를 실행하도록 기재하는 것과 동일하다.
이것은 뱅크내를 단일포트로 해서 이용하고 메모리매크로 전체에서는 2포트로서 이용하고 있다. 즉, 뱅크를 2포트 메모리셀과 같이 이용하고 있게 된다. 반도체기억장치(400)은 임의의 어드레스의 데이타 리드와 별개의 어드레스로의 데이타 라이트를 동일 사이클로 실행할 수 있는 2포트 메모리로 된다. 용량이 큰 글로벌비트선은 2포트로서 사용하고 용량이 작은 로컬비트선은 파이프라인적(직렬동작적)으로 1포트로서 사용하게 된다.
<실시예 5>
실시예 4에서는 2조의 글로벌비트선을 리드용과 라이트용으로 각각 사용하는 것에 의해 1사이클로 리드와 라이트를 연속해서 실행하였다. 이것에 대해서 2조의 글로벌비트선을 리드시에 사용하는 것에 의해, 1사이클로 2개의 다른 어드레스의데이타를 리드할 수 있는 2포트메모리를 실현할 수 있다. 바꿔말하면, 1개의 데이타의 리드를 종래의 1/2의 사이클로 실행할 수 있다. 이 동작에 대해서는 다음에 설명하는 실시예 5의 동작예로서 설명한다.
도 14는 본 발명에 관한 반도체기억장치의 다른 실시예를 도시한 회로도이다. 반도체기억장치(500)은 뱅크(BANKB1∼BANKBn)내에 로컬비트선(LBL, LBLB)에 접속되는 부하트랜지스터 MP55, MP56을 갖고 있는 것, Y스위치(YSW1-YSWn)이 P채널형 MOS트랜지스터만으로 구성되는 것 및 2쌍의 글로벌비트선(RGBL1, RGBLB1, RGBL2, RGBLB2)의 각각에 리드회로(센스앰프 래치회로(104)) 및 라이트회로(라이트앰프회로(102))가 접속되는 것이 실시예 1의 반도체기억장치(100)과 다른 점이고 그밖에는 동일하다. 또한, 실시예 1의 반도체기억장치(100)과 마찬가지로 센스앰프 래치회로(104)는 도 2에 도시된 센스앰프 래치회로(105)로 치환해도 좋다.
메모리셀 CELL1, CELL2는 각각 워드선WL1, WL2에 접속된다. 뱅크내의 비트선인 로컬비트선(LBL, LBLB)는 뱅크에 인접되어 형성되는 Y스위치(YSW1∼YSWn)을 거쳐서 뱅크를 횡단하도록 로컬비트선(LBL, LBLB)와 평행하게 형성되는 글로벌비트선(RGBL1, RGBLB1, RGBL2, RGBLB2)에 접속된다. 로컬비트선(LBL, LBLB)는 부하용 P채널형 MOS트랜지스터 MP55, MP56에 접속된다. P채널형 MOS트랜지스터 MP55, MP56의 게이트는 접지전위에 접속된다. 글로벌비트선은 제1 글로벌비트선(RGBL1, RGBLB1)과 제2 글로벌비트선(RGBL2, RGBLB2)로 나누어져 있다. 제1 글로벌비트선(RGBL1, RGBLB1)은 Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터 MP51, MP53을 거쳐서 로컬비트선(LBL, LBLB)와 접속되고 또 센스앰프 래치회로(104)에 접속된다. 제2 글로벌비트선(RGBL2, RGBLB2)는 Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터MP52, MP54를 거쳐서 로컬비트선(LBL, LBLB)와 접속되고, 또 센스앰프 래치회로(104)에 접속된다. P채널형 MOS트랜지스터MP51, MP53의 게이트에는 신호선RSW1이 접속되고, P채널형 MOS트랜지스터MP52, MP54의 게이트에는 신호선RSW2가 접속된다.
디코더 및 워드드라이버(101)은 어느 하나의 뱅크의 1개의 워드선을 선택하는 회로이다. Y스위치 제어회로(106)은 Y스위치(YSW1∼YSWn)을 제어하는 회로이다. 제1 글로벌비트선(RGBL1, RGBLB1) 및 제2 글로벌비트선(RGBL2, RGBLB2)에는 프리차지회로(108)이 각각 접속된다. 신호선EQ3 및 신호선EQ4는 프리차지회로(108)의 제어를 각각 실행한다. 신호선OUT1에서는 제1 글로벌비트선(RGBL1, RGBLB1)에서 리드된 데이타가 출력되고, 신호선OUT2에서는 제2 글로벌비트선(RGBL2, RGBLB2)에서 리드된 데이타가 출력된다. 제1 글로벌비트선(RGBL1, RGBLB1) 및 제2 글로벌비트선(RGBL2, RGBLB2)에는 각각 라이트앰프회로(102)가 접속된다.
다음에, 본 실시예의 회로에 있어서 처음에 메모리셀 CELL1의 데이타를 리드하고 연속해서 메모리셀 CELL2의 데이타를 리드하는 경우의 동작을 설명한다.
동작을 개시하기 전에 글로벌비트선(RGBL1, RGBLB1, RGBL2, RGBLB2)는 신호선EQ3, EQ4를 "L"로 해서 프리차지회로(108)에 의해 "H"로 프리차지하게 된다.
다음에, 신호선EQ3이 "H"로 되고 제1 글로벌비트선(RGBL1, RGBLB1)의 프리차지가 중지된다. 그것과 동시에 워드선WL1이 "H"로 되고 로컬비트선(LBL, LBLB)가 메모리셀CELL1에 의해 방전되어 전위차가 발생된다. 워드선WL1의 상승과 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW1이 "H"에서 "L"로 되고, 로컬비트선(LBL, LBLB)와 제1 글로벌비트선(RGBL1, RGBLB1)이 접속되고 메모리셀CELL1에 의해 발생한 로컬비트선(LBL, LBLB)의 전위차가 제1 글로벌비트선(RGBL1, RGBLB1)에 전달된다. 또, 이 전위차가 센스앰프 래치회로(104)에 전달되고 센스앰프에 의해 증폭되고 신호선OUT1로 데이타가 출력된다.
센스앰프에 전위차가 전달된 시점에서 워드선WL1이 "H"에서 "L"로 되고 메모리셀CELL1로 부터의 데이타 리드가 중지된다. 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW1이 "L"에서 "H"로 되고, Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터가 오프되고, 로컬비트선(LBL, LBLB)와 제1 글로벌비트선(RGBL1, RGBLB1)이 분리된다. 또, 동시에 신호선EQ3이 "H"에서 "L"로 되고, 제1 글로벌비트선(RGBL1, RGBLB1)이 프리차지회로(108)에 의해 "H"로 프리차지된다. 그 후 즉시 신호선EQ2가 "H"로 되고 제2 글로벌비트선(RGBL2, RGBLB2)의 프리차지가 중지된다. 그것과 동시에 워드선WL2가 "H"로 되고, 로컬비트선(LBL, LBLB)가 메모리셀CELL2에 의해 방전되고 전위차가 발생된다. 워드선 WL2의 상승과 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW2가 "H"에서 "L"로 되고, 로컬비트선(LBL, LBLB)와 제2 글로벌비트선(RGBL2, RGBLB2)가 접속되고, 메모리셀CELL2에 의해 발생한 로컬비트선(LBL, LBLB)의 전위차가 제2 글로벌비트선(RGBL2, RGBLB2)에 전달된다. 또, 이 전위차가 센스앰프 래치회로(104)에 전달되고 센스앰프에 의해 증폭되어 신호선OUT2로 데이타가 출력된다.
센스앰프에 전위차가 전달된 시점에서 워드선WL2가 "H"에서 "L"로 되고, 메모리셀CELL2로 부터의 데이타리드가 중지된다. 동시에 Y스위치(YSW1∼YSWn)의 제어신호RSW2가 "L"에서 "H"로 되고 Y스위치(YSW1∼YSWn)의 P채널형 MOS트랜지스터가 오프로 되고, 로컬비트선(LBL, LBLB)와 제2 글로벌비트선(RGBL2, RGBLB2)가 분리된다. 또, 동시에 신호선EQ3이 "H"에서 "L"로 되고, 제1 글로벌비트선(RGBL1, RGBLB1)이 프리차지회로(108)에 의해 "H"로 프리차지된다. 이상에 의해 2개의 다른 어드레스의 데이타를 1사이클로 리드할 수 있다.
또한, 도 15에서는 프리차지는 1사이클의 마지막에 하도록 기재되어 있지만, 프리차지는 리드 전에 실행되도록 하면 좋다. 즉, 1사이클의 최초에 프리차지를 실행하도록 기재하는 것과 동일하다.
본 실시예에서는 용량이 큰 글로벌비트선은 리드/프리차지라는 동작을 1사이클로 실행하고, 용량이 작은 로컬비트선은 1사이클로 2회의 리드동작을 실행한다. 즉, 로컬비트선에서의 1회의 리드는 1/2의 사이클로 실행하여 프리차지는 실행되지 않는다. 로컬비트선을 프리차지할 필요가 없는 것은 용량이 큰 글로벌비트선이 프리차지되어 있고 로컬비트선에는 항상 온상태인 부하용 P채널형 MOS트랜지스터가 접속되어 있으므로, 로컬비트선이 전원전압 부근의 전위로 유지되어 있기 때문이다. 이와 같이 뱅크를 2포트 메모리셀과 같이 사용하는 것에 의해 고속으로 리드 동작을 연속해서 실행하는 것이 가능하게 된다.
<실시예 6>
도 16에는 실시예 2의 캐시데이타 어레이(112)와 회복버퍼(114)로 구성되는 반도체기억장치(600)이 도시되어 있다. 반도체기억장치(600)은 8개의메모리뱅크(BANK0∼BANK7), 8개의 Y스위치회로(YSW0∼YSW7), Y스위치 디코드회로YSWD, 워드드라이버WD, 워드디코더WDEC, 프리디코더PDEC, 센스앰프 래치회로SAL, 라이트앰프WA 및 회복버퍼RB로 구성된다. 또한, 반도체기억장치(600)의 메모리뱅크(BANK0∼BANK7)과 Y스위치회로(YSW0∼YSW7)은 실시예 1의 반도체 기억장치(100)의 메모리뱅크(BANKn)과 Y스위치회로(YSWn)의 회로구성 및 레이아웃과 동일하다.
메모리셀 어레이는 8개의 뱅크(BANK0∼BANK7)로 분할되고, 각 뱅크는 64개의 워드선×256비트의 컬럼을 갖고 있다. 메모리셀 어레이는 6트랜지스터의 단일포트SRAM셀로 구성된다. 뱅크내의 로컬비트선쌍(BL, /BL)은 N채널형 MOS트랜지스터의 Y스위치YSW를 거쳐서 라이트용 글로벌비트선쌍(BGW, /BGW)에 접속된다. 로컬비트선쌍(BL, /BL)은 P채널형 MOS트랜지스터의 Y스위치YSW를 거쳐서 리드용 글로벌비트선쌍(BGR, /BGR)에 접속된다.
리드동작중, 선택된 메모리셀의 신호가 리드용 글로벌비트선쌍(BGR,/BGR)에 전달되도록 선택신호YR중의 1개가 "L"로 되고 P채널형 MOS트랜지스터가 온으로 된다. 리드용 글로벌비트선쌍(BGR, /BGR)에 전달된 신호는 센스앰프 래치회로SAL에 의해 검출, 증폭되어 리드버스RBUS로 출력된다. 리드버스RBUS는 32비트폭이다. 또한, 센스앰프 래치회로SAL은 도 2에 도시된 차동형 센스앰프(센스앰프 래치회로(105))를 사용하고 있다.
라이트동작중, 라이트버스WBUS에서 라이트앰프WA를 거쳐서 입력되는 데이타가 라이트용 글로벌비트선쌍(BGW, /BGW)에 전달되도록 선택신호YW중의 1개가 "H"로 되고 N채널형 MOS트랜지스터가 온으로 된다. 라이트버스WBUS도 32비트폭이다.
어드레스버스ABUS에서 어드레스가 클럭CLK와 동기해서 프리디코더PDEC에 입력되고 디코드된다. 또, 프리디코더PDEC의 출력이 워드디코더WDEC에 입력되고 디코드된다. 워드디코더WDEC의 출력이 워드드라이버WD에 입력되고 워드선WL이 선택된다.
도 17에는 반도체기억장치(600)의 비트선용량이 도시되어 있다. 반도체기억장치(600)의 비트선용량은 글로벌비트선을 사용하지 않는 동일한 기억용량의 종래기술의 메모리(이하, 실시예 6내의 설명에서는 단지 종래기술의 메모리라고 한다)에 비해 약 45% 삭감할 수 있다. 비트선(로컬비트선)에 접속되는 메모리셀의 용량은 Memory Cell로 표기하고 있다. ( )내의 자는 메모리셀의 수를 나타내고 있다. 반도체기억장치(600)은 8개의 뱅크로 분할되어 있으므로, 메모리셀의 수는 종래기술의 메모리에 비해 1/8로 된다. 비트선(로컬비트선)자신의 용량은 BL로 표기되어 있다. ( )내의 M2는 제2층의 금속을 나타내고 있다. 즉, 비트선이 제2층째의 금속을 사용하고 있는 것을 나타내고 있다. 글로벌비트선 자신의 용량은 BG로 표기되어 있다. ( )내의 M4는 제4층의 금속을 나타내고 있다. 즉, 글로벌비트선이 제4층째의 금속을 사용하고 있는 것을 나타내고 있다. 로컬비트선과 글로벌비트선을 접속하는 Y스위치회로의 용량은 YSW로 표기되어 있다. 글로벌비트선은 제4층째(최상층)의 금속을 사용하므로, 글로벌비트선의 단위길이당의 용량(0.11fF/㎛)는 로컬비트선의 단위길이당의 용량(0.19fF/㎛)보다 작아진다. 따라서, 반도체기억장치(600)의 글로벌비트선의 길이는 종래기술의 메모리의 비트선의 길이와 동일정도이지만, 반도체기억장치(600)의 글로벌비트선의 용량은 종래기술의 메모리의 비트선의 용량보다 작게 되어 있다.
도 18에는 반도체기억장치(600)의 시뮬레이션파형이 도시되어 있다. 동작전원전압은 2.5V이고, 동작주위온도는 75℃의 조건에서의 시뮬레이션결과이다. 메모리셀에서 리드된 신호가 리드용 글로벌비트선쌍(BGR, /BGR)에 전달되는 동안에 라이트앰프WA는 라이트용 글로벌비트선쌍(BGW, /BGW)를 구동할 수 있다. 리드동작 후, Y스위치YSW의 N채널형 MOS트랜지스터를 온으로 하고, 로컬비트선쌍(BL, /BL)에 관한 리드동작과 라이트동작 사이에 프리차지하는 일 없이 라이트데이타를 로컬비트선쌍(BL, /BL)로 즉시 전달할 수 있다. 라이트데이타가 메모리셀에 라이트되고 있는 동안에 리드용 글로벌비트선쌍(BGR, /BGR)의 프리차지를 실행할 수 있다. 라이트용 글로벌비트선쌍(BGW, /BGW)의 프리차지는 전혀 필요없다. 즉, 로컬비트선쌍(BL, /BL)에서는 리드(Read), 라이트(Write), 프리차지(Precharge)의 순번으로 실행된다. 리드용 글로벌비트선쌍(BGR/BGR)에서는 리드(Read), 프리차지(Precharge)의 순번로 실행된다. 라이트용 글로벌비트선쌍(BGW,/BGW)에서는라이트(Write)만이 실행된다. 따라서, 리드용 글로벌비트선쌍(BGR,/BGR)에서의 리드(Read)와 라이트용 글로벌비트선쌍(BGW, /BGW)에서의 라이트(Write)가 병행으로 실행되고 있다.
도 18에 도시되는 시뮬레이션결과에 의하면, 반도체기억장치(600)은 리드와 라이트의 2개의 동작이 3.5ns로 실현할 수 있게 된다. 즉, 반도체기억장치(600)은 동작주파수 285MHz의 1사이클로 리드와 라이트의 동작이 실행된다.
도 19에는 반도체기억장치(600)과 종래기술의 메모리와 사이클시간의 비교가 도시되어 있다. 반도체기억장치(600)의 사이클시간은 종래기술의 메모리보다 48% 단축된다. 종래기술의 메모리는 리드용 글로벌비트선쌍도 라이트용 글로벌비트선쌍도 갖지 않는다. 따라서, 리드와 라이트의 양쪽을 실행하기 위해서는 2배의 사이클시간이 필요하게 된다. 반도체기억장치(600)에 있어서는 용량이 작은 로컬비트선(BL, /BL)을 파이프라인적(도 19에서는 Pipelined로 표기되어 있다)으로 사용하게 되고, 용량이 큰 2개의 글로벌비트선(BGR, /BGR; BGW, /BGW)을 2포트(도 19에서는 2-port로 표기되어 있다)로서 사용하게 된다. 도 19의 ( )내의 숫자는 비트선의 부하용량을 나타내고 있다.
또한, 리드는 Read 또는 R, 라이트는 Write 또는 W, 프리차지는 Precharge 또는 Pc로 표기되어 있다. 비트선 또는 로컬비트선은 BL, 리드용 글로벌비트선은 BGR, 라이트용 글로벌비트선은 BGW로 표기되어 있다.
도 20에는 센스앰프 래치회로SAL의 회로구성과 시뮬레이션파형이 도시되어 있다. 동작전원전압은 2.5V이고 동작주위온도는 75℃의 조건에서의 시뮬레이션결과이다. 워드선WL이 상승하고 나서 리드버스RBUS(Read Bus)에 데이타가 리드될 때까지의 시간은 1.3ns이다. 리드용 글로벌비트선은 BGR, 1단째의 센스앰프SA1의 출력선은 SO1, 2단째의 센스앰프SA2의 출력선은 SO2 및 3단째의 센스앰프SA3의 출력선은 SO3으로 표기되어 있다. 또한, 센스앰프 활성화신호SA_EN은 리드용 글로벌비트선(BGR, /BGR)에 전위차가 발생하기 전에 활성화(H레벨)로 되어 있다. 즉, 타이밍프리의 센스앰프인 것을 나타내고 있다.
도 21에는 반도체기억장치(600)의 시작품의 사진의 사본이 도시되어 있다. 워드디코더WDEC, 워드드라이버WD 및 Y스위치회로YSW는 Decoder/Word Driver로 표시되어 있는 영역에 배치되어 있다. 센스앰프 래치회로SAL, 라이트앰프WA 및 회복버퍼RB는 Read/Write amplifier/RB로 표시되어 있는 영역에 배치되어 있다. 리드버스RBUS의 배선은 Read Bus로 표시되어 있는 영역에 배치되어 있다. 라이트버스WBUS의 배선은 Write Bus로 표시되어 있는 영역에 배치되어 있다. 프리디코더PDEC와 그밖에 필요한 회로는 Peripheral로 표시되어 있는 영역에 배치되어 있다.
반도체기억장치(600)은 0.35㎛, 4층 금속배선, CMOS기술에 의해 제조되어 있다. N채널형 MOS트랜지스터 및 P채널형 MOS트랜지스터의 게이트길이는 0.4㎛이다. 금속배선의 피치는 1.4㎛이다. 반도체기억장치(600)의 크기는 1.5mm×3.56mm이다.
도 22에는 반도체기억장치(600)의 실측의 동작파형이 도시되어 있다. 285MHz의 클럭(Clock), 워드선WL(Word Line), 라이트버스WBUS(Write Bus) 및 리드버스RBUS(Read Bus)의 파형이 도시되어 있다. 횡축은 시간이고, 종축은 출력전압이 도시되어 있다. 1사이클은 3. 5ns이고, 액세스시간은 2ns이다. 따라서, 리드와 라이트동작은 동작주파수285MHz의 1사이클로 실행되고 있다. 또, 반도체기억장치(600)의 장점은 다음과 같다.
[1] 기억용량 : 4K×32비트 (16K바이트)
[2] 리드포트 : 1개
[3] 라이트포트 : 1개
[4] 공급전원전압 : 2.5V
[5] 사이클시간 : 3.5ns
[6] 클럭액세스시간 : 2.0ns
[7] 소비전력 : 130mW (동작클럭 주파수가 200MHz일 때)
[8] 메모리셀 사이즈 : 4.2×5.16㎛ (6트랜지스터)
[9] 칩사이즈 : 1.5×3.56mm
[10] 프로세스 : 4층금속배선, 0.35㎛ CMOS
[11] 금속배선피치 : 1.4㎛
[12] 밴드폭 : 2.3G바이트/s
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에있어서 여러가지 변경가능한 것을 물론이다. 예를 들면, 도 1의 반도체기억장치의 메모리셀은 소위 스테이틱형이지만, 소위 1개의 MOS트랜지스터와 1개의 용량으로 이루어지는 다이나믹형의 것이어도 좋다. 도 8의 캐시메모리는 다이렉트 맵방식이지만, 세트어소시에이티브방식 또는 풀어소시에이티브방식이라도 좋다. 캐시데이타 어레이(112)의 1라인은 256비트이지만, 1라인은 128비트, 512비트 등의 입출력의 데이타폭의 정수배이면 좋다. 또, 캐시데이타 어레이(112)의 입출력외 데이타폭은 32비트 또는 64비트이지만 12B비트라도 좋다. 도 10의 마이크로 프로세서(130)은 2차캐시를 내장해도 좋다. 또, 2차 캐시에 도 2의 캐시메모리를 사용해도 좋다. 도 10의 컴퓨터시스템은 2차 캐시가 없는 시스템이어도 좋다. 즉, 2차 캐시 대신에 주기억장치라도 좋다.
본원에 있어서, 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하는 다음과 같다.
즉, 리드와 라이트를 위한 비트선의 충방전을 병행해서 실행할 수 있으므로, 리드와 라이트의 연속동작을 고속화할 수 있고 1사이클로 종료하는 것이 가능하게 된다.

Claims (10)

  1. 제1 방향으로 연장하는 여러 개의 제1 비트선에 접속된 여러 개의 제1 메모리셀을 갖는 제1 메모리 블록과,
    상기 제1 방향으로 연장하는 여러 개의 제2 비트선에 접속된 여러 개의 제2 메모리셀을 갖는 제2 메모리 블럭과,
    상기 제1 메모리 블럭과 상기 제2 메모리 블럭에 걸쳐서 상기 제1 방향으로 연장하는 제1 배선 및 제2 배선과,
    상기 여러 개의 제1 비트선 각각과 상기 제1 배선을 접속하는 여러 개의 제1 스위치와,
    상기 여러 개의 제2 비트선 각각과 상기 제1 배선을 접속하는 여러 개의 제2 스위치와,
    상기 여러 개의 제1 비트선 각각과 상기 제2 배선을 접속하는 여러 개의 제3 스위치와,
    상기 여러 개의 제2 비트선 각각과 상기 제2 배선을 접속하는 여러 개의 제4 스위치를 포함하고,
    상기 제1 배선 및 상기 제2 배선은 상기 제1 비트선 및 상기 제2 비트선과는 다른 배선층에서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 여러 개의 제1 및 제2 메모리셀의 각각은 SRAM 메모리셀인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 여러 개의 제1 스위치는 각각 제1 MOSFET를 갖고,
    상기 제1 MOSFET의 소스-드레인 경로는 상기 제1 배선과 상기 여러 개의 제1 비트선 각각과의 사이에 접속되고,
    상기 여러 개의 제2 스위치는 각각 제2 MOSFET를 갖고,
    상기 제2 MOSFET의 소스-드레인 경로는 상기 제1 배선과 상기 여러 개의 제2 비트선 각각과의 사이에 접속되고,
    상기 여러 개의 제3 스위치는 각각 제3 MOSFET를 갖고,
    상기 제3 MOSFET의 소스-드레인 경로는 상기 제2 배선과 상기 여러 개의 제1 비트선 각각과의 사이에 접속되고,
    상기 여러 개의 제4 스위치는 각각 제4 MOSFET를 갖고,
    상기 제4 MOSFET의 소스-드레인 경로는 상기 제2 배선과 상기 여러 개의 제2 비트선 각각과의 사이에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 배선에 의해 리드 동작이 실행되고 있는 기간 내에 상기 제2 배선에 의해 라이트 동작이 실행되고 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 리드 동작과 라이트 동작의 대상은 동일 메모리셀에 대한 것인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 메모리셀의 리드 동작과 라이트 동작은 1 사이클에서 종료하는 것을 특징으로 하는 반도체 장치.
  7. 여러 개의 제1 비트선 및 상기 여러 개의 제1 비트선 각각에 접속된 여러 개의 제1 SRAM 메모리셀을 갖는 제1 메모리 블럭과,
    여러 개의 제2 비트선 및 상기 여러 개의 제2 비트선 각각에 접속된 여러 개의 제2 SRAM 메모리셀을 갖는 제2 메모리 블럭과,
    상기 제1 메모리 블럭과 상기 제2 메모리 블럭에 걸쳐서 상기 여러 개의 제1 비트선 및 상기 여러 개의 제2 비트선의 연장 방향으로 연장하는 제1 배선 및 제2 배선과,
    상기 여러 개의 제1 비트선 각각과 상기 제1 배선 사이에 소스-드레인 경로가 접속된 여러 개의 제1 MOSFET와,
    상기 여러 개의 제2 비트선 각각과 상기 제1 배선 사이에 소스-드레인 경로가 접속된 여러 개의 제2 MOSFET와,
    상기 여러 개의 제1 비트선 각각과 상기 제2 배선 사이에 소스-드레인 경로가 접속된 여러 개의 제3 MOSFET와,
    상기 여러 개의 제2 비트선 각각과 상기 제2 배선 사이에 소스-드레인 경로가 접속된 여러 개의 제4 MOSFET를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 배선과 상기 제2 배선의 동작 시기에 중첩이 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 배선에 의해 리드 동작이 실행되고 있는 기간 내에 상기 제2 배선에 의해 라이트 동작이 실행되고, 상기 리드 동작과 라이트 동작의 대상은 동일 메모리셀에 대한 것인 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 메모리셀의 리드 동작과 라이트 동작은 1사이클에서 종료하는 것을 특징으로 하는 반도체 장치.
KR1019970037217A 1996-08-06 1997-08-04 반도체기억장치,반도체장치,데이타처리장치및컴퓨터시스템 KR100443029B1 (ko)

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