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KR100583959B1 - 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 Download PDF

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KR100583959B1
KR100583959B1 KR1020040001001A KR20040001001A KR100583959B1 KR 100583959 B1 KR100583959 B1 KR 100583959B1 KR 1020040001001 A KR1020040001001 A KR 1020040001001A KR 20040001001 A KR20040001001 A KR 20040001001A KR 100583959 B1 KR100583959 B1 KR 100583959B1
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이희춘
이월진
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 로컬 데이터 라인쌍과 제1 및 제2글로벌 데이터 라인쌍을 구비한 메모리 셀 어레이, 프리차지 동작시에 제1글로벌 데이터 라인쌍을 제1전압 레벨로 프리차지하기 위한 제1글로벌 데이터 라인 프리차지 회로, 프리차지 동작시에 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하기 위한 제2글로벌 데이터 라인 프리차지 회로, 프리차지, 라이트, 및 리드 동작시에 로컬 데이터 라인쌍과 제1글로벌 데이터 라인쌍사이에 데이터를 전송하는 제1스위칭 회로, 리드 동작시에 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍사이에 데이터를 전송하는 제2스위칭 회로, 리드 동작시에 제2글로벌 데이터 라인쌍의 데이터를 증폭하여 데이터 라인으로 출력하는 센스 증폭기,및 라이트 동작시에 데이터 라인의 데이터를 입력하여 제1글로벌 데이터 라인쌍으로 출력하는 데이터 입력회로로 구성되어 있다.
따라서, 프리차지 동작시에 소모되는 전류를 줄일 수 있음은 물론 라이트 속도를 개선할 수 있고, 리드 동작시에 글로벌 데이터 라인쌍사이의 전압 차가 감소되지 않아 리드 속도에 좋지 않은 영향을 미치는 것을 방지할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device and data write and read method of the same}
도 1은 종래의 반도체 메모리 장치의 메모리 셀 어레이의 일예의 신호 라인 배치를 나타내는 것이다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도 3은 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 것이다.
도 4는 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것이다.
도 5는 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것이다.
도 6은 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 것이다.
도 7은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 것이다.
도 8은 본 발명의 반도체 메모리 장치의 제6실시예의 구성을 나타내는 것이 다.
도 9는 본 발명의 반도체 메모리 장치의 제7실시예의 구성을 나타내는 것이다.
도 10은 도9에 나타낸 로컬 센스 증폭기의 실시예의 구성을 나타내는 것이다.
도 11a 내지 11c는 본 발명의 반도체 메모리 장치 및 종래의 반도체 메모리 장치의 리드 동작시의 각 신호 라인쌍들의 파형 및 전압 차를 나타내는 파형도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로컬 데이터 라인쌍과 글로벌 데이터 라인쌍을 구비한 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
종래의 반도체 메모리 장치는 로컬 데이터 라인쌍과 글로벌 데이터 라인쌍을 구비하여 입출력되는 데이터의 수를 증가한다.
일반적으로, 반도체 메모리 장치는 데이터 라이트 및 리드 동작을 수행하기 전에 로컬 데이터 라인쌍과 글로벌 데이터 라인쌍을 프리차지한 후, 데이터를 라이트 및 리드함으로써 데이터 전송 속도를 증가한다. 또한, 반도체 메모리 장치는 글로벌 데이터 라인쌍에 센스 증폭기를 구비하여, 리드 동작시에 로컬 데이터 라인쌍 으로부터 글로벌 데이터 라인쌍으로 출력되는 데이터를 증폭하여 출력한다.
도 1은 종래의 반도체 메모리 장치의 메모리 셀 어레이의 일예의 신호 라인 배치를 나타내는 것이다.
도 1에서, WL은 메모리 셀 어레이의 하나의 대표적인 워드 라인을 나타내고, BL은 메모리 셀 어레이의 하나의 대표적인 비트 라인을 나타낸다.
도 1에서, n개의 메모리 셀 어레이 블록들(BLK1 ~ n) 각각은 m개의 서브 메모리 셀 어레이 블록들(blk1 ~ m)을 구비하여 구성된다. 워드 라인(WL)들은 메모리 셀 어레이 블록들(BLK1 ~ n) 각각의 세로 방향으로 배치되고, 비트 라인(BL)들은 n개의 메모리 셀 어레이 블록들(BLK1 ~ n) 각각의 가로 방향으로 배치된다. 그리고, 로컬 데이터 라인쌍들((L/B11 ~ 1k) ~ (L/Bn1 ~ nk)) 각각은 n개의 메모리 셀 어레이 블록들(BLK1 ~ n)의 사이에 서로 분리되어 세로 방향으로 배치되며, 글로벌 데이터 라인쌍들(G/B1 ~ k) 각각은 n개의 메모리 셀 어레이 블록들(BLK1 ~ n)의 로컬 데이터 라인쌍들((L/B11 ~ n1) ~ (L/B1k ~ nk))을 연결하기 위하여 가로 방향으로 배치되어 있다.
도 1에 나타낸 바와 같은 배치를 가진 반도체 메모리 장치는 로컬 데이터 라인쌍들((L/B11 ~ 1k) ~ (L/Bn1 ~ nk))이 서로 분리되어, 선택된 메모리 셀 어레이 블록의 k개 그룹의 서브 메모리 셀 어레이 블록들(blk1 ~ k)로 데이터를 입출력한다. 그리고, 글로벌 데이터 라인쌍들(G/B1 ~ k)은 로컬 데이터 라인쌍들((L/B11 ~ 1k) ~ (L/Bn1 ~ L/Bnk))과 데이터를 입출력한다.
상술한 바와 같은 배치를 가진 반도체 메모리 장치는 동시에 많은 수의 데이 터를 입출력할 수 있다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 일예의 데이터 입출력 회로의 구성을 나타내는 것으로, 하나의 로컬 데이터 라인쌍(L, LB)과 하나의 글로벌 데이터 라인쌍(G, GB)사이에 연결되는 데이터 입출력 회로의 구성을 나타내는 것이다.
도 2에서, 반도체 메모리 장치는 메모리 셀(MC)들을 구비하는 메모리 셀 어레이 블록(BLK), 컬럼 선택 게이트(12), 로컬 데이터 라인 프리차지 회로(14), 블록 선택 게이트(16), 글로벌 데이터 라인 프리차지 회로(18), 센스 증폭기(20), 및 라이트 드라이버(22)로 구성되어 있다.
도 2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록(BLK)은 워드 라인(WL)과 비트 라인쌍(BL, BLB)사이에 연결된 복수개의 메모리 셀(MC)들을 구비하여, 데이터를 라이트하고 리드한다. 컬럼 선택 게이트(12)는 NMOS트랜지스터들(N11, N12)로 구성되고, 컬럼 선택신호(CSL)에 응답하여 비트 라인쌍(BL, BLB)과 로컬 데이터 라인쌍(L, LB)사이에 데이터를 전송한다. 로컬 데이터 라인 프리차지 회로(14)는 NMOS트랜지스터들(N31, N32, N33)로 구성되고, 프리차지 제어신호(PRE)에 응답하여 로컬 데이터 라인쌍(L, LB)을 프리차지한다. 블록 선택 게이트(16)는 NMOS트랜지스터들(N21, N22)로 구성되고, 블록 선택신호(BS)에 응답하여 로컬 데이터 라인쌍(L, LB)과 글로벌 데이터 라인쌍(G, GB)사이에 데이터를 전송한다. 글로벌 데이터 라인 프리차지 회로(18)는 PMOS트랜지스터들(P11, P12, P13)로 구성되고, 프리차지 제어신호(PRE)의 반전된 신호에 응답하여 글로벌 데이터 라인쌍(G, GB)을 프리차지한 다. 센스 증폭기(20)는 리드 동작시에 센스 증폭기 제어신호(IOSA)에 응답하여 글로벌 데이터 라인쌍(G, GB)의 데이터를 증폭하여 데이터 라인쌍(D, DB)으로 출력한다. 라이트 드라이버(22)는 라이트 동작시에 라이트 제어신호(WE)에 응답하여 데이터 라인쌍(D, DB)의 데이터를 구동하여 글로벌 데이터 라인쌍(G, GB)으로 전송한다.
도 2에 나타낸 종래의 반도체 메모리 장치는 프리차지 동작시에 로컬 데이터 라인쌍(L, LB)은 NMOS트랜지스터들(N31, N32, N33)에 의해서 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지하고, 글로벌 데이터 라인쌍(G, GB)은 PMOS트랜지스터들(P11, P12, P13)에 의해서 전원전압 레벨로 프리차지한다.
따라서, 종래의 반도체 메모리 장치는 프리차지 동작시에 글로벌 데이터 라인쌍(G, GB)이 전원전압 레벨로 프리차지되기 때문에 전류 소모가 증가되고, 또한, 라이트 동작시에 "로우"레벨의 데이터가 전송되는 경우에, 프리차지 레벨로부터 "로우"레벨로 떨어지는데 걸리는 시간이 길어져서 라이트 속도가 지연되게 된다.
그러면, 종래의 반도체 메모리 장치의 글로벌 데이터 라인 프리차지 회로(18)를 로컬 데이터 라인 프리차지 회로(14)와 마찬가지로 NMOS트랜지스터로 구성하는 방법을 생각해 볼 수 있는데, 만일 글로벌 데이터 라인 프리차지 회로(18)를 NMOS트랜지스터로 구성하게 되면 라이트 속도는 개선이 될 수 있다. 그러나, 글로벌 데이터 라인쌍을 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지하게 되면, 리드 동작시에 글로벌 데이터 라인쌍사이의 전압 차가 작아지게 되어 센스 증폭기(20)의 이득이 줄어들게 됨으로써 글로벌 데이터 라인쌍의 데이터를 빠르고 충분하게 증폭하여 출력할 수 없게 된다.
그래서, 일반적으로, 종래의 반도체 메모리 장치는 도 2에 나타낸 바와 같이 로컬 데이터 라인쌍은 NMOS트랜지스터를 사용하여 구성하고, 글로벌 데이터 라인쌍은 PMOS트랜지스터를 사용하게 구성한다.
본 발명의 목적은 라이트 속도를 개선하기 위하여 프리차지 동작시에 글로벌 데이터 라인쌍의 프리차지 레벨을 낮추더라도 리드 동작에 좋지 않은 영향을 주지 않는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 로컬 데이터 라인쌍과 제1 및 제2글로벌 데이터 라인쌍을 구비한 메모리 셀 어레이, 프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 제1전압 레벨로 프리차지하기 위한 제1글로벌 데이터 라인 프리차지 회로, 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하기 위한 제2글로벌 데이터 라인 프리차지 회로, 프리차지, 라이트, 및 리드 동작시에 상기 로컬 데이터 라인쌍과 상기 제1글로벌 데이터 라인쌍사이에 데이터를 전송하는 제1스위칭 회로, 리드 동작시에 상기 제1글로벌 데이터 라인쌍과 상기 제2글로벌 데이터 라인쌍사이에 데이터를 전송하는 제2스위칭 회로, 리드 동작시에 상기 제2글로벌 데이터 라인쌍의 데이터를 증폭하여 데이터 라인으로 출력하는 센스 증폭기,및 라이트 동작시에 상기 데이터 라인의 데이터를 입력하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 데이터 입력회로를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 로컬 데이터 라인쌍을 상기 제1전압 레벨로 프리차지하기 위한 로컬 데이터 라인 프리차지 회로를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 로컬 데이터 라인쌍과 제1 및 제2글로벌 데이터 라인쌍을 구비한 메모리 셀 어레이, 프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 제1전압 레벨로 프리차지하기 위한 제1글로벌 데이터 라인 프리차지 회로, 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하기 위한 제2글로벌 데이터 라인 프리차지 회로, 프리차지, 및 라이트 동작시에 상기 로컬 데이터 라인쌍과 상기 제1글로벌 데이터 라인쌍사이에 데이터를 전송하는 제1스위칭 회로, 리드 동작시에 상기 로컬 데이터 라인쌍의 데이터를 증폭하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 로컬 센스 증폭기, 리드 동작시에 상기 제1글로벌 데이터 라인쌍과 상기 제2글로벌 데이터 라인쌍사이에 데이터를 전송하는 제2스위칭 회로, 리드 동작시에 상기 제2글로벌 데이터 라인쌍의 데이터를 증폭하여 데이터 라인으로 출력하는 글로벌 센스 증폭기, 및 라이트 동작시에 상기 데이터 라인의 데이터를 입력하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 데이터 입력회로를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 로컬 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 제1글로벌 데이터 라인 프리차지 회로는 프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 제2글로벌 데이터 라인 프리차지 회로는 상기 제2글로벌 데이터 라인쌍사이에 직렬 연결되어 프리차지 동작시에 상기 제2전압 레벨로 프리차지하는 제1 및 제1MOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 제2글로벌 데이터 라인 프리차지 회로는 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치는 상기 제1글로벌 데이터 라인쌍의 상기 제1전압의 레벨 상승을 방지하기 위한 레벨 상승 방지 소자, 및 상기 제2글로벌 데이터 라인쌍의 상기 제2전압의 레벨 강하를 방지하기 위한 레벨 강하 방지 소자를 더 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 제1전압 레벨은 상기 제2전압 레벨보다 소정 레벨 낮은 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법은 프리차지 동작시에 로컬 데이터 라인쌍 및 제1글로벌 데이터 라인쌍을 제1전압 레벨로, 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하는 프리차지 단계, 라이트 동작시에 상기 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍을 분리하고 데이터를 상기 제1글로벌 데이터 라인쌍 및 상기 로컬 데 이터 라인쌍을 통하여 전송하는 단계, 및 리드 동작시에 상기 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍사이에 데이터 전송이 가능하고, 데이터를 상기 로컬 데이터 라인쌍 및 상기 제1글로벌 데이터 라인쌍 및 제2글로벌 데이터 라인쌍을 통하여 전송하는 단계를 구비하는 것을 특징으로 하고, 상기 제1전압 레벨이 상기 제2전압 레벨보다 소정 레벨 낮은 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도 3은 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 것으로, 도 1에 나타낸 글로벌 데이터 라인 프리차지 회로(18)를 제1글로벌 데이터 라인 프리차지 회로(18')로 대체하고, 전송 게이트(30), 및 제2글로벌 데이터 라인 프리차지 회로(32)를 추가하여 구성되어 있다. 또한, 글로벌 데이터 라인쌍(G, GB)을 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)으로 분리되어 구성되고, 라이트 드라이버(22)가 제1글로벌 데이터 라인쌍(1G, 1GB)과 연결되어 있다.
도 3에 나타낸 블록들중 도 1에 나타낸 블록들을 대체하거나, 도 1에 나타낸 블록들에 추가되는 블록들 각각의 기능을 설명하면 다음과 같다.
제1글로벌 데이터 라인 프리차지 회로(18')는 제1글로벌 데이터 라인쌍(1G, 1GB)사이에 연결된 NMOS트랜지스터들(N41, N42)로 구성되고, 프리차지 제어신호(PRE)에 응답하여 제1글로벌 데이터 라인쌍(1G, 1GB)을 전원전압에서 NMOS 트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지한다. 스위칭 게이트(30)는 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)사이에 연결된 NMOS트랜지스터들(N51, N52)로 구성되고, 스위칭 제어신호(PRD)에 응답하여 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)사이에 데이터를 전송한다. 스위칭 제어신호(PRD)는 리드 동작시에만 활성화되거나, 리드 및 프리차지 동작시에 활성화된다. 제2글로벌 데이터 라인 프리차지 회로(32)는 제2글로벌 데이터 라인쌍(2G, 2GB)사이에 연결된 PMOS트랜지스터들(P21, P22, P23)로 구성되고, 반전된 프리차지 제어신호(PRE)에 응답하여 제2글로벌 데이터 라인쌍(2G, 2GB)을 전원전압 레벨로 프리차지한다.
도 3에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
액티브 동작시에 블록 선택신호(BS)가 활성화되어 블록 선택 게이트(16)가 온된다. 그러면, 로컬 데이터 라인쌍(L, LB)과 제1글로벌 데이터 라인쌍(1G, 1GB)이 연결된다.
프리차지 동작시에 프리차지 제어신호(PRE)가 활성화되어 로컬 데이터 라인 프리차지 회로(14), 제1글로벌 데이터 라인 프리차지 회로(18'), 및 제2글로벌 데이터 라인 프리차지 회로(32)의 동작이 인에이블된다. 그리고, 라이트 제어신호(WE), 및 센스 증폭기 제어신호(IOSA)가 모두 비활성화되어 라이트 드라이버(22), 및 센스 증폭기(20)의 동작이 디스에이블되고, 스위칭 제어신호(PRD)가 비활성화되어 스위칭 게이트(30)가 오프되거나, 스위칭 제어신호(PRD)가 활성화되어 스위칭 게이트(30)가 온된다. 만일 스위칭 게이트(30)가 오프된 경우라면, 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)이 연결되지 않게 된다. 로컬 데이터 라인 프리차지 회로(14) 및 제1글로벌 데이터 라인 프리차지 회로(18')는 프리차지 제어신호(PRE)에 응답하여 로컬 데이터 라인쌍(L, LB) 및 제1글로벌 데이터 라인쌍(1G, 1GB)이 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지한다. 제2글로벌 데이터 라인 프리차지 회로(32)는 제2글로벌 데이터 라인쌍(2G, 2GB)을 전원전압 레벨로 프리차지한다. 반면에, 만일 스위칭 게이트(30)가 온된 경우라면, 제1글로벌 데이터 라인쌍(1G, 1GB)이 연결되고, 로컬 데이터 라인쌍(1G, 1GB)과 제1글로벌 데이터 라인쌍(1G, 1GB)은 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨로 프리차지되고, 제2글로벌 데이터 라인쌍(2G, 2GB)은 전원전압 레벨로 프리차지된다. 이때, 스위칭 게이트(30)가 온되어 있으나, NMOS트랜지스터들(N51, N52)의 소스와 드레인사이의 전압 차가 문턱전압(Vth)보다 크지 않아 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)사이에 전하 공유 동작이 수행되지 않는다. 따라서, 제1글로벌 데이터 라인쌍(1G, 1GB)은 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨을 유지하고, 제2글로벌 데이터 라인쌍(2G, 2GB)은 전원전압 레벨을 유지한다.
결과적으로, 프리차지 동작시에 로컬 데이터 라인쌍(L, LB)과 제1글로벌 데이터 라인쌍(1G, 1GB)이 전원전압 레벨까지 프리차지되지 않기 때문에 프리차지 동작시에 소모되는 전류가 줄어들게 된다.
그리고, 라이트 동작시에는 라이트 제어신호(WE)가 활성화되어 라이트 드라 이버(22)의 동작이 인에이블되고, 센스 증폭기 제어신호(IOSA)가 비활성화되어 센스 증폭기(20)의 동작이 디스에이블된다. 또한, 스위칭 제어신호(PRD)가 비활성화되어 스위칭 게이트(30)가 오프된다. 따라서, 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)이 분리된다. 라이트 드라이버(22)는 데이터 라인쌍(D, DB)의 데이터를 구동하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 전송한다. 이때, 제1글로벌 데이터 라인쌍(1G, 1GB)이 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지되어 있으므로 제1글로벌 데이터 라인쌍(1G, 1GB)으로 전송된 "하이"레벨의 데이터는 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨을 유지하고, "로우"레벨의 데이터는 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨로부터 접지전압 레벨로 떨어지게 된다. 따라서, "로우"레벨의 데이터가 전원전압 레벨이 아니라 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨로부터 접지전압 레벨로 떨어지기 때문에 접지전압 레벨로 떨어지는 시간이 짧아지게 되어 라이트 속도가 개선될 수 있다. 이 후, 제1글로벌 데이터 라인쌍(1G, 1GB)의 데이터는 블록 선택 게이트(16)를 통하여 로컬 데이터 라인쌍(L, LB)으로 전송되고, 로컬 데이터 라인쌍(L, LB)으로 전송된 데이터는 컬럼 선택 게이트(12)를 통하여 비트 라인쌍(BL, BLB)으로 전송되어 선택된 메모리 셀(MC)에 데이터가 라이트된다.
그리고, 리드 동작시에는 센스 증폭기 제어신호(IOSA)가 활성화되어 센스 증폭기(20)의 동작이 인에이블되고, 라이트 제어신호(WE)가 비활성화되어 라이트 드라이버(22)의 동작이 디스에이블된다. 그리고, 스위칭 제어신호(PRD)가 활성화되어 스위칭 게이트(30)가 온된다. 따라서, 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글 로벌 데이터 라인쌍(2G, 2GB)이 연결된다. 선택된 메모리 셀(MC)에 저장된 데이터는 비트 라인쌍(BL, BLB), 컬럼 선택 게이트(12), 로컬 데이터 라인쌍(L, LB), 및 블록 선택 게이트(16)를 통하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 전송된다. 예컨데, 선택된 메모리 셀(MC)에서 "하이"레벨의 데이터를 출력하는 경우에, 제1글로벌 데이터 라인쌍(1G, 1GB)의 데이터 라인(1G)은 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨을 유지하고, 데이터 라인(1GB)은 데이터 라인(1G)의 전압보다 △V1만큼의 낮은 전압을 유지함으로써, 제1글로벌 데이터 라인쌍(1G, 1GB)사이의 전압 차는 △V1이 된다. "하이"레벨의 데이터가 제2글로벌 데이터 라인쌍(2G, 2GB)으로 전송되는 경우, 제2글로벌 데이터 라인쌍(2G, 2GB)의 데이터 라인(2G)은 전원전압 레벨을 유지하고, 데이터 라인(2GB)은 전원전압에서 △V2만큼의 낮은 전압 레벨을 가지게 된다. 이때, 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차는 △V1보다 큰 △V2가 된다. 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차(△V2)가 제1글로벌 데이터 라인쌍(1G, 1GB)사이의 전압 차(△V1)보다 큰 이유는 스위칭 게이트(30)를 구성하는 NMOS트랜지스터의 소스와 드레인사이의 전압 차 및 소스와 게이트 사이의 전압차가 각각 서로 다르기 때문에, 제 2글로벌 데이터 라인쌍을 구성하는 각각의 제2글로벌 데이터 라인에 흐르는 전류(Ids)의 차가 크게 다르게 되고, 이로 인하여 2차 증폭현상이 발생하게 된다. 그래서, △V2가 △V1보다 크게 된다. 이에 따라, 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차가 커서 센스 증폭기(20)의 이득이 감소하지 않게 되고, 센스 증폭기(20)는 제2글로벌 데이터 라인쌍(2G, 2GB)의 전압 차(△V2)를 증폭하여 증폭된 데이터를 데이터 라인쌍(D, DB)으로 출력한다. 따라서, 센스 증폭기(20)가 제2글로벌 데이터 라인쌍(2G, 2GB)의 데이터를 빠르고 충분하게 증폭하여 출력할 수 있다.
도 4는 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것으로, 도 3에 나타낸 로컬 데이터 라인 프리차지 회로(14)를 등화 회로(14')로, 제1글로벌 데이터 라인 프리차지 회로(18')를 제1글로벌 데이터 라인 프리차지 회로(18")로 대체하여 구성되어 있다. 또한, 도 3에 나타낸 인버터(I)를 인버터(I1)로 대체하고, 인버터(I2)를 추가하여 구성되어 있다.
도 4에 나타낸 블록들중 도 3에 나타낸 블록들을 대체하는 블록들 각각의 기능을 설명하면 다음과 같다.
제1글로벌 데이터 라인 프리차지 회로(18")는 제1글로벌 데이터 라인쌍(1G, 1GB)사이에 연결된 NMOS트랜지스터들(N41, N42)과 PMOS트랜지스터(P31)로 구성되고, 프리차지 제어신호(PRE)에 응답하여 제1글로벌 데이터 라인쌍(1G, 1GB) 및 로컬 데이터 라인쌍(L, LB)을 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지하고, 등화한다. 즉, 제1글로벌 데이터 라인 프리차지 회로(18")는 도 3에 나타낸 제1글로벌 데이터 라인 프리차지 회로(18')에 등화 기능이 추가된 것이다. 로컬 데이터 라인 등화 회로(14')는 NMOS트랜지스터(N61)로 구성되고, 블록 선택신호(BS)에 응답하여 오프되고, 반전된 블록 선택신호(BS)에 응답하여 온되어 로컬 데이터 라인쌍(L, LB)을 등화한다. 즉, 로컬 데이터 라인 프리차지 회로(14')는 메모리 셀 어레이 블록(BLK)이 선택되지 않은 경우에 로컬 데이터 라인쌍(L, LB)을 등화하는 기능을 수행한다.
도 4에 나타낸 본 발명의 반도체 메모리 장치는 로컬 데이터 라인 프리차지 회로(14')에 의해서 로컬 데이터 라인쌍(L, LB)을 프리차지하고, 등화하는 것이 아니라, 제1글로벌 데이터 라인 프리차지 회로(18")에 의해서 로컬 데이터 라인쌍(L, LB)을 프리차지하고, 등화한다. 따라서, 로컬 데이터 라인쌍(L, LB)에 연결된 로컬 데이터 라인 프리차지 회로(14')가 구비되지 않아도 상관없으며, 단지, 메모리 셀 어레이 블록(BLK)이 선택되지 않은 경우에 로컬 데이터 라인쌍(L, LB)을 등화해주기 위한 등화 회로(14')를 구비하여 구성한 것이다.
도 4에 나타낸 본 발명의 반도체 메모리 장치의 라이트 및 리드 동작은 도3의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 액티브 및 프리차지 동작에 대해서만 설명하기로 한다.
액티브 동작시에 블록 선택신호(BS)가 활성화되어 블록 선택 게이트(16)가 온된다. 그러면, 로컬 데이터 라인쌍(L, LB)과 제1글로벌 데이터 라인쌍(1G, 1GB)이 연결되고, 로컬 데이터 라인 등화 회로(14')의 동작이 디스에이블된다.
프리차지 동작시에 프리차지 제어신호(PRE)가 활성화되어 제1글로벌 데이터 라인 프리차지 회로(18") 및 제2글로벌 데이터 라인 프리차지 회로(32)의 동작이 인에이블된다. 그리고, 라이트 제어신호(WE), 및 센스 증폭기 제어신호(IOSA)가 모두 비활성화되어 라이트 드라이버(22), 및 센스 증폭기(20)의 동작이 디스에이블되고, 스위칭 제어신호(PRD)가 비활성화되어 스위칭 게이트(30)가 오프된다. 따라서, 제1글로벌 데이터 라인쌍(1G, 1GB)과 제2글로벌 데이터 라인쌍(2G, 2GB)이 분리된다.. 제1글로벌 데이터 라인 프리차지 회로(18")는 프리차지 제어신호(PRE)에 응답 하여 로컬 데이터 라인쌍(L, LB) 및 제1글로벌 데이터 라인쌍(1G, 1GB)을 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨로 프리차지한다. 제2글로벌 데이터 라인 프리차지 회로(32)는 제2글로벌 데이터 라인쌍(2G, 2GB)이 전원전압 레벨로 프리차지한다. 스위칭 제어신호(PRD)가 활성화되어 스위칭 게이트(30)가 온되는 경우에도 로컬 및 제1글로벌 데이터 라인쌍(1G, 1GB)이 전원전압에서 문턱전압(Vth)을 뺀 전압 레벨로 프리차지되고, 제2글로벌 데이터 라인쌍(2G, 2GB)이 전원전압 레벨로 프리차지된다. 결과적으로, 프리차지 동작시에 로컬 데이터 라인쌍(L, LB)과 제1글로벌 데이터 라인쌍(1G, 1GB)이 전원전압 레벨까지 프리차지되지 않기 때문에 프리차지 동작시에 소모되는 전류가 줄어들게 된다.
즉, 도 4에 나타낸 본 발명의 반도체 메모리 장치는 도 3에 나타낸 반도체 메모리 장치와 다른 회로 구성을 가지지만 동일한 동작을 수행한다.
도 5는 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것으로, 도 4의 구성의 제1글로벌 데이터 라인 프리차지 회로(18")를 제1글로벌 데이터 라인 프리차지 회로(18'")로 대체하여 구성되어 있다.
도 5에서, 제1글로벌 데이터 라인 프리차지 회로(18'")는 도 4의 제1글로벌 데이터 라인 프리차지 회로(18")의 PMOS트랜지스터(P31)를 CMOS전송 게이트(C)로 대체하여 구성되어 있다.
도 5에 나타낸 본 발명의 반도체 메모리 장치는 도 4에 나타낸 반도체 메모리 장치와 다른 구성을 가지지만 동일한 동작을 수행한다.
도 6은 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 것으 로, 도 5의 구성에 저항들(R1, R2)을 추가하여 구성되어 있다.
도 6에서, 저항(R1)은 제1글로벌 데이터 라인(1G)과 접지전압사이에 연결되고, 저항(R2)은 반전 제1글로벌 데이터 라인(1GB)과 접지전압사이에 연결되어 있다. 또한, 저항들(R1, R2)의 저항 값은 크다.
도 6에 나타낸 블록들 각각의 기능은 도 5의 기능과 동일하며, 여기에서는 추가되는 구성들의 기능에 대해서만 설명하기로 한다.
저항들(R1, R2)은 프리차지 동작시에 제1글로벌 데이터 라인쌍(1G, 1GB)의 "하이"레벨의 데이터가 전원전압에서 NMOS트랜지스터의 문턱전압(Vth)을 뺀 전압 레벨이상으로 상승하는 것을 방지하기 위한 것이다. 즉, 저항들(R1, R2)은 프리차지 동작시에 제1글로벌 데이터 라인쌍(1G, 1GB)의 프리차지 레벨을 전원전압에서 문턱전압을 뺀 전압 레벨로 유지하기 위한 것이다.
도 6에 나타낸 본 발명의 반도체 메모리 장치는 도 5의 반도체 메모리 장치와 다른 구성을 가지지만 좀 더 안정된 동작을 수행한다.
도 7은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 것으로, 제2 글로벌 데이터 라인쌍에 저항들(R3, R4)을 추가하여 구성되어 있다.
도 7에서, 저항(R3)은 제2글로벌 데이터 라인(2G)과 전원전압사이에 연결되고, 저항(R4)은 반전 제2글로벌 데이터 라인(2GB)과 전원전압사이에 연결되어 있다. 저항들(R3, R4)의 저항 값은 작다.
도 7에 나타낸 블록들 각각의 기능은 도 6의 기능과 동일하며, 여기에서는 추가되는 구성들의 기능에 대해서만 설명하기로 한다.
저항들(R3, R4)은 프리차지 및 리드 동작시에 제2글로벌 데이터 라인쌍(2G, 2GB)의 레벨이 떨어지는 것을 방지한다. 따라서, 리드 동작시에 센스 증폭기(20)의 이득이 감소되는 것을 방지한다.
리드 동작시에 만일 저항들(R3, R4)이 없다면 제2글로벌 데이터 라인쌍(2G, 2GB)의 전압 레벨이 떨어지게 되고, 이에 따라, 제2글로벌 데이터 라인쌍(2G, 2GB)의 "하이"레벨의 데이터가 전원전압 레벨보다 낮은 레벨로 떨어지게 된다. 그리고, 이에 따라 스위칭 게이트(30)를 구성하는 NMOS트랜지스터의 소스와 드레인사이의 전압 차가 줄어들게 되어, 제2글로벌 데이터 라인쌍(2G, 2GB)로부터 제1글로벌 데이터 라인쌍(1G, 1GB)으로 흐르는 전류가 줄어들게 되어 제2글로벌 데이터 라인쌍(2G, 2GB)의 레벨이 충분하게 떨어지지 않게 된다. 따라서, 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차가 줄어들게 되고, 이에 따라, 센스 증폭기(20)의 이득이 감소하게 되어 데이터를 빠르고 충분하게 증폭하여 출력할 수 없다.
도 7에 나타낸 본 발명의 반도체 메모리 장치는 도 6에 나타낸 반도체 메모리 장치와 서로 다른 구성을 가지지만 보다 안정된 동작을 수행한다.
도 8은 본 발명의 반도체 메모리 장치의 제6실시예의 구성을 나타내는 것으로, 도 5의 구성에 저항들(R1, R2, R3, R4)을 추가하여 구성되어 있다.
도 8에서, 저항들(R1, R2)은 도 6에 나타낸 저항들(R1, R2)과 동일한 기능을 수행하고, 저항들(R3, R4)은 도 7에 나타낸 저항들(R3, R4)과 동일한 기능을 수행한다.
따라서, 도 8에 나타낸 반도체 메모리 장치는 도 6 및 7에 나타낸 반도체 메 모리 장치에 비해서 보다 안정적인 동작을 수행하는 것이 가능하다.
도 9는 본 발명의 반도체 메모리 장치의 제7실시예의 구성을 나타내는 것으로, 도 8의 구성에 로컬 센스 증폭기(40) 및 인버터(I3)를 추가하여 구성되어 있다.
도 9에서, 로컬 센스 증폭기(40)는 반전 제어신호(BSR)에 응답하여 인에이블되고, 블록 선택 게이트(16)는 제어신호(BSR)에 응답하여 온된다.
제어신호(BSR)는 블록 선택신호(BS)가 활성화되고, 프리차지 제어신호(PRE) 또는 라이트 제어신호(WE)가 활성화되는 경우에만 활성화되는 신호이다.
도 9에 나타낸 본 발명의 반도체 메모리 장치는 로컬 센스 증폭기(40)를 구비하여 리드 동작시에 로컬 데이터 라인쌍(L, LB)으로 전송된 데이터를 블록 선택 게이트(16)를 통하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 전송하는 것이 아니라, 로컬 센스 증폭기(40)에 의해서 로컬 데이터 라인쌍(L, LB)의 데이터를 증폭하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 출력한다. 따라서, 이 경우에, 블록 선택 게이트(16)는 리드 동작시에 제어신호(BSR)에 응답하여 오프된다.
결과적으로, 도 9에 나타낸 본 발명의 반도체 메모리 장치는 리드 동작시에 로컬 데이터 라인쌍(L, LB)의 데이터를 로컬 센스 증폭기(40)에 의해서 증폭하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 출력하는 것이 도 8에 나타낸 반도체 메모리 장치의 동작과 상이하다.
도 9의 로컬 센스 증폭기는 도 3 내지 도 8에 나타낸 반도체 메모리 장치의 구성에 모두 적용 가능하다.
도 10은 도 9에 나타낸 로컬 센스 증폭기의 실시예의 구성을 나타내는 것으로, 로컬 센스 증폭기(40)는 NMOS트랜지스터들(N71 ~ N75)로 구성되어 있다.
도 10에서, 제어신호(BSRB)는 제어신호(BSR)를 인버터(I3)에 의해서 반전한 신호이다.
도 10에 나타낸 로컬 센스 증폭기의 동작을 설명하면 다음과 같다.
제어신호(BSRB)가 활성화되어 "하이"레벨로 천이하면, NMOS트랜지스터들(N71, N74, N75)이 모두 온되어 로컬 센스 증폭기(40)의 동작이 인에이블된다.
이 상태에서, 로컬 데이터 라인쌍(L, LB)사이에 전압 차가 발생하면, NMOS트랜지스터들(N72, N73) 각각을 통하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로부터 로컬 데이터 라인쌍(L, LB)으로 전류가 흐르게 된다. 이때, NMOS트랜지스터들(N72, N73) 각각으로 인가되는 전압이 크면 많은 전류를 흐르게 하고, 작으면 적은 전류를 흐르게 한다. 이에 따라 제1글로벌 데이터 라인쌍(1G, 1GB)의 데이터가 벌어지게 된다.
상술한 바와 같은 방법은 도 10에 나타낸 로컬 센스 증폭기는 로컬 데이터 라인쌍(L, LB)의 데이터를 증폭하여 제1글로벌 데이터 라인쌍(1G, 1GB)으로 전송한다.
도 11a는 종래의 반도체 메모리 장치의 리드 동작시의 로컬 데이터 라인쌍(L, LB)과 글로벌 데이터 라인쌍(G, GB)의 데이터를 나타내는 파형이고, 도 11b는 본 발명의 반도체 메모리 장치의 리드 동작시의 로컬 데이터 라인쌍(L, LB), 제1글로벌 데이터 라인쌍(1G, 1GB) 및 제2글로벌 데이터 라인쌍(2G, 2GB)의 데이터를 나타내는 파형도로서, 가로축은 시간, 세로축은 전압을 나타낸다.
그리고, 도 11a 및 도 11b의 파형도는 하나의 워드 라인이 선택된 후, 서로 다른 비트 라인쌍으로부터 연속적으로 데이터 리드되는 경우의 파형도를 나타내는 것이다.
도 11a로 부터, 종래의 반도체 메모리 장치는 로컬 데이터 라인쌍(L, LB)사이의 전압 차와 글로벌 데이터 라인쌍사이의 전압 차가 차이가 없이 거의 동일함으로 알 수 있다. 반면에, 도11b로 부터, 본 발명의 반도체 메모리 장치는 제1글로벌 데이터 라인쌍(1G, 1GB)사이의 전압 차에 비해서 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차가 켜졌음을 알 수 있다.
도 11c는 종래의 반도체 메모리 장치의 글로벌 데이터 라인쌍(G, GB)사이의 전압 차(△G) 및 본 발명의 반도체 메모리 장치의 제2글로벌 데이터 라인쌍(2G, 2GB)사이의 전압 차(△2G)를 나타내는 파형도로서, 도 11c로부터, 본 발명의 반도체 메모리 장치의 전압 차(△2G)가 종래의 반도체 메모리 장치의 전압 차(△G)에 비해서 증가되었음을 알 수 있다.
따라서, 본 발명의 반도체 메모리 장치의 리드 동작시에 센스 증폭기의 이득이 증가되어 데이터를 빠르고 충분하게 증폭하여 출력할 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 프리차지 동작시에 글로벌 데이터 라인쌍의 일부인 제1글로벌 데이터 라인쌍을 전원전압에서 문턱전압을 뺀 전압 레벨로 프리차지하고, 제2글로벌 데이터 라인쌍을 전원전압 레벨로 프리차지함으로써 프리차지 동작시에 소모되는 전류를 줄일 수 있다.
또한, 라이트 동작시에 제1글로벌 데이터 라인쌍을 통하여 데이터를 라이트함으로써 데이터의 스윙 폭이 줄어들게 되어 라이트 속도를 개선할 수 있다.
또한, 리드 동작시에 제2글로벌 데이터 라인쌍의 전압 차가 줄어들지 않게 됨으로써 센스 증폭기의 이득이 줄어들지 않아 데이터를 빠르고 충분하게 증폭하여 출력할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법은 프리차지 동작시에 소모되는 전류를 줄일 수 있음은 물론 라이트 속도를 개선할 수 있다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법은 리드 동작시에 글로벌 데이터 라인쌍의 전압 차가 감소되지 않아 리드 속도에 좋지 않은 영향을 미치는 것을 방지할 수 있다.

Claims (33)

  1. 로컬 데이터 라인쌍과 제1 및 제2글로벌 데이터 라인쌍을 구비한 메모리 셀 어레이;
    프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 제1전압 레벨로 프리차지하기 위한 제1글로벌 데이터 라인 프리차지 회로;
    상기 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하기 위한 제2글로벌 데이터 라인 프리차지 회로;
    상기 프리차지, 라이트, 및 리드 동작시에 상기 로컬 데이터 라인쌍과 상기 제1글로벌 데이터 라인쌍사이에 데이터를 전송하는 제1스위칭 회로;
    상기 리드 동작시에 상기 제1글로벌 데이터 라인쌍과 상기 제2글로벌 데이터 라인쌍사이에 데이터를 전송하는 제2스위칭 회로;
    상기 리드 동작시에 상기 제2글로벌 데이터 라인쌍의 데이터를 증폭하여 데이터 라인으로 출력하는 센스 증폭기; 및
    상기 라이트 동작시에 상기 데이터 라인의 데이터를 입력하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 데이터 입력회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 로컬 데이터 라인쌍을 상기 제1전압 레벨로 프리차지하기 위한 로컬 데 이터 라인 프리차지 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 로컬 데이터 라인 프리차지 회로는
    상기 로컬 데이터 라인쌍사이에 직렬 연결되어 상기 프리차지 동작시에 상기 제1전압 레벨로 프리차지하는 제1 및 제2MOS트랜지스터들; 및
    상기 로컬 데이터 라인쌍사이에 연결되어 상기 로컬 데이터 라인쌍을 등화하는 제3MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1글로벌 데이터 라인 프리차지 회로는
    상기 제1글로벌 데이터 라인쌍사이에 직렬 연결되어 상기 프리차지 동작시에 상기 제1전압 레벨로 프리차지하는 제4 및 제5MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1글로벌 데이터 라인 프리차지 회로는
    상기 프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 등화 트랜지스터는
    제1PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 등화 트랜지스터는
    제1NMOS트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 제2글로벌 데이터 라인 프리차지 회로는
    상기 제2글로벌 데이터 라인쌍사이에 직렬 연결되어 상기 프리차지 동작시에 상기 제2전압 레벨로 프리차지하는 제6 및 제7MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2글로벌 데이터 라인 프리차지 회로는
    상기 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 등화 트랜지스터는
    제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제4항에 있어서, 상기 반도체 메모리 장치는
    상기 제1글로벌 데이터 라인쌍의 상기 제1전압의 레벨 상승을 방지하기 위한 레벨 상승 방지 소자를 더 구비하며,
    상기 레벨 상승 방지 소자는
    상기 제1글로벌 데이터 라인쌍 각각과 접지전압사이에 연결된 제1 및 제2저항 소자들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 제2글로벌 데이터 라인쌍의 상기 제2전압의 레벨 강하를 방지하기 위한 레벨 강하 방지 소자를 더 구비하며,
    상기 레벨 강하 방지 소자는
    상기 제2글로벌 데이터 라인쌍 각각과 전원전압사이에 연결된 제3 및 제4저항 소자들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 제1항에 있어서, 상기 제1전압 레벨은
    상기 제2전압 레벨보다 소정 레벨 낮은 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서, 상기 제2스위칭 회로는
    상기 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍사이에 연결된 제2 및 제3NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 로컬 데이터 라인쌍과 제1 및 제2글로벌 데이터 라인쌍을 구비한 메모리 셀 어레이;
    프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 제1전압 레벨로 프리차지하기 위한 제1글로벌 데이터 라인 프리차지 회로;
    상기 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하기 위한 제2글로벌 데이터 라인 프리차지 회로;
    상기 프리차지, 및 라이트 동작시에 상기 로컬 데이터 라인쌍과 상기 제1글로벌 데이터 라인쌍사이에 데이터를 전송하는 제1스위칭 회로;
    리드 동작시에 상기 로컬 데이터 라인쌍의 데이터를 증폭하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 로컬 센스 증폭기;
    상기 리드 동작시에 상기 제1글로벌 데이터 라인쌍과 상기 제2글로벌 데이터 라인쌍사이에 데이터를 전송하는 제2스위칭 회로;
    상기 리드 동작시에 상기 제2글로벌 데이터 라인쌍의 데이터를 증폭하여 데이터 라인으로 출력하는 글로벌 센스 증폭기; 및
    상기 라이트 동작시에 상기 데이터 라인의 데이터를 입력하여 상기 제1글로벌 데이터 라인쌍으로 출력하는 데이터 입력회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 반도체 메모리 장치는
    상기 로컬 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 등화 트랜지스터는
    제1MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 제1글로벌 데이터 라인 프리차지 회로는
    상기 제1글로벌 데이터 라인쌍사이에 직렬 연결되어 상기 프리차지 동작시에 상기 제1전압 레벨로 프리차지하는 제2 및 제3MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제1글로벌 데이터 라인 프리차지 회로는
    상기 프리차지 동작시에 상기 제1글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 등화 트랜지스터는
    PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22에 있어서, 상기 등화 트랜지스터는
    NMOS트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제20항에 있어서, 상기 제2글로벌 데이터 라인 프리차지 회로는
    상기 제2글로벌 데이터 라인쌍사이에 직렬 연결되어 상기 프리차지 동작시에 상기 제2전압 레벨로 프리차지하는 제4 및 제5MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 제2글로벌 데이터 라인 프리차지 회로는
    상기 프리차지 동작시에 상기 제2글로벌 데이터 라인쌍을 등화하기 위한 등화 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 등화 트랜지스터는
    제6MOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제20항에 있어서, 상기 반도체 메모리 장치는
    상기 제1글로벌 데이터 라인쌍의 상기 제1전압의 레벨 상승을 방지하기 위한 레벨 상승 방지 소자를 더 구비하고,
    상기 레벨 상승 방지 소자는
    상기 제1글로벌 데이터 라인쌍 각각과 접지전압사이에 연결된 제1 및 제2저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 삭제
  29. 제24항에 있어서, 상기 반도체 메모리 장치는
    상기 제2글로벌 데이터 라인쌍의 상기 제2전압의 레벨 강하를 방지하기 위한 레벨 강하 방지 소자를 더 구비하고,
    상기 레벨 강하 방지 소자는
    상기 제2글로벌 데이터 라인쌍 각각과 전원전압사이에 연결된 제3 및 제4저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 삭제
  31. 제17항에 있어서, 상기 제1전압 레벨은
    상기 제2전압 레벨보다 소정 레벨 낮은 것을 특징으로 하는 반도체 메모리 장치.
  32. 프리차지 동작시에 로컬 데이터 라인쌍 및 제1글로벌 데이터 라인쌍을 제1전압 레벨로, 제2글로벌 데이터 라인쌍을 제2전압 레벨로 프리차지하는 프리차지 단계;
    라이트 동작시에 상기 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍을 분리하고 데이터를 상기 제1글로벌 데이터 라인쌍 및 상기 로컬 데이터 라인쌍을 통하여 전송하는 단계; 및
    리드 동작시에 상기 제1글로벌 데이터 라인쌍과 제2글로벌 데이터 라인쌍사이에 데이터 전송이 가능하고, 데이터를 상기 로컬 데이터 라인쌍 및 상기 제1글로벌 데이터 라인쌍 및 제2글로벌 데이터 라인쌍을 통하여 전송하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  33. 제32항에 있어서, 상기 제1전압 레벨이
    상기 제2전압 레벨보다 소정 레벨 낮은 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
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