JPH10228766A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】マイクロコンピュータ用のキャッシュを兼ねる
ＤＲＡＭを高速にする。 【解決手段】ＤＲＡＭ１０１の複数のセンスアンプ列２
１１を領域的の局在させ、それらといずれかのメモリセ
ルアレー２２１の記憶信号を読み出すときに、その中の
複数のローカルビット線を、複数のメモリセルアレー２
２１に共通のグローバルビット線に接続し、読み出され
た複数の記憶信号を複数のセンスアンプ列２１１の一つ
により検出させ、そのセンスアンプ列により記憶させ
る。検出されたメモリ記憶信号を複数のブロックに分
け、その一つをメインアンプ部２３１にグローバルビッ
ト線の数より少ないデータ線を介して伝達させる。後の
リードアクセスがヒットした場合、そのヒットしたデー
タブロックを、それ保持するセンスアンプ列２１１から
メインアンプ部２３１へ送る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、半導体装置に関
し、特にセンスアンプをキャッシュとして用いることが
できるダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）をオンチップに設けたマイクロコンピュータの
構成に係るものである。

【０００２】

【従来の技術】コンピュータシステムの半導体メモリ部
は、通常階層構造を有している。たとえば、スタティッ
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）で通常構
成される高速で小容量のキャッシュ部と、ＤＲＡＭで通
常構成される中速で大容量の主記憶部の構成である。こ
の階層構造は、ＳＲＡＭの高速性とＤＲＡＭの低ビット
コストとをうまく組み合わせた結果である。さらに、近
年の微細化技術の進歩に伴い、図１５のブロック図に示
すように、内部バス９０５に接続されたマイクロコンピ
ュータ部９０１、キャッシュ部９０２、ＤＲＡＭ９０３
および内部バス９０５および外部バス９０６に接続され
た外部バスインタフェース９０４をすべて一つの半導体
チップ９００に搭載したコンピュータシステムの開発も
行われている。この様な例は、たとえば１９９６年国際
固体回路会議、技術論文ダイジェスト第２１６頁から２
１７頁（１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆｅｒｅｎｃｅ，ｐｐ．２１６−２１７）に示されて
いる。

【０００３】一方、ＤＲＡＭのセンスアンプもＳＲＡＭ
と同じ構成なので、これをキャッシュ部として活用する
ＤＲＡＭが、たとえば特開平０７−２１１０６２号に示
されている。ここに示されたＤＲＡＭは、図１６に示す
ように、離散的に配置された複数のメモリセルアレー９
２１と離散的に配置された複数のセンスアンプ列９１１
からなり、各メモリセルアレー９２１の両側に二つのセ
ンスアンプ列９１１が位置する。カラムデコーダ９０７
は、複数のメモリセルアレー９２１および複数のセンス
アンプ列９１１の組の一端に近接して配置されている。
上記複数のセンスアンプ列９１１を選択するためのカラ
ム選択線９０８は、図示されるように、カラムデコーダ
９０７から複数のメモリセルアレー９１１および複数の
センスアンプ列９１１を横断するように設けられてい
る。

【０００４】センスアンプをキャッシュとして用いるた
めに、外部からのメモリアクセスに応答してあるメモリ
セル列をアクセスしたときに、そのメモリセル列に保持
された一群の記憶信号の検出に、そのメモリセル列の両
側に位置する二つのセンスアンプ列のいずれか一つを使
用する。そのセンスアンプ列にそのメモリセル列から読
み出された一群の記憶信号を保持させる。このような動
作を、いずれのセンスアンプ列に対しても実行する。い
ずれかの新たなメモリアクセスが発生したときに、その
アクセスが要求するメモリセル列に保持された一群の記
憶信号がいずれかのセンスアンプ列に保持されているか
を検出し、もしその一群の記憶信号がいずれかのセンス
アンプ列に保持されているときには、その特定のセンス
アンプ列に保持された一群の記憶信号を読み出し信号と
して出力し、そのメモリセル列にはアクセスしない。各
メモリセル列から読み出した一群の記憶信号は、そのメ
モリセル列の両側のセンスアンプ列のいずれかに保持さ
せることができるので、これらの両側のセンスアンプ列
が、２ウエイのセットアソシアティブキャッシュとして
動作する。

【０００５】

【発明が解決しようとする課題】図１５のような一チッ
プのコンピュータシステムにおいては、キャッシュ部９
０２の容量が大きいほどキャッシュヒット率が向上し、
速度の遅いＤＲＡＭ９０３を動作させる頻度が減るの
で、コンピュータシステムは実効的に高速になる。一
方、オンチップ化したＤＲＡＭ（以下オンチップＤＲＡ
Ｍ）９０３の容量が大きければ、チップ外部のＤＲＡＭ
（図示せず）が不要となり、コンパクトなシステムを構
築できる。すなわち、キャッシュ部９０２、オンチップ
ＤＲＡＭ部９０３ともにできるだけ容量を大きくするこ
とが望ましい。そのためには、特開平０７−２１１０６
２号に記載された技術を考慮すると、オンチップＤＲＡ
Ｍ９０３内のセンスアンプ列をキャッシュとしても使用
し、キャッシュ９０２を削除することが考えられる。

【０００６】しかしながら、オンチップＤＲＡＭ９０３
を特開平０７−２１１０６２号に記載されたように構成
すると、いくつかの問題が生じる。まず、このオンチッ
プＤＲＡＭ内のキャッシュ部の動作速度が速くなる。す
なわち、図１６においては、カラム選択線９０８が複数
のメモリセルアレー９２１および複数のセンスアンプ列
９１１を横断して配置されているので、この信号線の長
さが長くならざるを得ず、その信号線上の信号伝搬遅延
が大きくなる。このために、カラムデコーダ９０７から
遠方に位置するセンスアンプに保持された一群の記憶信
号を読み出す時間が長くなる。

【０００７】さらに図１６の構造のＤＲＡＭでは、キャ
ッシュヒット率を上げる上で問題がある。一般に、セッ
トアソシアティブキャッシュでは、ウエイ数が多いほど
キャッシュヒット率を向上できることが知られている。
しかしながら、図１６の構成において、２ウエイより大
きくすることは不可能である。

【０００８】従って、本発明の目的は、センスアンプ列
をキャッシュ部として使用でき、キャッシュ部をより高
速に動作させるのに適したＤＲＡＭおよびそれを用いた
マイクロコンピュータを提供することである。

【０００９】さらに、本発明の他の目的は、センスアン
プ列をキャッシュ部として使用でき、キャッシュ部のウ
エイ数を増大するのに適したＤＲＡＭおよびそれを用い
たマイクロコンピュータを提供することである。

【００１０】

【課題を解決するための手段】本発明に係るマイクロコ
ンピュータの望ましい態様では、ＤＲＡＭがオンチップ
に設けられ、該ＤＲＡＭの複数のセンスアンプ列がキャ
ッシュとしても用いられる。すなわち、ワード線に平行
な方向に並ぶセンスアンプ列を複数列、領域的に集めて
センスアンプキャッシュ部が構成される。センスアンプ
キャッシュ部とＤＲＡＭセル部とは、複数のグローバル
ビット線により接続される。一本のグローバルビット線
には異なるセンスアンプ列に属する複数のセンスアンプ
がスイッチを介して接続され、さらに該グローバルビッ
ト線には、複数のＤＲＡＭセルが接続されたローカルビ
ット線が複数本、スイッチを介して接続される。

【００１１】本発明に係るマイクロコンピュータのより
具体的な態様では、上記キャッシュ用センスアンプによ
り検出されたデータを読み出しマイクロコンピュータに
転送するためのメインアンプが、上記グローバルビット
線と異なるデータ線を介して上記複数のセンスアンプ列
に接続される。

【００１２】本発明に係るマイクロコンピュータの他の
より具体的な態様では、上記キャッシュ用センスアンプ
とそのデータを読み出すメインアンプとを接続するデー
タ線が、上記グローバルビット線で兼ねられる。

【００１３】本発明に係るマイクロコンピュータのさら
に他の望ましい態様では、上記グローバルビット線一本
に対して、ＤＲＡＭセルのリフレッシュ動作を行うため
のセンスアンプがさらに接続され、該リフレッシュ動作
用のセンスアンプはＤＲＡＭセル部とキャッシュ用セン
スアンプ部の中間に配置され、グローバルビット線は二
つのスイッチ回路列によりＤＲＡＭセル部、リフレッシ
ュ用センスアンプ部、及びセンスアンプキャッシュ部の
３つに適宜分割される。読み出しにおけるキャッシュミ
スヒット時には、上記キャッシュ用センスアンプとリフ
レッシュ動作用センスアンプとが一体となって増幅動作
する。書き込み時には、上記キャッシュ用センスアンプ
とリフレッシュ動作用センスアンプとに同時に書き込み
が行われる。

【００１４】本発明に係るマイクロコンピュータのさら
に他の望ましい態様では、同一のグローバルビット線に
接続された複数のセンスアンプキャッシュのうち、マイ
クロコンピュータ部からのアクセスから最も遠ざかって
いるセンスアンプを記憶するＬＲＵ（Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ Ｕｓｅｄ）回路を有したキャッシュコン
トローラがオンチップに設けられる。

【００１５】

【発明の実施の形態】以下、本発明に係るマイクロコン
ピュータ（以下、マイコンと呼ぶことがある）を図面に
示したいくつかの実施の形態を参照してさらに詳細に説
明する。なお、以下においては、同じ参照番号は同じも
のもしくは類似のものを表すものとする。また、第２の
実施の形態以降では、第１の実施の形態との相違点を主
に説明する。

【００１６】＜発明の実施の形態１＞図１において、半
導体チップ１００はいわゆる１チップマイクロコンピュ
ータを実現する大規模集積回路が形成される。すなわ
ち、その上には、マイクロコンピュータ部（マイコン部
とも呼ぶことがある）１０２、オンチップＤＲＡＭ１０
１、外部バスインタフェース１０３が搭載される。マイ
クロコンピュータ部１０２は、内部バス１０６を介し
て、ＤＲＡＭ１０１、外部バスインタフェース１０３に
接続され、外部バスインタフェース１０３は、さらに外
部バス１０９を介して外部回路（図示せず）に接続され
る。マイクロコンピュータ部１０２には、ＣＰＵ、プロ
グラムを記憶したＲＯＭその他の回路が含まれる。ＤＲ
ＡＭ１０１は、マイクロコンピュータ部１０２の主記憶
として使用されるが、外部回路として、この主記憶とし
て使用する外部ＲＡＭ（図示せず）がさらに接続されて
もよい。その場合には、ＤＲＡＭ１０１は、この主記憶
に保持すべきデータの一部を保持する、それにより、マ
イクロコンピュータ部１０２から主記憶内のデータへの
アクセスを高速化できる。なお、内部バス１０６は、内
部アドレスバス１０６ａ、内部データバス１０６ｂ、簡
単化のために図示してない内部制御バスとを有する。以
下の構造と動作の詳細説明においてもこの内部制御バス
上の信号に関する説明は省略する。なお、半導体チップ
１００上の各回路は、Ｎ型ＭＯＳトランジスタにより構
成されるが、他の型のトランジスタまたは互いに異なる
型を有する複数のトランジスタにより構成されてもよ
い。

【００１７】ＤＲＡＭ１０１のセンスアンプ列がＤＲＡ
Ｍ１０１のキャッシュとして用いられるようにＤＲＡＭ
１０１が構成されている。このために半導体チップ１０
０にはＤＲＡＭ１０１のための別のキャッシュは搭載さ
れていない。ＤＲＡＭセル部２０３は、領域的に集めら
れた、複数の、例えば４つのメモリセルアレー（ＭＣア
レー）２２１を含み、センスアンプキャッシュ部２０１
は、領域的に集められた複数の、例えば６つのセンスア
ンプ列（ＳＡ列）２１１を含む。これらのメモリセルア
レー２２１は互いに隣接して配置され、複数のセンスア
ンプ列２１１も同じである。センスアンプキャッシュ部
２０１はＤＲＡＭセル部２０３の片側に隣接して配置さ
れている。メインアンプ部２３１が、センスアンプキャ
ッシュ部２０１の、ＤＲＡＭセル部２０３と反対側に隣
接して配置され、センスアンプキャッシュ部２０１に接
続されるとともに、内部バス１０６を介してマイクロコ
ンピュータ部１０２と外部バスインタフェース１０３と
に接続されている。センスアンプキャッシュ部２０１の
上側と下側に隣接してセンスアンプ／メインアンプ（Ｓ
Ａ／ＭＡ）接続回路２５１とセンスアンプ／メモリセル
アレー（ＳＡ／ＭＣ）接続回路２４１Ａが設けられ、Ｄ
ＲＡＭメモリセル部２０３の上側に隣接してメモリセル
デコーダ（ＭＣデコーダ）２４１Ｂが設けられている。

【００１８】後に詳細に説明するように、各メモリセル
アレー２２１を構成する複数のワード線の各々に接続さ
れた複数のメモリセルは、例えば２５６個からなり、そ
の数は、内部データバス１０６ｂのデータ幅、例えば６
４ビットの複数倍に設定されている。同一のワード線に
接続されたそれらのメモリセルに記憶された複数の信号
がセンスアンプキャッシュ部２０１へ一度に読み出さ
れ、いずれかのセンスアンプ列２１１に保持される。し
かし、センスアンプキャッシュ部２０１は、このように
一度に読み出された複数の信号の内、外部データバス幅
に等しい６４ビットを選択し、メインアンプ部２３１に
供給し、メインアンプ部２３１はこの６４ビットを外部
データバス１０６ｂに転送する。このように、外部デー
タバスとの間で一度に転送されるデータをデータブロッ
クと呼ぶ。したがって、各ワード線に接続された複数の
メモリセルにより４つのデータブロック（これをデータ
ブロック群と呼ぶことがある）が記憶され、各センスア
ンプ列２１１が一つのワード線に接続された複数のメモ
リセルから読み出されたデータブロック群を保持し、メ
インアンプ部２３１には、その内の一つのデータブロッ
クを選択して転送する。ＤＲＡＭメモリセル部２０３の
いずれかのワード線に接続された複数のメモリセルから
読み出されたデータを保持すべき列２１１は、そのワー
ド線が属する列２１１に依存して定められている。より
具体的には、本実施の形態では、二つのメモリセルアレ
ー２２１のそれぞれに一つのセンスアンプ列２１１が割
り当てられ、他の二つのメモリセルアレー２２１の各々
の半分の領域に一つのセンスアンプ列２１１が割り当て
られている。

【００１９】マイクロコンピュータ部１０２は、メモリ
アクセスを実行するときには、内部アドレスバス１０６
ａにメモリアドレスを出力すると共に、クロックCLKに
同期してオンチップDRAM選択信号DSを出力する。そのメ
モリアクセスがライトアクセスであるならば、線１２に
ライトエネーブル信号ＷＥをさらに出力する。なお、マ
イクロコンピュータ部１０２は線１３を介してＤＲＡＭ
１０１にクロックＣＬＫを供給し続けている。アドレス
バッファ１２１は、アドレスバス１０６ａ上のメモリア
ドレスの内、ＤＲＡＭ１０１をアクセスするに必要なビ
ット部分Ａ１〜ＡＮを受信する。マイクロコンピュータ
部１０２が外部バス１０９に接続された外部ＲＡＭを必
要とする場合、このアドレスビットＡ１〜ＡＮは、アド
レスバス１０６ａ上にマイクロコンピュータ部１０２が
送出したアドレスデータの一部である。マイクロコンピ
ュータ部１０２が外部ＲＡＭを必要としない場合、この
アドレスビットＡ１〜ＡＮは、アドレスバス１０６ａ上
にマイクロコンピュータ部１０２が送出したアドレスの
全ビットに等しい。各メモリセルアレー２２１の容量が
１６ｋビットで、ＤＲＡＭメモリセル部２０３の容量が
６４ｋビットとすると、このＮの値は８となる。

【００２０】アドレスバッファ１２１は、受信したアド
レスビットＡ１〜ＡＮをキャッシュコントローラ１１に
供給し、さらに、そのアドレスの内、ＤＲＡＭメモリセ
ル部２０３内のアクセスすべきワード線を選択するのに
必要な下位側のアドレス部分、ここではＡ３〜ＡＮを、
線１７を介してメモリセルデコーダ２４１Ｂに供給す
る。キャッシュコントローラ１１１は、アドレスバッフ
ァ１２１から与えられたアドレスＡ１〜ＡＮに基づいて
キャッシュヒットチェックを行い、もしミスヒットが検
出されたときにはＯＲゲート１０にキャッシュミスヒッ
ト信号ｍｉｓｓを、線３２５を介して供給する。ＯＲゲ
ート１０は、キャッシュコントローラ１１１から与えら
れるキャッシュミスヒット信号ｍｉｓｓがハイとなる
と、線１１を介して、センスアンプ／メモリセルアレー
（ＳＡ／ＭＣ）接続回路２４１Ａ、メモリセルデコーダ
２４１Ｂ、センスアンプ／メインアンプ（ＳＡ／ＭＡ）
接続回路２５１に起動信号ＳＴＡＲＴを供給し、メモリ
読み出し動作を起動する。さらに、ＤＲＡＭ部２０３か
ら読み出されたデータブロック群を保持すべきセンスア
ンプ列を指定する選択信号ＳＹ１から６のいずれか一つ
をセンスアンプ列／メモリセルアレー接続回路２４１Ａ
とセンスアンプ列／メインアンプ接続回路２５１とに線
１４を介して供給する。さらに、そのデータブロック群
の内の読み出すべきデータブロックを指定するために、
メモリアドレスの上位２ビットＡ１，Ａ２を、線１５を
介してセンスアンプ列／メインアンプ接続回路２５１に
供給する。キャッシュコントローラ１１１は、キャッシ
ュヒットの場合にも、センスアンプ列選択信号ＳＹ１か
ら６のいずれか一つを供給し、さらに、ヒット信号ｈｉ
ｔをセンスアンプ／メインアンプ接続回路２５１に線３
２７を介して供給する。この場合には、センスアンプキ
ャッシュ部２０１が起動され、ＤＲＡＭ部２０３は起動
されない。マイクロコンピュータ部１０２は、ライトア
クセスの場合には、ライトエネーブル信号ＷＥを、線１
２を介してＯＲゲート１０に与え、ＯＲゲート１０は起
動信号ＳＴＡＲＴによりＤＲＡＭ部２０３とセンスアン
プキャッシュ部２０１を駆動する。

【００２１】図２を参照するに、ＤＲＡＭメモリセル部
２０３には、複数のメモリセルアレー２２１の他に、プ
リチャージ回路２０２が設けられる。各メモリセルアレ
ー２２１は、その中央に設けられたスイッチ回路列２２
３と、その両側に配置された一対のメモリセルブロック
２２２Ｌ及び２２２Ｒからなる。これらの二つのメモリ
ブロックにまたがって図の水平方向に延長する複数のロ
ーカルビット線対ＢＬ１／ＢＢ１〜ＢＬ２５６／ＢＢ２
５６が設けられている。 さらに、一つのローカルビッ
ト線対にそれぞれ対応する複数のグローバルビット線対
ＧＢＬ１／ＧＢＢ１〜ＧＢＬ２５６／ＧＢＢ２５６が図
の水平方向に延長して設けられている。これらのグロー
バルビット線対は二つのメモリブロック２２２Ｌ，２２
２Ｒに接続される。複数のグローバルビット線対ＧＢＬ
１／ＧＢＢ１〜ＧＢＬ２５６／ＧＢＢ２５６は複数のメ
モリセルアレー２２１および複数のセンスアンプ列２１
１に接続されるように水平方向に延長している。これら
のグローバルビット線対ＧＢＬ１／ＧＢＢ１〜ＧＢＬ２
５６／ＧＢＢ２５６は、上記複数のメモリセルアレー２
２１内の複数のローカルビット線対ＢＬ１／ＢＢ１〜Ｂ
Ｌ２５６／ＢＢ２５６が形成されている配線層とは異な
る配線層に形成される。本実施の形態では、グローバル
ビット線対および各メモリセルアレー２２１内のローカ
ルビット線対の数は２５６とする。

【００２２】各メモリセルアレー２２１内の左側メモリ
セルブロック２２２Ｌには、メモリセルデコーダ２４１
Ｂから図の垂直方向に延長するワード線Ｘ１Ｌ，Ｘ２
Ｌ，，が設けられ、同様に右側メモリセルブロック２２
２Ｒには、メモリセルデコーダ２４１Ｂから図の垂直方
向に延長するワード線Ｘ１Ｒ，Ｘ２Ｒ，，が設けられて
いる。それぞれのメモリブロックでは、各ワード線と各
ローカルビット線対との間の一対の交点の一方におい
て、そのワード線およびそのローカルビット線対の一方
のローカルビット線に接続してメモリセルが設けられて
いる。したがって、複数のメモリセルの配列は、いわゆ
る折り返しビット線構成である。さらに、複数のローカ
ルビット線対と交差するように一対のダミーワード線
（図示せず）が設けられ、各ダミーワード線と各ローカ
ルビット線対との間の一対の交点の一方にダミーセル
（図示せず）が設けられている。いずれかのワード線に
接続された複数のメモリセルを読み出すときには、その
ワード線に接続されたメモリセルが接続されたローカル
ビット線に対して対をなす他のローカルビット線に接続
されたダミーセルを選択するように、上記一対のダミー
ワード線の一方を選択して駆動する。各メモリセルは、
それ自体公知の１トランジスタメモリセルで、一つのト
ランジスタＱＭＣと信号蓄積用のキャパシタンスＣから
なる。

【００２３】スイッチ回路列２２３は、それぞれ一つの
グローバルビット線対に対応して設けられた２５６個の
スイッチ回路ＳＷＡ１，，ＳＷＡｎ（但し、ｎ＝２５
６）からなり、各スイッチ回路ＳＷＡ１，，又はＳＷＡ
ｎは、それに対応する一つのグローバルビット線対を、
それにさらに対応する一つのローカルビット線対ＢＬｉ
／ＢＢｉ（ｉ＝１，，，または２５６）に接続するため
の一対のトランジスタＱＳ１，ＱＳ２からなり、この一
対のトランジスタＱＳ１，ＱＳ２は、そのスイッチ回路
が属する各メモリセルアレー２２１に対して定められた
スイッチ制御線、例えばＭＸ１を介してメモリセルデコ
ーダ２４１Ｂにより駆動される。各ローカルビット線対
ＢＬｉ／ＢＢｉ（ｉ＝１，，，または２５６）は、それ
に対応する一つのスイッチ回路ＳＷＡｊ（ｊ＝１，，，
または２５６）を介して一対のグローバルビット線ＧＢ
Ｌｉ／ＧＢＢｉに接続される。

【００２４】いずれかのメモリセルアレー２２１に記憶
された信号を読み出すときには、メモリブロック２２２
Ｌ、２２２Ｒの一方に含まれたいずれか一つのワード線
がメモリセルデコーダ２４１ＢによりアドレスビットＡ
３〜ＡＮに従って選択的に駆動され、そのワード線に接
続された一群のメモリセルの記憶信号により、それぞれ
のメモリセルに接続された、ローカルビット線ＢＬ１か
らＢＬ２５６もしくはＢＢ１からＢ２５６の電位が変化
する。その後、スイッチ制御線ＭＸ１がメモリセルデコ
ーダ２４１Ｂにより駆動されると、各ローカルビット線
対ＢＬｉ／ＢＢｉの電位がそれに対応するスイッチ回路
ＳＷＡｊを介して対応するグローバルビット線対に伝搬
されるようになっている。

【００２５】プリチャージ回路列２０２は、全てのメモ
リセルアレー２２１に対して共通に設けられ、それぞれ
一つのグローバルビット線対ＧＢＬｉ／ＧＢＢｉに接続
された複数のプリチャージ回路ＰＣ１〜ＰＣｎからな
る。各プリチャージ回路は、それ自体は公知の構造を有
する。すなわち、各プリチャージ回路は、対応するグロ
ーバルビット線対にプリチャージ電位ＶＰＣ（これは電
源電位の半分に等しいと仮定する）を与えるための一対
のトランジスタＱＰ１、ＱＰ２と、そのグローバルビッ
ト線対のプリチャージ電位を等しくするための第３のト
ランジスタＱＰ３からなる。この一対のトランジスタＱ
Ｐ１，ＱＰ２のソースは、その対応するグローバルビッ
ト線対に接続され、それぞれのゲートは、メモリセルデ
コーダ２４１Ｂに接続されたプリチャージ制御線ＰＣＳ
にともに接続され、それぞれのドレインは、メモリセル
デコーダ２４１Ｂに接続されたプリチャージ電位ＶＰＣ
にともに接続されている。第３のトランジスタＱＰ３の
ゲートは上記プリチャージ制御線ＰＣＳに接続され、そ
れぞれのソースは、対応するグローバルビット線対に接
続されている。

【００２６】ＤＲＡＭ１０１をプリチャージするときに
は、メモリセルデコーダ２４１Ｂは、複数のメモリセル
アレー２２１の各々内の上記プリチャージ制御線ＰＣＳ
を起動するとともに、各メモリセルアレー２２１内のス
イッチ制御線ＭＸｉ（ｉ＝１，，，４）を駆動し、それ
により全てのグローバルビット線対のそれぞれを全ての
メモリセルアレー２２１内の対応するローカルビット線
対に接続する。この結果、全てのローカルビット線対も
プリチャージ回路列２０２により電位ＶＣＳにプリチャ
ージされる。

【００２７】図３を参照するに、メモリセルデコーダ２
４１Ｂでは、プリチャージ制御回路４０１がＯＲゲート
１０（図１）から線１１に与えられる起動信号ＳＴＡＲ
Ｔにより起動され、上記プリチャージ制御線ＰＣＳを駆
動する。メモリセルアレー選択回路４０２は、この起動
信号ＳＴＡＲＴにより起動され、アドレスバッファ１２
１から線１１を介して与えられる下位側のアドレスビッ
トＡ３，Ａ４で指定される一つのメモリセルアレー２２
１を選択するための信号ＭＸｉ（ｉ＝１，，，または
４）を生成する。Ｘデコーダ・ドライバ４０３は、上記
起動信号ＳＴＡＲＴにより起動され、生成されたメモリ
セルアレー選択信号ＭＸｉで決まる一つのメモリセルア
レー２２１に属する複数のワード線Ｘ１Ｌ，Ｘ２
Ｒ，，，Ｘ１Ｌ，Ｘ２Ｌの中から、アドレスビットＡ５
〜ＡＮにより指定されるワード線とそれに対応する一つ
のダミーワード線を駆動する。

【００２８】図４を参照するに、センスアンプキャッシ
ュ部２０１は、例えば６つのセンスアンプ列２１１から
なる。各列は、それぞれ４対のグローバルビット線対、
たとえばＧＢＬ１／ＧＢＢ１〜ＧＢＬ４／ＧＢＢ４の組
に対応して設けられた複数（本実施の形態では６４個）
のセンスアンプブロック２１４に区分されている。これ
らのセンスアンプブロックの一つにそれぞれ対応して６
４個のデータ線ＤＬ１〜ＤＬ６４が設けられている。各
データ線ＤＬｉ（ｉ＝１，，，または６４）は、６個の
センスアンプ列２１１の中の互いに対応する６個のセン
スブロック２１４に共通に接続されている。メインアン
プ部２３１はこれらのデータ線の一つにそれぞれ接続さ
れた６４個のメインアンプＭａとこれらを制御する回路
２６１とからなる。各センスアンプブロック２１４は、
それぞれ一対のグローバルビット線対に対応して設けら
れたセンスアンプＳＡと、そのセンスアンプＳＡとその
対応するグローバルビット線対とを接続するための一対
のトランジスタＱＳＡ１，ＱＳＡ２と、そのセンスアン
プＳＡをそのセンスアンプブロック２１４に対応するデ
ータ線ＤＬｉに接続するための第３のトランジスタＱＳ
Ａ３とからなる。リードアクセスあるいはライトアクセ
スの動作時には、後に説明するように、６個のセンスア
ンプ列２１１の内、そのメモリアクセスに使用する一つ
のセンスアンプ列２１１が選択的に使用される。例え
ば、リードアクセスがミスヒットした場合には、そのセ
ンスアンプ列２１１をＤＲＡＭメモリセル部２０３に接
続する必要がある。このようなときには、選択されたセ
ンスアンプ列２１１中の全接続用のトランジスタ対ＱＳ
Ａ１，ＱＳＡ２は、センスアンプ／メモリセルアレー接
続回路２４１Ａにより駆動線ＳＹｉＡ（ｉ＝１，
２，，，または６）を介してスイッチオンされ、それぞ
れに対応するグローバルビット線対ＧＢＬ１／ＧＢＢ１
〜ＧＢＬ２５６／ＧＢＢ２５６に接続される。

【００２９】各センスアンプＳＡはフリップフロップに
より構成され、それ自体公知である。このセンスアンプ
ＳＡは、そこに供給される活性化中止信号Ｓｉがローレ
ベルのときには、活性化された状態にあり、それまでの
フリップフロップの状態を維持する。すなわち、そのセ
ンスアンプＳＡが先に検出したメモリ読み出し信号を保
持した状態にある。しかし、この活性化中止信号Ｓｉが
ハイレベルのときには、そのセンスアンプＳＡは活性化
されない状態になり、この状態では、そのセンスアンプ
ＳＡはそれに接続された一対のスイッチＱＳＡ１，ＱＳ
Ａ２からの入力信号に応答する。したがって、選択され
たセンスアンプ列２１１がＤＲＡＭメモリセル部２０３
に接続されるときには、その中の全センスアンプＳＡに
はハイレベルの活性化中止信号Ｓｉがセンスアンプ／メ
モリセルアレー接続回路２４１Ａにより与えられること
になる。例えば、リードアクセスがミスヒットしたとき
には、この選択されたセンスアンプ列２１１が、ＤＲＡ
Ｍ部２０３から同時に読み出された４つのデータブロッ
クを検出し、保持することになる。このことはメモリラ
イトのときも同様である。すなわち、センスアンプキャ
ッシュ部２０１とＤＲＡＭ部２０３の間では、４データ
ブロックが同時に転送される。

【００３０】図５に示すように、センスアンプ／メモリ
セルアレー接続回路２４１Ａは、それぞれ複数のセンス
アンプ列２１１の一つに対応して設けられた複数のＡＮ
Ｄゲート４０９を有し、各ＡＮＤゲート４０９は、前述
の起動信号ＳＴＡＲＴと、そのＡＮＤゲートに対応する
センスアンプ列２１１に対するセンスアンプ列選択信号
ＳＹｉ（ｉ＝１，，，または６）がともにハイレベルに
なったときにハイレベルを出力する。そのＡＮＤゲート
４０９の出力に接続された立ち上がり検出回路４１０
は、そのＡＮＤゲート４０９の出力の立ち上がりのエッ
ジを検知し、その立ち上がり検出回路４１０に接続され
たパルス発生回路４１１を起動する。このパルス発生回
路４１は、起動されると、それに対応するセンスアンプ
列２１１に接続信号ＳＹｉＡおよびセンスアンプ活性化
中止信号Ｓｉを供給する。

【００３１】各センスアンプブロック２１４内の４つの
センスアンプＳＡのそれぞれに対応して４つのスイッチ
ＱＳＡ３が設けられている。異なるセンスアンプブロッ
ク２１４に属する互いに対応する６４個のセンスアンプ
ＳＡに対応して設けられた６４個のスイッチＱＳＡ３
は、センスアンプ／メモリアレー接続回路２５１により
供給される同じ信号線Ｙｉ（ｉ＝１，，，または２４）
に接続されている。したがって、信号線Ｙｉ上の信号が
ハイレベルになると、この信号線に接続された６４個の
スイッチＱＳＡ３がオンされ、これらのスイッチＱＳＡ
３に接続された６４個のセンスアンプＳＡを同時にデー
タ線ＤＬ１〜６４に接続される。具体的には、信号Ｙ１
がハイレベルになると、６４個のセンスアンプブロック
２１４のそれぞれの中の先頭のセンスアンプＳＡが、デ
ータ線ＤＬ１〜６４に接続される。したがって、選択さ
れたセンスアンプ列２１１とメインアンプ部２３１との
間のデータ転送は６４ビットを単位に行われる。この６
４ビットをデータブロックと呼ぶ。したがって、各セン
スアンプ列２１１はそれぞれ同じ信号線Ｙｉに接続され
た６４個のセンスアンプＳＡからなる４つのセンスアン
プのグループに区分されている。以下ではこれらのグル
ープの各々を、データブロック別のセンスアンプグルー
プあるいはデータブロック対応センスアンプグループと
呼ぶことがある。また、各信号線Ｙｉをデータブロック
選択信号線あるいはセンスアンプグループ選択信号線と
呼ぶことがある。

【００３２】図６に示すように、それぞれ上記６つのセ
ンスアンプ列２１１の一つに対応して６つのデコーダ４
１９が設けられ、各デコーダ４１９には、キャッシュコ
ントローラ１１１から線１４を介して対応するセンスア
ンプ列選択信号ＳＹｉ（ｉ＝１，，，または６）およ
び、メモリアドレスの上位２ビットＡ１，Ａ２が与えら
れる。各デコーダ４１９には、４つの立ち上がり検出回
路４２０と、さらにパルス発生回路４２１とが接続され
ている。各デコーダ４１９は、対応するセンスアンプ列
選択信号ＳＹｉがハイレベルのときに、そのデコーダの
４つの出力線の内、メモリアドレスの上位２ビットＡ
１，Ａ２により決まる一つをハイレベルにする。その出
力線に接続された立ち上がり検出回路４２０は、その出
力線の電位の立ち上がりを検出し、対応するパルス発生
回路４２１を起動する。このパルス発生回路４２１に
は、遅延回路４２２を介して遅延された上記起動信号が
供給される。このパルス発生回路４２１は、この遅延さ
れた起動信号と、対応する立ち上がり検出回路４２０か
ら供給されるべき起動信号の両方が供給された時点で、
対応するデータブロック選択信号Ｙｉ（ｉ＝１，，，ま
たは２４）を、対応するセンスアンプ列２１１に出力す
る。なお、遅延回路４２２は、上述したようにメモリセ
ルアレーへのアクセスが発生したときには、動作のタイ
ミングが全体に遅くなるので、パルス発生回路４２１に
よる接続制御信号の発生を遅延させるために使用され
る。起動信号ＳＴＡＲＴが生成されるのは、リードアク
セスがミスヒットした場合あるいはライトアクセスの場
合である。リードアクセスがヒットした場合には、線３
２７を介してキャッシュコントローラ１１１からＯＲゲ
ート４２３を介して与えられるヒット信号ｈｉｔに応答
して、データブロック選択信号Ｙｉが直ちに生成され
る。

【００３３】図４において、メインアンプＭＡは制御回
路２６１により制御される。２６１はヒットかミスヒッ
トかに応じて、さらにリードかライトかに応じて、ＭＡ
の活性化信号ＡＭＡ、プリチャージ信号ＰＣＭ、及びＷ
Ｅをそれぞれの場合のタイミングで出力する。図１７
に、メインアンプＭＡの一構成例を示す。プリチャージ
部１７１０はＷＥがロウレベルの時に信号ＰＣＭにより
制御され、データ線ＤＬ１をＶＰＭの電位、たとえばＶ
ｃｃ／２にプリチャージする。ラッチ部１７１１は、信
号ＡＭＡにより制御され、ＤＬ１の電位が線１７０５の
電位より高いか低いかに応じて、線１７０１にＶｃｃま
たはＶｓｓの電位を出力する。線１７０２にはＶｃｃま
たはＶｓｓの電位が１７０１と相補的に出力される。リ
ード動作時、すなわちＷＥがロウレベルの時には、リー
ド・ライト切替部１７１２の働きにより、ＤＬ１の状態
に対応する線１７０２が１７０４に接続され、さらに１
７０４は図１のバス１０６に接続される（図示せず）。
ライト動作時、すなわちＷＥがハイレベルの時には、１
７１２は線１７０４をＤＬ１に接続する。なお、相補デ
ータ線ＤＢ１を設けて、これを線１７０５に接続するよ
うにしてもよい。

【００３４】図４の構成では、各センスアンプ列２１１
は４個のデータブロックを保持し、センスアンプキャッ
シュ部２０１は合計６×４＝２４個のデータブロックを
保持することになる。同じセンスアンプ列２１１は、一
つのメモリアクセスのときに読み出された２５６ビット
のデータが４つのブロックに区分して保持することにな
る。したがって、これらの４つのデータブロックに対す
る４つのメモリアドレスは、Ａ１，Ａ２ビットのみ異な
り、Ａ３からＡＮビットが互いに同じである。

【００３５】例えば、リードアクセスがミスヒットした
場合には、このアクセスのために選択されたセンスアン
プ列２１１中の複数のセンスアンプブロック２１４中の
互いに互いに対応する６４個のセンスアンプＳＡが、対
応するデータ線たとえばＤＬ１〜６４を経て対応するメ
インアンプＭＡに接続される。こうして、ＤＲＡＭメモ
リセル部２０３から２５６対のグローバルビット線ＧＢ
Ｂ１／ＧＢＬ１〜ＧＢＢ２５６／ＧＢＬ２５６に読み出
されたメモリセル読みだし信号の内、６４対のメモリセ
ル読みだし信号が、２５６個のセンスアンプＳＡにより
作動差動で検出され、その後それらのセンスアンプＳＡ
の内の６４個により検出された信号により、データ線Ｄ
Ｌ１〜ＤＬ６４の電位が電源電位あるいは接地電位に変
化される。さらにそれぞれのデータ線に接続されたメイ
ンアンプＭＡがそれらのデータ線の電位に応じて６４ビ
ットのデータを内部データバス１０６ｂに出力する。

【００３６】図７に示すように、キャッシュコントロー
ラ１１１は、キャッシュタグ３２０、ダイレクトマッピ
ング制御回路３３０と信号出力部３１０とで構成され
る。キャッシュタグ３２０は例えば４行６列に配置され
た２４個のキャッシュタグブロック３２１からなる。各
キャッシュタグブロック３２１は、図４に示されたセン
スアンプキャッシュ部２０１に保持される２４個のデー
タブロックの一つに対応し、その対応するデータブロッ
クへのメモリアクセスが実行された場合に、その対応す
るデータブロックのメモリアドレスの下位側の（Ｎ−
２）ビットＡ３からＡＮからなるアドレスデータを保持
する。各キャッシュタグブロック３２１へのアドレスデ
ータの書き込みは後に説明する。

【００３７】新たなメモリアクセスのために、アドレス
バッファ１２１から供給されたメモリアドレスの内、上
位側の２ビットＡ１，Ａ２からデコーダ３４１がキャッ
シュタグ３２０の４つの行の内の一つを選択し、その行
に属する６個のキャッシュタグブロック３２１に保持さ
れたアドレスデータを、キャッシュタグブロック３２１
の各列に対応して設けられた読み出しバス３２２上に読
み出す。キャッシュタグブロック３２１の各列に対応し
て設けられた比較器３２３は、オンチップＤＲＡＭ選択
信号ＤＳが与えられた場合に、その対応する列から読み
出されたアドレスデータと、アドレスバッファ１２１か
ら与えられたメモリアドレスの内の（Ｎ−２）ビットＡ
３〜ＡＮとを比較し、一致を検出した場合、その比較器
３２４の出力信号ＢＹｉ（ｉ＝１，２，，，または６）
がハイレベルとなる。６つの比較器３２４の出力信号Ｂ
Ｙ１〜６のいずれもローレベルであった場合は、キャッ
シュミスヒットであったことを意味し、いずれかの比較
器出力がハイレベルであれば、そのことはキャッシュヒ
ットを意味する。信号ＢＹ１〜６は、後に説明するよう
に、キャッシュヒット時に、読み出すべきデータを保持
するセンスアンプ列を選択する信号として使用される。
ＮＯＲゲート３２４には、これらの比較器出力信号ＢＹ
１〜６が入力され、ＤＳ信号立ち上がりから遅延して発
生するパルスΦｍに同期して、キャッシュミスヒット時
にそのＡＮＤゲート３２９の出力信号ｍｉｓｓがハイレ
ベルとなり、インバータ３２８は線３２７にキャッシュ
ヒットのときにハイレベルとなる信号ｈｉｔを供給す
る。ＯＲゲート１０（図１）はこのｍｉｓｓ信号がハイ
レベルのときに、すでに述べたメモリアクセス起動信号
ＳＴＡＲＴを生成する。こうして、ミスヒット時には、
ＤＲＡＭメモリセル部２０３へのメモリ読み出しのため
のアクセスが始まる。

【００３８】キャッシュミスヒットのときには、ダイレ
クトマッピング制御回路３３０により、このメモリ読み
出し動作で読み出されるデータを検出し、かつ、保持す
べきセンスアンプ列２１１を以下のようにして決定す
る。デコーダ３３１は、アドレスバッファ１２１から与
えられたメモリアドレスのビットＡ３，Ａ４をデコード
するための、図に示された４つのＡＮＤゲートと３つの
ＯＲゲートを有する。デコーダ３３１は、デコードの結
果、４つの出力線の一つをエネーブルする。デコーダ３
３２は、デコーダ３３１の４つの出力線の内Ａ３＝１に
対応する二つの出力線上の信号とアドレスビットＡ５と
の組をデコードするための、図に示された４つのＡＮＤ
ゲートと一つのＯＲゲートを有し、デコードの結果、Ａ
３＝１の場合に新たに４つの出力線の一つをエネーブル
する。こうして、マスク回路３３３には、デコーダ３３
１からのＡ３＝Ａ４＝０のときおよびＡ３＝０，Ａ４＝
１のときにそれぞれエネーブルされる２本の出力線とデ
コーダ３３２の４本の出力線とが入力される。マスク回
路３３３は、ミスヒット信号ｍｉｓｓがハイレベルのと
きに、その回路への６本の入力線上の信号をミスヒット
時のセンスアンプ列選択信号ＣＹ１〜６として出力す
る。この結果、キャッシュミスヒット時にはセンスアン
プ列選択信号ＣＹ１〜６のいずれか一つがハイレベルと
なる。

【００３９】ダイレクトマッピング制御回路３３０が、
図７に示された内部構造を有する場合には、４つのメモ
リセルアレー２２１のうちの二つが二つのセンスアンプ
列２１１に一対一に対応し、残り二つのメモリセルアレ
ー２２１の各々の１／２の領域（たとえば図２の２２２
Ｌ，２２２Ｒなど）が４つのセンスアンプ列に一対一に
対応するマッピングとなっている。したがって、実行し
ようとするメモリアクセスが指定するメモリアドレスの
ビットＡ３〜ＡＮにより決まるワード線が属するメモリ
セルアレー２１１に対して上記マッピングにより決まる
一つのセンスアンプ列を選択するように、ミスヒット時
のセンスアンプ列選択信号ＣＹ１〜６の一つがハイレベ
ルになる。

【００４０】信号出力部３１０では、キャッシュヒット
時のセンスアンプ列選択信号ＢＹｉ（ｉ＝１，，，また
は６）とキャッシュミスヒット時のセンスアンプ列選択
信号ＣＹｉとの組に対応して、その組の信号が入力され
るＯＲゲート３１３とその出力の立ち上がりを検出する
立ち上がり検出回路３１１とその回路３１１の出力によ
り起動されると一定幅のパルスからなるセンスアンプ列
選択信号ＳＹｉを生成するパルス発生回路３１２を有す
る。したがって、この信号出力部３１０は、キャッシュ
ヒット時およびキャッシュミスヒット時のいずれにおい
ても、一つのセンスアンプ列選択信号ＳＹｉを生成し、
センスアンプ／メモリアレー接続回路２５１に供給す
る。

【００４１】キャッシュミスヒット時には、現在実行し
ようとするメモリアクセスに使用するアドレスのビット
Ａ３からＡＮが、以下のようにして、ダイレクトマッピ
ング回路３３０により選択されたセンスアンプ列に対応
するキャッシュタグブロック３２１に保持する。すなわ
ち、キャッシュタグ３２０の各列に対応して、アクセス
中のアドレスのビットＡ３からＡＮをデータバス３２２
に転送するためのスイッチ３３４が設けられ、マスク回
路３３３から出力された、ハイレベルのセンスアンプ列
選択信号ＣＹｉによりその列に対応するスイッチ３３４
がオンにされ、上記アドレスビットＡ３からＡＮがバス
３２２に供給される。その列に属する４つのキャッシュ
タグブロック３２１の内、コーダ３２１で選択されてい
る行に属する一つのブロックはこのデータを保持する。

【００４２】以下、図１の装置の動作を図８から図１０
を参照して説明する。

【００４３】図８は、リードヒット時の動作波形を示す
ものである。この場合には、ＤＲＡＭ部２０３に対する
読みだし動作は行われず、いずれか一つのセンスアンプ
列に保持されたデータブロックが読み出される。リード
ヒット時には信号ＷＥはローレベルのままであり、キャ
ッシュコントローラ１１１においては、ヒット信号ｈｉ
ｔがハイレベルとなり、ヒット時のセンスアンプ列選択
信号ＢＹ１〜６のいずれか一つ、例えば、ＢＹ１がハイ
レベルとなり、センスアンプ列選択信号ＳＹ１〜６のい
ずれか一つ、例えば、ＳＹ１がハイレベルとなる。ミス
ヒット信号ｍｉｓｓとミスヒット時のセンスアンプ列選
択信号ＣＹ１〜６はローレベルのままである。この結
果、ＯＲゲート１０（図１）からは起動信号ＳＴＡＲＴ
が出力されない。したがって、メモリセルデコーダ２４
１Ｂとセンスアンプ／メモリセルアレー接続回路２４１
Ａは起動されない。この状態では全てのローカルビット
ラインと全てのグローバルビットラインはプリチャージ
された状態にある。従って、このセンスアンプ／メモリ
セルアレー接続回路２４１Ａから与えられるセンスアン
プ選択信号ＳＹ１Ａ〜ＳＹ６Ａはローレベルのままであ
り、全てのセンスアンプ列２１１は全てのグローバルビ
ット線対ＧＢＢ１／ＧＢＬ１から切り離されたままであ
る。

【００４４】センスアンプ列活性化中止信号Ｓ１〜Ｓ６
は全てローレベルのままであり、全てのセンスアンプ列
２１１は活性化された状態にあり、それまで保持してい
たデータをラッチし続ける。ヒット信号ｈｉｔとセンス
アンプ列選択信号ＳＹ１がハイレベルになったことに応
答して、センスアンプ／メモリアレー接続回路２５１
は、第１のセンスアンプ列２１１に対するデータブロッ
ク選択信号Ｙ１〜Ｙ４の一つを、アドレスビットＡ１、
Ａ２の値に応じて選択する。例えば、Ａ１＝０，Ａ２＝
０の場合には、線Ｙ１が選択される。こうして、第１の
センスアンプ列２１１に含まれる線Ｙ１に接続された６
４個のトランジスタＱＳＡ３がオンとなり、これらのト
ランジスタＱＳＡ３に接続された６４個のセンスアンプ
ＳＡに保持された６４ビットのデータがデータ線ＤＬ１
〜６４に読み出される。メインアンプ部２３１はこれら
のデータをＡＭＡ信号に同期してラッチし、内部データ
バス１０６ｂを介してマイクロコンピュータ部１０２に
転送する。メインアンプ部２３１によるこのラッチ後に
は、センスアンプ／メモリアレー接続回路２５１はデー
タブロック選択信号Ｙ１をローレベルに戻す。なお、デ
ータ線のプリチャージ電圧（図１７のＶＰＭ）は、電源
電圧の半分である。

【００４５】図９は、リードミス時の動作波形を示すも
のである。この場合には、ＤＲＡＭ部２０３に対する読
み出し動作が実行され、いずれか一つのセンスアンプ列
が読み出された信号の検出のためにそのために使用され
る。リードミス時には、信号ＷＥがローレベルのままで
あるが、キャッシュコントローラ１１１においては、信
号ｍｉｓｓがハイレベルとなり、ミスヒット時のセンス
アンプ列選択信号ＣＹ１〜６のいずれか一つ、例えば、
ＣＹ１がハイレベルとなり、対応するセンスアンプ列選
択信号ＳＹ１がハイレベルとなる。ヒット時のセンスア
ンプ列選択信号ＢＹ１〜６はローレベルのままである。
ｍｉｓｓ信号の発生前には、プリチャージ制御信号ＰＣ
Ｓとメモリセルアレー選択信号ＭＸ１〜４はハイレベル
のままであり、すべてのグローバルビット線、ローカル
ビット線はＶＰＣ電位にプリチャージされている。ｍｉ
ｓｓ信号発生により、起動信号ＳＴＡＲＴが発生され
る。メモリセルデコーダ２４１Ｂが起動される。アドレ
スビットＡ３，Ａ４の値に依存して、４つのメモリセル
アレー２２１の一つを選択し、その選択されたメモリセ
ルアレーのための選択信号、例えばＭＸ１をハイレベル
に維持し続け、それ以外のメモリセルアレー選択信号Ｍ
Ｘ２〜４をローレベルにする。この結果、選択された一
つのメモリセルアレー以外の３つのメモリセルアレーの
すべてのローカルビット線はすべてのグローバルビット
線から切り離される。

【００４６】起動信号ＳＴＡＲＴの発生により、センス
アンプ／メモリセルアレー接続回路２４１Ａも起動さ
れ、その結果、ハイレベルとなったセンスアンプ列選択
信号ＳＹ１に応答して、第１番のセンスアンプ列２１１
に対する接続信号ＳＹ１Ａ及びセンスアンプ活性化中止
信号Ｓ１をハイレベルとする。その結果、選択された第
１番目のセンスアンプ列に属するすべてのセンスアンプ
ＳＡが非活性状態となり、対応するグローバルビット線
対に接続される。これらのセンスアンプＳＡがプリチャ
ージされたタイミングで、メモリセルデコーダ２４１Ｂ
は、プリチャージ制御信号ＰＣＳをローレベルにし、全
てのグローバルビット線をフローティング状態にする。
その後、メモリセルデコーダ２４１Ｂは、たとえばアド
レスビットＡ３〜ＡＮで決まるワード線、例えばＸ１Ｒ
を駆動し、そのワード線に接続された一群のメモリセル
を読み出す。この結果、全グローバルビット線対に読み
出し信号が発生する。

【００４７】その後、センスアンプ／メモリセルアレー
接続回路２４１Ａがセンスアンプ活性化中止信号Ｓ１を
再びローレベルにすることにより、選択された第１番の
センスアンプ列を活性化する。こうして、各グローバル
ビット線対上のメモリ読み出し信号が増幅される。セン
スアンプ／メモリアレー接続回路２５１では、リードミ
スヒットの場合には、遅延回路４２２により遅延された
起動信号ＳＴＡＲＴに応答して、図８の場合より遅れた
タイミングにデータブロック選択信号Ｙ１をハイレベル
にする。この遅延回路４２２の遅延時間は、選択された
センスアンプ列による上記増幅が完了した時点で、選択
信号Ｙ１が出力されるように定められている。こうし
て、データ線ＤＬ１〜６４にメモリ読み出し信号が出力
され、メインアンプ部２３１にラッチされる。メインア
ンプ部２３１によるこのラッチ後に、センスアンプ／メ
モリアレー接続回路２５１はデータブロック選択信号Ｙ
１をローレベルに戻す。その後、メモリセルデコーダ２
４１Ｂは、選択したワード線Ｘ１Ｒをローレベルに戻
す。センスアンプ／メモリセルアレー接続回路２４１Ａ
は信号ＳＹ１Ａをローレベルに戻し、選択されたセンス
アンプ列２１１を全グローバルビット線対から分離す
る。さらに、メモリセルデコーダ２４１Ｂは、プリチャ
ージ制御信号ＰＣＳをハイレベルに戻し、全てのグロー
バルビット線を再度プリチャージする。さらに、メモリ
セルアレー選択信号ＭＸ１をハイレベルに戻す。なお、
ｍｉｓｓ信号はＤＳの立ち上がりをトリガとして発生す
るパルス信号Φｍのパルス幅に対応してローレベルに戻
される。

【００４８】図１０はライト時の動作の波形を示すもの
である。このときの動作は、キャッシュヒット、ミスヒ
ットによらず同じである。ライト動作時には、マイクロ
コンピュータ部１０２が内部アドレスバス１０６ａにメ
モリアドレスを供給するとともに、内部データバス１０
６ｂに書き込みデータを送り出し、さらにライトエネー
ブル信号ＷＥを、線１２を介してＤＲＡＭ１０１に供給
する。キャッシュコントローラ１１１の動作は図９の場
合と同じである、従ってこの回路に関連する信号は、Ｓ
Ｙ１〜６のみを示している。ＤＲＡＭ部２０３およびセ
ンスアンプキャッシュ部２０１の動作は、信号ＷＥに応
答する点で図９の場合と異なるのみである。しかし、ラ
イト動作の場合には、メインアンプ部２３１が書き込み
データをラッチし、その書き込みデータがＤＲＡＭ部２
０３に書き込まれるように、センスアンプキャッシュ部
２０１およびＤＲＡＭ部２０３が動作する点で図９と異
なる。すなわち、ＤＲＡＭ部２０３は図９のリードミス
ヒット時と同じ読み出し動作を、書き込みデータを書き
込むべき一群のメモリセルを含むメモリセルアレー２２
１に対して実行する。このときに、書き込みデータの書
き込みに使用する一つのセンスアンプ列２１１も図９と
同様に選択され、それらのセンスアンプ列も信号ＳＹ１
Ａによりグローバルビット線対ＧＢＬ１／ＧＢＢ１〜Ｇ
ＢＬ６４／ＧＢＢ６４に接続された後に、信号Ｓ１によ
り活性化される。

【００４９】一方、以上の動作と並行して、メインアン
プ部２３１に書き込みデータがラッチされ、データライ
ンＤＬ１〜６４の電位も対応するメインアンプＭＡに保
持されたデータにより電源電位あるいは接地電位に変化
される。図９の場合と同様に、メモリセルアレー２２１
へのデータ読みだし動作がほぼ終了した時点で、データ
ブロック選択信号Ｙ１が活性化されると、データライン
ＤＬ１〜６４および信号Ｙ１によりオンされる一群の接
続用トランジスタ、およびそれに接続された一群のセン
スアンプＳＡ、および一群の接続用トランジスタＱＳＡ
１，ＱＳＡ２を介して、メインアンプ部２３１にラッチ
された書き込みデータに応じてグローバルビット線対Ｇ
ＢＬ１／ＧＢＢ１〜ＧＢＬ６４／ＧＢＢ６４の電位に転
送される。これらのグローバルビット線対ＧＢＬ１／Ｇ
ＢＢ１〜ＧＢＬ６４／ＧＢＢ６４上の信号は、上記選択
されたセンスアンプ列２１１の中の、上記信号Ｓ１によ
り活性化された６４個のセンスアンプＳＡにより、読み
だし動作が実行された上記一群のメモリセルに書き込ま
れる。本ライト動作によれば、選択されたセンスアンプ
部２１４に新たにラッチされたデータと、キャッシュタ
グで対応づけられたＤＲＡＭセルに格納されたデータと
が一致する。

【００５０】このように、本実施の形態ではセンスアン
プ部がキャッシュとしても使用されるので、これらを一
つの半導体集積回路上に別々に設ける場合よりも、キャ
ッシュの容量を大きくすることができる。その結果、キ
ャッシュのヒット率を向上でき、速度の遅いＤＲＡＭセ
ルをアクセスする頻度を小さくできるので、実効的に高
速動作のマイクロコンピュータが得られる。

【００５１】また、複数のセンスアンプ列２１１が場所
的に集中しているので、これらのセンスアンプ列とメイ
ンアンプを接続するデータ線ＤＬ１〜６４を短くでき
る。その結果、これらのデータ線の静電容量および抵抗
を小さくでき、したがって、これらのデータ線を介した
メモリセルの読み出しあるいは書き込みはそうでない場
合に比べて高速に実行できる。

【００５２】さらに、本実施の形態はより容量の大きな
あるいはより高速のオンチップＤＲＡＭを構成するのに
適している。すなわち、通常一つのセンスアンプにビッ
ト線が接続され、そのビット線に多数のメモリセルが接
続しているＤＲＡＭでは、ビット線に接続するＤＲＡＭ
セル数を大きくすると、ビット線の容量が増大し、ＤＲ
ＡＭセルに記憶される信号量が必要量以下に低下してし
まう。しかし、本実施の形態では、メモリセルアレーを
複数のセルアレーに区分し、各セルアレー内のローカル
ビット線にそのセルアレーのメモリセルだけを接続し、
各メモリセルアレーの各ローカルビット線を、複数のメ
モリセルアレーに共通に設けたグローバルビット線を介
してセンスアンプに接続した。このようにビット線を階
層化すると、ＤＲＡＭセルのデータを読み出す際のセン
スアンプの負荷となるビット線容量は、一本のグローバ
ルビット線の容量と一本のローカルビット線の容量の和
にほぼ等しくなる。グローバルビット線は、接合容量や
対ワード線容量、対プレート容量をほとんど有しないの
で、ローカルビット線に比べ単位長さ当たりの容量は非
常に小さくできる。

【００５３】図１８はメモリセルＭＣの断面構造を示し
たものである。グローバルビット線ＧＢＬ１（１８０
１）の縦方向の寄生容量は、対ビット線ＢＬ１の容量Ｃ
ｂｂがその主要な成分であって、層間膜厚を増やすこと
により低減できる。一方、ローカルビット線ＢＬ１（１
８０２）の縦方向の寄生容量としては、拡散層１８０４
の接合容量Ｃｂｊ、対ワード線１８０６の容量Ｃｂｗ、
対プレート線１８０８の容量Ｃｂｐなどがある。ここ
で、Ｃｂｐを小さくするために１８０２と１８０８との
間隔を広げることは、困難である。なぜなら、１８０２
と１８０４とを電気的に接続するプラグを形成するため
に、図１８のｈで示す距離を小さくする必要があるが、
蓄積部１８０７とプレート１８０８とで形成されるキャ
パシタＣやワード線１８０６の厚みを加えると、１８０
２と１８０８との距離は小さくしなくてはならない。な
お、図１８において、１８０３は半導体基板、１８０５
は１８０３と同様な拡散層である。

【００５４】以上の理由で、たとえば、単位長さ当たり
のグローバルビット線の容量がローカルビット線の容量
の約２０％にできる。したがって、実施の形態１におい
て、一つのセンスアンプに接続可能なＤＲＡＭセルの数
を、グローバルビット線を使用しない従来のメモリで使
用されるローカルビット線に接続されるメモリセルの数
のほぼ４倍に設計しても、グローバルビット線の長さ
を、グローバルビット線を使用しない従来のメモリで使
用されるローカルビット線の長さの４倍にし、実施の形
態１でのローカルビット線の長さをグローバルビット線
の長さの２０分の一にすると、実施の形態１における、
各センスアンプＳＡの負荷となる容量は、グローバルビ
ット線を使用しない従来のメモリにおける、センスアン
プの負荷となる容量である一つのビット線の容量にほぼ
同じになる。したがって、実施の形態１において、一つ
のセンスアンプに接続するＤＲＡＭセル数を、グローバ
ルビット線を使用しない従来のメモリの各ビット線に接
続されたメモリセルの数のほぼ４倍にしても、ＤＲＡＭ
セルに記憶される信号量は低下しない。逆に実施の形態
１におけるメモリセルの数を、グローバルビット線を使
用しない従来のメモリでのそれと同じにした場合、実施
の形態１によるメモリでは、センスアンプの負荷となる
容量が従来のメモリにおけるそれの５分の一にできるの
で、この実施の形態１に依るメモリは、従来のメモリよ
り高速にメモリセルの読み出しあるいは書き込みを実行
できる。

【００５５】＜発明の実施の形態１の変形例＞実施の形
態１に対して、いろいろの変形が可能である。以下は、
それらの変形例の例示である。

【００５６】（１）キャッシュタグ３２０ 図４に示されたセンスアンプ列２１１の構成では、すで
に説明したように、同じセンスアンプ列２１１に保持さ
れた４つのデータブロックは、一つのメモリアクセスの
ときに同時に読み出される。従って、図４のセンスアン
プ列の構成では、キャッシュタグ３２０の、同じ列に属
する４個のブロックに保持されるアドレスビットＡ３か
らＡＮは同じ値である。従って、図４の構成に対して
は、キャッシュタグ３２０は、４行×１列で十分であ
る。しかし、図７に示したキャッシュタグ３２０は、図
４の構成以外の構成、例えば後に説明する図１３に示す
センスアンプ列の構成を有するセンスアンプキャッシュ
部２０１にも適用可能に構成されている。

【００５７】（２）プリチャージ回路ＰＣ１ 実施の形態１では、各プリチャージ回路ＰＣ１，，，ま
たは６４は、一つのグローバルビット線対に対応して設
けられているが、これに代えて、各メモリセルアレー２
２１の各ビット線対毎に設けてもよい。この場合、プリ
チャージ回路の総数が本実施の形態よりも増大するが、
プリチャージの完了までの時間を短くすることができ
る。また、ローカルビット線およびグローバルビット線
のプリチャージ電位ＶＣＳを電源電位の半分以外の値、
例えば、電源電位あるいはそれに近い値にすることもで
きる。

【００５８】（３）ダイレクトマッピング回路３３０ 図７に示されたダイレクトマッピング回路３３０は、複
数のメモリセルアレー２２１と複数のセンスアンプ列２
１１との間のすでに説明した特定のマッピングに依存し
て決定されている。したがって、このマッピングを変更
する場合には、あるいは複数のメモリセルアレー２２１
と複数のセンスアンプ列２１１の数を変更する場合に
は、それに応じてこのダイレクトマッピング回路３３０
の構造を変更すればよい。

【００５９】＜発明の実施の形態２＞図１１は、図１の
構造を利用し、より大きな容量のＤＲＡＭを実現した半
導体チップを示す。マイクロコンピュータ部１０２の両
側に複数のマット７０１が設けられ、各マットには、Ｄ
ＲＡＭメモリセル部２０３、メモリセルデコーダ２４１
Ｂ、センスアンプキャッシュ部２０１、センスアンプ／
メモリセルアレー接続回路２４１Ａ、メインアンプ部２
３１の組が二組設けられ、これらの二組に共通に、セン
スアンプ／メモリアレー接続回路２５１、アドレスバッ
ファ１２１およびきキャッシュコントローラ１１１が設
けられている。各マットは二つの内部バス１０６の一方
によりマイクロコンピュータ部１０２に接続されてい
る。但し、ＤＲＡＭメモリセル部２０３に含まれたメモ
リセルアレー２２１の数は図１の場合と異なり１６とす
る。なお、図の左半分に位置するマット７０１の大きさ
は縮小して示されているが、図の右側に示されたマット
７０１と同じ大きさである。たとえばマット７０１の数
が８の場合、４ＭｂｉｔのＤＲＡＭがオンチップ化され
る。本実施の形態においても、実施の形態１と同様に、
センスアンプキャッシュ部２０１がメインアンプ部２３
１に近接し、メインアンプ部２３１がマイクロコンピュ
ータ部１０２に近接する配置となっているので、センス
アンプキャッシュ部２０１へのアクセスは高速である。

【００６０】＜発明の実施の形態３＞図１２は、センス
アンプキャッシュ部２０１の他の回路例を示す。図１２
の回路構成は、同じグローバルビット線対に接続するＤ
ＲＡＭセルのデータを同時にメインアンプ部に取り出せ
る構成である。図１２においては、センスアンプ／メモ
リアレー接続回路２５１からのセンスアンプ列選択線は
センスアンプ列２１１を横切る方向に設けられ、メイン
アンプ部２３１へのデータ出力線ＤＬ１Ａ〜ＤＬ１６
Ａ，ＤＬ１Ｂ〜ＤＬ１６Ｂ，ＤＬ１Ｃ〜ＤＬ１６Ｃ，Ｄ
Ｌ１Ｄ〜ＤＬ１６Ｄはセンスアンプ列２１１に沿った方
向に設けられる。センスアンプ列２１１に平行に設けら
れたセンスアンプメインアンプ接続回路２５１は、セン
スアンプ列２１１内のブロック２１２の４つのセンスア
ンプを同時選択し、メインアンプ部２３１へ接続する。
一方、センスアンプメモリセル接続回路２４１Ａは、図
４のセンスアンプメモリセル接続回路２４１Ａと同様で
ある。図１２では、図１６に示した従来のセンスアンプ
キャッシュに比べてＳＡ選択線を短くできる。また、キ
ャッシュをオンチップ化したマイクロコンピュータとＤ
ＲＡＭとの２チップで構成するシステムに比べ、コンパ
クトで携帯機器に好適なシステムが得られる。

【００６１】＜発明の実施の形態４＞図１３は、他のセ
ンスアンプキャッシュ部とそれに関連する回路の構成を
示す。図１３の構成は、図４と以下の二点で異なる。第
一に、キャッシュとして用いられるセンスアンプ列２１
１とは別に、ＤＲＡＭメモリセル部のリフレッシュ動作
用にセンスアンプブロック部５０２が設けられ、ここに
は、グローバルビット線ＧＢＬ１／ＧＢＢ１〜ＧＢＬ２
５６／ＧＢＢ２５６に対応して設けられたセンスアンプ
５２１が含まれている。これに付随して、センスアンプ
ブロック部５０２の両端には二つのスイッチ回路列５０
３Ｌ及び５０３Ｒが設けられている。スイッチ回路列５
０３Ｒには、各グローバルビット線ＧＢＬｉまたはＧＢ
Ｂｉ（ｉ＝１，，，または２５６）を分断するためのト
ランジスタＱＲが設けられ、スイッチ回路列５０３Ｌに
は、各グローバルビット線ＧＢＬｉまたはＧＢＢｉ（ｉ
＝１，，，または２５６）を分断するためにトランジス
タＱＬが設けられている。センスアンプメモリセル接続
回路２４１Ａはこれらのスイッチ回路列５０３Ｒ，５０
３Ｌを制御する。 第二に、メインアンプ部２３１へ接
続するデータ線は特に設けられていないで、グローバル
ビット線ＧＢＬ１／ＧＢＢ１〜ＧＢＬ２５６／ＧＢＢ２
５６がデータ線を兼ね、メインアンプ部２３１に接続さ
れている。このため、各センスアンプ列２１１には、図
４で使用された接続制御用のトランジスタＱＳＡ３は用
いられない。メインアンプ部２３１は、相隣接する４対
のグローバルビット線に対応して、それらの対の一つを
選択するためのマルチプレクサＭＰＸが設けられ、各マ
ルチプレクサＭＰＸにより選択された一対のグローバル
ビット線がそのマルチプレクサＭＰＸに対応するメイン
アンプＭＡに接続される。なお、図４においては２４１
Ａで発生していた信号Ｓ１〜Ｓ６は、図１３においては
２５１により発生する。そして、 ＳＹ１〜ＳＹ６から
ではなくＹ１〜Ｙ６から発生するようにする。また、メ
インアンプの制御回路２６１は、信号miss, hit, WEに
加えて、A1, A2を入力とし、マルチプレクサMPXの制御
信号を出力する。

【００６２】以下、この装置の動作を、図１４を参照し
て、主としてリフレッシュ動作用センスアンプ５２１と
その両側に設けられたスイッチＱＲ、ＱＬの働きを中心
に説明する。以下では、あるメモリアクセスに対して、
図１３の６つのセンスアンプ列２１１の内、最右列のも
のが選択され、さらに各センスアンプブロック２１４の
内の最上のセンスアンプが含まれる、データブロック対
応のセンスアンプ群が選択されている場合について、グ
ローバルビット線対ＧＢＬ１／ＧＢＢ１に対するメモリ
アクセス動作を例に取り説明する。なお、図１４（ａ）
から（ｃ）において、ＤＲＡＭメモリセル部２０３内の
Ｘｉは、実行中のメモリアクセスが要求するブロックデ
ータを保持する一群のメモリセルが接続されたワード線
を表し、スイッチ回路ＳＷＡ１１は、このワード線Ｘｉ
に対応するスイッチ回路ＳＷＡ１を表し、信号ＭＸ１は
このスイッチ回路を制御するための信号を表す。スイッ
チ回路ＳＷＡ１２、信号ＭＸ２は他のワード線に対する
ものを表す。

【００６３】（ａ）リードヒット時には、図１４（ａ）
に示すように、選択されたセンスアンプＳＡに接続され
たスイッチＱＳＡ１，ＱＳＡ２をデータブロック選択信
号Ｙ１によりオンにし、このセンスアンプＳＡをグロー
バルビット線対ＧＢＬ１／ＧＢＢ１に接続し、選択され
たセンスアンプＳＡに保持されていたデータをメインア
ンプＭＡへ読み出す。メモリアクセスがない状態では、
左スイッチ制御信号ＳＹＬはローレベルに保持され、右
スイッチ制御信号ＳＹＲはハイレベルに保持される。こ
の結果、グローバルビット線対ＧＢＬ１／ＧＢＢ１のセ
ンスアンプＳＡ側の領域とリフレッシュ動作用センスア
ンプ５２１側の領域は一対のスイッチＱＬにより切り離
されている。リードヒットしたときもこれらの信号は変
化しない。これにより、メインアンプＭＡに対する負荷
となるビット線容量を減らすことができ、高速動作が可
能となる。この選択されたセンスアンプ列２１１に保持
されたデータブロックの読み出しと並行して、ＤＲＡＭ
メモリセル部２０３では、選択されたワード線Ｘｉに接
続された複数のメモリセルに対してリフレッシュ動作が
実行される。すなわち、実施の形態１の場合と異なり、
メモリセルデコーダ２４１Ｂ（図２）がこのワード線Ｘ
ｉを駆動し、さらに、信号ＭＸｉを供給して、ワード線
Ｘｉに対応するスイッチＳＷＡ１１をオンする。これに
より、リフレッシュ動作用センスアンプ５２１がこのワ
ード線Ｘｉに接続された複数のメモリセルの記憶信号を
増幅する。上記複数のメモリセルはこの読み出し動作に
よりリフレッシュされる。

【００６４】（ｂ）リードミス時には、図１４（ｂ）に
示すように、信号ＳＹＬ，ＳＹＲともにハイレベルにさ
れ、グローバルビット線対ＧＢＬ１／ＧＢＢ１はメイン
アンプＭＡからＤＲＡＭセル部２０３までつなげられ
る。その状態で、ＤＲＡＭセル部２０３内の選択された
メモリセルに対して読みだし動作が実行され、リフレッ
シュ動作用センスアンプ５２１は選択されたセンスアン
プＳＡと協同して読み出されたメモリセルの信号を増幅
するのに用いられる。このように、選択されたセンスア
ンプＳＡとリフレッシュ動作用センスアンプ５２１が同
時に信号増幅に用いることにより、高速に読み出し動作
が行える。

【００６５】図１９は、センスアンプSA及び５２１の具
体的回路例、図２０は図１９のセンスアンプ構成を図１
３へ適用した場合の、リードミス時の動作波形である。
図１９及び図２０によりSA、５２１協同の増幅動作を説
明する。図１９において、 SA及び５２１は良く知られ
たフリップフロップ回路で構成されている。図２０にお
いて、リードミスヒット時には、ＳＹＬ、ＳＹＲともに
ハイレベルとなる。そして、Ｓ１によりSAは非活性状態
にされ、ラッチされていたキャッシュデータが解除され
る。図９と同様にしてＧＢＬ１／ＧＢＢ１へメモリセル
の信号が発生したら、Ｓ１、ＳＲによりSA及び５２１を
ほぼ同時に活性化する。この結果、 ＳＡ及び５２１が
協同して信号増幅する。なお、この際、図９とは異な
り、センスアンプ増幅の開始にほぼ引き続いて、ＡＭＡ
によるメインアンプ動作を開始できる。なぜなら、図９
のデータ線はグローバルデータ線で兼ねられており、セ
ンスアンプキャッシュを経ることなく、メモリセルから
メインアンプまで直接の信号伝達経路が形成されるから
である。

【００６６】（ｃ）ライト時の動作はキャッシュヒッ
ト、ミスヒットによらない。図１４（ｃ）に示すよう
に、まず、信号ＳＹＬはハイレベルに保持され、信号Ｓ
ＹＲはローレベルに変化され、選択信号Ｙ１もハイレベ
ルにされる。その結果、グローバルビット線対ＧＢＬ１
／ＧＢＢ１が選択されたセンスアンプＳＡとリフレッシ
ュ動作用センスアンプ５２１とに接続された部分と、Ｄ
ＲＡＭセル部２０３に接続された部分に分離され、選択
されたセンスアンプＳＡに対応するスイッチＱＳＡ１，
ＱＳＡ２はオンにされる。その結果、書き込みデータが
メインアンプＭＡにより、選択されたセンスアンプＳＡ
とリフレッシュ動作用センスアンプ５２１とに同時に書
き込まれる。このように、選択されたセンスアンプＳＡ
およびリフレッシュ動作用センスアンプ５２１への書き
込みデータの書き込みは、グローバルビット線対ＧＢＬ
１／ＧＢＢ１の一部を用いて行われる。したがって、メ
インアンプＭＡの負荷容量が軽くなるので、この書き込
みは高速に行える。この書き込みの間、ＤＲＡＭセル部
２０３でも選択されたワード線Ｘｉに接続された複数の
メモリセルの読み出しが行われる。

【００６７】次に、信号ＳＹＬとＹ１はローレベルにさ
れ、信号ＳＹＲはハイレベルにされる。その結果、リフ
レッシュ動作用センスアンプ５２１を選択されたセンス
アンプＳＡから切り離し、ＤＲＡＭセル部２０３に接続
する。この後、リフレッシュ動作用センスアンプ５２１
は、そこに保持したデータをＤＲＡＭセル２０３選択さ
れたワード線に接続された選択されたメモリセルにライ
トバックする。こうして、選択されたセンスアンプＳＡ
に保持されたデータとＤＲＡＭセル部２０３に保持され
た対応するデータを常に一致させておくことができる。
なお、このライトバックの間に次のメモリアクセスが同
じデータブロックもしくは他のデータブロックの読み出
しを要求し、そのメモリアクセスがヒットした場合に
は、そのメモリアクセスはそのデータブロックを保持す
るセンスアンプ列２１１に対してそのライトバックと並
行して実行される。

【００６８】本実施の形態によれば、メインアンプＭＡ
とセンスアンプＳＡとを接続するデータ線をグローバル
データ線で兼ねることにより、リードミスヒット時の高
速化を図れる効果がある。すなわち、センスアンプキャ
ッシュを経ることなく、メモリセルからメインアンプま
で直接の信号伝達経路が形成される。従って、図９と図
２０との比較に示すように、図１３の構成では、ＳＲに
よるセンスアンプ５０２の活性化とほぼ同時にAMAによ
りメインアンプを活性化することが出来る。リードヒッ
ト時には、センスアンプキャッシュ部２０１は、スイッ
チ回路列５０３ＬによりＤＲＡＭセル部２０３に属する
グローバルビット線部分を切り離しておけるので、セン
スアンプキャッシュ部２０１はキャッシュとして高速に
動作可能である。さらに、センスアンプキャッシュ部２
０１をキャッシュとして用いて、そこに保持されたデー
タを読み出すのに使用している間、ＤＲＡＭセル部２０
３のリフレッシュ動作を並行して行うことができるの
で、このメモリがリフレッシュ動作のためにアクセスで
きなくなる期間が低減される。また、ライト動作時に
は、ＤＲＡＭセル部２０３へのライトバックの間、後続
のリードアクセスがヒットした場合に、そのリードアク
セスをライトバックと並行して実行できるので、選択さ
れたセンスアンプＳＡへデータの書き込みおよびその後
のＤＲＡＭセル部２０３へのライトバックによるメモリ
の動作速度の低下を実効的に軽減できる。

【００６９】＜発明の実施の形態４の変形例＞実施の形
態４によるセンスアンプキャッシュ部２０１は、同一ワ
ード線上のＤＲＡＭセルを複数（図１３では４つ）の組
に分け、それらを個別に扱うことが容易なように構成さ
れている。たとえば、キャッシュミスヒット時に、信号
Ｙ１のみをハイレベルとすることにより、同一ワード線
に接続された複数のメモリセルが記憶する４つのデータ
ブロックの内、一つのみをキャッシュにラッチして、残
りをラッチしないことが可能である。すなわち、ブロッ
クサイズを可変に出来る。アプリケーションに応じてブ
ロックサイズを最適に設定し、キャッシュヒット率を上
げることができる効果が得られる。なお、この場合図７
のようにキャッシュタグ３０２は４ｘ６＝２４のブロッ
クを持つことが必須である。

【００７０】図２１には、ブロックサイズを可変にする
ための、SA/MA接続回路の回路例が示されている。該回
路には、ブロックサイズを指定する信号A(N+1)及びA(N+
2)が図６に加えて与えられる。 A(N+1)がハイレベルの
場合には、SY1〜6は有効であるがA1及びA2は無効とな
る。すなわち、たとえばY1〜4が同時に活性化され、同
一ワード線上のメモリセルのデータをひとかたまりとし
て、センスアンプキャッシュとのデータのやりとりが行
われる。 A(N+1)がロウレベルで A(N+2)がハイレベルの
場合には、 SY1〜6及びA1は有効であるがA2は無効とな
る。すなわち、たとえばY1、2が同時に活性化され、同
一ワード線上の１／２のメモリセルのデータをひとかた
まりとして、センスアンプキャッシュとのデータのやり
とりが行われる。 A(N+1)、 A(N+2)がともにロウレベル
の場合には、 SY1〜6、A1、A2すべてが有効となる。す
なわち、たとえばY1のみが活性化され、同一ワード線上
の１／４のメモリセルのデータをひとかたまりとして、
センスアンプキャッシュとのデータのやりとりが行われ
る。なお、センスアンプキャッシュに接続しないメモリ
セルの情報は、リフレッシュ用センスアンプ５２１によ
り書き戻される。

【００７１】＜発明の実施の形態５＞発明の実施の形態
１では、各メモリセルアレー２２１の同じメモリ信号を
保持するキャッシュとして使用できるセンスアンプ列は
一つであった。本実施の形態では、２より大きなウエイ
数を有するセットアソシアティブキャッシュを提供す
る。このために、本実施の形態では、４つの各メモリセ
ルアレー２２１のいずれにも、６つのセンスアンプ列２
１１を対応させ、各メモリセルアレー２２１から読み出
したデータを、いずれのセンスアンプ列によっても保持
可能にする。具体的には、ダイレクトマッピング制御回
路３３０（図７）に代えて、各メモリセルアレー２２１
のデータを保持すべきセンスアンプ列を一定の基準で決
定する回路を使用する。この回路は、６個のセンスアン
プ列２１１が過去どのような順番でアクセスされたかを
記録しておく。その後、いずれかのメモリアクセスに対
してミスヒットが発生した場合には、６つのセンスアン
プ列の中の一つを予め定めた基準で選択する。このよう
な回路の一番典型的なものは、ＬＲＵ（ＬｅａｓｔＲｅ
ｃｅｎｔ Ｕｓｅｄ）回路である。

【００７２】図２２に、ＬＲＵ回路を利用したキャッシ
ュコントローラの構成を示す。図７のダイレクトマッピ
ィング制御回路に代えて設けられたセットアソシアティ
ブ制御回路２２３０には、 A1、A2で選択されるキャッ
シュタグ３２０の４行に対応して４つのＬＲＵ回路２２
１０が設けられる。ＬＲＵ回路２２１０は、各キャッシ
ュタグブロック３２１に対応して、それに対応するセン
スアンプ群の最近の利用時刻を記憶し、かつ、複数のキ
ャッシュタグブロック３２１の各列に対応して、その列
に属する４つのキャッシュタグブロック３２１の内、そ
れに対応するセンスアンプ群が最近に利用された一つの
キャッシュタグブロック３２１（最近に利用されたキャ
ッシュタグブロックの番号）とそのセンスアンプ群の最
近の利用時刻とを記憶する。すなわち、キャッシュヒッ
トしたメモリアクセスを実行するごとに、そのメモリア
クセスのアドレスビットＡ１，Ａ２およびそのメモリア
クセスに対してキャッシュタグ３２０（図３）から与え
られるヒット時のセンスアンプ列選択信号ＢＹ１，，，
または６により選択されるキャッシュタグブロック３２
１に対して記憶された、そのキャッシュブロックに対応
するセンスアンプ群の利用時刻を更新する。また、その
キャッシュタグブロック３２１が属する列に対して記憶
された、その列に対応するセンスアンプ列の最近の利用
時刻と最近に利用されたキャッシュブロックの番号を更
新する。以上のヒット時の動作は、hit及びBY1〜6信号
を入力とするＬＲＵ情報ヒット時制御回路２２１１で制
御される。その後、いずれかのメモリアクセスに対して
ミスヒットが検出され、ＯＲゲート３２４から与えられ
るｍｉｓｓ信号がハイレベルとなった場合、このＬＲＵ
回路は、６つのセンスアンプ列に対応して記憶された最
近利用時刻に基づいて、過去最もアクセスから遠ざかっ
ているセンスアンプ列を選択するように、ミスヒット時
のセンスアンプ列選択信号ＣＹ１，，，または６を発生
する。また、ＬＲＵ回路の情報もこれに対応して書き換
えられる。以上のミスヒット時の動作は、ＬＲＵ情報ミ
スヒット時制御回路２２１２で制御される。その後の装
置動作は、すでに述べたのと同じである。こうして、６
ウエイのセットアソシアティブ方式のキャッシュが実現
され、キャッシュヒット率を向上する。センスアンプ列
２１１の数を変えることにより、６以外のウエイ数のキ
ャッシュも実現できる。

【００７３】

【発明の効果】本発明に係るマイクロコンピュータによ
れば、ＤＲＡＭ部分に対するセンスアンプがキャッシュ
としても使用できるセンスアンプキャッシュであるの
で、スペースの無駄がなくなる。

【００７４】とくに、センスアンプキャッシュ部分が領
域的に集め、アクセスされたメモリセルアレー内のロー
カルビット線を複数のメモリセルアレーに共通に設けた
グローバルビット線を介して一つのセンスアンプ列に接
続した場合、このセンスアンプキャッシュ部分は高速動
作に適している。

【００７５】オンチップＤＲＡＭのビット線を階層化構
成とするとともに、キャッシュコントローラにＬＲＵ回
路を備える本発明の実施の形態によれば、任意のＤＲＡ
Ｍセルが複数のセンスアンプのうち一つを選択して接続
できるので、セットアソシアティブのキャッシュが実現
でき、キャッシュヒット率が向上する。

【図面の簡単な説明】

【図１】本発明に係る半導体チップの概略回路ブロック
図。

【図２】図１の装置中のＤＲＡＭセル部の概略回路ブロ
ック図。

【図３】図２の回路中のメモリセルデコーダの概略回路
ブロック図。

【図４】図１の装置中のセンスアンプキャッシュ部の概
略回路ブロック図。

【図５】図１の装置中のセンスアンプ／メモリセルアレ
ー接続回路の概略回路ブロック図。

【図６】図１の装置中のセンスアンプ／メインアンプ接
続回路の概略回路ブロック図。

【図７】図１の装置中のキャッシュコントローラの概略
回路ブロック図。

【図８】図１の装置の、リードヒット時の動作波形図。

【図９】図１の装置の、リードミス時の動作波形図。

【図１０】図１の装置の、ライト時の動作波形図。

【図１１】本発明に係る他の半導体チップの概略回路ブ
ロック図。

【図１２】本発明に係るさらに他の半導体チップの概略
回路ブロック図。

【図１３】本発明に係るさらに他の半導体チップの概略
回路ブロック図。

【図１４】図１３の装置の動作を説明する図

【図１５】従来技術によるマイクロコンピュータの概略
回路図。

【図１６】従来技術によるＤＲＡＭの概略回路図。

【図１７】メインアンプの回路構成の一例を示す図。

【図１８】メモリセルの断面構造図。

【図１９】センスアンプの回路構成の一例を示す図。

【図２０】図１３の装置の、リードミス時の動作波形
図。

【図２１】図１３の装置のセンスアンプ／メインアンプ
接続回路の概略回路ブロック図。

【図２２】図１の装置中のキャッシュコントローラの概
略回路ブロック図。

【符号の説明】

ＧＢＬ１／ＧＢＢ１・・・グローバルビット線対、ＢＬ
１／ＢＢ１・・・ローカルビット線対、ＤＬ１・・・デ
ータ線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 伸好 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】ＣＰＵを有するマイクロコンピュータ部分
   と、 上記マイクロコンピュータ部分によりアクセスされるダ
   イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
   とを有し、 上記ＤＲＡＭは、 少なくとも一つのビット線と、 上記ビット線に接続された複数のメモリセルと、 上記マイクロコンピュータ部分からの先行するデータリ
   ードアクセス要求が指定するいずれか一つのメモリセル
   に記憶された信号を該ビット線に読み出すためのデータ
   読み出し回路と、 該ビット線上に読み出された上記信号を検出し、検出さ
   れた上記信号を上記マイクロコンピュータ部分に転送す
   るための検出転送回路とを有し、 上記検出転送回路は、 上記複数のメモリセルの近傍に集中して、かつ、上記ビ
   ット線の延在する方向に配列された複数のセンスアンプ
   であって、各センスアンプは、それが上記複数のメモリ
   セルの一つから読み出された信号を検出したときに、そ
   の検出した信号を保持するように構成されているもの
   と、 上記複数のセンスアンプの内の一つを選択的に上記ビッ
   ト線に接続するための第１のスイッチ回路と、 上記複数のセンスアンプの内、上記先行するデータリー
   ドアクセス要求に応答して、そのデータリードアクセス
   要求が要求する、いずれか一つのメモリセルに保持され
   た信号を検出するために第１のセンスアンプを選択し、
   上記マイクロコンピュータ部分からの後続のデータリー
   ドアクセス要求に応答して、その要求が指定するいずれ
   か一つのメモリセルに記憶された信号を保持するいずれ
   かの第２のセンスアンプを選択するための選択回路と、 上記読み出し回路により上記信号が読み出されたとき
   に、上記第１のセンスアンプを上記ビット線に接続する
   ように上記第１のスイッチ回路を制御する制御回路と、 上記先行するデータリードアクセス要求に応答して、上
   記第１のセンスアンプにより検出された信号を読み出し
   上記マイクロコンピュータ部分に転送し、上記後続のデ
   ータリードアクセス要求に応答して、上記第２のセンス
   アンプに保持された記憶信号を読み出し、上記マイクロ
   コンピュータ部分に転送するためのデータ転送回路とを
   有するマイクロコンピュータ。
2. 【請求項２】上記ビット線は、 グローバルビット線と、 上記グローバルビット線の延在方向に配列された複数の
   ローカルビット線と、 上記複数のローカルビット線の内、上記先行するデータ
   リード要求が指定するメモリセルが接続された一つのロ
   ーカルビット線を選択的に該グローバルビット線に接続
   するための第２のスイッチ回路とからなり、 上記複数のメモリセルは、複数のメモリセルアレーに区
   分され、各メモリセルアレーに属する複数のメモリセル
   は、そのメモリセルアレーに対応する上記複数のローカ
   ルビット線の一つに接続され、 上記第１のスイッチ回路は、上記複数のセンスアンプの
   一つを選択的に上記グローバルビット線に接続する回路
   からなる請求項２記載のマイクロコンピュータ。
3. 【請求項３】上記グローバルビット線および上記第１の
   スイッチ回路によりそのグローバルビット線に接続され
   た上記一つのローカルビット線を介して、上記読み出し
   回路により読み出されたメモリセルにリフレッシュ動作
   を行うための、上記グローバルビット線に接続されてい
   るリフレッシュ用センスアンプをさらに有する請求項２
   記載のマイクロコンピュータ。
4. 【請求項４】上記リフレッシュ動作用センスアンプは、
   上記複数のローカルビット線と上記複数のセンスアンプ
   との間に配置され、 上記グローバルビット線は、 上記複数のローカルビット線に並置された第１の部分
   と、 上記リフレッシュ動作用センスアンプの近傍に位置する
   第２の部分と、 上記複数のセンスアンプの近傍に位置する第３の部分
   と、 上記第１，第２の部分を接続するための第３のスイッチ
   回路と、 上記第２，第３の部分を接続するための第４のスイッチ
   回路とからなり、 上記リフレッシュ動作用センスアンプは、上記第２の部
   分に接続され、 上記第１のスイッチ回路は、上記複数のセンスアンプの
   一つを上記第３の部分に選択的に接続する回路からな
   り、 上記第２のスイッチ回路は、上記読み出し回路により読
   み出された上記メモリセルが接続された上記一つのロー
   カルビット線を上記第１の部分に選択的に接続する回路
   からなる請求項３記載のマイクロコンピュータ。
5. 【請求項５】上記第３のスイッチ回路は、上記第１のセ
   ンスアンプが上記読み出された信号を検出する間および
   上記信号の検出の終了後は上記第１，第２の部分を接続
   し、もって上記リフレッシュ動作用センスアンプにより
   リフレッシュ動作を実行させ、 上記第４のスイッチ回路は、上記第１のセンスアンプが
   上記読み出された信号を検出する間は上記第２，第３の
   部分を接続し、上記信号の検出の終了後に上記リフレッ
   シュ動作用センスアンプがリフレッシュ動作を実行する
   間は、上記第２，第３の部分を分離する請求項４記載の
   マイクロコンピュータ。
6. 【請求項６】上記選択回路は、上記マイクロコンピュー
   タ部分からのデータライト要求に応答して、その要求が
   指定した書き込みデータを書き込むべき第３のセンスア
   ンプを上記複数のセンスアンプから選択し、 上記データ転送回路は、上記第３のセンスアンプに上記
   書き込みデータを書き込む回路を有し、 上記第４のスイッチ回路は、上記書き込みの間は上記第
   ２，第３の部分を接続し、もってその書き込みデータを
   上記上記リフレッシュ動作用センスアンプにも書き込
   み、上記第３のセンスアンプへの書き込みの完了後に上
   記第２，第３の部分を分離し、 上記第３のスイッチ回路は、上記第３のセンスアンプへ
   の書き込みの間は上記第１，第２の部分を分離し、その
   書き込みの完了後に上記第１，第２の部分を接続し、も
   って、そのデータライト要求が指定するメモリセルへの
   上記書き込みデータの書き込みを上記リフレッシュ動作
   用センスアンプに実行させる請求項４記載のマイクロコ
   ンピュータ。
7. 【請求項７】上記データ転送回路は、 上記複数のセンスアンプの近傍に設けられたデータ線
   と、 上記複数のセンスアンプの一つを上記データ線に選択的
   に接続するための第３のスイッチ回路とを有し、 上記制御回路は、 上記先行するデータリードアクセス要求に応答して、上
   記第１のセンスアンプにより検出された上記信号を上記
   データ転送回路が読み出すときに、上記第１のセンスア
   ンプを選択的に上記データ線に接続するように、上記第
   ３のスイッチ回路を制御し、上記後続のデータリードア
   クセス要求に応答して、上記第２のセンスアンプに保持
   された信号を上記データ転送回路が読み出すときに、上
   記第３のセンスアンプを選択的に上記データ線に接続す
   るように上記第３のスイッチ回路を制御し、 上記データ転送回路は、上記データ線に接続され、上記
   先行するデータリード要求および上記後続のデータリー
   ド要求の各々に応答し、上記データ線上の信号を検出
   し、検出した信号を上記マイクロコンピュータ部分に送
   出するためのメインアンプをさらに有する請求項２記載
   のマイクロコンピュータ。
8. 【請求項８】上記グローバルビット線は、 該複数のローカルビット線の近傍に位置する第１の部分
   と、 上記複数のセンスアンプの近傍に位置する第２の部分
   と、 上記第１，第２の部分とを接続するための第３のスイッ
   チ回路とを有し、 上記データ転送回路は、上記第２の部分に接続され、上
   記第２の部分上の信号を検出し、検出した信号を上記マ
   イクロコンピュータ部分に送出するためのメインアンプ
   を有し、 上記第３のスイッチ回路は、上記後続のデータリードア
   クセス要求に応答し、上記読み出し回路が上記信号を読
   み出すときに、上記第１と第２の部分を接続し、上記後
   続のデータリードアクセス要求に応答し、その要求が指
   定するメモリセルに記憶された信号を、上記第３のセン
   スアンプから上記データ転送回路が読み出すときに、上
   記第１，第２の部分を分離する請求項２記載のマイクロ
   コンピュータ。
9. 【請求項９】上記選択回路は、上記複数のセンスアンプ
   の各々を選択するごとに、選択されたセンスアンプの履
   歴を記録し、新たにセンスアンプを選択するときに、そ
   の記録された履歴に基づいてその新たなセンスアンプを
   選択する回路を有する請求項１記載マイクロコンピュー
   タ。
10. 【請求項１０】上記履歴を記録し、選択する回路は、最
    近に選択されなかったセンスアンプを選択する回路から
    なる請求項９記載マイクロコンピュータ。