JP2009163797A - 半導体記憶装置 - Google Patents

Abstract

【課題】小型でセルの安定性と高性能な書き込み特性を持った半導体記憶装置を提供する事を目的とする。
【解決手段】データを保持するメモリセルを複数配設してなるサブアレイと、前記サブアレイを複数配設してなるメモリセルアレイと、前記サブアレイに接続される第１のビット線及び第２のビット線からなるビット線対と、複数の前記サブアレイの各々に対応して配設され前記サブアレイへのデータの書き込み及び前記サブアレイからのデータの読み出しを行う書き込み／読み出し回路とを備え、一対の前記サブアレイ及び前記書き込み／読み出し回路が、前記ビット線対に沿って繰り返し配列され、データが前記書き込み／読み出し回路および前記ビット線対を介して転送され得るように構成される。
【選択図】図１

Description

本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）に係り、特に書き込み／読み出し回路の構成と、書き込み／読み出しデータが転送されるビット線の構造に関するものである。

ＳＲＡＭは、ランダムアクセスによる書き込み／読み出しが可能なメモリ（ＲＡＭ）の一種で、記憶素子としてフリップフロップ回路などを用いている。近年、集積回路の微細化に伴い、安定動作するＳＲＡＭの開発が難しくなりつつある。

ＳＲＡＭを形成する配線の大きさ（設計ルール）を微細化すると、フリップフロップ回路を構成するトランジスタの閾値電圧のバラつきが顕著になり、ＳＲＡＭの各種動作の安定性の劣化や、書き込み特性の劣化などの動作不良につながっている。特にＳＲＡＭにおいては、安定性の改善と書き込み特性の改善はトレードオフの関係にあり、共に改善することは非常に難しい状況となっている。

上記課題を解決する方法として、記憶素子へデータの書き込み／読み出しを行うために用いるビット線を複数に分割し、更にデータを転送する専用のビット線を設ける方法（特許文献１）がある。しかし、この方法は、メモリセルに対する周辺回路の相対的な面積の増大を引き起こし、ＳＲＡＭ全体の面積効率を低下させる課題があった。

よって、従来の技術では、動作の安定性と書き込み特性の向上を図ったＳＲＡＭを小型化することは困難であった。
特開昭５９−１６５２９２号公報

そこで、本発明は、メモリセルの各種動作が安定し高性能な書き込み特性を持ち、かつ小型なＳＲＡＭを提供する事を目的とする。

本発明の一態様による半導体記憶装置は、データを保持するメモリセルを複数配設してなるサブアレイと、前記サブアレイを複数配設してなるメモリセルアレイと、前記サブアレイに接続される第１のビット線及び第２のビット線からなるビット線対と、複数の前記サブアレイの各々に対応して配設され前記サブアレイへのデータの書き込み及び前記サブアレイからのデータの読み出しを行う書き込み／読み出し回路とを備え、一対の前記サブアレイ及び前記書き込み／読み出し回路が、前記ビット線対に沿って繰り返し配列され、データが前記書き込み／読み出し回路および前記ビット線対を介して転送され得るように構成されたことを特徴とする。

本発明によれば、メモリセルの各種動作が安定し高性能な書き込み特性を持ち、かつ小型なＳＲＡＭを提供することができる。

次に、本発明の実施の形態に係る半導体記憶装置を、図面に基づいて説明する。

[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体記憶装置（以下ＳＲＡＭ）を構成するメモリセルアレイ１０とダミー回路７０の一部構成図である。図１に示すように、メモリセルアレイ１０は、メモリセルＭＣを複数配置したサブアレイＳＡを複数有する。

図２はメモリセルＭＣの一部構成図である。メモリセルＭＣは、ｐＭＯＳトランジスタ１０１とｎＭＯＳトランジスタ１０２を直列接続させて形成される電流経路１０３を左右対称に２つ有する。以下では、左側の電流経路１０３を１０３Ｌと、右側の電流経路１０３を１０３Ｒと称し、両者を指す場合にはＬ、Ｒを付けずに１０３と称する。その他の構成要素（１０１、１０２、１０４）も同様とする。

各電流経路１０３のｐＭＯＳトランジスタ１０１の第１主電極とｎＭＯＳトランジスタ１０２の第１主電極が接続するノードＮ１０には、選択用トランジスタ１０４の第２主電極が接続される。更に、左側の電流経路１０３ＬのノードＮ１０Ｌには、右側の電流経路１０３Ｒを形成するｐＭＯＳトランジスタ１０１ＲとｎＭＯＳトランジスタ１０２Ｒのゲート電極が接続される。右側の電流経路１０３ＲのノードＮ１０Ｒも同様である。

各電流経路１０３に接続される選択用トランジスタ１０４の第１主電極は、対に配設されるビット線ＢＬの一方に接続され、ゲート電極は、ワード線ＷＬに共通接続される。第１主電極は、例えばドレイン電極とし、第２主電極は、例えばソース電極とする。なお、本実施の形態では６Ｔｒ型のＳＲＡＭが用いられているが、４Ｔｒ２Ｒ型やその他の型のＳＲＡＭでも構わない。

再び図１に戻って説明を続ける。

対のビット線ＢＬには複数のメモリセルＭＣが接続され、一つのサブアレイＳＡを形成する。また、書き込み／読み出し回路５０は、複数あるサブアレイＳＡの各々に対応して配設される。そして、サブアレイＳＡと、それに対応する書き込み／読み出し回路５０が、繰り返しビット線の方向に沿って形成されている。これにより、複数のサブアレイ毎に分断されたビット線対の間で、データ転送が可能とされている。

このように、複数あるサブアレイＳＡを書き込み／読み出し回路５０が繋ぎ合せ繰り返し形成する形でメモリセルアレイ１０は形成される。図１に示す様に、同じ第１方向に沿って並ぶサブアレイＳＡは、書き込み／読み出し回路５０により繋ぎ合され、その繋ぎ合されたサブアレイＳＡの群れが第２方向に沿って複数並ぶ。なお、ここでは説明の都合上、上述のサブアレイＳＡの群れを１列〜ｎ列と称する。それぞれの列の最上段には、図示しない入力バッファが接続され、最下段には図示しない出力バッファが接続される。

よって、本実施の形態では、図示しない出力バッファまでのデータの転送にも分割された対のビット線ＢＬが使用される。なお、複数ある対のビット線ＢＬは全て同一の配線層に形成される。

従来のＳＲＡＭでは、メモリセルＭＣに保持されるデータを出力バッファまで転送するのに他の配線層に形成される専用のビット線を用いていたが、本実施の形態では、転送用にも分割された対のビット線ＢＬを使用するため、従来のＳＲＡＭより配線層を少なく形成することができる。

次に、第１の実施の形態に係るＳＲＡＭを構成するメモリセルアレイ１０の内部構成を、図を用いて説明する。図３Ａは、メモリセルアレイ１０の一部平面図であり、図３Ｂ〜図３Ｄは図３Ａを配線層毎に示した図である。なお、図３Ｂ〜図３Ｄは、図３Ｄの上部の配線層が図３Ｃ、更にその上部の配線層が図３Ｂという関係となっている。図３Ａは、第１方向に沿って並ぶメモリセルＭＣを書き込み／読み出し回路５０が繋ぐ部分を示している。よって、図３Ａには、メモリセルＭＣが形成される領域８９と、書き込み／読み出し回路５０が形成される領域９０とが存在する。

メモリセルアレイ１０は、シリコン基板のウェル９１に形成されたＮ型拡散層８０とＰ型拡散層８１を有する。また、拡散層８０、８１と交叉するようにゲート線８２が形成される。図３Ｄは、上述した基板の表面層に形成される拡散層８０、８１とゲート線８２、そして、それらと図３Ｃに示す第１配線層８３を繋ぐコンタクトプラグＣＰを示している。

図３Ｃは、第１配線層８３と、第１配線層８３と図３Ｂに示す第２配線層８４〜８８を繋ぐコンタクトプラグＣＰ２を示している。また、図３Ｄに示す表面層と第１配線層８３を繋ぐコンタクトプラグＣＰが接続する位置には、図３Ｄに示すコンタクトプラグＣＰと同形状の点線を示している。例えば、図３Ｄに示すコンタクトプラグＣＰ[０]は、図３Ｃに点線で示すコンタクトプラグＣＰ[０]の位置に接続され、図３Ｄに示すコンタクトプラグＣＰ[１]は、図３Ｃに点線で示すコンタクトプラグＣＰ[１]の位置に接続される。コンタクトプラグＣＰ[２]〜ＣＰ[４]も同様となる。また、その他のコンタクトプラグＣＰは、図３Ｄに示すコンタクトプラグＣＰと対応した位置に示す点線に接続される。

図３Ｂは、第２配線層に形成されるビット線８４、ＶＤＤ線８５、ＶＳＳ線８６、ワード線８７、及び信号線Ｐｒｅ８８を示している。なお、図３Ｃと同じように、第１配線層８３と第２配線層間を繋ぐコンタクトプラグＣＰ２が接続する位置には、図３Ｃに示すコンタクトプラグＣＰ２と同形状の点線を示している。

次に、書き込み／読み出し回路５０の構成について説明する。図４は、書き込み／読み出し回路５０の構成図である。サブアレイＳＡ[ｉ]とサブアレイＳＡ[ｉ＋１]の間に形成される書き込み／読み出し回路５０を例に説明する。

サブアレイＳＡ[ｉ]は、ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に接続され、サブアレイＳＡ[ｉ＋１]は、ビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]に接続される。

書き込み／読み出し回路５０は、第１の電流経路５０Ａと第２の電流経路５０Ｂにより構成される。第１の電流経路５０Ａは、ｐＭＯＳトランジスタ１０１、第１のｎＭＯＳトランジスタ１０２、第２のｎＭＯＳトランジスタ１０２の順に直列接続して形成される。第１のｎＭＯＳトランジスタ１０２のゲート電極にビット線ＢＬ[２ｉ−１]が接続される。ｐＭＯＳトランジスタ１０１と第１のｎＭＯＳトランジスタ１０２の第１主電極にビット線ＢＬ[２ｉ＋１]が接続される。ｐＭＯＳトランジスタ１０１と第２のｎＭＯＳトランジスタ１０２のゲート電極には、信号線Ｐｒｅ［ｉ］が接続される。信号線Ｐｒｅ［ｉ］には、ビット線ＢＬ[２ｉ＋１]にデータを転送する際は第１の電圧が印加され、ビット線ＢＬ[２ｉ＋１]をプリチャージする際は第２の電圧が印加される。第１の電圧は、例えば３Ｖとし、第２の電圧は、例えば０Ｖとする。第１の電圧は３Ｖより高い電圧、第２の電圧は０Ｖより低い電圧でも構わない。第１主電極は、例えばドレイン電極とし、第２主電極は、例えばソース電極とする。

第２の電流経路５０Ｂは、図４に示すように第１の電流経路５０Ａに対し信号線Ｐｒｅ[ｉ]を基準として左右対称に形成される。ビット線ＢＬ[２ｉ−１]の位置にはビット線ＢＬ[２ｉ]が接続され、ビット線ＢＬ[２ｉ＋１]の位置にはビット線ＢＬ[２ｉ＋２]が接続される。

信号線Ｐｒｅは、ダミー回路７０に接続される。ダミー回路７０とメモリセルアレイ１０との関係を、図１、図４を用いて説明する。

ダミー回路７０は、メモリセルアレイ１０と同じように、一対のビット線ＢＬＤ［ｉ−１］、ＢＬＤ［ｉ］にメモリセルＭＣが複数接続されて形成されるサブアレイＳＡを、第１方向に繋ぎ合されて形成される。ダミー回路７０のサブアレイＳＡを形成するメモリセルＭＣの数は、メモリセルアレイ１０のサブアレイＳＡを形成するメモリセルＭＣの数と同数が好ましいが、それより少ない数でも構わない。

ダミー回路７０の構成がメモリセルアレイ１０の構成と異なるのは、複数あるサブアレイＳＡを繋ぎ合せるのが書き込み／読み出し回路５０ではなく、インバータ７１である点である。図１に示すように、ダミー回路７０では、複数あるサブアレイＳＡは、直列に接続された２つのインバータ７１によって繋ぎ合わされる。なお、サブアレイＳＡを繋ぎ合わせるインバータ７１は、サブアレイＳＡを構成する対のビット線ＢＬのどちらか一方に配設される。

図１に示す様に、信号線Ｐｒｅは、第２方向に沿って並ぶメモリセルアレイ１０の書き込み／読み出し回路５０内のＭＯＳトランジスタのゲート電極間に共通接続される。書き込み／読み出し回路５０内のＭＯＳトランジスタのゲート電極には、ダミー回路７０のメモリセルＭＣに格納されているデータの反転させたデータを供給させる必要がある為、信号線Ｐｒｅにはインバータ７１が１つ直列に接続される。なお、本実施の形態では信号線Ｐｒｅに直列に接続されるインバータ７１は１つであるが、他の奇数個でも構わない。

次に、第１の実施の形態の書き込み／読み出し時の動作を、図１、図５Ａ、図５Ｂ、図６を用いて説明する。図５Ａは、読み出し時のタイミングチャートであり、図５Ｂは読み出し時の真理値表である。図１に示すサブアレイＳＡ[ｉ]の中のメモリセルＭＣ[０]を読み出すのを例に説明する。

図５Ａに示すように、時刻ｔ０以前、即ちスタンバイ時、全てのビット線ＢＬはプリチャージされた状態（“１”状態）となっている。時刻ｔ０に、メモリセルＭＣ[０]に接続されるワード線ＷＬ０に読み出し電圧ＲＶを印加する。すると、時刻ｔ１に、ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]にメモリセルＭＣ[０]から読み出したデータが出力される。例えば、ＢＬ[２ｉ−１]に“１”が出力され、ＢＬ[２ｉ]に“０”が出力されたとする。

次に、その読み出したデータを、図示しない最下段に接続される出力バッファまで転送する。その為に、その読みだしたデータを、次段のサブアレイＳＡ［ｉ＋１］に接続されるビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]に転送する。ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]にあるデータをビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]に転送するには、信号線Ｐｒｅ[ｉ]を“１”にする必要がある。その為には、ダミー回路７０内のビット線ＢＬＤ[ｉ]が“０”にならなければならない。なお、ダミー回路７０を形成する対のビット線ＢＬも、スタンバイ時はプリチャージされた状態（“１”状態）となっている。

ダミー回路７０内の全てのメモリセルＭＣＤには、ビット線ＢＬＤ[ｉ]が必ず“０”となる固定データが保持されている。よって、ビット線ＢＬＤ[ｉ]を“０”にするには、メモリセルＭＣＤに保持されているデータを読み出せば良い。

以上より、ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]からビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]へデータを転送する際は、ダミー回路７０内のビット線ＢＬＤ[ｉ]に接続されるメモリセルＭＣＤのデータを読み出す。それにより、時刻ｔ２に信号線Ｐｒｅ[ｉ]が“１”になり、時刻ｔ３にビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に出力されているデータの反転したデータがビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]に転送される。それが繰り返され、最下段に接続される図示しない出力バッファまで転送される。

なお、図５Ａに示す様に、メモリセルＭＣ[０]から読み出したデータがビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に完全に反映された後に、信号線Ｐｒｅを“１”にする様ダミー回路７０を制御する必要がある。なぜなら、ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に読み出したデータが反映される前に信号線Ｐｒｅ[ｉ]を“１”にしてしまうと、プリチャージされた状態のデータ（共に“１”、“１”）を反転したデータが転送されてしまう為である。それを防ぐ為に、転送するデータの“１”、“０”がビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に完全に反映されてから信号線Ｐｒｅ[ｉ]を“１”にして転送するようダミー回路７０を制御しなければならない。

また、読み出す際は、読み出すメモリセルＭＣの上段に配設される書き込み／読み出し回路５０の出力はハイインピーダンスに設定しておく必要がある。なぜなら、保持されているデータが読み出されるメモリセルＭＣの上段に配設される書き込み／読み出し回路５０の出力が何らかの電圧に設定されていると、その電圧によって読み出されるメモリセルＭＣに誤書き込みがされる可能性がある為である。

図６は、書き込み時のタイミングチャートである。図１に示すサブアレイＳＡ[ｉ＋１]の中のメモリセルＭＣ[０]へ書き込む動作を例に説明する。なお、図６は、書き込みデータがビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]まで転送され、それ以降の状態を示している。

時刻ｔ０に、ビット線ＢＬ[２ｉ−１]、ＢＬ[２ｉ]に書き込みデータが転送され、データが完全に転送された後、時刻ｔ１にＰｒｅ[ｉ]が“１”にされ、ビット線ＢＬ[２ｉ＋１]、ＢＬ[２ｉ＋２]に転送される。そして、メモリセルＭＣ[０]が接続するワード線ＷＬ０に書き込み電圧ＷＶを印加し、データを書き込む。
なお、書き込むメモリセルＭＣ[０]以降の書き込み／読み出し回路５０は、転送動作を行わずデータは転送されない。

[第２の実施の形態]
図７は、本発明の第２の実施の形態に係るＳＲＡＭを構成するメモリセルアレイ１３０の一部構成図である。図７に示すように、メモリセルアレイ１３０は、メモリセルＭＣを複数配置したサブアレイＳＡを複数有する。これらの点、第１の実施の形態と同様である。

図８は、本実施の形態の書き込み／読み出し回路１５０の構成図である。サブアレイＳＡ[ｎ]とサブアレイＳＡ[ｎ＋１]の間に形成される書き込み／読み出し回路１５０を例に説明する。サブアレイＳＡ[ｎ]は、ビット線ＢＬ[２ｎ−１]、ＢＬ[２ｎ]に接続され、サブアレイＳＡ[ｎ＋１]は、ビット線ＢＬ[２ｎ＋１]、ＢＬ[２ｎ＋２]に接続される。第２の実施の形態に係る書き込み／読み出し回路１５０は、図８に示すように第１の電流経路１５０Ａと、それと左右対称に形成される第２の電流経路１５０Ｂにより形成される。

第１の電流経路１５０Ａは、第１のｐＭＯＳトランジスタ１０１、第２のｐＭＯＳトランジスタ１０１、第１のｎＭＯＳトランジスタ１０２、及び第２のｎＭＯＳトランジスタ１０２をその順に直列接続して形成される。第２のｐＭＯＳトランジスタ１０１と第１のｎＭＯＳトランジスタ１０２が接続されるノードＮ３０には、第３のｐＭＯＳトランジスタ１０１の第１主電極が接続される。第２のｐＭＯＳトランジスタ１０１と第１のｎＭＯＳトランジスタ１０２のゲート電極にビット線ＢＬ[２ｎ−１]が接続される。ノードＮ３０にはビット線ＢＬ[２ｎ＋１]が接続される。第３のｐＭＯＳトランジスタ１０１のゲート電極には、信号線Ｐｒｅ［ｎ］が接続される。信号線Ｐｒｅ［ｎ］には、ビット線ＢＬ［２ｎ−１］からビット線ＢＬ[２ｎ＋１]にデータを転送する際は第１の電圧が印加される。一方、ビット線ＢＬ[２ｎ＋１]をプリチャージする際は第２の電圧が印加される信号線Ｐｒｅ[ｎ]が接続される。第１のｐＭＯＳトランジスタ１０１のゲート電極には、ビット線ＢＬ[２ｎ＋１]にデータを転送する際は第３の電圧が印加される信号線Ｔｒａｎｓｂ[ｎ]が接続される。第２のｎＭＯＳトランジスタ１０２のゲート電極には、ビット線ＢＬ[２ｎ＋１]にデータを転送する際は第４の電圧が印加される信号線Ｔｒａｎｓ[ｎ]が接続される。第１、第４の電圧は、例えば３Ｖとし、第２、第３の電圧は、例えば０Ｖとする。第１、第４の電圧は３Ｖより高い電圧、第２、第３の電圧は０Ｖより低い電圧でも構わない。

第２の電流経路１５０Ｂは、図８に示すように第１の電流経路１５０Ａを信号線Ｐｒｅ[ｎ]を基準として左右対称に形成される。ビット線ＢＬ[２ｎ−１]の位置にはビット線ＢＬ[２ｎ]が接続され、ビット線ＢＬ[２ｎ＋１]の位置にはビット線ＢＬ[２ｎ＋２]が接続される。

次に、第２の実施の形態の書き込み／読み出し時の動作を、図７、図８、図９、を用いて説明する。図９は、読み出し時の真理値表である。図７に示すサブアレイＳＡ[ｎ]の中のメモリセルＭＣ[０]を読み出すのを例に説明する。

スタンバイ時、全てのビット線ＢＬはプリチャージされた状態（“１”状態）となっている。また、読み出したいメモリセルＭＣ[０]に接続されるワード線ＷＬ０に読み出し電圧ＲＶを印加する。すると、ビット線ＢＬ[２ｎ−１]、ＢＬ[２ｎ]にメモリセルＭＣ[０]から読み出したデータが出力される。例えば、ＢＬ[２ｉ−１]に“１”が出力され、ＢＬ[２ｉ]に“０”が出力されたとする。これらの点、第１の実施の形態と同様である。

次に、その読み出したデータを、図示しない最下段に接続される出力バッファまで転送する。その為に、まずビット線ＢＬ[２ｎ＋１]、ＢＬ[２ｎ＋２]に転送する。ビット線ＢＬ[２ｎ−１]、ＢＬ[２ｎ]にあるデータをビット線ＢＬ[２ｎ＋１]、ＢＬ[２ｎ＋２]に転送するには、図９に示す様に、信号線Ｐｒｅ[ｎ]を“１”にし、信号線Ｔｒａｎｓｂ[ｎ]を“０”にし、信号線Ｔｒａｎｓを“１”にする。なお、この制御は図示しないコントローラにより行われる。

また、読み出す際は、第１の実施の形態と同様に読み出すメモリセルＭＣの上段に配設される書き込み／読み出し回路１５０の出力はハイインピーダンスに設定しておく必要がある。よって、図９に示すように、ハイインピーダンス設定にする際は、信号線Ｐｒｅ[ｎ]は“１”にされ、信号線Ｔｒａｎｓｂ[ｎ]は“１”にされ、信号線Ｔｒａｎｓを“０”に制御される。

書き込み動作は、第１の実施の形態と同様に、図示しない最上段に接続される入力バッファから、書き込みデータが書き込みたいメモリセルＭＣまで転送され続ける。書き込み／読み出し回路１５０の転送動作は、読み出し動作時と同様である。

この発明の一実施の形態による半導体記憶装置内部のメモリセルアレイとダミー回路の一部回路図である。 同半導体記憶装置内部のメモリセルの回路図である。 同半導体記憶装置内部のメモリセルアレイの平面図である。 図３の第２配線層のみを示した図である。 図３の第１配線層とコンタクトプラグを示した図である。 図３のゲート線、拡散層、及びコンタクトプラグを示した図である。 この発明の一実施の形態による半導体記憶装置内部の書き込み／読み出し回路の回路図である。 この発明の一実施の形態による半導体記憶装置の読み出し時の動作を示すタイミングチャートである。 この発明の一実施の形態による半導体記憶装置内部の書き込み／読み出し回路、及びダミー回路の動作を示す真理値表である。 この発明の一実施の形態による半導体記憶装置の書き込み時の動作を示すタイミングチャートである。 この発明の一実施の形態による半導体記憶装置内部のメモリセルアレイの一部回路図である。 この発明の一実施の形態による半導体記憶装置内部の書き込み／読み出し回路の回路図である。 この発明の一実施の形態による半導体記憶装置内部の書き込み／読み出し回路の動作を示す真理値表である。

符号の説明

１０…メモリセルアレイ、５０…書き込み／読み出し回路、５０Ａ…書き込み／読み出し回路を構成する第１の電流経路、５０Ｂ…書き込み／読み出し回路を構成する第２の電流経路、７０…ダミー回路、７１…インバータ、８０…Ｎ型拡散層、８１…Ｐ型拡散層、８２…ゲート線、８３…第１配線層、８４…ビット線（第２配線層）、８５…ＶＤＤ線（第２配線層）、８６…ＶＳＳ線（第２配線層）、８７…ワード線（第２配線層）、８８…信号線Ｐｒｅ（第２配線層）、８９…メモリセル領域、９０…書き込み／読み出し回路領域、９１…シリコン基板のウェル、１０１…ｐＭＯＳトランジスタ、１０２…ｎＭＯＳトランジスタ、１０３…メモリセルを構成する電流経路、１０４…メモリセル内の選択トランジスタ、１３０…第２の実施の形態におけるメモリセルアレイ、１５０…第２の実施の形態における書き込み／読み出し回路、１５０Ａ…第２の実施の形態における書き込み／読み出し回路を構成する第１の電流経路、１５０Ｂ…第２の実施の形態における書き込み／読み出し回路を構成する第２の電流経路。

Claims (5)

1. データを保持するメモリセルを複数配設してなるサブアレイと、
   前記サブアレイを複数配設してなるメモリセルアレイと、
   前記サブアレイに接続される第１のビット線及び第２のビット線からなるビット線対と、
   複数の前記サブアレイの各々に対応して配設され前記サブアレイへのデータの書き込み及び前記サブアレイからのデータの読み出しを行う書き込み／読み出し回路と
   を備え、
   一対の前記サブアレイ及び前記書き込み／読み出し回路が、前記ビット線対に沿って繰り返し配列され、データが前記書き込み／読み出し回路および前記ビット線対を介して転送され得るように構成された
   ことを特徴とする半導体記憶装置。
2. 前記書き込み／読み出し回路は、
   前段に配列された前記サブアレイに接続される前記第１のビット線と、後段に配列された前記サブアレイに接続される前記第１のビット線との間に配設される第１の電流経路と、
   前段に配列された前記サブアレイに接続される前記第２のビット線と、後段に配列された前記サブアレイに接続される前記第２のビット線との間に配設される第２の電流経路と
   を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記書き込み／読み出し回路は、
   第１のｐＭＯＳトランジスタ、及び第１、第２のｎＭＯＳトランジスタをその順に直列接続してなる第１の電流経路と、
   第２のｐＭＯＳトランジスタ、及び第３、第４のｎＭＯＳトランジスタをその順に直列接続してなる第２の電流経路とを備え、
   前段に配列された前記サブアレイに接続される前記第１のビット線が前記第１のｎＭＯＳトランジスタのゲート電極に接続され、
   後段に接続された前記サブアレイに接続される前記第１のビット線が前記第１のｐＭＯＳトランジスタの第１主電極と前記第１のｎＭＯＳトランジスタの第１主電極とに接続され、
   第１の信号線が前記第１のｐＭＯＳトランジスタのゲート電極と前記第２のｎＭＯＳトランジスタのゲート電極に接続され、
   前段に配列された前記サブアレイに接続される第２のビット線が前記第３のｎＭＯＳトランジスタのゲート電極に接続され、
   後段に接続された前記サブアレイに接続される前記第２のビット線が前記第２のｐＭＯＳトランジスタの第１主電極と前記第３のｎＭＯＳトランジスタの第１主電極とに接続され、
   第１の信号線が前記第２のｐＭＯＳトランジスタのゲート電極と前記第４のｎＭＯＳトランジスタのゲート電極に接続され、
   前段に配列された前記サブアレイに接続される前記ビット線対から、後段に接続された前記サブアレイに接続される前記ビット線対にデータを転送する際は前記第１の信号線に第１の電圧が印加される一方、前記ビット線対をプリチャージする際は前記第１の信号線に第２の電圧が印加される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記書き込み／読み出し回路は、
   第１、第２のｐＭＯＳトランジスタ、及び第１、第２のｎＭＯＳトランジスタをその順に直列接続すると共に、前記第２のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタとの間の第１のノードに第３のｐＭＯＳトランジスタの一方の主電極を接続することによって構成される第１の電流経路と、
   第４、第５のｐＭＯＳトランジスタ、及び第３、第４のｎＭＯＳトランジスタをその順に直列接続すると共に、前記第５のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタとの間の第２のノードに第６のｐＭＯＳトランジスタの一方の主電極を接続することによって構成される第２の電流経路とを備え、
   前段に配列された前記サブアレイに接続される第１のビット線が前記第２のｐＭＯＳトランジスタのゲート電極と前記第１のｎＭＯＳトランジスタのゲート電極とに接続され、
   後段に配列された前記サブアレイに接続される前記第１のビット線が前記第１のノードに接続され、
   前記第３のｐＭＯＳトランジスタのゲート電極に第１の信号線が接続され、
   前記第１の信号線には、前段に配列された前記サブアレイに接続される前記ビット線対から、後段に配列された前記サブアレイに接続される前記ビット線対にデータを転送する際は第１の電圧が印加される一方、前記ビット線対をプリチャージをする際は第２の電圧が印加され、
   前段に配列された前記サブアレイに接続される前記第２のビット線が前記第５のｐＭＯＳトランジスタのゲート電極と前記第３のｎＭＯＳトランジスタのゲート電極とに接続され、
   後段に配列された前記サブアレイに接続される前記第２のビット線が前記第２のノードに接続され、
   前記第６のｐＭＯＳトランジスタのゲート電極に前記第１の信号線が接続される
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記書き込み／読み出し回路は、
   前段に接続された前記サブアレイに接続される前記ビット線対と、後段に接続された前記サブアレイに接続される前記ビット線対との間でデータを転送可能な状態と、前記ビット線対をプリチャージする状態との間で切り替え可能に構成された
   ことを特徴とする請求項１記載の半導体記憶装置。

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