JP5055100B2

JP5055100B2 - 半導体記憶装置

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Publication number: JP5055100B2
Application number: JP2007316490A
Authority: JP
Inventors: 健一木村
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-12-07
Filing date: 2007-12-07
Publication date: 2012-10-24
Anticipated expiration: 2027-12-07
Also published as: JP2009140578A

Description

本発明は、半導体記憶装置、特にキャッシュメモリ等として用いるＳＲＡＭ(Static Random Access Memory)のライトスルー機能に関するものである。

コンピュータ・システムでは、処理の高速化を図るためにメインメモリ内のデータやプログラムの一部をコピーしておくためのキャッシュメモリが使用される。キャッシュメモリには、メインメモリとして通常使用されているＤＲＡＭ(Dynamic Random Access Memory)に比べてアクセス速度が速いＳＲＡＭが使用される。

キャッシュメモリを使用するコンピュータ・システムでは、実行するプログラム等を一定サイズ（１６バイトや３２バイト）のライン単位でキャッシュメモリに読み込み、このキャッシュメモリを読み出して処理を行うようになっている。また、その処理結果のデータは、キャッシュメモリに書き込まれるようになっている。

コンピュータ・システムでは、処理の進行に従ってメインメモリからプログラム等を順次キャッシュメモリに読み込む必要があるが、キャッシュメモリの容量は限られているので、空きラインがなければ、使用頻度の低いラインを解放することが必要になる。このとき、解放されるラインにデータが含まれている場合には、処理の過程でキャッシュメモリのデータが更新され、メインメモリ内のデータと不一致が生じている可能性がある。

キャッシュメモリを解放したときに、メインメモリ内のデータとの不整合を発生させないための技術として、ライトスルー方式とライトバック方式がある。ライトスルー方式は、プロセッサがデータをメモリに書き込むときに、キャッシュメモリと同時にメインメモリにも書き込む方式である。この方式では、書き込みの時間はメインメモリのアクセス時間と同じなので、高速化は期待できないが、キャッシュメモリを解放するときに何ら処理を必要とせず、回路を簡素化することができるので広く使用されている。

これに対してライトバック方式は、プロセッサがデータをメモリに書き込むときには、キャッシュメモリだけに書き込み、キャッシュメモリを解放するときに、キャッシュメモリの内容をメインメモリに書き戻す方式である。この方式は、ライトスルー方式よりも回路構成が複雑となり実装は困難であるが、全体的な性能はライトスルーよりも良くなるとされている。

図２は、ライトスルー機能を備えた従来のＳＲＡＭの構成図である。
このＳＲＡＭは、平行して配置された複数のワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と、これらのワード線ＷＬｉに交叉して平行に配置された複数の、第１ビット線対ＢＬｊ及び第２ビット線ＢＬＢｊからなるビット線対ＢＬｊ，ＢＬＢｊ（但し、ｊ＝１〜ｎ）と、これらのワード線ＷＬｉとビット線対ＢＬｊ，ＢＬＢｊの各交叉箇所に配置されたメモリセル（ＭＣ）１ｉ，ｊを有している。メモリセル１ｉ，ｊは、ワード線ＷＬｉに与えられるワード線選択信号ＷＳｉで選択されたときに、ビット線対ＢＬｊ，ＢＬＢｊに接続され、このメモリセル１ｉ，ｊに記憶されたデータをビット線対ＢＬｊ，ＢＬＢｊに出力したり、このビット線対ＢＬｊ，ＢＬＢｊに与えられるデータを記憶したりするものである。

各ビット線対ＢＬｊ，ＢＬＢｊには、書き込み回路１０ｊが接続されている。書き込み回路１０ｊは、データ書き込み時にカラム選択信号ＲＹｊで選択されたときに、プロセッサから与えられる書き込みデータに従って、相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢを、それぞれビット線ＢＬｊ，ＢＬＢｊに出力するものである。書き込み回路１０ｊは、カラム選択信号ＲＹｊで選択されていない時には、ビット線ＢＬｊ，ＢＬＢｊを同じハイレベル（レベル“Ｈ”例えば、電源電位ＶＤＤ）にプリチャージするようになっている。

更に、各ビット線対ＢＬｊ，ＢＬＢｊは、それぞれカラム選択信号ＲＹｊで制御されるカラムスイッチ２０ｊを介して、読み出しビット線対ＲＢＬ，ＲＢＬＢに共通接続されている。読み出しビット線対ＲＢＬ，ＲＢＬＢには、読み出し線プリチャージ回路３０が接続されている。読み出し線プリチャージ回路３０は、第１のプリチャージ信号であるプリチャージ信号ＰＣＲＢに従って、読み出しビット線ＲＢＬ，ＲＢＬＢを同じレベル“Ｈ”にプリチャージするものである。

読み出しビット線対ＲＢＬ，ＲＢＬＢは、アンプ制御信号ＳＡＥＮで制御される読み出しスイッチ４０を介して、第１データ線ＤＬ及び第２データ線ＤＬＢからなるデータ線対ＤＬ，ＤＬＢに接続され、このデータ線対ＤＬ，ＤＬＢにデータ線プリチャージ回路５０とセンスアンプ（ＳＡ）６０と出力回路７０が接続されている。データ線プリチャージ回路５０は、プリチャージ信号ＰＣＤＬに従って、データ線ＤＬ，ＤＬＢを同じレベル“Ｈ”にプリチャージするものである。センスアンプ６０は、データ線対ＤＬ，ＤＬＢに生ずる微小な電位差を、アンプ制御信号ＳＡＥＮに従ってレベル“Ｈ”，“Ｌ”（例えば、接地電位ＧＮＤ）の相補的な論理レベルの信号に増幅するものである。また、出力回路７０は、データ線対ＤＬ，ＤＬＢに出力された信号に基づいて読み出しデータＤＴを出力するものである。読み出しデータＤＴは、ライトスルー回路８０に与えられるようになっている。

ライトスルー回路８０は、ライトスルー動作時に書き込みデータ信号ＷＢＬを直接出力することにより、出力回路７０の誤った読み出しデータＤＴが、データ出力ＤＯＵＴとして出力されることを防止するものである。

このライトスルー回路８０は、第１入力にそれぞれ相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢが与えられ、第２入力にはプリチャージ信号ＰＣＲＢが共通に与えられる否定的論理積ゲート（以下、「ＮＡＮＤ」という）８１，８２と、これらのＮＡＮＤ８１，８２の出力信号の論理積をとって反転するＮＡＮＤ８３を有している。更に、このライトスルー回路８０は、出力回路７０の読み出しデータＤＴをノードＮＤに出力するトランスファゲート（以下、「ＴＧ」という）８４と、ＮＡＮＤ８１の出力信号をこのノードＮＤに出力するＴＧ８５を有している。そして、ＮＡＮＤ８３の出力信号に基づいてＴＧ８４，８５が制御され、プリチャージ信号ＰＣＲＢが“Ｌ”のときにはＴＧ８４がオンとなり、このプリチャージ信号ＰＣＲＢが“Ｈ”のときにはＴＧ８５がオンとなるように構成されている。

ノードＮＤにはラッチ回路９０が接続されると共に、このノードＮＤの信号が出力バッファ２で反転されてデータ出力ＤＯＵＴとして出力されるようになっている。

次に、このＳＲＡＭのデータ書き込み時の動作を説明する。
データを書き込む時、プロセッサからの書き込みデータに基づいて相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢ（ここでは、ＷＢＬ＝“Ｈ”、ＷＢＬＢ＝“Ｌ”とする）が与えられると共に、アドレスデコーダから書き込みアドレスに対応したワード線選択信号ＷＳｉ（ここではＷＳ１とする）とカラム選択信号ＲＹｊ（ここではＲＹ１とする）が与えられる。

カラム選択信号ＲＹ１により、書き込みデータ信号ＷＢＬ，ＷＢＬＢが、書き込み回路１０_１を通してそれぞれビット線ＢＬ１，ＢＬＢ１に出力され、ワード線選択信号ＷＳ１で選択されたメモリセル１_１，１に書き込まれる。

更に、カラム選択信号ＲＹ１によってカラムスイッチ２０_１がオンとなり、ビット線対ＢＬ１，ＢＬＢ１は、読み出しビット線対ＲＢＬ，ＲＢＬＢに接続される。読み出しビット線対ＲＢＬ，ＲＢＬＢは、読み出しスイッチ４０を通してデータ線対ＤＬ，ＤＬＢに接続され、このデータ線対ＤＬ，ＤＬＢ上の信号がセンスアンプ６０によって増幅される。なお、この書き込み動作では、プリチャージ信号ＰＣＲＢ，ＰＣＤＬは“Ｈ”となっており、読み出しビット線対ＲＢＬ，ＲＢＬＢやデータ線対ＤＬ，ＤＬＢのプリチャージは行われない。

データ線対ＤＬ，ＤＬＢ上の信号は、出力回路７０によって読み出しデータＤＴとして出力される。この場合、書き込みデータ信号ＷＢＬ，ＷＢＬＢがそれぞれ“Ｈ”，“Ｌ”であるので、データ線ＤＬ，ＤＬＢ上の信号もそれぞれ“Ｈ”，“Ｌ”となり、読み出しデータＤＴは“Ｌ”となる。ここで、ライトスルー回路８０がない場合は、読み出しデータＤＴは、ラッチ回路９０で保持されると共に、このラッチ回路９０で保持された読み出しデータＤＴが、出力バッファ２で反転されて“Ｈ”のデータ出力ＤＯＵＴが出力される。

ところが、ワード線選択信号ＷＳ１とカラム選択信号ＲＹ１が与えられるタイミングがずれると、メモリセル１_１，１がビット線対ＢＬ１，ＢＬＢ１に接続されてから書き込みデータ信号ＷＢＬ，ＷＢＬＢがこのビット線対ＢＬ１，ＢＬＢ１に出力されるまでに時間差が生ずる。ここで、メモリセル１_１，１が先にビット線対ＢＬ１，ＢＬＢ１に接続され、その後、このビット線対ＢＬ１，ＢＬＢ１に書き込みデータ信号ＷＢＬ，ＷＢＬＢが出力され、更にメモリセル１_１，１に保持されているデータと、書き込みデータ信号のレベルが逆であるとする。この場合、レベル“Ｈ”を保持すべき読み出しビット線対ＲＢＬのレベルが、メモリセル１_１，１から読み出されたレベル“Ｌ”のデータによって低下し、センスアンプ６０が動作する時点で、データ線対ＤＬ，ＤＬＢ上の信号の電位差が十分ではなくなってしまう。このため、出力回路７０から正しい読み出しデータＤＴが出力されず、誤ったデータ出力ＤＯＵＴが出力されるおそれがあった。

ライトスルー回路８０は、上記の問題を回避するための回路で、データの書き込み時に、出力回路７０から出力される読み出しデータＤＴに代えて、書き込みデータ信号ＷＢＬをラッチ回路９０に直接与えるものである。

このライトスルー回路８０では、相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢがそれぞれＮＡＮＤ８１，８２の第１入力に与えられ、これらのＮＡＮＤ８１，８２の第２入力にはプリチャージ信号ＰＣＲＢが与えられる。書き込み動作時は、プリチャージ信号ＰＣＲＢが“Ｈ”となっているので、ＮＡＮＤ８１，８２の一方の出力信号は“Ｌ”となり、ＮＡＮＤ８３の出力信号は“Ｈ”となって、ＴＧ８５がオンとなり、ＴＧ８４はオフとなる。これにより、ライトスルー回路８０のノードＮＤには、データ信号ＷＢＬがＮＡＮＤ８１によって反転されて出力される。

ノードＮＤの信号は、ラッチ回路９０で保持されると共に、このラッチ回路９０で保持された信号が、出力バッファ２で反転されてデータ出力ＤＯＵＴとして出力される。従って、データ出力ＯＵＴはデータ信号ＷＢＬと同じものとなる。

特開平１１−２５０６６８号公報

前記ＳＲＡＭは、複数のワード線ＷＬｉと、複数のビット線対ＢＬｊと、メモリセル１ｉ，ｊと、書き込み回路１０ｊと、カラムスイッチ２０ｊと、読み出し線プリチャージ回路３０と、データ線プリチャージ回路５０と、センスアンプ６０と、出力回路７０と、を備え、更に、ライトスルー回路８０を設けることにより、センスアンプ６０を介さずに、書き込みデータ信号ＷＢＬをデータ出力ＤＯＵＴとして直接出力するようにしているので、ワード線選択信号ＷＳ１とカラム選択信号ＲＹ１が与えられるタイミングがずれても正しいデータ出力ＯＵＴを得ることができる。しかしながら、ライトスルー回路８０が必要となるため、回路規模が大きくなるという課題があった。

本発明は、回路規模を殆ど増加することなく、ライトスルー動作時に正しい書き込みデータを出力することができるＳＲＡＭを提供することを目的としている。

本発明の半導体記憶装置は、平行に配置された複数のワード線と、前記ワード線に交叉するよう平行に配置された複数の、第１ビット線及び第２ビット線からなるビット線対と、前記ワード線と前記ビット線対の各交叉箇所に設けられ、前記ワード線で駆動されたときに対応する前記ビット線対に接続されるメモリセルと、前記ビット線対毎に設けられ、書き込み動作時に選択信号によって対応する前記ビット線対が選択されたときに、書き込みデータに応じて相補的な書き込みデータ信号を前記ビット線対に出力する書き込み回路と、前記ビット線対毎に設けられ、前記選択信号によって対応する前記ビット線対が選択されたときに前記ビット線対を、第１データ線及び第２データ線からなるデータ線対に接続するカラムスイッチと、第１のプリチャージ信号に従って読み出された前記ビット線対における前記第１ビット線及び前記第２ビット線を同じ論理レベルにプリチャージする読み出し線プリチャージ回路と、第２のプリチャージ信号に従って前記データ線対における前記第１データ線及び前記第２データ線を同じ論理レベルにプリチャージするデータ線プリチャージ回路と、動作制御信号によって駆動されたときに、前記データ線対に生じる微少な電位差を増幅して、相補的な論理レベルの読み出しデータとして出力するセンスアンプと、書き込み動作時に、前記相補的な書き込みデータ信号に応じて、前記読み出されたビット線対における前記第１ビット線又は前記第２ビット線の内のいずれか一方を有効な論理レベルにプリチャージして、前記ビット線対に出力する書き込みデータ出力手段と、を備えたことを特徴としている。

本発明では、従来のＳＲＡＭに対し、書き込み動作時に相補的な書き込みデータ信号の内の一方（例えば、レベル“Ｈ”）を、前記データ線対の内の対応する一方に出力する書き込みデータ出力手段（例えば、プルアップ回路）を設けている。これにより、ワード線の駆動タイミングと選択信号によるビット線対の選択タイミングのずれによって、ビット線対からデータ線対に出力される信号の電位差が十分ではなくても、書き込みデータ出力手段からデータ線に書き込みデータ信号が直接出力されることになる。従って、簡単な回路構成で、ライトスルー動作時に正しい書き込みデータを出力することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すＳＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このＳＲＡＭは、図２と同様に、平行して配置された複数のワード線ＷＬｉ（但し、ｉ＝１〜ｍ）と、これらのワード線ＷＬｉに交叉して平行に配置された複数のビット線対ＢＬｊ，ＢＬＢｊ（但し、ｊ＝１〜ｎ）と、これらのワード線ＷＬｉとビット線対ＢＬｊ，ＢＬＢｊの各交叉箇所に配置されたメモリセル１ｉ，ｊを有している。メモリセル１ｉ，ｊは、ワード線ＷＬｉに与えられるワード線選択信号ＷＳｉで選択されたときに、ビット線対ＢＬｊ，ＢＬＢｊに接続され、このメモリセル１ｉ，ｊに記憶されたデータをビット線対ＢＬｊ，ＢＬＢｊに出力したり、このビット線対ＢＬｊ，ＢＬＢｊに与えられるデータを記憶したりするものである。

各ビット線対ＢＬｊ，ＢＬＢｊには、それぞれに対応する書き込み回路１０ｊが接続されている。書き込み回路１０ｊは、データ書き込み時にカラム選択信号ＲＹｊで選択されたとき（カラム選択信号ＲＹｊが“Ｈ”のとき）に、プロセッサから与えられる書き込みデータに従って、相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢを、それぞれビット線ＢＬｊ，ＢＬＢｊに出力するものである。書き込み回路１０ｊは、カラム選択信号ＲＹｊで選択されていないとき（カラム選択信号ＲＹｊが“Ｌ”のとき）には、ビット線ＢＬｊ，ＢＬＢｊを同じレベル“Ｈ”にプリチャージするようになっている。

更に、各ビット線対ＢＬｊ，ＢＬＢｊは、それぞれカラム選択信号ＲＹｊで制御されるカラムスイッチ２０ｊを介して、読み出しビット線対ＲＢＬ，ＲＢＬＢに共通接続されている。読み出しビット線対ＲＢＬ，ＲＢＬＢには、図２と同様の読み出し線プリチャージ回路３０に加えて、プルアップ回路１００が接続されている。読み出し線プリチャージ回路３０は、第１のプリチャージ信号であるプリチャージ信号ＰＣＲＢに従って、読み出しビット線ＲＢＬ，ＲＢＬＢを同じレベル“Ｈ”にプリチャージするものである。一方、プルアップ回路１００は、書き込み動作時に、書き込みデータ信号ＷＢＬ，ＷＢＬＢに応じて、読み出しビット線ＲＢＬまたはＲＢＬＢをレベル“Ｈ”にプルアップするものである。

例えば、プルアップ回路１００は、読み出しビット線ＲＢＬと電源電位ＶＤＤ（即ち、レベル“Ｈ”）との間に直列接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１０１，１０２と、読み出しビット線ＲＢＬＢと電源電位ＶＤＤとの間に直列接続されたＰＭＯＳ１０３，１０４を有している。そして、ＰＭＯＳ１０１のゲートに書き込みデータ信号ＷＢＬＢが与えられ、ＰＭＯＳ１０３のゲートには書き込みデータ信号ＷＢＬが与えられている。また、ＰＭＯＳ１０２，１０４のゲートには、プリチャージ信号ＰＣＲＢがインバータ１０５で反転されて与えられるようになっている。

読み出しビット線対ＲＢＬ，ＲＢＬＢは、アンプ制御信号ＳＡＥＮで制御される読み出しスイッチ４０を介してデータ線対ＤＬ，ＤＬＢに接続され、このデータ線対ＤＬ，ＤＬＢにデータ線プリチャージ回路５０とセンスアンプ６０と出力回路７０が接続されている。データ線プリチャージ回路５０は、プリチャージ信号ＰＣＤＬに従って、データ線ＤＬ，ＤＬＢを同じレベル“Ｈ”にプリチャージするものである。センスアンプ６０は、アンプ制御信号ＳＡＥＮによって動作が指定されたときに、データ線対ＤＬ，ＤＬＢに生ずる微小な電位差を増幅して、レベル“Ｈ”，“Ｌ”の相補的な論理レベルの信号を出力するものである。また、出力回路７０は、データ線対ＤＬ，ＤＬＢに出力された信号に基づいて読み出しデータＤＴを出力するものである。尚、実施例１では、出力回路７０とプルアップ回路１００とにより書き込みデータ出力手段が構成されている。

読み出しデータＤＴは、ラッチ回路９０に与えられて保持されると共に、このラッチ回路９０に保持された読み出しデータＤＴが、出力バッファ２で反転されてデータ出力ＤＯＵＴとして出力されるようになっている。

次に動作を説明する。
（１）データ書き込み時の動作
プロセッサからの書き込みデータに基づいて相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢ（ここでは、ＷＢＬ＝“Ｈ”、ＷＢＬＢ＝“Ｌ”とする）が与えられると共に、アドレスデコーダから書き込みアドレスに対応したワード線選択信号ＷＳｉ（ここではＷＳ１とする）とカラム選択信号ＲＹｊ（ここではＲＹ１とする）が与えられる。

更に、カラム選択信号ＲＹ１によってカラムスイッチ２０_１がオンとなり、ビット線対ＢＬ１，ＢＬＢ１は、読み出しビット線対ＲＢＬ，ＲＢＬＢに接続される。書き込み動作では、プリチャージ信号ＰＣＲＢ，ＰＣＤＬは“Ｈ”となっており、読み出しビット線対ＲＢＬ，ＲＢＬＢやデータ線対ＤＬ，ＤＬＢのプリチャージは行われない。

プリチャージ信号ＰＣＲＢが“Ｈ”であるので、プルアップ回路１００のＰＭＯＳ１０２，１０４はオン状態となっている。一方、書き込みデータ信号ＷＢＬ，ＷＢＬＢは、それぞれレベル“Ｈ”，“Ｌ”であるので、ＰＭＯＳ１０１はオン状態、ＰＭＯＳ１０３はオフ状態となる。これにより、読み出しビット線ＲＢＬがレベル“Ｈ”にプルアップされる。この読み出しビット線対ＲＢＬ，ＲＢＬＢのレベルの関係は、カラムスイッチ２０_１を介してビット線対ＢＬ１，ＢＬＢ１から与えられるレベルの関係と同一である。読み出しビット線対ＲＢＬ，ＲＢＬＢ上の信号レベルは，読み出しスイッチ４０を介してデータ線対ＤＬ，ＤＬＢに伝播される。

その後、アンプ制御信号ＳＡＥＮによってセンスアンプ６０が駆動されると共に、読み出しスイッチ４０がオフ状態となり、データ線対ＤＬ，ＤＬＢ上の信号がこのセンスアンプ６０で増幅されて出力回路７０へ与えられる。

データ線対ＤＬ，ＤＬＢ上の信号は、出力回路７０によって読み出しデータＤＴとして出力される。この場合、データ線ＤＬ，ＤＬＢ上の信号がそれぞれレベル“Ｈ”，“Ｌ”であるので、読み出しデータＤＴはレベル“Ｌ”となる。読み出しデータＤＴは、ラッチ回路９０で保持されると共に、このラッチ回路９０で保持された読み出しデータＤＴが、出力バッファ２で反転されてレベル“Ｈ”のデータ出力ＤＯＵＴが出力される。

（２）データ読み出し時の動作
例えば、（１）のデータ書き込み動作によって書き込まれたメモリセル１_１，１のデータを読み出す場合、アドレスデコーダから書き込みアドレスに対応したワード線選択信号ＷＳ１とカラム選択信号ＲＹ１が与えられる。一方、書き込みデータ信号ＷＢＬ，ＷＢＬＢは、共にレベル“Ｈ”に設定される。また、データ読み出し動作に先立ち、プリチャージ信号ＰＣＲＢ，ＰＣＤＬが一時的にレベル“Ｌ”となり、読み出しビット線対ＲＢＬ，ＲＢＬＢとデータ線対ＤＬ，ＤＬＢは、それぞれ読み出し線プリチャージ回路３０とデータ線プリチャージ回路５０によってレベル“Ｈ”にプリチャージされる。

ビット線対ＢＬ１，ＢＬＢ１は、カラム選択信号ＲＹ１が与えられる前（ＲＹ１＝“Ｌ”のとき）の書き込み回路１０_１によって、レベル“Ｈ”にプリチャージされている。このため、ワード線選択信号ＷＳ１によってメモリセル１_１，１がビット線対ＢＬ１，ＢＬＢ１に接続されると共に、カラム選択信号ＲＹ１によってこのビット線対ＢＬ１，ＢＬＢ１が読み出し状態になると、このメモリセル１_１，１の記憶内容に従って、ビット線ＢＬＢ１のレベルが若干低下する。

ビット線対ＢＬ１，ＢＬＢ１の信号は、カラムスイッチ２０_１を介して読み出しビット線対ＲＢＬ，ＲＢＬＢに伝播される。この時点では、プリチャージ信号ＰＣＲＢ、ＰＣＤＬは“Ｈ”となっているので、読み出し線プリチャージ回路３０とデータ線プリチャージ回路５０の動作は停止している。一方、プルアップ回路１００では、ＰＭＯＳ１０２，１０４がオン状態となっているが、書き込みデータ信号ＷＢＬ，ＷＢＬＢが共に“Ｈ”であるので、ＰＭＯＳ１０１，１０３はオフ状態である。従って、このプルアップ回路１００の動作も実質的に停止される。

これにより、ビット線対ＢＬ１，ＢＬＢ１の信号は、カラムスイッチ２０_１を介して読み出しビット線対ＲＢＬ，ＲＢＬＢに伝播され、更に、読み出しスイッチ４０を介してデータ線対ＤＬ，ＤＬＢに伝播される。これらの読み出しビット線対ＲＢＬ，ＲＢＬＢとデータ線対ＤＬ，ＤＬＢは、読み出し動作の直前にレベル“Ｈ”にプリチャージされていたので、データ線対ＤＬ，ＤＬＢに生ずる電位差は極めて小さくなる。

その後、アンプ制御信号ＳＡＥＮによってセンスアンプ６０が駆動されると共に、読み出しスイッチ４０がオフ状態となり、データ線対ＤＬ，ＤＬＢ上の信号がこのセンスアンプ６０で所定の論理レベルまで増幅されて出力回路７０へ与えられる。

以上のように、この実施例１のＳＲＡＭは、書き込み動作時に、書き込みデータ信号ＷＢＬ，ＷＢＬＢに応じて、読み出しビット線ＲＢＬまたはＲＢＬＢをレベル“Ｈ”にプルアップするプルアップ回路１００を有している。これにより、カラムスイッチ２０を介さずに、書き込みデータ信号ＷＢＬ，ＷＢＬＢを読み出しビット線対ＲＢＬ，ＲＢＬＢに与えることができるので、ワード線選択信号ＷＳｉとカラム選択信号ＲＹｊのタイミングのずれに影響されず、正しいデータ出力ＤＯＵＴを出力することができる。また、このプルアップ回路１００は、従来のライトスルー回路８０に比べて回路が簡素化されている。従って、回路規模を殆ど増加することなく、ライトスルー動作時に正しい書き込みデータを出力することができるという利点がある。

図３は、本発明の実施例２を示すＳＲＡＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＳＲＡＭは、図１中のプルアップ回路１００に代えて、書き込み動作時に、書き込みデータ信号ＷＢＬ，ＷＢＬＢに応じて、データ線ＤＬまたはＤＬＢをレベル“Ｌ”にプルダウンするプルダウン回路１１０を設けたものである。尚、実施例２では、出力回路７０とプルダウン回路１１０とにより書き込みデータ出力手段が構成されている。

例えば、このプルダウン回路１１０は、データ線ＤＬと接地電位ＧＮＤ（即ち、レベル“Ｌ”）との間に直列接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１１１，１１２と、データ線ＤＬＢと接地電位ＧＮＤとの間に直列接続されたＮＭＯＳ１１３，１１４を有している。そして、ＮＭＯＳ１１１のゲートには、書き込みデータ信号ＷＢＬＢがインバータ１１５で反転して与えられ、ＮＭＯＳ１１３のゲートには書き込みデータ信号ＷＢＬがインバータ１１６で反転して与えられている。また、ＮＭＯＳ１１２，１１４のゲートには、プリチャージ信号ＰＣＲＢが与えられるようになっている。

このＳＲＡＭでは、データ書き込み時にプロセッサからの書き込みデータに基づいて相補的な書き込みデータ信号ＷＢＬ，ＷＢＬＢ（ここでは、ＷＢＬ＝“Ｈ”、ＷＢＬＢ＝“Ｌ”とする）が与えられると、プルダウン回路１１０のＮＭＯＳ１１１がオフ状態となり、ＮＭＯＳ１１３がオン状態となる。このとき、プリチャージ信号ＰＣＲＢは“Ｈ”であるので、ＮＭＯＳ１１２，１１４はオン状態となり、データ線ＤＬＢが電源電位ＧＮＤプルダウンされて“Ｌ”となる。このデータ線対ＤＬ，ＤＬＢのレベルの関係は、カラムスイッチ２０_１と読み出しスイッチ４０を介してビット線対ＢＬ１，ＢＬＢ１から与えられるレベルの関係と同一である。

なお、読み出し動作時には、書き込みデータ信号ＷＢＬ，ＷＢＬＢが共にレベル“Ｈ”に設定されるので、ＮＭＯＳ１１１、１１３は共にオフ状態となり、プルダウン回路１１０の動作は、実質的に停止される。その他の動作は、実施例１と同様である。

以上のように、この実施例２のＳＲＡＭは、書き込み動作時に、書き込みデータ信号ＷＢＬ，ＷＢＬＢに応じて、データ線ＤＬまたはＤＬＢをレベル“Ｌ”にプルダウンするプルダウン回路１１０を有している。これにより、カラムスイッチ２０を介さずに、書き込みデータ信号ＷＢＬ，ＷＢＬＢをデータ線対ＤＬ，ＤＬＢに与えることができるので、実施例１と同様の利点が得られる。

更に、この実施例２のＳＲＡＭでは、プルダウン回路１１０によるデータ線対ＤＬ，ＤＬＢのプルダウン作用が読み出しビット線対ＲＢＬ，ＲＢＬＢを介して選択されたビット線対ＢＬｊ，ＢＬＢｊに伝わるので、メモリセルへの書き込み動作が補助されるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）プルアップ回路１００やプルダウン回路１１０の構成は一例であり、同様の機能を有する回路であればどのような回路構成でも良い。
（ｂ）実施例１では、読み出しビット線対ＲＢＬ，ＲＢＬＢにプルアップ回路１００を接続しているが、データ線対ＤＬ，ＤＬＢに接続しても良い。
（ｃ）実施例２では、データ線対ＤＬ，ＤＬＢにプルダウン回路１１０を接続しているが、読み出しビット線対ＲＢＬ，ＲＢＬＢに接続しても良い。
（ｄ）小規模のＳＲＡＭの場合は、読み出しビット線対ＲＢＬ，ＲＢＬＢ、読み出し線プリチャージ回路３０及び読み出しスイッチ４０を省略して、カラムスイッチ２０ｉにデータ線対ＤＬ，ＤＬＢを直接接続することも可能である。この場合、プルアップ回路１００は、データ線対ＤＬ，ＤＬＢに接続し、その制御にはプリチャージ信号ＰＣＤＬを用いれば良い。

本発明の実施例１を示すＳＲＡＭの構成図である。従来のＳＲＡＭの構成図である。本発明の実施例２を示すＳＲＡＭの構成図である。

符号の説明

１ｉ，ｊメモリセル
２出力バッファ
１０ｊ書き込み回路
２０ｊカラムスイッチ
３０読み出し線プリチャージ回路
４０読み出しスイッチ
５０データ線プリチャージ回路
６０センスアンプ
７０出力回路
９０ラッチ回路
１００プルアップ回路
１０１〜１０４ＰＭＯＳ
１０５，１１５，１１６インバータ
１１０プルダウン回路
１１１〜１１４ＮＭＯＳ
ＢＬｊ，ＢＬＢｊビット線
ＤＬ，ＤＬＢデータ線
ＲＢＬ，ＲＢＬＢ読み出しビット線
ＷＬｉワード線

Claims

平行に配置された複数のワード線と、
前記ワード線に交叉するよう平行に配置された複数の、第１ビット線及び第２ビット線からなるビット線対と、
前記ワード線と前記ビット線対の各交叉箇所に設けられ、前記ワード線で駆動されたときに対応する前記ビット線対に接続されるメモリセルと、
前記ビット線対毎に設けられ、書き込み動作時に選択信号によって対応する前記ビット線対が選択されたときに、書き込みデータに応じて相補的な書き込みデータ信号を前記ビット線対に出力する書き込み回路と、
前記ビット線対毎に設けられ、前記選択信号によって対応する前記ビット線対が選択されたときに前記ビット線対を、第１データ線及び第２データ線からなるデータ線対に接続するカラムスイッチと、
第１のプリチャージ信号に従って読み出された前記ビット線対における前記第１ビット線及び前記第２ビット線を同じ論理レベルにプリチャージする読み出し線プリチャージ回路と、
第２のプリチャージ信号に従って前記データ線対における前記第１データ線及び前記第２データ線を同じ論理レベルにプリチャージするデータ線プリチャージ回路と、
動作制御信号によって駆動されたときに、前記データ線対に生じる微少な電位差を増幅して、相補的な論理レベルの読み出しデータとして出力するセンスアンプと、
書き込み動作時に、前記相補的な書き込みデータ信号に応じて、前記読み出されたビット線対における前記第１ビット線又は前記第２ビット線の内のいずれか一方を有効な論理レベルにプリチャージして、前記ビット線対に出力する書き込みデータ出力手段と、
を備えたことを特徴とする半導体記憶装置。
前記書き込みデータ出力手段は、
書き込み動作時に、前記書き込みデータ信号に応じて、前記読み出されたビット線対における前記第１ビット線又は前記第２ビット線の内のいずれか一方を前記ハイレベルにプルアップするプルアップ回路を含むことを特徴とする請求項１記載の半導体記憶装置。
前記書き込みデータ出力手段は、
書き込み動作時に、前記書き込みデータ信号に応じて、前記データ線対における前記第１データ線又は前記第２データ線の内のいずれか一方を前記ロウレベルにプルダウンするプルダウン回路を含むことを特徴とする請求項１記載の半導体記憶装置。