JP5075374B2 - フラッシュメモリ装置のページバッファおよびそれを用いたプログラム方法 - Google Patents

Description

この発明は、フラッシュメモリ装置のページバッファおよびそれを用いたプログラム方法に関し、特に、１回のプログラム動作により２ページをプログラムすることが可能なＮＡＮＤ型フラッシュメモリ装置のページバッファおよびそれを用いたプログラム方法に関する。

フラッシュメモリは、電源が遮断された状態でもデータを保存することが可能な不揮発性メモリの一つであって、電気的にプログラム（書込み）と消去が可能であり、一定の周期でデータを再作成するリフレッシュ動作の不要なメモリ素子をいう。ここで、プログラムとは、データをメモリセルに書き込む動作をいい、消去とは、データをメモリから削除する動作をいう。この種のフラッシュメモリ素子は、セルの構造および動作条件によって、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリに大別される。ＮＯＲ型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子ＶＳＳに連結されて任意のアドレスに対するプログラムおよび消去が可能であり、高速動作を要求する応用分野に主に用いられている。これに対し、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルトランジスタが直列に連結されて１本のストリングを構成し、１本のストリングがソースとドレインに連結されている構造であって、高集積データ保存応用分野で主に用いられる。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を格納し、または格納された情報を読み出すために、ページバッファ(page buffer)が用いられる。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの提供を受けてメモリセルへ提供し、またはメモリセルに格納されたデータを出力する機能をする。通常、ページバッファは、データを一時格納するために、単一レジスタから構成されるが、最近、ＮＡＮＤ型フラッシュメモリ素子では、大容量データプログラムの際にプログラム速度を増加させるために、デュアルレジスタ(dual register)構成を採用している。

図１は、既存のフラッシュメモリ装置のページバッファのスタック構造を示す。図１を参照すると、一つのページバッファには、一対のビットライン、すなわち２本のビットラインが共通に連結されているため、１回のプログラム動作により１ページをプログラムする。

図２ａは、一般的なノーマルプログラム動作の際にかかるプログラム時間を示すが、１００μｓは、ページバッファにデータを入力する時間であり、３００μｓは、ページバッファに入力されたデータをメモリセルにプログラムする時間である。この場合、ページバッファ内には一つのラッチ回路が存在するため、このようなノーマルプログラム動作により４ページをプログラムするには、総計１６００μｓのプログラム時間がかかる。（なお、図面では、使用可能文字の都合で、「μ」を「ｕ」で代用してあるが、「μ」として読み取られたい。）
図２ｂは、改良型の既存のキャッシュプログラム動作の際にかかるプログラム時間を示す。この場合には、ページバッファ内に２つのラッチ回路、すなわちメインラッチ回路とキャッシュラッチ回路が存在する。図２ｂにおいて最初に示す１００μｓは、ページバッファのキャッシュラッチにデータを入力した後、キャッシュラッチに入力されたデータをメインラッチへ伝達するまでの時間であり、３００μｓは、ページバッファのメインラッチに入力されたデータを当該メモリセルにプログラムする時間である。この場合、プログラム動作と同時に並行して行われる動作が、ページバッファのキャッシュラッチにデータを入力した後、キャッシュラッチに入力されたデータをメインラッチへ伝達する動作である。したがって、最初にデータを入力する動作の時間のみが単独に必要であり、その後はデータ入力時間がプログラム時間の中に埋められ、このキャッシュプログラム方式で４ページをプログラムするには、総計１３００μｓのプログラム時間がかかる。

このようなキャッシュプログラム方法は、追加のキャッシュラッチを必要とし、しかし１回にプログラムされるセルの総数は１ページを超えないという欠点がある。

そこで、この発明の目的は、１回のプログラム動作により２ページをプログラムすることが可能なＮＡＮＤ型フラッシュメモリ装置のページバッファを提供することにある。

また、この発明の他の目的は、少なくとも２対のビットラインに連結されるページバッファを用いて１回のプログラム動作を行うときに２ページをプログラムする方法を提供することにある。

この発明の一つの観点によれば、メモリセルアレイに連結される少なくとも一対の第１ビットラインのいずれか一つを選択して第１センシングラインと連結する第１ビットライン選択部と、前記メモリセルアレイに連結される少なくとも一対の第２ビットラインのいずれか一つを選択して第２センシングラインと連結する第２ビットライン選択部と、前記第１センシングラインと前記第２センシングラインを分離または連結する分離部と、前記第１センシングラインおよび第２センシングラインをプリチャージするプリチャージ部と、前記第１センシングラインを介して前記第１ビットライン選択部と連結され、入力データをラッチする第１レジスタと、前記第２センシングラインを介して前記第２ビットライン選択部と連結され、入力データをラッチする第２レジスタとを備えて構成された、メモリセルアレイを有するフラッシュメモリ装置のページバッファが提供される。

この発明の他の観点によれば、メモリセルアレイに連結される少なくとも一対の第１ビットラインのいずれか一つを選択して第１センシングラインと連結する第１ビットライン選択部と、前記メモリセルアレイに連結される少なくとも一対の第２ビットラインのいずれか一つを選択して第２センシングラインと連結する第２ビットライン選択部と、前記第１センシングラインと前記第２センシングラインを分離または連結する分離部と、前記第１センシングラインおよび第２センシングラインをプリチャージするプリチャージ部と、前記第１センシングラインを介して前記第１ビットライン選択部と連結され、入力データをラッチする第１レジスタと、前記第２センシングラインを介して前記第２ビットライン選択部と連結され、入力データをラッチする第２レジスタと、前記第２センシングラインを介して前記第２ビットライン選択部と連結され、入力データをラッチする第３レジスタとを備えて構成された、メモリセルアレイを有するフラッシュメモリ装置のページバッファが提供される。

この発明の別の観点によれば、メモリセルアレイに連結される少なくとも一対の第１ビットラインに第１センシングラインを介して連結される第１レジスタ内に、カラム選択信号によって選択された共通のデータ入出力ラインに入力される入力データをラッチする段階と、前記メモリセルアレイに連結される少なくとも一対の第２ビットラインに第２センシングラインを介して連結される第２レジスタ内に、前記カラム選択信号によって選択された共通のデータ入出力ラインに入力される入力データをラッチする段階と、プログラム動作の際に、前記第１入力データと前記第２入力データを前記第１および第２ビットラインから選択された二つのビットラインに同時に伝達するために前記第１センシングラインと前記第２センシングラインとを分離または連結する段階と、前記第１レジスタ内にラッチされた入力データを前記第１センシングラインを介して前記第１ビットラインから選択された一つのビットラインにロードして前記メモリセルアレイ内のメモリセルにプログラムすると同時に、前記第２レジスタ内にラッチされたデータを前記第２センシングラインを介して前記第２ビットラインから選択された一つのビットラインにロードして前記メモリセルアレイ内のメモリセルにプログラムする段階とを含んで構成された、メモリセルアレイを有するフラッシュメモリ装置のページバッファを用いたプログラム方法が提供される。

この発明のさらに別の観点によれば、（ａ）メモリセルアレイに連結される少なくとも一対の第１ビットラインに第１センシングラインを介して連結される第１レジスタ内に入力データをラッチする段階と、（ｂ）前記メモリセルアレイに連結される少なくとも一対の第２ビットラインに第２センシングラインを介して連結される第２レジスタ内に入力データをラッチする段階と、（ｃ）前記第１レジスタ内にラッチされた入力データを前記第１センシングラインを介して前記第１ビットラインのいずれか一つにロードして前記メモリセルアレイのメモリセルにプログラムすると同時に、前記第２レジスタ内にラッチされた入力データを前記第２センシングラインを介して前記第２ビットラインのいずれか一つにロードして前記メモリセルアレイのメモリセルにプログラムし、かつ入力データを第３レジスタ内にラッチする段階と、（ｄ）前記第３レジスタ内にラッチされた入力データを前記第１センシングラインおよび第２センシングラインを介して前記第１レジスタに伝達してラッチすると同時に、前記第２レジスタ内にさらに入力データをラッチする段階とを含んで構成された、メモリセルアレイを有するフラッシュメモリ装置のページバッファを用いたプログラム方法が提供される。

この発明によれば、一つのページバッファに２対のビットラインを連結して、１回のプログラム動作により２ページをプログラムすることができるため、マルチページをプログラムする場合にプログラム速度を従来より格段に向上させることができる。

以下に、添付図面を参照しながら、この発明の好適な実施形態を詳細に説明する。なお、これらの実施形態は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施形態は、この発明の開示を完全たるものにし、かつ当該技術分野における通常の知識を有する者にこの発明の範囲をより完全に知らせるために、提供されるものである。図面において、同一の参照符号は、同一の機能を有する同一の部材を示す。

図３は、この発明に係るＮＡＮＤ型フラッシュメモリ装置のページバッファのスタック構造を示す。

図３を参照すると、一つのページバッファＰＢには２対のビットライン、すなわち４本のビットラインＢＬが共通に連結されているため、従来に比べてページバッファの個数が半分に減ることが分かる。また、このような連結構造は、１回のプログラム動作によって２ページをプログラムすることができるようにする。

図４ａおよび図４ｂは、この発明の好適な第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置のページバッファおよびこれを用いた２ページプログラム方法を示すものであって、図４ａは、図３に示したページバッファの詳細構造を示す回路図、図４ｂは、図４ａに示したページバッファを用いて２ページプログラム動作を行う方法を示すブロック図である。

図４ａを参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイＭＣ、ページバッファＰＢ、およびカラム選択部１７０を含む。ページバッファＰＢは、メモリセルアレイＭＣとカラム選択部１７０との間に接続される。

図４ｂにおいて、ＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。１本のビットライン（例えば、ＢＬｅ１）に連結されるメモリセルＭＣ１〜ＭＣｎとソースおよびドレイン選択トランジスタＳＳＬ、ＤＳＬは、１本のストリングを形成し、１本のワードライン（例えば、ＷＬ１）によって制御されるメモリセルは、１つのページを形成する。ページバッファＰＢは、第１ビットライン選択部１１０、第２ビットライン選択部１２０、プリチャージ部１３０、分離部１４０、第１レジスタ１５０、および第２レジスタ１６０を含む。

第１ビットライン選択部１１０は、ＮＭＯＳトランジスタ１１１〜１１４を含む。ＮＭＯＳトランジスタ１１１は、一端がビットラインＢＬｅ１に連結され、他端が電圧供給信号ＶＩＲＰＷＲ１を提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅ１の印加を受けてターンオン／ターンオフされる。このＮＭＯＳトランジスタ１１１は、ビットラインＢＬｏ１にデータをプログラムしようとする場合、ゲート制御信号ＤＩＳＣＨｅ１によってターンオンされ、ビットラインＢＬｅ１に電圧供給信号ＶＩＲＰＷＲ１として電源電圧ＶＣＣを印加する。ＮＭＯＳトランジスタ１１２は、一端がビットラインＢＬｏ１に連結され、他端が電圧供給信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏ１の印加を受けてターンオン／ターンオフされる。このＮＭＯＳトランジスタ１１２は、ビットラインＢＬｅ１にデータをプログラムしようとする場合、ゲート制御信号ＤＩＳＣＨｏ１によってターンオンされ、ビットラインＢＬｏ１に電圧供給信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。電圧供給信号ＶＩＲＰＷＲ１は、プログラム動作の際に電源電圧ＶＣＣを持つ。ＮＭＯＳトランジスタ１１３は、ビットライン選択信号ＢＳＬｅ１に応答してビットラインＢＬｅ１をセンシングラインＳＯ１に連結し、ＮＭＯＳトランジスタ１１４は、ビットライン選択信号ＢＳＬｏ１に応答してビットラインＢＬｏ１をセンシングラインＳＯ１に連結する。

第２ビットライン選択部１２０は、第１ビットライン選択部１１０と同様の構成を有するので、詳細な構成説明は省略する。

プリチャージ部１３０は、電源電圧ＶＣＣとセンシングラインＳＯ１との間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／ターンオフされるＰＭＯＳトランジスタで構成される。このＰＭＯＳトランジスタ１３０は、読出し動作の際にセンシングラインＳＯ１を電源電圧ＶＣＣにプリチャージし、センシングラインＳＯ１を介してビットラインＢＬｅ１またはＢＬｏ１に電流を供給する。

分離部１４０は、選択されたビットライン（例えば、ＢＬｅ１、ＢＬｅ２）と１本のワードライン（例えば、ＷＬ１）に連結されたメモリセルＭＣ１にデータをプログラムするとき、２ページプログラム信号２ＰＰ、２ＰＰｂに応答してセンシングラインＳＯ１とセンシングラインＳＯ２を分離する役割をする。この分離部１４０は、伝達ゲートで構成されるが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタで構成されてもよい。

第１レジスタ１５０は、ＮＭＯＳトランジスタ１５１〜１５８、ラッチ回路ＬＴ１、ＰＭＯＳトランジスタ１５９、およびインバータＩＶ１を含む。ＮＭＯＳトランジスタ１５１は、センシングラインＳＯ１とラッチ回路ＬＴ１との間に接続され、コピーバックプログラム動作の際にゲートにコピーバック信号ＣＰの印加を受けてターンオン／ターンオフされる。このＮＭＯＳトランジスタ１５１は、コピーバックプログラム動作の際に、ラッチ回路ＬＴ１にラッチされた不良セルのデータを正常なセルに再プログラムするために、ラッチ回路ＬＴ１とセンシングラインＳＯ１とを連結する役割をする。ラッチ回路ＬＴ１は、インバータＩＶ２、ＩＶ３によりラッチを構成し、メモリセルから読み出されたデータをラッチし、または外部から入力されるプログラムされるべきデータをラッチする。インバータＩＶ１は、ラッチ回路ＬＴ１のノードＱＡｂの信号を反転させて出力する。ＮＭＯＳトランジスタ１５２は、プログラム動作の際にプログラム信号ＰＧＭ＿Ｌによってターンオンされ、ラッチ回路ＬＴ１にラッチされた入力データ、すなわちノードＱＡｂの信号の伝達をインバータＩＶ１２を介して受け、センシングラインＳＯ１を介して選択されたビットライン（例えば、ＢＬｅ１）に伝送する。ＮＭＯＳトランジスタ１５３は、ラッチ回路ＬＴ１のノードＱＡと接地ＶＳＳとの間に接続され、ゲートにリセット信号ＲＳＴ＿Ｌの印加を受けてラッチ回路ＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化する。ＮＭＯＳトランジスタ１５４、１５５は、ノードＱＡｂと接地ＶＳＳとの間に直列接続されるが、ＮＭＯＳトランジスタ１５４は、センシングラインＳＯ１の信号に応答してターンオン／ターンオフされ、ＮＭＯＳトランジスタ１５５は、ラッチ信号ＬＣＨ＿Ｌに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタ１５４、１５５は、センシングラインＳＯ１の信号をセンシングしてラッチ回路ＬＴ１のノードＱＡｂを「０」に、ノードＱＡを「１」に変換させ、または初期値を維持する。ＮＭＯＳトランジスタ１５６、１５７は、プログラム動作の際にデータ入力信号ＤＩおよびｎＤＩに応答してそれぞれターンオンされ、外部からデータ入出力ライン（図示せず）を介して入力されるプログラムされるべきデータをラッチ回路ＬＴ１にラッチさせる。ＮＭＯＳトランジスタ１５８は、読出し動作の際に読出し信号ＰＢＤＯ＿Ｌに応答してターンオンされ、ラッチ回路ＬＴ１に読み出されてラッチされたノードＱＡｂの信号の印加をインバータＩＶ１を介して受け、カラム選択部１７０を介してデータ入出力ラインへ伝送する。ＰＭＯＳトランジスタ１５９は、プログラム状況を検証するためのもので、ラッチ回路ＬＴ１のノードＱＡの信号を読み出してプログラムの合否を検証する。

第２レジスタ１６０は、ＮＭＯＳトランジスタ１６１〜１６７、ラッチ回路ＬＴ２、ＰＭＯＳトランジスタ１６８、およびインバータＩＶ４を含むが、これらの構成要素は、コピーバックプログラム動作の際に使用されるＮＭＯＳトランジスタがない以外は、第１レジスタ１５０の構成要素と同様なので、その詳細な構成説明および動作説明を省略する。

カラム選択部１７０は、カラム選択信号Ｙ＿ＤＲＶによって制御されるＮＭＯＳトランジスタで構成されるが、このＮＭＯＳトランジスタ１７０は、読出し動作／プログラム動作の際にページバッファＰＢとデータ入出力ラインとを連結する役割をする。

上述したように、一つのページバッファＰＢには、従来とは異なり、２対のビットライン、すなわち４本のビットラインＢＬｅ１、ＢＬｏ１、ＢＬｅ２、ＢＬｏ２が連結され、第１ビットライン選択部１１０および第２ビットライン選択部１２０と第１レジスタ１５０および第２レジスタ１６０は、従来とは異なり、プログラム動作の際に同時に動作し、選択された２本のビットライン（例えば、ＢＬｅ１、ＢＬｅ２）と１本のワードライン（例えば、ＷＬ１）に連結されたメモリセルＭＣ１にデータを同時にプログラムする。すなわち、この発明は、従来とは異なり、１回のプログラム動作により２ページをプログラムする。

以下、図４ｂを参照しながら、この発明の好適な第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置のプログラム動作をより詳細に説明する。

まず、伝達ゲート１４０をターンオフさせ、センシングラインＳＯ１とセンシングラインＳＯ２を分離する。次に、カラム選択部１７０を介して入力されるプログラムされるべきデータを第１レジスタ１５０のラッチ回路にラッチする（１番経路：図面では○の中に数字を入れて経路番号を示す）、例えば、図４ａに示したラッチ回路ＬＴ１のノードＱＡにはデータ「０」をラッチし、ノードＱＡｂにデータ「１」をラッチする。その次に、カラム選択部１７０を介して入力されるプログラムされるべきデータを第２レジスタ１６０のラッチ回路にラッチする（２番経路）。例えば、図４ａに示したラッチ回路ＬＴ２のノードＱＢにデータ「０」をラッチし、ノードＱＢにはデータ「１」をラッチする。その後、図４ａに示したＮＭＯＳトランジスタ１５２、１６１を同時にターンオンさせ、ノードＱＡｂのデータ「１」をインバータＩＶ１を介して反転させたデータ「０」を、センシングラインＳＯ１を介して選択されたビットライン（例えば、ＢＬｅ１）に印加して該当メモリセルにプログラムすると同時に、ノードＱＢｂのデータ「１」をインバータＩＶ４を介して反転させたデータ「０」を、センシングラインＳＯ２を介して選択されたビットライン（例えば、ＢＬｅ２）に印加して該当メモリセルにデータをプログラムする（３番経路）。

上述したように、この発明は、まず第１レジスタ１５０に、プログラムされるべき入力データをラッチし（１番経路）、次に第２レジスタ１６０に、プログラムされるべき入力データをラッチした（２番経路）後、最後に第１レジスタ１５０および第２レジスタ１６０にラッチされた入力データを、同時に選択された２本のビットライン（例えば、ＢＬｅ１、ＢＬｅ２）を介して２つのメモリセルにプログラムする（２ページプログラムの３番経路）。すなわち、従来では、一つのページバッファを用いて、プログラムされるべき入力データを１本の選択されたビットライン（例えば、ＢＬｅ１）を介して一つのメモリセルにのみ１ページプログラムしたが、この発明では、一つのページバッファを用いて、プログラムされるべき入力データを２本の選択されたビットライン（例えば、ＢＬｅ１、ＢＬｅ２）を介して２つのメモリセルに２ページプログラムすることができる。

図４ａに示したページバッファを用いて１回のプログラム動作により２ページをプログラムしたが、分離部１４０をターンオンさせて従来のようなキャッシュプログラム動作を行うこともできる。その際は、第１レジスタ１５０がメインラッチの役割をし、第２レジスタ１６０がキャッシュラッチの役割をすればよい。そして、第１ビットライン選択部１１０または第２ビットライン選択部１２０を用いて１本のビットラインを選択すればよい。

図５ａおよび図５ｂは、この発明の好適な第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置のページバッファおよびそれを用いたプログラム方法を示すものである。図５ａは、図３に示したページバッファの詳細構成を示す回路図、図５ｂは、図５ａに示したページバッファを用いて２ページプログラム動作を行う方法を示すブロック図である。

図５ａに示したページバッファが図４ａに示したページバッファと異なる点は、ラッチ部をさらに一つ備えていることである。すなわち、図４ａに示したページバッファは、２つのラッチ部（レジスタ部）が存在するが、図５ａに示したページバッファは、３つのラッチ部（レジスタ部）が存在する。各構成素子の詳細な説明は、省略する。

以下、図５ｂを参照しながら、この発明の好適な第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置のページバッファを用いて２ページプログラム動作を行う方法をより詳細に説明する。

まず、分離部２４０をターンオフさせ、センシングラインＳＯ１とセンシングラインＳＯ２を分離する。次に、カラム選択部２８０を介して入力されるプログラムされるべきデータを第１レジスタ２５０のラッチ回路にラッチする（１番経路）。例えば、図５ａに示したラッチ回路ＬＴ１のノードＱＡにはデータ「０」をラッチし、ノードＱＡｂにはデータ「１」をラッチする。その次に、カラム選択部２８０を介して入力される、プログラムされるべきデータを第２レジスタ２６０のラッチ回路にラッチする（２番経路）。例えば、図５ａに示したラッチ回路ＬＴ２のノードＱＢにデータ「０」をラッチし、ノードＱＢｂにはデータ「１」をラッチする。その次に、図５ａに示したＮＭＯＳトランジスタ２５２、２６１を同時にターンオンさせ、ノードＱＡｂのデータ１をインバータＩＶ１を介して反転させたデータ「０」をセンシングラインＳＯ１を介して選択されたビットライン（例えば、ＢＬｅ１）に印加して該当メモリセルにプログラムすると同時に、ノードＱＢｂのデータ１をインバータＩＶ４を介して反転させたデータ「０」をセンシングラインＳＯ２を介して選択されたビットライン（例えば、ＢＬｅ２）に印加して該当メモリセルにプログラムする（３番経路）。このプログラム動作と同時に（ステップａ）キャッシュラッチ部２７０内のラッチ回路にカラム選択部２８０を介して入力されるプログラムされるべきデータをラッチする（３番経路）。例えば、図５ａに示したラッチ回路ＬＴ３のノードＱＣにデータ「０」をラッチし、ノードＱＣｂにはデータ「１」をラッチする。（ステップｂ）その次に、分離部２４０をターンオンさせてセンシングラインＳＯ１とセンシングラインＳＯ２とを連結する。（ステップｃ）次に、図５ａに示したラッチ回路ＬＴ３にラッチされたノードＱＣｂのデータ「１」を反転させたデータ「０」を、ＮＭＯＳトランジスタ２７１をターンオンさせてセンシングラインＳＯ２からセンシングラインＳＯ１へ伝達し、（ステップｄ）その次にＮＭＯＳトランジスタ２５１をターンオンさせてセンシングラインＳＯ１およびＳＯ２に載せられたデータ「１」を第１レジスタ２５０のラッチ回路ＬＴ１にラッチする（４番経路）。この動作と同時にカラム選択部２８０を介して入力されるプログラムされるべきデータを第２レジスタ２６０のラッチ回路ＬＴ２にラッチする（４番経路）。その後、ステップａ〜ｄを繰り返し行い、所望するだけのページをプログラムすればよい。

図５ａに示したページバッファを用いて１回のプログラム動作により２ページをプログラムしたが、分離部１４０をターンオンさせて従来のようなキャッシュプログラム動作を行うこともできる。その際は、第１レジスタ１５０がメインラッチの役割を行い、第２レジスタ１６０がキャッシュラッチの役割を行うこともでき、第３レジスタがキャッシュラッチの役割を行うこともできる。そして、第１ビットライン選択部１１０または第２ビットライン選択部１２０を用いて１本のビットラインを選択すればよい。

図６ａは、図４ｂに示したノーマルプログラム方法で４ページをプログラムする場合にかかるプログラム時間を示す。図６ａに示した○内の１〜３の参照番号は、図４ｂに示した○内の１〜３の参照番号と対応する。

図４ｂおよび図６ａを参照すると、プログラムされるべき入力データが第１レジスタ１５０に入力される時間は１００μｓであり（１番経路）、プログラムデータが第２レジスタ１６０に入力される時間も１００μｓであり（２番経路）、第１レジスタ１５０および第２レジスタ１６０のそれぞれにラッチされた入力データを同時に当該メモリセルにプログラムする時間が３００μｓである（３番経路）場合、４ページプログラム時間は、総計１０００μｓである。この場合は、１回のプログラム動作により２ページをプログラムすることができるため、従来のノーマルプログラム動作より６００μｓのプログラム時間を短縮することができる。

図６ｂは、図５ｂに示したキャッシュプログラム方法で４ページをプログラムする場合にかかるプログラム時間を示す。図６ｂに示した○内の１〜６の参照番号は、図５ｂに示した○内の１〜４の参照番号と対応する。

図５ｂおよび図６ｂを参照すると、プログラムされるべき入力データが第１レジスタ２５０に入力される時間は１００μｓであり（１番経路）、入力データが第２レジスタ２６０に入力される時間も１００μｓであり（２番経路）、第１レジスタ２５０および第２レジスタ２６０のそれぞれにラッチされた入力データを同時に当該メモリセルにプログラムする時間が３００μｓであり（３番経路）、第３レジスタ２７０に格納された入力データを第１レジスタ２５０に伝達する時間が１００μｓである（４番経路）場合、４ページプログラム時間は総計９００μｓである。この場合にも、１回のプログラム動作により２ページをプログラムすることができるため、従来のキャッシュプログラム動作より３００μｓのプログラム時間を短縮することができる。

上述したように、従来では、一つのページバッファを用いてプログラムされる入力データを１つの選択ビットラインを介して一つのメモリセルにのみプログラムしたが、すなわち１回のプログラム動作により１ページのみをプログラムしたが、この発明では、一つのページバッファを用いてプログラムされる入力データを２つの選択ビットラインを介して２つのメモリセルにプログラムすることができる。すなわち、この発明は、１回のプログラム動作により２ページをプログラムすることができる。

以上説明したこの発明の技術的思想は、好適な実施形態について具体的に述べられたが、これらの実施形態は、この発明の技術的思想を説明するためのものであって、制限するものではないことに注意すべきである。また、この発明の属する分野における通常の知識を有する者であれば、この発明の技術的思想の範囲内において、各種変形例または変更例に想到し得ることを理解するであろう。

既存のＮＡＮＤ型フラッシュメモリ装置のページバッファのスタック構造を示すブロック図である。 既存のＮＡＮＤ型フラッシュメモリ装置のプログラム時間を示す動作タイミング図である。 他の既存のＮＡＮＤ型フラッシュメモリ装置のプログラム時間を示す動作タイミング図である。 この発明に係るＮＡＮＤ型フラッシュメモリ装置のページバッファのスタック構造を示すブロック図である。 この発明の第１実施形態に係るページバッファの詳細構成を示す回路図である。 図４ａに示すページバッファを用いて２ページプログラム動作を行う方法を示すブロック図である。 この発明の第２実施形態に係るページバッファの詳細構成を示す回路図である。 図５ａに示すページバッファを用いて２ページプログラム動作を行う方法を示すブロック図である。 図４ａおよび図４ｂに示すページバッファを用いた場合のプログラム動作の時間関係を示す動作タイミング図である。 図５ａおよび図５ｂに示すページバッファを用いた場合のプログラム動作の時間関係を示す動作タイミング図である。

符号の説明

ＭＣ … メモリセルアレイ
ＰＢ … ページバッファ
１１０、２１０ … 第１ビットライン選択部
１２０、２２０ … 第２ビットライン選択部
１３０、２３０ … プリチャージ部
１４０、２４０ … 分離部
１５０、２５０ … 第１レジスタ
１６０、２６０ … 第２レジスタ
１７０、２８０ … カラム選択部

Claims (25)

1. メモリセルアレイを有するフラッシュメモリ装置のページバッファであって、
   前記メモリセルアレイに連結される少なくとも一対の第１ビットラインのいずれか一つを選択して第１センシングラインと連結する第１ビットライン選択部と、
   前記メモリセルアレイに連結される少なくとも一対の第２ビットラインのいずれか一つを選択して第２センシングラインと連結する第２ビットライン選択部と、
   前記第１センシングラインを介して前記第１ビットライン選択部と連結され、カラム選択信号によって選択された共通のデータ入出力ラインに入力される第１入力データをラッチする第１レジスタと、
   前記第２センシングラインを介して前記第２ビットライン選択部と連結され、前記カラム選択信号によって選択された共通のデータ入出力ラインに入力される第２入力データをラッチする第２レジスタと、
   プログラム動作の際に、前記第１入力データと前記第２入力データを前記第１および第２ビットラインから選択された二つのビットラインに同時に伝達するために前記第１センシングラインと前記第２センシングラインとを分離または連結する分離部と、
   前記第１および第２センシングラインをプリチャージするプリチャージ部とを備えてなる、ページバッファ。
2. 請求項１に記載のページバッファにおいて、
   前記分離部は、プログラム動作の際に前記第１センシングラインと第２センシングラインとを分離することを特徴とするページバッファ。
3. 請求項２に記載のページバッファにおいて、
   前記プログラム動作の際に、前記第１レジスタおよび第２レジスタのそれぞれにラッチされた前記第１および第２入力データを同時に前記第１ビットラインのいずれか一つおよび前記第２ビットラインのいずれか一つにそれぞれロードして前記メモリセルアレイのメモリセルに２ページプログラムすることを特徴とするページバッファ。
4. メモリセルアレイを有するフラッシュメモリ装置のページバッファであって、
   前記メモリセルアレイに連結される少なくとも一対の第１ビットラインのいずれか一つを選択して第１センシングラインと連結する第１ビットライン選択部と、
   前記メモリセルアレイに連結される少なくとも一対の第２ビットラインのいずれか一つを選択して第２センシングラインと連結する第２ビットライン選択部と、
   前記第１センシングラインを介して前記第１ビットライン選択部と連結され、カラム選択信号によって選択された共通のデータ入出力ラインに入力される第１入力データをラッチする第１レジスタと、
   前記第２センシングラインを介して前記第２ビットライン選択部と連結され、前記カラム選択信号によって選択された共通のデータ入出力ラインに入力される第２入力データをラッチする第２レジスタと、
   前記第２センシングラインを介して前記第２ビットライン選択部と連結され、前記カラム選択信号によって選択された共通のデータ入出力ラインに入力される第３入力データをラッチする第３レジスタと、
   プログラム動作の際に、前記第１入力データと前記第２または第３入力データを前記第１および第２ビットラインから選択された二つのビットラインに同時に伝達するために前記第１センシングラインと前記第２センシングラインとを分離または連結する分離部と、
   前記第１および第２センシングラインをプリチャージするプリチャージ部とを備えてなるページバッファ。
5. 請求項４に記載のページバッファにおいて、
   前記分離部は、プログラム動作の際に前記第１センシングラインと第２センシングラインとを分離することを特徴とするページバッファ。
6. 請求項５に記載のページバッファにおいて、
   前記プログラム動作の際に、前記第１レジスタおよび第２レジスタのそれぞれにラッチされた前記第１および第２入力データを同時に前記第１ビットラインのいずれか一つおよび前記第２ビットラインのいずれか一つにそれぞれロードして、前記メモリセルアレイのメモリセルに２ページプログラムすると同時に、前記第３レジスタが前記第３入力データを受信してラッチすることを特徴とするページバッファ。
7. 請求項６に記載のページバッファにおいて、
   前記２ページプログラム動作の後に、前記分離部が前記第１センシングラインおよび第２センシングラインを連結すると、前記第３レジスタにラッチされた前記第３入力データを前記第１および第２センシングラインを介して前記第１レジスタへ伝送すると同時に、前記第２レジスタが次の入力データをさらに受信してラッチすることを特徴とするページバッファ。
8. 請求項１または４に記載のページバッファにおいて、
   前記第１ビットライン選択部および第２ビットライン選択部のそれぞれは、プログラム動作の際に前記第１ビットラインのいずれか一つと前記第２ビットラインのいずれか一つをそれぞれ選択することを特徴とするページバッファ。
9. 請求項１または４に記載のページバッファにおいて、
   前記分離部は、プログラム動作の際に前記第１センシングラインと第２センシングラインとを連結することを特徴とするページバッファ。
10. 請求項９に記載のページバッファにおいて、
    前記プログラム動作の際には、前記第１レジスタにラッチされた前記第１入力データを前記第１ビットラインまたは前記第２ビットラインのいずれか一つにロードして前記メモリセルアレイのメモリセルに１ページプログラムすることを特徴とするページバッファ。
11. 請求項１または４に記載のページバッファにおいて、
    前記分離部は、前記プリチャージ部が前記第１センシングラインおよび前記第２センシングラインをプリチャージするときには、前記第１センシングラインと第２センシングラインとを連結し、前記プリチャージ動作の後には、前記第１センシングラインと第２センシングラインとを分離することを特徴とするページバッファ。
12. 請求項１または４に記載のページバッファにおいて、
    前記分離部は、伝達ゲートで構成されることを特徴とするページバッファ。
13. 請求項１または４に記載のページバッファにおいて、
    前記分離部は、ＭＯＳトランジスタで構成されることを特徴とするページバッファ。
14. 請求項１または４に記載のページバッファにおいて、
    前記第１および第２レジスタのそれぞれは、
    ラッチ信号に応答して前記第１または第２センシングラインの電圧をセンシングし、そのセンシング結果に応じてセンシングデータを発生するセンシング部と、
    前記センシングデータまたは前記第１または第２入力データをラッチするラッチ回路と、
    プログラム信号に応答して、前記ラッチ回路にラッチされた前記第１または第２入力データを、前記第１または第２センシングラインに連結された前記第１または第２ビットラインのいずれか一つに出力するプログラム部と、
    読み出し信号に応答して、前記ラッチ回路にラッチされたセンシングデータをデータ入出力ラインへ出力させるための読み出し部と、
    前記ラッチ回路の前記センシングデータに応答して検証結果を出力する検証部と、
    入力信号に応答して、前記データ入出力ラインを介して入力される前記第１または第２入力データを前記ラッチ回路へ伝達するデータ入力部とを含むことを特徴とするページバッファ。
15. 請求項１４に記載のページバッファにおいて、
    前記第１レジスタは、さらに、前記第１または第２センシングラインと前記ラッチ回路との間に連結され、コピーバックプログラム動作の際に駆動されるコピーバックプログラム部と、リセット信号に応答して前記ラッチ回路を初期化するリセット部とを含むことを特徴とするページバッファ。
16. 請求項１４に記載のページバッファにおいて、
    前記第２レジスタは、さらに、リセット信号に応答して前記ラッチ回路を初期化するリセット部を含むことを特徴とするページバッファ。
17. 請求項４に記載のページバッファにおいて、
    前記第３レジスタは、前記第２レジスタと同じ構成を持つことを特徴とするページバッファ。
18. メモリセルアレイを有するフラッシュメモリ装置のページバッファを用いたプログラム方法であって、
    前記メモリセルアレイに連結される少なくとも一対の第１ビットラインに第１センシングラインを介して連結される第１レジスタ内に、カラム選択信号によって選択された共通のデータ入出力ラインに入力される第１入力データをラッチする段階と、
    前記メモリセルアレイに連結される少なくとも一対の第２ビットラインに第２センシングラインを介して連結される第２レジスタ内に、前記カラム選択信号によって選択された共通のデータ入出力ラインに入力される第２入力データをラッチする段階と、
    プログラム動作の際に、前記第１入力データと前記第２入力データを前記第１および第２ビットラインから選択された二つのビットラインに同時に伝達するために前記第１センシングラインと前記第２センシングラインとを分離または連結する段階と、
    前記第１レジスタ内にラッチされた前記第１入力データを、前記第１センシングラインを介して前記第１ビットラインから選択された一つのビットラインにロードして前記メモリセルアレイ内のメモリセルにプログラムすると同時に、前記第２レジスタ内にラッチされた前記第２入力データを、前記第２センシングラインを介して前記第２ビットラインから選択された一つのビットラインにロードして前記メモリセルアレイ内のメモリセルにプログラムする段階とを含んでなるプログラム方法。
19. 請求項１８に記載のプログラム方法であって、さらに、
    前記ラッチする段階の前に前記第１センシングラインと前記第２センシングラインを分離する段階を含んでなることを特徴とするプログラム方法。
20. 請求項１８に記載のプログラム方法であって、さらに、
    前記第１レジスタにラッチされた前記第１入力データを前記第１ビットラインのいずれか一つにロードし、また前記第２レジスタにラッチされた前記第２入力データを前記第２ビットラインのいずれか一つにロードする前に、前記第１ビットラインのいずれか一つを前記第１センシングラインと連結すると同時に、前記第２ビットラインのいずれか一つを前記第２センシングラインと連結する段階を含んでなることを特徴とするプログラム方法。
21. メモリセルアレイを有するフラッシュメモリ装置のページバッファを用いたプログラム方法であって、
    （ａ）前記メモリセルアレイに連結される少なくとも一対の第１ビットラインに第１センシングラインを介して連結される第１レジスタ内に第１入力データをラッチする段階と、
    （ｂ）前記メモリセルアレイに連結される少なくとも一対の第２ビットラインに第２センシングラインを介して連結される第２レジスタ内に第２入力データをラッチする段階と、
    （ｃ）前記第１レジスタ内にラッチされた前記第１入力データを前記第１センシングラインを介して前記第１ビットラインのいずれか一つにロードして前記メモリセルアレイのメモリセルにプログラムすると同時に、前記第２レジスタ内にラッチされた前記第２入力データを前記第２センシングラインを介して前記第２ビットラインのいずれか一つにロードして前記メモリセルアレイのメモリセルにプログラムし、かつ第３入力データを第３レジスタ内にラッチする段階と、
    （ｄ）前記第３レジスタ内にラッチされた前記第３入力データを前記第１センシングラインおよび第２センシングラインを介して前記第１レジスタに伝達してラッチすると同時に、前記第２レジスタ内に次の入力データをラッチする段階とを含んでなるプログラム方法。
22. 請求項２１に記載のプログラム方法において、
    前記（ｄ）段階の後には、前記（ｃ）段階と前記（ｄ）段階を繰り返し行い、所望のページのみをプログラムすることを特徴とするプログラム方法。
23. 請求項２１に記載のプログラム方法であって、さらに、
    前記（ａ）段階の前に前記第１センシングラインと前記第２センシングラインを分離する段階を含んでなることを特徴とするプログラム方法。
24. 請求項２１に記載のプログラム方法であって、さらに、
    前記第３レジスタ内にラッチされた前記第３入力データを前記第１センシングラインおよび第２センシングラインを介して前記第１レジスタへ伝達する前に、前記第１センシングラインと前記第２センシングラインを連結する段階を含んでなることを特徴とするプログラム方法。
25. 請求項２１に記載のプログラム方法であって、さらに、
    前記第１レジスタ内にラッチされた前記第１入力データを前記第１ビットラインのいずれか一つにロードし、また前記第２レジスタ内にラッチされた前記第２入力データを前記第２ビットラインのいずれか一つにロードする前に、前記第１ビットラインのいずれか一つを前記第１センシングラインと連結すると同時に、前記第２ビットラインのいずれか一つを前記第２センシングラインと連結する段階を含んでなることを特徴とするプログラム方法。

Images