JP2006260738A - 事前消去検証のためのページバッファを有する不揮発性メモリ装置 - Google Patents

Abstract

【課題】事前消去を検証することが可能なページバッファを有するＮＡＮＤ型フラッシュメモリ装置の提供。
【解決手段】セルアレイと、センシングラインを介して前記ビットラインに連結される複数のページバッファとを含み、前記複数のページバッファそれぞれは、前記メモリセルにプログラムされたデータが消去されたかを１次検証するために、前記センシングラインの信号に応答して事前消去を検出する事前消去検出部と、２次検証するために、前記センシングラインの信号に応答してメイン消去を検出するメイン消去検出部と、事前消去検証の際には前記事前消去検出部の出力信号に応答してデータを格納し、メイン消去検証の際には前記メイン消去検出部の出力信号に応答してデータを格納するラッチ回路と、事前消去検証の際にあるいはメイン消去検証の際に前記ラッチ回路の信号に応答して事前消去あるいはメイン消去のパス／フェールを検証する検証部とを含む。
【選択図】図２

Description

本発明は、不揮発性メモリ装置に係り、特に、事前消去検証のためのページバッファを有するＮＡＮＤ型フラッシュメモリ装置に関する。

電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ機能を必要としない不揮発性メモリ素子の需要が増加している。ここで、プログラムとは、データをメモリセルに書き込む動作をいう。

メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースをお互い共有する構造）されて１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を格納したり或いは格納された情報を読み出したりするために、ページバッファが使用される。ページバッファは、入出力パッドから大容量のデータの提供を受けてメモリセルへ提供し、あるいはメモリセルのデータを格納した後出力する機能をする。通常、ページバッファは、データを一時格納するために、単一レジスタから構成されることが普遍的であったが、最近、ＮＡＮＤ型フラッシュメモリ素子において大容量データプログラムの際にプログラム速度を増加させるためにデュアルレジスタ(dual register)をも採用している。

ＮＡＮＤ型フラッシュメモリ装置において消去を行う場合に消去速度およびセルのしきい値電圧Ｖｔ分布や消去バイアスなどの理由から、セルが過度に消去される場合が生ずる。セルが過度に消去される場合、セルの消去しきい値電圧Ｖｔを適正の水準に合わせなければならないが、これを実行するために、事前消去(pre-erase)を行った後、事前消去検証結果に基づいてメイン消去を実行する。

図１はページバッファを有するＮＡＮＤ型フラッシュメモリ素子を簡略に図式化したものである。

図１を参照しながらページバッファの消去検証方式を説明すると、まず、リセット信号ＭＲＳＴをイネーブルさせてラッチ回路２２０のノードＱＡを「０」に、ノードＱＡｂを「１」にリセットさせる。その後、プリチャージ信号ＰＲＥＣＨｂによってＰＭＯＳトランジスタＰ１１をターンオンさせてセンシングラインＳＯを電源電圧ＶＣＣでプリチャージさせる。次いで、センシングラインＳＯがプリチャージされた状態を保つと、セルにプログラムデータが消去されていないことであり、センシングラインＳＯの電荷が、ビットライン選択及びバイアス２１０によって選択されたビットライン（例えば、ＢＬｅ）にディスチャージされると、セルにプログラムされたデータが成功的に消去されたことである。

この際、セルにプログラムされたデータが消去された場合には、すなわちセンシングラインＳＯがディスチャージされた状態であれば、ラッチ回路２２０のノードＱＡｂが初期の「１」をそのまま維持する。逆に、セルにプログラムされたデータが消去されていない場合には、すなわちセンシングラインＳＯがプリチャージされた状態であれば、ＮＭＯＳトランジスタＮ２１がターンオンされ、ラッチ信号ＭＬＣＨによってＮＭＯＳトランジスタＮ２２もターンオンされることにより、ラッチ回路２２０のノードＱＡｂが「０」に変更される。

ところが、上述した図１のページバッファは、事前消去(pre-erase)検証を行うことが不可能である。前記事前消去とは、プログラムされたセルに一定のバイアス電圧を印加して、セルにプログラムされたデータを弱く(weakly)消去した後に検証を行うが、この事前消去検証の後、消去されていないセルがあれば、最初に印加したバイアス電圧に任意のバイアス電圧を加えてウェルに印加して、セルにプログラムされたデータをさらに消去することにより、セルが過(over)消去されることを防止することをいう。

ここで、事前消去を行った後、消去されたセルがしきい値電圧Ｖｔより低い場合、すなわちセンシングラインＳＯがディスチャージされた場合に、ラッチ回路２２０のノードＱＡｂあるいはノードＱＡの電圧レベルが変化すべきである。しかし、図１に示したページバッファ２００は、センシングラインＳＯの信号の印加を受けるＮＭＯＳトランジスタＮ２１が「ロジックハイ」によってターンオンされるトランジスタなので、事前消去を検出することができない。よって、事前消去結果に基づいてラッチ回路２２０のノードＱＡｂの電圧レベルが変更できるページバッファが必要である。

そこで、本発明は、事前消去を検証することが可能なページバッファを有するＮＡＮＤ型フラッシュメモリ装置を提供することを目的とする。

上記目的を達成するために、本発明は、ビットラインとワードラインとの交差領域に配置されるメモリセルからなるストリングを複数含むセルアレイと、センシングラインを介して前記ビットラインに連結される複数のページバッファとを含み、前記複数のページバッファそれぞれは、前記メモリセルにプログラムされたデータが消去されたかを１次検証するために、前記センシングラインの信号に応答して事前消去を検出する事前消去検出部と、前記メモリセルにプログラムされたデータが消去されたかを２次検証するために、前記センシングラインの信号に応答してメイン消去を検出するメイン消去検出部と、事前消去検証の際には前記事前消去検出部の出力信号に応答してデータを格納し、メイン消去検証の際には前記メイン消去検出部の出力信号に応答してデータを格納するラッチ回路と、事前消去検証の際にあるいはメイン消去検証の際に前記ラッチ回路の信号に応答して事前消去あるいはメイン消去のパス／フェールを検証する検証部とを含むことを特徴とする、不揮発性メモリ装置が提供される。

上述したように、本発明によれば、事前消去を検出することが可能なページバッファを提供することができる。これにより、プログラムされたセルが過度に消去されることを防止することができる。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。

図２は事前消去を検出するページバッファを有するＮＡＮＤ型フラッシュメモリ装置を示す回路図である。図２において、図１と同一の部材には同一の参照符号を付する。

図２を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００、ページバッファ２００およびカラム選択部３００を含む。

メモリセルアレイ１００において、ＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。多数のメモリセルＭＣ１〜ＭＣｎは、各ビットラインＢＬｅ、ＢＬｏに連結され、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に接続されて１本のセルストリングを成す。メモリセル（例えば、Ｍ１）は１本のワードライン（例えば、ＷＬ１）によって制御され、一つのページを形成する。

ページバッファ２００は、複数がメモリセルアレイ１００に連結されるが、このような複数のページバッファそれぞれは同時にプログラム、読み出しあるいは消去動作を行う。図２には一つのページバッファ２００のみが示されているが、メモリセルアレイ１００に同一のページバッファが多数連結されているものと見なす。

このページバッファ２００は、ビットライン選択及びバイアス部２１０、ラッチ回路２２０、プリチャージ部Ｐ１１、消去検証部Ｐ１２、事前消去検出部Ｐ２１、Ｐ２２、メイン消去検出部Ｎ２１、Ｎ２２、リセット部Ｎ２３、プログラム用トランジスタＮ２４、読み出し用トランジスタＮ２５、およびデータ入力トランジスタＮ２６、Ｎ２７を含む。

ビットライン選択及びバイアス部２１０は、バイアス供給トランジスタＮ１１、Ｎ１２とビットライン選択トランジスタＮ１３、Ｎ１４を含む。バイアス供給トランジスタＮ１１は、一端がビットラインＢＬｅに連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１１は、ゲート制御信号ＤＩＳＣＨｅによってターンオンされ、ビットライン（例えば、ＢＬｅ）にバイアス信号ＶＩＲＰＷＲを印加する。バイアス供給トランジスタＮ１２は、一端がビットラインＢＬｏに連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１２は、ゲート制御信号ＤＩＳＣＨｏによってターンオンされ、ビットライン（例えばＢＬｏ）にバイアス信号ＶＩＲＰＷＲを印加する。ビットライン選択トランジスタＮ１３は、ビットライン選択信号ＢＳＬｅによってターンオンされ、選択されたビットライン（例えばＢＬｅ）にセンシングラインＳＯを介して伝達される電荷（電流）を印加する。ビットライン選択トランジスタＮ１４は、ビットライン選択信号ＢＳＬｏによってターンオンされ、選択されたビットライン（例えばＢＬｏ）にセンシングラインＳＯを介して伝達される電荷（電流）を印加する。

プリチャージ部Ｐ１１は、電源電圧ＶＣＣとセンシングラインＳＯとの間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／オフされるＰＭＯＳトランジスタから構成される。このＰＭＯＳトランジスタＰ１１は、消去検証の際にセンシングラインＳＯを電源電圧ＶＣＣでプリチャージさせる。

ラッチ回路２２０は、インバータＩＶ１、ＩＶ２からラッチを構成し、ノードＱＡｂとノードＱＡを有する。

リセット部Ｎ２３は、ラッチ回路２２０のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＭＲＳＴの印加を受けるＮＭＯＳトランジスタから構成される。このＮＭＯＳトランジスタＮ２３は、メイン消去検証の際にリセット信号ＭＲＳＴによってターンオンされ、ラッチ回路２２０のノードＱＡを「ロジックロー」に、ノードＱＡｂを「ロジックハイ」に初期化させる。

事前消去検出部Ｐ２１、Ｐ２２は、電源電圧ＶＣＣとラッチ回路２００のノードＱＡｂとの間に接続されるＰＭＯＳトランジスタから構成される。ＰＭＯＳトランジスタＰ２１は、事前消去検証の際に事前消去検証信号ＰＥＶｂによってターンオンされ、ＰＭＯＳトランジスタＰ２２は、事前消去動作の際に消去セルがしきい値電圧Ｖｔ以下になると、すなわち、センシングラインＳＯがディスチャージされると、ターンオンされる。これらのＰＭＯＳトランジスタＰ２１、Ｐ２２は、事前消去動作の際にセルが完全に消去されると、ラッチ回路２２０のノードＱＡｂを「ロジックハイ」に、ノードＱＡを「ロジックロー」に変更させて事前消去を検出する。

メイン消去検出部Ｎ２１、Ｎ２２は、接地電圧ＶＳＳとラッチ回路２００のノードＱＡｂとの間に接続されるＮＭＯＳトランジスタから構成される。ＮＭＯＳトランジスタＮ２１は、メイン消去動作の際にセンシングラインＳＯがプリチャージされた状態であればターンオンされ、センシングラインＳＯがディスチャージされた状態であればターンオフされる。ＮＭＯＳトランジスタＮ２２は、メイン消去検出信号ＭＬＣＨに応答してターンオン／オフされるが、ＮＭＯＳトランジスタＮ２１がターンオンされると共にターンオンされ、ラッチ回路２２０のノードＱＡｂを「ロジックロー」に、ノードＱＡを「ロジックハイ」に変更させる。これらのＮＭＯＳトランジスタＮ２１、Ｎ２２は、メイン消去動作の際にセルが完全に消去されるとターンオフされ、セルが消去されていなければターンオンされることにより、メイン消去を検出するうえ、事前消去動作の際にはラッチ回路２２０のノードＱＡｂを「ロジックロー」に、ノードＱＡを「ロジックハイ」に初期化させる役割もする。

前記において、事前消去検出信号ＰＥＶｂは、事前消去動作の際にのみロジックローになってＰＭＯＳトランジスタＰ２１をターンオンさせ、メイン消去検出信号ＭＬＣＨは、メイン消去動作の際にのみロジックハイになってＮＭＯＳトランジスタＮ２２をターンオンさせる。

プログラム用トランジスタＮ２４は、センシングラインＳＯとラッチ回路２２０のノードＱＡとの間に接続され、ゲートにプログラム信号ＰＧＭの印加を受けるＮＭＯＳトランジスタから構成される。このＮＭＯＳトランジスタＮ２４は、プログラム動作の際にターンオンされ、ラッチ回路２２０のノードＱＡのデータをセンシングラインＳＯを介して選択ビットラインＢＬｅまたはＢＬｏに伝送することにより、メモリセルにデータがプログラムされるようにする。

読み出し用トランジスタＮ２５は、センシングラインＳＯとラッチ回路２２０のノードＱＡとカラム選択部３００との間に接続され、ゲートに読み出し信号ＰＢＤ０の印加を受けるＮＭＯＳトランジスタから構成される。このＮＭＯＳトランジスタＮ２５は、読み出し動作の際にターンオンされ、選択されたビットリンＢＬｅまたはＢＬｏからの出力データが格納されたラッチ回路２２０のノードＱＡのデータをカラム選択部３００を介してデータラインＤＬに伝達する。

データ入力トランジスタＮ２６、Ｎ２７は、プログラム動作の際にプログラム入力信号ＤＩ或いはｎＤＩによってターンオンされ、外部からカラム選択部３００を介して入力されるプログラムデータをラッチ回路２２０に入力させる。

消去検証部Ｐ１２は、電源電圧ＶＣＣとノードｎＷＤ０との間に接続され、ゲートがラッチ回路２２０のノードＱＡに接続される。このＰＭＯＳトランジスタＰ１２は、消去を検証するためのもので、ラッチ回路２２０のノードＱＡのデータを読み出して消去のパス／フェールを検証する。

カラム選択部３００は、カラム選択信号ＹＡによって制御されるＮＭＯＳトランジスタＮ３１から構成される。このＮＭＯＳトランジスタＮ３１は、読み出し或いはプログラム動作の際にページバッファ２００とデータラインＤＬとを連結させる役割をする。カラム選択信号ＹＡは、カラムアドレスによって生成される。

図３は事前消去動作の際に図２のＮＡＮＤ型フラッシュメモリ装置の信号の波形を示すタイミング図である。

次に、図２および図３を参照しながら、事前消去を検証するためのページバッファの動作を説明する。

まず、ｔ１区間では、メイン消去検出信号ＭＬＣＨによってラッチ回路２２０のノードＱＡｂを「ロジックロー」に、ノードＱＡを「ロジックハイ」に初期化させる。

ｔ２区間では、ビットライン選択信号ＢＳＬｅによってビットラインＢＬｅを選択し、ロジックローのプリチャージ信号ＰＲＥＣＨｂによってＰＭＯＳトランジスタＰ１１をターンオンさせ、選択されたビットラインＢＬｅとセンシングノードＳＯをプリチャージさせる。

ｔ３区間では、プログラムされたセルのウェルにバイアス電圧を印加し、プログラムされたデータを弱く事前消去する。

ｔ４区間では、プリチャージ信号ＰＲＥＣＨｂがロジックハイになってセンシングラインＳＯをフローティング状態に作る。

ｔ５区間では、ビットライン選択信号ＢＳＬｅがさらにロジックハイになってビットラインＢＬｅとセンシングラインＳＯとを連結させる。

ｔ６区間では、センシングラインＳＯがディスチャージまたはプリチャージされた状態を維持するが、センシングラインＳＯがディスチャージされた状態であれば、事前消去が成功したことであり、センシングラインＳＯがプリチャージされた状態を維持すれば、事前消去がフェールしたことである。この際、事前消去検証信号ＰＥＶｂが所定の時間ロジックローになってセンシングノードＳＯの信号をラッチ回路２２０に入力させる。

ｔ７区間では、事前消去のパス／フェールを判定し、事前消去がフェールであれば、さらに事件消去を行い、事前消去がパスであれば、メイン消去を行う。

例えば、プログラムされたセルが事前消去によってしきい値電圧Ｖｔより低くなり、センシングラインＳＯが図３に示したようにディスチャージされると、ＰＭＯＳトランジスタＰ２２がターンオンされ、事前消去検出信号ＰＥＶｂがロジックローになってＰＭＯＳトランジスタＰ２１がターンオンされる。すると、図３のようにラッチ回路２２０のノードＱＡｂが「ロジックハイ」に、ノードＱＡが「ロジックロー」になる。これにより、消去検証のためのＰＭＯＳトランジスタＰ１２がターンオンされ、ノードｎＷＤ０はロジックハイになることにより、事前消去がパスであると検証される。センシングラインＳＯがプリチャージされた状態であれば、ラッチ回路２２０のノードＱＡｂが「ロジックロー」に、ノードＱＡが「ロジックハイ」に初期状態を維持する。

すると、ＰＭＯＳトランジスタＰ１２はターンオフされ、ノードｎＷＤ０はフローティング状態となることにより、事前消去がフェールであると検証される。

上述したように、事前消去がパスであれば、事前消去に用いられたバイアス電圧に任意のバイアス電圧を加えて、消去されていないメモリセルのウェルに消去電圧を印加することにより、メイン消去を行う。

この際は、リセット信号ＭＲＳＴを用いてラッチ回路２２０のノードＱＡｂを「ロジックハイ」に、ノードＱＡを「ロジックロー」に初期化させた後、センシングラインＳＯをプリチャージさせる。

事前消去と同様に、センシングラインＳＯに流れる電流がディスチャージされると、メイン消去が成功したことであり、センシングラインＳＯがプリチャージされた状態を維持すると、メイン消去がフェールしたことである。

もし消去しようとするセルがしきい値電圧Ｖｔより低くなってセンシングラインＳＯがディスチャージされると、ＮＭＯＳトランジスタＮ２１、Ｎ２２はターンオフされ、ラッチ回路２２０のノードＱＡｂが「ロジックハイ」に、ノードＱＡが「ロジックロー」に初期状態を保つ。すると、ＰＭＯＳトランジスタＰ１２はターンオンされ、ノードｎＷＤ０はロジックハイになることにより、メイン消去がパスであると検証される。

逆に、センシングラインＳＯがプリチャージされた状態であれば、ＮＭＯＳトランジスタＮ２１、Ｎ２２がターンオンされ、ラッチ回路２２０のノードＱＡｂが「ロジックロー」に、ノードＱＡが「ロジックハイ」になる。すると、ＰＭＯＳトランジスタＰ１２はターンオフされ、ノードｎＷＤ０はフローティング状態になることにより、メイン消去がフェールであると検証される。

前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることを理解するであろう。

既存のページバッファを有するＮＡＮＤ型フラッシュメモリ装置を示す回路図である。 本発明の好適な実施例に係る事前消去のためのページバッファを有するＮＡＮＤ型フラッシュメモリ装置を示す回路図である。 図２のＮＡＮＤ型フラッシュメモリ装置の信号の波形を示すタイミング図である。

符号の説明

１００ メモリセルアレイ
２００ ページバッファ
２１０ ビットライン選択及びバイアス部
３００ カラム選択部

Claims (7)

1. ビットラインとワードラインとの交差領域に配置されるメモリセルからなるストリングを複数含むセルアレイと、センシングラインを介して前記ビットラインに連結される複数のページバッファとを含み、
   前記複数のページバッファそれぞれは、前記メモリセルにプログラムされたデータが消去されたかを１次検証するために、前記センシングラインの信号に応答して事前消去を検出する事前消去検出部と、
   前記メモリセルにプログラムされたデータが消去されたかを２次検証するために、前記センシングラインの信号に応答してメイン消去を検出するメイン消去検出部と、
   事前消去検証の際には前記事前消去検出部の出力信号に応答してデータを格納し、メイン消去検証の際には前記メイン消去検出部の出力信号に応答してデータを格納するラッチ回路と、
   事前消去検証の際にあるいはメイン消去検証の際に前記ラッチ回路の信号に応答して事前消去あるいはメイン消去のパス／フェールを検証する検証部とを含むことを特徴とする不揮発性メモリ装置。
2. 前記事前消去検証結果がパスであれば、メイン消去を行い、前記事前消去検証結果がフェールであれば、さらに事前消去を行うことを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記事前消去検出部は、電源電圧と前記ラッチ回路の第１ノードとの間に接続され、事前消去が成功した場合に前記第１ノードを電源電圧に作ることを特徴とする請求項１に記載の不揮発性メモリ装置。
4. 前記事前消去検出部は、事前消去検証の際にのみロジックローになる事前消去検証信号によってターンオンされる第１ＰＭＯＳトランジスタと、事前消去検証の際に前記センシングラインの信号がロジックローであればターンオンされる第２ＰＭＯＳトランジスタとから構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
5. 前記メイン消去検出部は、事前消去動作の際に前記ラッチ回路の第１ノードをロジックローに、第２ノードをロジックハイにそれぞれ初期化させることを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記複数のページバッファそれぞれは、メイン消去検証の際に前記ラッチ回路の第１ノードをロジックハイに、第２ノードをロジックローにそれぞれ初期化させるリセット部をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
7. 前記複数のページバッファそれぞれは、前記事前消去あるいはメイン消去の検証のために前記センシングラインをプリチャージさせるプリチャージ部と、
   前記ビットラインのいずれか一つを選択するビットライン選択及びバイアス部とをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。

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