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KR100454119B1 - 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들 - Google Patents

캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들 Download PDF

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KR100454119B1
KR100454119B1 KR10-2001-0065766A KR20010065766A KR100454119B1 KR 100454119 B1 KR100454119 B1 KR 100454119B1 KR 20010065766 A KR20010065766 A KR 20010065766A KR 100454119 B1 KR100454119 B1 KR 100454119B1
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KR
South Korea
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latch
data
node
sense
transistor
Prior art date
Application number
KR10-2001-0065766A
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변대석
임영호
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삼성전자주식회사
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Publication date
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Priority to KR10-2001-0065766A priority Critical patent/KR100454119B1/ko
Priority to US10/279,386 priority patent/US6717857B2/en
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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 읽기 동작시 감지 증폭기로서 그리고 프로그램 동작시 기입 드라이버로서 동작하는 페이지 버퍼를 포함한다. 본 발명에 따른 페이지 버퍼는 동일한 기능을 배타적으로 수행하는 2개의 감지 및 래치 블록들을 구비한다. 하나의 감지 및 래치 블록이 읽기 동작을 수행하는 동안 다른 감지 및 래치 블록은 이전에 감지된 데이터를 외부로 출력한다. 또한, 하나의 감지 및 래치 블록이 프로그램 동작을 수행하는 동안 다른 감지 및 래치 블록은 다음에 프로그램될 데이터를 로드한다. 이러한 페이지 버퍼에 의하면, 불 휘발성 반도체 메모리 장치의 동작 속도가 향상될 수 있다.

Description

캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH CACHE FUNCTION AND PROGRAM, READ AND PAGE COPY-BACK OPERATIONS THEREOF}
본 발명은 정보 저장 장치들에 관한 것이다. 좀 더 구체적으로, 본 발명은 메모리 셀에 데이터를 기입하거나 그것으로부터 데이터를 독출하기 위한 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)와 스태틱 랜덤 액세스 메모리(static random access memory)로 나눌 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져버리는 단점이 있다. 불 휘발성 반도체 메모리 장치는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등으로 나뉘어 진다. 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는 지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
하지만, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM은 다른 NOR 또는 AND형의 플래시 EEPROM에 비해 집적도가 매우 높다.
플래시 EEPROM은 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함한다. 도 1을 참조하면, 메모리 셀 어레이는 대응하는 비트 라인들에 각각 연결된 복수 개의 셀 스트링들(cell strings) (또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 각 셀 스트링(12)은, 도 1에 도시된 바와 같이, 대응하는 비트 라인(예를 들면, BL0)에 연결되는 스트링 선택 트랜지스터(string selectingtransistor, SST), 공통 소오스 라인(common source line, CSL)에 연결되는 그라운드 선택 트랜지스터(ground selecting transistor, GST), 그리고 스트링 및 그라운드 선택 트랜지스터들(SST, GST) 사이에 직렬 연결되는 메모리 셀들(MC0∼MCm)로 구성된다. 스트링 선택 트랜지스터(SST), 메모리 셀들(MC0∼MCm) 그리고 그라운드 선택 트랜지스터(GST)는 스트링 선택 라인(SSL), 워드 라인들(WL0∼WLm) 그리고 그라운드 선택 라인(GSL)에 각각 연결되어 있다. 라인들(SSL, WL0∼WLm, GSL)은 행 디코더 회로(row decoder circuit) (12)에 전기적으로 연결되어 있고, 비트 라인들(BL0∼BLn)은 페이지 버퍼 회로(page buffer circuit) (14)에 전기적으로 연결되어 있다.
각 셀 스트링을 구성하는 메모리 셀들 각각은 소오스, 드레인, 부유 게이트(floating gate) 및 제어 게이트(control gate)를 갖는 플로팅 게이트 트랜지스터로 구성된다. 잘 알려진 바와 같이, 낸드형 플래시 EEPROM의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 개시되어 있다.
데이터를 메모리 셀 어레이에 저장하기 위해서는, 먼저, 데이터 로딩 명령이 플래시 EEPROM에 주어지고, 어드레스 및 데이터가 플래시 EEPROM에 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로에 로드되면, 페이지 버퍼 회로에 보관된 데이터는 페이지 프로그램 명령에 따라 메모리 셀 어레이에 동시에 프로그램된다.
낸드형 플래시 EEPROM의 경우, 예를 들면, 512-바이트 데이터 정보를 프로그램하는 데 200㎲∼500㎲의 시간이 걸린다. 바이트 또는 워드 단위의 데이터를 페이지 버퍼 회로로 로드하는 데 걸리는 시간은 약 100㎱이다. 512-바이트 데이터 정보를 모두 페이지 버퍼 회로에 로드하는 데 걸리는 시간(즉, 데이터 로드 시간)은 그러므로 약 50㎲이다. 총 프로그램 시간(tTOTAL_PGM)은 (tLOAD+tPROGRAM)*N으로 정의되며, tLOAD는 데이터 로드 시간, tPROGRAM는 실질적인 프로그램 시간, 그리고 N은 프로그램 사이클 수를 나타낸다. 연속적으로 프로그램 동작을 수행하는 경우, 총 프로그램 시간(tTOTAL_PGM)의 상당 부분을 데이터 로드 시간(tLOAD)이 차지하게 된다. 이는 고속 낸드형 플래시 EEPROM을 구현하는 데 큰 부담으로 작용한다.
또한, 페이지 크기가 증가하는 경우, 데이터 로드 시간(tLOAD)은 증가된 페이지 크기에 비례하여 증가하는 반면에, 실질적인 프로그램 시간(tTOTAL_PGM)은 페이지 크기가 증가하기 이전과 거의 동일하다. 결과적으로, 페이지 크기가 증가함에 따라 한 사이클의 총 프로그램 시간(tTOTAL_PGM)이 증가된다. 연속적으로 프로그램 동작을 수행하는 경우, 총 프로그램 시간(tTOTAL_PGM)이 상당히 증가한다. 왜냐하면, 낸드 플래시 EEPROM의 경우, 다음에 프로그램될 데이터를 페이지 버퍼 회로에 로드하는 동작은 이전에 로드된 데이터가 완전히 프로그램된 후에 가능하기 때문이다. 그러므로, 총 프로그램 시간(tPROGRAM)이 증가함에 따라 낸드 플래시 EEPROM의 정보 저장 특성에 영향을 미치게 된다. 예를 들면, 페이지 크기가 커짐에 따라 낸드 플래시 EEPROM의 프로그램 속도가 급격하게 저하된다.
낸드형 플래시 EEPROM은 페이지 카피백 동작(page copy-back operation)을 지원한다. 페이지 카피백이란 외부로의 출력없이 한 페이지의 데이터 정보를 다른 페이지로 복사하는 것을 나타낸다. 페이지 카피백 동작을 수행하는 낸드형 플래시 EEPROM의 일예가 U.S. Patent No. 5,996,041에 "Integrated Circuit Memory Devices Having Page Flag Cells Which Indicate The True Or Non-True State Of Page Data Therein And Methods Of Operating The Same"라는 제목으로 개시되어 있으며, 레퍼런스로 포함된다. '041 특허에 따르면, 복사된 페이지 데이터가 반전되었는 지의 여부를 나타내는 정보를 저장하기 위한 페이지 카피 플래그 셀(page copy flag cell)이 제공된다. 즉, 도 1에 도시된 바와 같이, 메모리 셀 어레이(10)에는 플래그 비트 라인(FBL)에 연결된 별도의 플래그 셀 스트링(14)이 더 제공되며, 플래그 셀 스트링(14)은 다른 셀 스트링들(12)과 실질적으로 동일하게 구성된다.
만약 페이지 카피 플래그 셀에 결함이 생기면, 결함이 있는 페이지 카피 플래그 셀의 페이지 데이터는 보장될 수 없다. 비록 실질적으로 페이지를 구성하는메모리 셀들이 정상적이더라도, 그 페이지에 속하는 결함 플래그 셀로 인해 정상적인 페이지 데이터가 보장될 수 없는 것이다. 결과적으로, 페이지 카피백 동작을 위해서 별도로 제공되는 페이지 카피 플래그 셀은 낸드형 플래시 EEPROM의 신뢰성을 확보하는 데 제한 요소로서 작용하게 된다. 또한, 선택된 페이지의 데이터 정보를 읽고자 할 때, 페이지 카피 플래그 셀에 저장된 정보를 이용하여 선택된 페이지의 데이터 정보가 반전되게 또는 그대로 출력되게 하는 부가적인 회로('041 특허의 도 4 참조, XOR 게이트들)가 요구된다.
본 발명의 목적은 캐쉬 기능을 수행하는 페이지 버퍼 회로를 구비한 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 별도의 페이지 카피 플래그 셀없이 페이지 카피백 동작을 수행하는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 페이지 크기가 증가하더라도 정보 저장 특성이 저하되는 것을 방지할 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램 및 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 플래시 메모리 장치를 보여주는 블록도;
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도;
도 3은 도 2에 도시된 페이지 버퍼의 바람직한 실시예;
도 4a는 프로그램 동작시 본 발명의 캐쉬 기능을 설명하기 위한 데이터 흐름도;
도 4b는 읽기 동작시 본 발명의 캐쉬 기능을 설명하기 위한 데이터 흐름도;
도 4c는 본 발명에 따른 페이지 카피백 기능을 설명하기 위한 데이터 흐름도;
도 5는 본 발명에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도;
도 6은 본 발명의 프로그램 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도;
도 7은 본 발명에 따른 읽기 동작을 설명하기 위한 동작 타이밍도;
도 8은 본 발명의 읽기 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도;
도 9는 본 발명에 따른 페이지 카피백 동작을 설명하기 위한 동작 타이밍도;
도 10은 본 발명의 페이지 카피백 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 장치 120 : 메모리 셀 어레이
140 : 페이지 버퍼 회로 160 : 열 게이트 회로
200 : 비트 라인 선택 및 바이어스 블록 220 : 프리챠지 블록
240, 260 : 감지 및 래치 블록
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드형 플래시 메모리 장치가 제공되며, 상기 메모리 장치는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이는 복수의 워드 라인들, 적어도 2개의 비트 라인들, 그리고 상기워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열된 복수의 메모리 셀들을 갖는다. 레지스터는 상기 비트 라인들과 내부 노드에 연결되고, 상기 내부 노드에 공통으로 연결된 제 1 및 제 2 감지 및 래치 블록들을 갖는다. 상기 내부 노드는 스위치 회로를 통해 데이터 버스와 전기적으로 연결된다. 상기 제 1 및 제 2 감지 및 래치 블록들은 대응하는 비트 라인들에 대해 읽기/프로그램 동작을 개별적으로 그리고 배타적으로 수행한다. 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀로부터 데이터가 감지되는 동안, 상기 스위치 회로를 통해 다른 하나의 감지 및 래치 블록으로부터 상기 데이터 버스로 데이터가 전달된다. 게다가, 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀에 데이터가 프로그램되는 동안, 상기 스위치 회로를 통해 상기 데이터 버스에서 다른 하나의 감지 및 래치 블록으로 다음에 프로그램될 데이터가 전달된다.
이 실시예에 있어서, 상기 레지스터는 감지 노드와; 프리챠지 제어 신호에 응답하여 상기 감지 노드를 충전하는 프리챠지 블록과; 그리고 복수의 비트 라인 제어 신호들에 응답하여 상기 비트 라인들 중 어느 하나를 선택하고 상기 선택된 비트 라인을 상기 감지 노드와 선택적으로 연결하는 비트 라인 선택 및 바이어스 블록을 더 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 감지 및 래치 블록들 각각은 데이터를 보관하며, 제 1 래치 노드와 제 2 래치 노드를 갖는 래치와; 상기 제 1 및 제 2 래치 노드들, 상기 감지 노드, 그리고 상기 내부 노드에 연결되며, 프로그램 동작시 상기 데이터 버스 상의 데이터를 상기 래치로 전달하는 제 1 전달 회로와; 그리고 상기 제 2 래치 노드와 상기 감지 노드 사이에 연결되며, 상기 프로그램 동작시 상기 래치에 보관된 데이터를 상기 감지 노드로 전달하는 제 2 전달 회로를 포함한다. 상기 제 1 래치 노드는 상기 프로그램 동작시 상기 데이터 버스로부터 전달된 데이터를 가지며; 그리고 상기 제 2 전달 회로는 상기 제 2 래치 노드의 로직 상태에 따라 상기 감지 노드를 풀 업/다운시킨다.
이 실시예에 있어서, 상기 제 1 전달 회로는 상기 읽기 동작시 상기 감지 노드 상의 데이터를 상기 래치로 전달하고, 그 다음에 상기 래치 내의 데이터를 상기 스위치 회로를 통해 상기 데이터 버스로 전달한다.
이 실시예에 있어서, 상기 제 2 전달 회로는 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 풀업 트랜지스터들과 상기 감지 노드와 접지 전압 사이에 직렬 연결된 제 1 및 제 2 풀다운 트랜지스터들을 포함한다. 상기 제 1 풀업 트랜지스터와 상기 제 2 풀다운 트랜지스터는 상기 제 2 래치 노드의 로직 상태에 따라 스위치되고, 상기 제 2 풀업 트랜지스터는 로드 제어 신호에 따라 스위치되며, 상기 제 1 풀업 트랜지스터는 상기 로드 제어 신호의 반전 신호에 따라 스위치된다.
상기 낸드형 플래시 메모리 장치는 복사된 페이지 데이터가 반전되었는 지의 여부를 나타내는 정보를 저장하기 위한 별도의 페이지 카피 플래그 셀없이 페이지 카피백 동작을 수행한다. 상기 페이지 카피백 동작이 수행될 때, 상기 감지 노드 상의 데이터는 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 제 1 전달회로를 통해 상기 래치로 전달되고, 그 다음에 상기 래치 내에 보관된 데이터는 제 2 전달 회로를 통해 상기 감지 노드로 전달된다. 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나가 상기 페이지 카피백 동작을 수행할 때, 다른 하나의 감지 및 래치 블록은 비활성화된다.
본 발명의 다른 특징에 따르면, 불 휘발성 반도체 메모리 장치의 프로그램 및 읽기 방법들이 제공되며, 상기 메모리 장치는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와; 상기 셀 스트링들 각각은 대응하는 비트 라인에 전기적으로 연결되고, 상기 셀 스트링들 각각에 대응하는 비트 라인들 중 2개의 인접한 비트 라인들은 비트 라인 쌍을 형성하며; 상기 비트 라인 쌍들에 각각 연결된 복수의 단위 페이지 버퍼들과; 그리고 적어도 하나의 단위 페이지 버퍼를 선택하고 상기 선택된 단위 페이지 버퍼를 데이터 버스와 연결하는 열 게이트 회로를 포함한다. 프로그램 방법에 의하면, 먼저, 상기 선택된 단위 페이지 버퍼의 제 1 감지 및 래치 블록에 데이터가 로드된다. 그 다음에, 상기 제 1 감지 및 래치 블록 내의 데이터를 이용하여 제 1 프로그램 동작이 수행됨과 동시에 상기 선택된 단위 페이지 버퍼의 제 2 감지 및 래치 블록에 데이터가 로드된다. 마찬가지로, 상기 제 2 감지 및 래치 블록 내의 데이터를 이용하여 제 2 프로그램 동작이 수행될 때, 상기 제 1 감지 및 래치 블록에 데이터가 로드된다.
본 발명의 읽기 방법에 의하면, 먼저, 상기 선택된 단위 페이지 버퍼에 대응하는 한 쌍의 비트 라인들 중 어느 하나를 통해 상기 메모리 셀 어레이로부터 데이터가 감지되며, 그렇게 감지된 데이터는 상기 선택된 단위 페이지 버퍼의 제 1감지 및 래치 블록에 래치된다. 그 다음에, 상기 제 1 감지 및 래치 블록 내의 데이터가 외부로 출력된다. 이와 동시에, 상기 선택된 단위 페이지 버퍼에 대응하는 비트 라인들 중 다른 하나를 통해 상기 메모리 셀 어레이로부터 데이터가 감지되며, 그렇게 감지된 데이터는 상기 선택된 단위 페이지 버퍼의 제 2 감지 및 래치 블록에 래치된다. 이러한 동작은 페이지 데이터가 모두 외부로 출력될 때까지 반복된다.
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명의 플래시 메모리 장치는 2개의 감지 및 래치 블록들을 구비한 페이지 버퍼를 구현함으로써 캐쉬 기능을 지원한다. 페이지 버퍼의 감지 및 래치 블록들은 개별적으로 그리고 배타적으로 읽기, 프로그램, 그리고 페이지 카피백 동작들을 수행한다. 본 발명에 따른 캐쉬 기능이란 이전에 로드된 페이지 데이터가 프로그램되는 동안 다음에 프로그램될 페이지 데이터가 페이지 버퍼 회로에 로드되는 것을 의미한다. 즉, 연속적으로 프로그램 동작을 수행할 때, 첫번째 페이지 데이터를 로드하는 시간을 제외하면, 나머지 페이지 데이터의 데이터 로드 시간은 필요하지 않다. 그러므로, 총 프로그램 시간이 단축될 수 있다. 또한, 본 발명에 따른 캐쉬 기능이란 페이지 데이터가 감지되는 동안 이전에 감지된 페이지 데이터가 외부로 출력되는 것을 의미한다. 즉, 연속적으로 읽기 동작을 수행할 때, 첫번째 페이지 데이터를 출력하는 시간을 제외하면, 나머지 페이지 데이터의 데이터 출력 시간은 필요하지 않다. 게다가, 본 발명의 플래시 메모리 장치는 읽기 및 카피백 기능(read and copy-back function) 또는 페이지 카피백 기능(page copy-back function)을 지원하며, 그러한 페이지 카피백 기능은 복사된 페이지 데이터가 반전되었는 지의 여부를 나타내는 정보를 저장하기 위한 페이지 카피 플래그 셀을 필요로 하지 않는다. 그러므로, 페이지 카피 플래그 셀로 인한 신뢰성 저하 원인이 완전히 제거될 수 있다. 이는 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array) (120), 페이지 버퍼 회로(page buffer circuit) (140), 그리고 열 게이트 회로(column gate circuit) (160)를 포함한다. 메모리 셀 어레이(120)는 복수 개의 셀 스트링들을 포함하며, 도 1에 도시된 것과 같이 구성될 것이다. 셀 스트링들은 대응하는 비트 라인들(BL0_E, BL0_O)∼(BLn_E, BLn_O)에 각각 전기적으로 연결되어 있다. 인접한 2개의 비트 라인들은 하나의 비트 라인 쌍 (또는 비트 라인 그룹)을 형성한다. 종래 기술에 따른 메모리 장치와 달리, 본 발명에 따른 메모리 셀 어레이(120)에는 별도의 플래그 셀 스트링이 제공되지 않는다. 플래그 셀 스트링이 메모리 셀 어레이(120)로부터 제거된 이유는 이후 상세히 설명될 것이다.
본 발명에 따른 플래시 메모리 장치에 있어서, 하나의 행 또는 워드 라인은 2 페이지로 구성될 것이다. 페이지 크기는 메모리 제품에 따라 가변됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
메모리 셀 어레이(120)에 배열된 비트 라인들(BL0_E, BL0_O)∼(BLn_E, BLn_O)은 데이터를 임시적으로 저장하기 위한 레지스터로서 페이지 버퍼 회로(140)에 전기적으로 연결되어 있다. 페이지 버퍼 회로(140)는 비트 라인 쌍들에 각각 대응하는 복수 개의 단위 페이지 버퍼들(PB)로 구성된다. 예를 들면, 제 1 그룹의 비트 라인들(BL0_E, BL0_O)은 제 1 페이지 버퍼(PB0)에 연결되고, 제 2 그룹의 비트 라인들(BL1_E, BL1_O)은 제 2 페이지 버퍼(PB1)에 연결된다.
각 페이지 버퍼(PB0∼PBx)는 비트 라인 선택 및 바이어스 블록(bit line select and bias block) (200), 프리챠지 블록(precharge block) (220), 제 1 감지 및 래치 블록(first sense and latch block) (240), 그리고 제 2 감지 및 래치 블록(second sense and latch block) (260)로 구성된다. 각 페이지 버퍼의 구성 요소들은 동일한 참조 번호들로 표기된다. 각 페이지 버퍼(PB0∼PBx)에 있어서, 비트 라인 선택 및 바이어스 블록(200)은 대응하는 그룹 또는 쌍의 비트 라인들(BL0_E, BL0_O) 중 어느 하나를 선택하고, 선택된 비트 라인을 감지 노드(SO)에 연결한다. 프리챠지 블록(220)은 감지 노드(SO)를 프리챠지하고, 제 1 및 제 2 감지 및 래치 블록들(240, 260)은 감지 노드(SO)와 내부 노드(N1) 사이에 병렬 연결된다. 내부 노드(N1)는 열 게이트 회로(160)를 통해 데이터 버스(편의상, 하나의 데이터 라인(DL)이 도시됨)에 연결된다. 각 블록의 상세한 회로 구성은 도 3을 참조하여 이하 상세히 설명될 것이다.
도 3에는 한 쌍의 비트 라인들(BL0_O, BLO_E)에 연결된 페이지 버퍼(PB0)의 바람직한 실시예가 도시되어 있지만, 나머지 비트 라인 쌍들에 대응하는 페이지 버퍼들 역시 동일하게 구성될 것이다.
도 3을 참조하면, 비트 라인 선택 및 바이어스 블록(200)은 4개의 NMOS 트랜지스터들(MN0, MN1, MN2, MN3)로 구성된다. NMOS 트랜지스터들(MN0, MN1)은 비트 라인들(BL0_O, BL0_E) 사이에 직렬 연결되며, 대응하는 제어 신호들(VBLe, VBLo)에 의해서 각각 제어된다. NMOS 트랜지스터들(MN0, MN1)의 드레인들은 신호 라인(Virtual_Power)에 공통으로 연결되어 있다. 프로그램/읽기 동작이 수행될 때, 신호 라인(Virtual_Power)에는 접지 전압(GND)이 공급된다. NMOS 트랜지스터(MN2)는 비트 라인(BL0_E)과 감지 노드(SO) 사이에 연결되며, 제어 신호(BLBIAS_E)에 의해서 제어된다. NMOS 트랜지스터(MN3)는 비트 라인(BL0_O)과 감지 노드(SO) 사이에 연결되며, 제어 신호(BLBIAS_O)에 의해서 제어된다. 프리챠지 블록(220)은 PMOS 트랜지스터(MP0)로 구성된다. PMOS 트랜지스터(MP0)는 전원 전압(Vcc)과 감지 노드(SO) 사이에 연결되고 제어 신호(PRE)에 의해서 제어된다.
계속해서 도 3을 참조하면, 제 1 감지 및 래치 블록(240)은 래치(L1), 2개의 PMOS 트랜지스터들(MP1, MP2), 그리고 7개의 NMOS 트랜지스터들(MN4∼MN10)로 구성된다. 래치(L1)는 제 1 래치 노드(N2)와 제 2 래치 노드(N3)를 가지며, 인버터들(INV0, INV1)로 구성된다. 인버터(INV0)의 입력 단자는 제 2 래치 노드(N3)에 연결되고, 그것의 출력 단자는 제 1 래치 노드(N2)에 연결된다. 인버터(INV1)의 입력 단자는 제 1 래치 노드(N2)에 연결되고, 그것의 출력 단자는 제 2 래치 노드(N3)에 연결된다. PMOS 트랜지스터들(MP1, MP2)은 전원 전압(Vcc)과 감지 노드(SO) 사이에 직렬 연결되고, NMOS 트랜지스터들(MN4, MN5)은 감지 노드(SO)와 접지 전압(GND) 사이에 직렬 연결된다. PMOS 트랜지스(MP1)와 NMOS 트랜지스터(MN5)는 제 2 래치 노드(N3)의 로직 상태에 따라 턴 온/오프된다. NMOS 트랜지스터(MN4)는 제어 신호(LD1)에 의해서 턴 온/오프되고, PMOS 트랜지스터(MP2)는 제어 신호(LD1)의 반전 신호(nLD1)에 의해서 턴 온/오프된다. NMOS 트랜지스터(MN6)는 내부 노드(N1)와 N4 노드 사이에 연결되고, 제어 신호(SW1)의 로직 상태에 따라 턴 온/오프된다. NMOS 트랜지스터(MN7)는 래치(L1)의 제 1 래치 노드(N2)와 N4 노드 사이에 연결되며, NMOS 트랜지스터(MN8)는 래치(L1)의 제 2 래치 노드(N3)와 N4 노드 사이에 연결된다. NMOS 트랜지스터(MN8)는 제어 신호(Data1)의 로직 상태에 따라 제어되고, NMOS 트랜지스터(MN7)는 제어 신호(Data1)의 반전 신호(nData1)의 로직 상태에 따라 제어된다. NMOS 트랜지스터들(MN9, MN10)은 N4 노드와 접지 전압(GND) 사이에 직렬 연결된다. NMOS 트랜지스터(MN9)의 게이트는 감지 노드(SO)에 연결되고, NMOS 트랜지스터(MN10)의 게이트는 제어 신호(LAT1)에 연결된다.
제어 신호(Data1)의 로직 상태는 프로그램 동작의 데이터 로드 구간에서 프로그램될 데이터와 동일한 상태를 갖는다. 예를 들면, 프로그램될 데이터가 '1'이면, 제어 신호(Data1)는 로직 '1' 상태를 갖는다. 프로그램될 데이터가 '0'이면, 제어 신호(Data1)는 로직 '0' 상태를 갖는다. 제어 신호(Data1)의 로직 상태는 읽기 동작의 방전 및 데이터 출력 구간에서 로직 '1' 상태를 갖고 읽기 동작의 데이터 래치 구간에서 로직 '0' 상태를 갖는다. 제어 신호(Data1)의 로직 상태는 설계 조건에 따라 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
제 1 감지 및 래치 블록(240)에 있어서, NMOS 트랜지스터들(MN6∼MN10)은 제1 전달 회로를 구성하고, PMOS 및 NMOS 트랜지스터들(MP1, MP2, MN4, MN5)은 제 2 전달 회로를 구성한다. 제 1 전달 회로는 프로그램 동작시 데이터 버스(DL) 상의 데이터를 래치(L1)(즉, 제 1 래치 노드(N2))로 전달한다. 제 1 전달 회로는 읽기 동작시 감지 노드(SO)의 데이터를 래치(L1)로 전달하고, 그 다음에 래치된 데이터를 열 게이트 회로(160)를 통해 데이터 버스(DL)로 전달한다. 제 2 전달 회로는 프로그램 동작시 래치(L1)에 유지되는 데이터를 감지 노드(SO)로 전달한다. 이러한 동작은 이후 상세히 설명될 것이다.
계속해서 도 3을 참조하면, 제 2 감지 및 래치 블록(260)은 래치(L2), 2개의 PMOS 트랜지스터들(MP3, MP4), 그리고 7개의 NMOS 트랜지스터들(MN11∼MN17)로 구성된다. 래치(L2)는 제 1 래치 노드(N5)와 제 2 래치 노드(N6)를 가지며, 인버터들(INV2, INV3)로 구성된다. 인버터(INV2)의 입력 단자는 제 2 래치 노드(N6)에 연결되고, 그것의 출력 단자는 제 1 래치 노드(N5)에 연결된다. 인버터(INV3)의 입력 단자는 제 1 래치 노드(N5)에 연결되고, 그것의 출력 단자는 제 2 래치 노드(N6)에 연결된다. PMOS 트랜지스터들(MP3, MP4)은 전원 전압(Vcc)과 감지 노드(SO) 사이에 직렬 연결되고, NMOS 트랜지스터들(MN11, MN12)은 감지 노드(SO)와 접지 전압(GND) 사이에 직렬 연결된다. PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN12)의 게이트들은 제 2 래치 노드(N6)에 공통으로 연결되어 있다. NMOS 트랜지스터(MN11)는 제어 신호(LD2)에 의해서 턴 온/오프되고, PMOS 트랜지스터(MP4)는 제어 신호(LD2)의 반전 신호(nLD2)에 의해서 턴 온/오프된다. NMOS 트랜지스터(MN13)는 내부 노드(N1)와 N7 노드 사이에 연결되고, 제어 신호(SW2)의 로직 상태에 따라 턴 온/오프된다. NMOS 트랜지스터(MN14)는 래치(L2)의 제 2 래치 노드(N6)와 N7 노드 사이에 연결되며, NMOS 트랜지스터(MN15)는 래치(L2)의 제 1 래치 노드(N5)와 N7 노드 사이에 연결된다. NMOS 트랜지스터(MN14)는 제어 신호(Data2)의 로직 상태에 따라 제어되고, NMOS 트랜지스터(MN15)는 제어 신호(Data2)의 반전 신호(nData2)의 로직 상태에 따라 제어된다. NMOS 트랜지스터들(MN16, MN17)은 N7 노드와 접지 전압(GND) 사이에 직렬 연결된다. NMOS 트랜지스터(MN16)의 게이트는 감지 노드(SO)에 연결되고, NMOS 트랜지스터(MN17)의 게이트는 제어 신호(LAT2)에 연결된다.
제어 신호(Data2)의 로직 상태는 앞서 설명된 제어 신호(Data1)과 동일한 방식으로 결정되며, 그것에 대한 설명은 그러므로 생략된다.
제 2 감지 및 래치 블록(260)에 있어서, NMOS 트랜지스터들(MN13∼MN17)은 제 1 전달 회로를 구성하고, PMOS 및 NMOS 트랜지스터들(MP3, MP4, MN11, MN12)은 제 2 전달 회로를 구성한다. 제 1 전달 회로는 프로그램 동작시 데이터 버스(DL) 상의 데이터를 래치(L2)(즉, 제 1 래치 노드(N5))로 전달한다. 제 1 전달 회로는 읽기 동작시 감지 노드(SO)의 데이터를 래치(L2)로 전달하고, 그 다음에 래치된 데이터를 열 게이트 회로(160)를 통해 데이터 버스(DL)로 전달한다. 제 2 전달 회로는 프로그램 동작시 래치(L2)에 유지되는 데이터를 감지 노드(SO)로 전달한다. 이러한 동작은 이후 상세히 설명될 것이다.
도 4a는 프로그램 동작시 본 발명의 캐쉬 기능을 설명하기 위한 데이터 흐름도이다. 도 4a를 참조하면, 먼저, 프로그램될 데이터가 제 1 감지 및 래치블록(240)에 로드된다(310). 그렇게 로드된 데이터는 비트 라인(BLi_E)을 통해 메모리 셀에 프로그램된다(320). 프로그램 동작이 수행되는 동안, 제 2 감지 및 래치 블록(260)은 캐쉬 기능을 수행한다(330). 즉, 제 2 감지 및 래치 블록(260)에는 데이터 버스(DL)로부터 열 게이트 회로(160)를 통해 전달된 데이터가 래치된다. 그 다음에, 제 2 감지 및 래치 블록(260)에 로드된 데이터가 비트 라인(BLi_O)을 통해 메모리 셀에 프로그램될 것이다. 프로그램 동작이 수행되는 동안, 제 1 감지 및 래치 블록(240)은 캐쉬 기능을 수행한다. 즉, 제 1 감지 및 래치 블록(240)을 데이터 버스(DL)로부터 열 게이트 회로(160)를 통해 전달된 데이터를 래치한다. 첫번째 프로그램 데이터를 로드하는 시간을 제외하면, 나머지 프로그램 데이터의 로드 시간은 이전에 로드된 데이터를 프로그램하는 시간과 중첩된다. 그러므로, 연속적인 프로그램 동작을 수행하는 경우, 총 프로그램 시간이 단축될 수 있다. 특히, 페이지 크기가 증가되는 경우, 데이터 로드 시간이 한 사이클의 프로그램 시간을 대부분 차지하며, 그 결과 한 사이클의 프로그램 시간이 증가되어야 한다. 이는 곧 프로그램 속도가 저하됨을 의미한다. 하지만, 본 발명에 따른 캐쉬 기능을 갖는 메모리 장치의 경우, 페이지 크기가 증가하더라도, 데이터 로드 구간과 프로그램 구간이 중첩되기 때문에, 총 프로그램 시간은 페이지 크기가 증가되기 이전과 거의 동일하다.
도 4b는 읽기 동작시 본 발명의 캐쉬 기능을 설명하기 위한 데이터 흐름도이다. 비트 라인 선택 및 바이어스 블록(200)과 프리챠지 블록(220)을 통해 감지 노드(SO)와 비트 라인을 소정의 상태로 설정한 후, 제 2 감지 및 래치 블록(260)은선택된 비트 라인에 연결된 메모리 셀로부터 데이터를 감지한다. 그 다음에, 비트 라인 선택 및 바이어스 블록(200)과 프리챠지 블록(220)을 통해 감지 노드(SO)와 비트 라인을 소정의 상태로 설정한 후, 제 1 감지 및 래치 블록(240)은 선택된 비트 라인에 연결된 메모리 셀로부터 데이터를 감지한다(340). 이와 동시에, 제 2 감지 및 래치 블록(240)은 열 게이트 회로(160)를 통해 데이터 버스(DL)로 감지된 데이터를 출력한다(350).
2개의 감지 및 래치 블록들(240, 260) 중 어느 하나를 통해 감지 동작을 수행하는 동안, 나머지 감지 및 래치 블록에 래치된 데이터 (즉, 감지된 데이터)가 데이터 라인에 실린다. 이러한 캐쉬 기능은 플래시 메모리 장치의 읽기 동작 속도가 향상되게 할 것이다.
도 4c는 본 발명에 따른 페이지 카피백 기능을 설명하기 위한 데이터 흐름도이다. 페이지 카피백 동작은 선택된 페이지에 대한 읽기 동작을 수행하여 페이지 데이터를 래치하고(360), 그 다음에 래치된 데이터를 다른 페이지에 프로그램하는 것이다(370). 그러므로, 하나의 감지 및 래치 블록이 이러한 동작을 모두 수행할 수 있기 때문에, 페이지 카피백 동작이 수행되는 동안 다른 감지 및 래치 블록은 비활성화된다. 읽기 동작과 프로그램 동작은 앞서 설명된 것과 동일하기 때문에, 그것에 대한 설명은 생략된다. 본 발명에 따른 페이지 카피백 동작에 의하면, 제 1 페이지에서 읽혀진 데이터가 상태 반전없이 그대로 제 2 페이지에 프로그램된다. 이러한 이유로, 별도의 페이지 카피 플래그 셀은 본 발명의 메모리 셀 어레이에 제공되지 않는다. 이는 이후 상세히 설명될 것이다.
도 5는 본 발명에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도이고, 도 6은 본 발명의 프로그램 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도이다. 본 발명에 따른 프로그램 동작이 도 5 및 도 6을 참조하여 이후 상세히 설명된다. 설명의 편의상, 하나의 페이지 버퍼를 이용하여 프로그램 동작이 설명될 것이다. 본 발명에 따른 프로그램 동작은, 도 5에 도시된 바와 같이, 데이터 로드 구간, 방전 구간, 그리고 프로그램 및 캐쉬 구간으로 구분될 수 있다.
먼저, 데이터 로드 구간에서는, 제 1 및 제 2 감지 및 래치 블록들(240, 260) 중 어느 하나로 데이터가 전달된다. 편의상, 제 1 감지 및 래치 블록(240)의 래치(L1)로 첫번째 프로그램 데이터 비트가 로드되고 첫번째 프로그램 데이터 비트가 '1'이라고 가정하자. 이러한 가정에 따르면, 제어 신호(Data1)는 하이 레벨이 되고 데이터 라인(DL)은 방전된 상태 즉, 로우 레벨이 된다. 도 5에 도시된 바와 같이, 제어 신호(SW1)가 로우 레벨에서 하이 레벨로 천이함에 따라, 래치(L1)의 제 2 래치 노드(N3)는 로우 레벨이 되고 제 1 래치 노드(N2)는 하이 레벨이 된다. 이러한 동작의 결과로서, 첫번째 프로그램 데이터 비트가 도 6에 도시된 데이터 경로(①)를 통해 제 1 감지 및 래치 블록(240)에 로드된다.
제 1 감지 및 래치 블록(240)에 로드된 데이터를 프로그램하기 전에, 비트 라인들(BL0_E, BL0_O)과 감지 노드(SO)의 전압들이 방전된다. 이는 신호 라인(Virtual_Power)으로 접지 전압(GND)을 공급하고 제어 신호들(VBLe, VBLo, BLBIAS_E, BLBIAS_O)이 하이 레벨이 되게 함으로써 달성된다. 이때, 감지 노드(SO)의 전압에 영향을 줄 수 있는 소자들(예를 들면, PMOS 트랜지스터(MP0))은 비도통상태를 유지한다.
방전 동작이 완료되면, 제어 신호들(VBLe, BLBIAS_O)은 하이 레벨에서 로우 레벨이 된다. 이에 따라, 비트 라인(BL0_E)은 NMOS 트랜지스터(MN2)를 통해 감지 노드(SO)에 연결되는 반면에 비트 라인(BL0_O)은 NMOS 트랜지스터(MN1)를 통해 접지 전압(GND)의 신호 라인(Virtual_Power)에 연결된다. 이러한 상태에서, 도 5에 도시된 바와 같이, 제어 신호(LD1)가 로우 레벨에서 하이 레벨로 천이하며, 그 결과 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN4)가 턴 온된다. 래치(L1)에 데이터 '1'이 로드되었기 때문에, 제 2 래치 노드(N3)는 로우 레벨로 유지된다. PMOS 트랜지스터(MP2)는 턴 온되며, 그 결과 감지 노드(SO) 및 비트 라인(BL0_E)은 도 6에 도시된 데이터 경로(②)를 따라 즉, PMOS 트랜지스터들(MP1, MP2)을 통해 전원 전압(Vcc)까지 풀업된다. 이후, 감지 노드(SO)로 전달된 데이터는 잘 알려진 방법을 통해 대응하는 메모리 셀에 프로그램될 것이다.
실질적인 프로그램 동작이 수행되는 동안, 본 발명에 따른 제 2 감지 및 래치 블록(260)을 통해 캐쉬 동작이 도 6에 도시된 데이터 경로(②)를 통해 동시에 수행된다. 다음에 프로그램될 데이터 비트가 '0'라고 가정하자. 이러한 가정에 따르면, 데이터 라인(DL)은 하이 레벨이 되고 제어 신호(Data2)는 로우 레벨이 된다. 프로그램 동작이 수행되는 동안, 도 5에 도시된 바와 같이, 제어 신호(SW2)가 로우 레벨에서 하이 레벨로 천이함에 따라, 래치(L2)의 제 1 래치 노드(N5)는 NMOS 트랜지스터(MN15)를 통해 로우 레벨이 되고 제 2 래치 노드(N6)는 하이 레벨이 된다. 이러한 동작의 결과로서, 첫번째 프로그램 데이터가 메모리 셀에 저장되는 동안, 두번째 프로그램 데이터 비트가 도 6에 도시된 데이터 경로(②)를 통해 제 2 감지 및 래치 블록(260)에 로드된다. 제 2 감지 및 래치 블록(260)에 로드된 데이터를 프로그램하는 과정은 앞서 설명된 것과 동일한 방법으로 수행되며, 그것에 대한 설명은 그러므로 생략된다.
제 1/2 감지 및 래치 블록에 로드된 데이터를 프로그램하는 동안 제 2/1 감지 및 래치 블록으로 데이터를 로드함으로써 데이터 로드 시간이 첫번째 데이터 로드 시간을 제외하면 총 프로그램 시간에서 빠진다. 그러므로, 플래쉬 메모리 장치의 프로그램 속도가 향상된다 (또는 프로그램 시간이 단축된다).
도 7은 본 발명에 따른 읽기 동작을 설명하기 위한 동작 타이밍도이고, 도 8은 본 발명의 읽기 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도이다. 본 발명에 따른 읽기 동작이 도 7 및 도 8을 참조하여 이후 상세히 설명된다. 설명의 편의상, 하나의 페이지 버퍼를 이용하여 읽기 동작이 설명될 것이다. 읽기 동작을 설명하기에 앞서, 비트 라인(BL0_O)에 연결된 메모리 셀이 데이터 '1'를 저장하고 비트 라인(BL0_E)에 연결된 메모리 셀이 데이터 '0'를 저장한다고 가정하자.
먼저 제 1 및 제 2 감지 및 래치 블록들(240, 260) 내의 래치들(L1, L2)이 하이 레벨을 갖도록 초기화된다. 이는 다음과 같은 과정에 의해서 이루어진다. 제어 신호(PRE)가 하이 레벨에서 로우 레벨로 천이함에 따라 감지 노드(SO)가 전원 전압(Vcc)까지 충전된다. 이는 NMOS 트랜지스터(MN9)가 턴 온되게 한다. 이와 동시에, 제어 신호들(LAT1, LAT2, Data1, Data2)은, 도 7에 도시된 바와 같이, 로우 레벨에서 하이 레벨로 천이한다. 제 1 감지 및 래치 블록(240)의 NMOS 트랜지스터들(MN8, MN9, MN10)이 턴 온되고 그것의 NMOS 트랜지스터(MN7)가 턴 오프된다. 결과적으로, 래치(L1)의 제 2 래치 노드(N3)는 접지된다. 즉, 제 1 래치 노드(N2)가 도 8의 데이터 경로(①)를 통해 데이터 '1'로 설정된다. 마찬가지로, 제 2 감지 및 래치 블록(260)의 NMOS 트랜지스터들(MN14, MN16, MN17)이 턴 온되고 그것의 NMOS 트랜지스터(MN15)가 턴 오프된다. 결과적으로, 제 2 감지 및 래치 블록(260)의 래치(L2)의 제 2 래치 노드(N6)는 접지된다. 즉, 제 2 감지 및 래치 블록(260)의 제 1 래치 노드(N5)가 도 8의 데이터 경로(①)를 통해 데이터 '1'로 설정된다.
래치들(L1, L2)가 데이터 '1'로 설정되면, 제 1 및 제 2 감지 및 래치 블록들(240, 260) 중 어느 하나를 통해 감지 동작이 수행될 것이다. 먼저, 제 2 감지 및 래치 블록(260)을 통해 감지 동작이 수행된다고 가정하자.
감지 노드(SO)와 비트 라인들(BL0_E, BL0_O)을 방전시키기 위해서, 도 7에 도시된 바와 같이, 제어 신호들(VBLe, VBLo, BLBIAS_E, BLBIAS_O) 각각은 로우 레벨에서 하이 레벨로 천이한다. 이때, 신호 라인(Virtual_Power)에는 접지 전압(GND)이 공급된다. 따라서 감지 노드(SO)와 비트 라인들(BL0_E, BL0_O)은 접지 전압이 된다.
방전 동작이 완료되면, 제어 신호들(VBLo, BLBIAS_E, BLBIAS_O) 각각은 로우 레벨이 되어 감지 노드(SO)와 비트 라인(BL0_O)은 플로팅 상태가 된다. 이때, 비트 라인(BL0_E)은 NMOS 트랜지스터(MN0)를 통해 접지 전압(GND)의 신호라인(Virtual_Power)에 전기적으로 연결되고, 비트 라인(BL0_O)은 감지 노드(SO)와 전기적으로 연결된다. 제어 신호(PRE)가 하이 레벨에서 로우 레벨로 천이함에 따라, 감지 노드(SO)는 전원 전압(Vcc)으로 프리챠지된다. 제어 신호 라인(BLBIAS_O)에는 전원 전압(Vcc)보다 낮은 특정 전압(예를 들면, 1.5V)이 인가되고, 비트 라인(BL0_O)은 NMOS 트랜지스터(MN3)를 통해 (1.5V-Vtn) 전압(여기서, Vtn은 NMOS 트랜지스터(MN3)의 문턱 전압을 나타냄)으로 충전된다. 이때, NMOS 트랜지스터(MN2)는 턴-오프 상태로 유지된다. 그 다음에, 제어 신호들(BLBIAS_O, PRE)가 각각 로우와 하이가 된다.
비트 라인(BL0_O)에 연결된 메모리 셀이 온 셀 즉, 데이터 '1'을 저장한 경우, 이러한 상태에서 비트 라인(BL0_O)의 전압은 접지 전압(GND)을 향해 낮아질 것이다. 제어 신호 라인(BLBIAS_O)으로 특정 전압(예를 들면, 1.0V)이 인가되면, NMOS 트랜지스터(MN3)는 턴 온되고 감지 노드(SO)의 전압은 메모리 셀을 통해 접지 전압(GND)으로 방전된다. 이는 NMOS 트랜지스터(MN16)가 턴 오프되게 한다. 이후, 감지 노드(SO) 상의 데이터가 제 2 감지 및 래치 블록(260)에 의해서 래치된다. 좀 더 구체적으로 설명하면, 다음과 같다. 앞서 설명된 바와 같이, 감지 노드(SO)는 접지 전압(GND)을 갖는다. 그러므로, 제어 신호들(LAT2, nData2)가 로우 레벨에서 하이 레벨로 천이하더라도, 제 2 감지 및 래치 블록(260)의 제 1 래치 노드(N5)는 초기에 설정된 데이터 '1'를 그대로 유지한다. 앞서 설명된 감지 동작은 도 8의 데이터 경로(②)를 통해 이루어진다.
비트 라인(BL0_O)에 대한 감지 동작이 완료되면, 다시 비트 라인(BL0_E)에대한 감지 동작이 다음과 같이 수행될 것이다. 먼저, 감지 노드(SO)와 비트 라인(BL0_E)을 방전시키기 위해서, 도 7에 도시된 바와 같이, 제어 신호(VBLe)는 하이 레벨로 유지되고 제어 신호(VBLo)는 로우 레벨에서 하이 레벨로 천이한다. 신호 라인(Virtual_Power)에는 접지 전압(GND)이 공급되기 때문에, 비트 라인(BL0_E)과 감지 노드(SO)의 전압들은 방전된다.
방전 동작이 완료되면, 감지 노드(SO)는 플로팅 상태로 유지된다. 이후, 제어 신호(PRE)가 하이 레벨에서 로우 레벨로 천이함에 따라, 감지 노드(SO)는 전원 전압(Vcc)으로 프리챠지된다. 제어 신호 라인(BLBIAS_E)에는 전원 전압(Vcc)보다 낮은 특정 전압(예를 들면, 1.5V)이 인가되고, 그 결과 비트 라인(BL0_E)은 NMOS 트랜지스터(MN2)를 통해 (1.5V-Vtn) 전압(여기서, Vtn은 NMOS 트랜지스터(MN2)의 문턱 전압을 나타냄)으로 충전된다. 즉, 비트 라인(BL0_E)과 감지 노드(SO)가 전기적으로 연결된다. 이때, NMOS 트랜지스터(MN3)는 턴-오프 상태로 유지된다. 그 다음에, 도 7에 도시된 바와 같이, 제어 신호들(BLBIAS_E, PRE)가 각각 로우와 하이가 된다.
비트 라인(BL0_E)에 연결된 메모리 셀이 오프 셀 즉, 데이터 '0'을 저장한 경우, 이러한 상태에서 비트 라인(BL0_E)의 (1.5V-Vtn) 전압은 그대로 유지된다. 비트 라인(BL0_E)과 감지 노드(SO)가 전기적으로 연결되도록 제어 신호 라인(BLBIAS_O)으로 특정 전압(예를 들면, 1.0V)이 인가된다. 이는 NMOS 트랜지스터(MN3)가 턴 온되게 하고 감지 노드(SO)의 전압은 계속해서 전원 전압(Vcc)으로 유지된다. 이는 NMOS 트랜지스터(MN9)가 턴 온됨을 의미한다. 이후, 감지 노드(SO)상의 데이터가 제 1 감지 및 래치 블록(240)에 의해서 래치된다. 즉, 제어 신호들(LAT1, nData1)가 로우 레벨에서 하이 레벨로 천이할 때, 제 1 감지 및 래치 블록(240)의 제 1 래치 노드(N5)에는 데이터 '0'가 래치된다.
제 1 감지 및 래치 블록(240)을 통해 감지 동작이 수행되는 동안(도 8에서, 이는 ③으로 표시된 굵은 선의 데이터 경로를 통해 이루어짐), 제 2 감지 및 래치 블록(260)에 저장된 데이터는 도 8의 데이터 경로(①)를 통해 데이터 라인(DL)으로 전달된다. 좀 더 구체적으로, 먼저, 데이터 라인(DL)이 접지 전압(GND)으로 방전된 후 플로팅 상태로 유지된다. 그 다음에, 도 7에 도시된 바와 같이, 제어 신호들(Data2, SW2)이 로우 레벨에서 하이 레벨로 천이하며, 그 결과 제 2 래치 노드(N6)가 NMOS 트랜지스터들(MN14, MN13) 그리고 열 게이트 회로(160)를 통해 데이터 라인(DL)과 전기적으로 연결된다. 이때, 제 2 래치 노드(N6)가 접지 전압(GND)을 갖기 때문에 데이터 라인(DL)의 전압이 방전 상태의 접지 전압(GND)으로 유지될 것이다. 만약 제 2 래치 노드(N6)가 전원 전압(Vcc)을 가지면, 데이터 라인(DL)의 전압은 접지 전압(GND)으로부터 증가된다. 그 결과 데이터 라인(DL)은 챠지 세어링(charge sharing) 과정에 의해서 (Vcc-△V) 전압(0<△V<Vcc)을 갖는다. 이후 데이터 출력 과정은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에 생략된다.
여러 페이지의 데이터가 액세스되는 경우, 하나의 감지 및 래치 블록을 통해 감지 동작이 수행되고 다른 하나의 감지 및 래치 블록을 통해 캐쉬 기능을 동시에 수행하기 때문에, 본 발명에 따른 플래시 메모리 장치의 읽기 속도가 상당히 향상될 수 있다.
도 9는 본 발명에 따른 페이지 카피백 동작을 설명하기 위한 동작 타이밍도이고, 도 10은 본 발명의 페이지 카피백 동작에 따른 페이지 버퍼의 데이터 흐름을 보여주는 회로도이다. 본 발명에 따른 페이지 카피백 동작이 도 9 및 도 10을 참조하여 이후 상세히 설명된다. 설명의 편의상, 하나의 페이지 버퍼를 이용하여 페이지 카피백 동작이 설명될 것이다. 페이지 카피백 동작은 감지 동작과 프로그램 동작으로 구분된다. 페이지 카피백 동작을 설명하기에 앞서, 비트 라인(BL0_E)에 연결된 메모리 셀이 선택되고 선택된 메모리 셀이 데이터 '1'를 저장하고 있다고 가정하여 감지 동작이 설명될 것이다. 그리고 비트 라인(BL0_E)에 연결된 다른 메모리 셀이 선택된다고 가정하여 프로그램 동작이 설명될 것이다. 페이지 카피백 동작은 페이지 버퍼의 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나를 이용하여 수행된다. 그러한 까닭에, 다른 하나의 감지 및 래치 블록은 페이지 카피백 동작이 수행되는 동안 비활성화 상태로 유지된다. 페이지 카피백 동작이 제 1 감지 및 래치 블록(240)을 통해 설명될 것이다.
먼저 제 1 감지 및 래치 블록(240) 내의 래치(L1)가 하이 레벨을 갖도록 초기화된다. 즉, 감지 노드(SO)가 전원 전압(Vcc)까지 충전되도록 제어 신호(PRE)가 하이 레벨에서 로우 레벨로 천이한다. 이는 NMOS 트랜지스터(MN9)가 턴 온되게 한다. 이와 동시에, 제어 신호들(LAT1, Data1)은, 도 9에 도시된 바와 같이, 로우 레벨에서 하이 레벨로 천이한다. 제 1 감지 및 래치 블록(240)의 NMOS 트랜지스터들(MN8, MN9, MN10)이 턴 온되고 그것의 NMOS 트랜지스터(MN7)가 턴 오프된다. 결과적으로, 래치(L1)의 제 2 래치 노드(N3)는 접지된다. 즉, 제 1 래치 노드(N2)가 도 10의 데이터 경로(①)를 통해 데이터 '1'로 설정된다. 비록 도면에는 도시되지 않았지만, 제 2 감지 및 래치 블록(260)의 래치를 설정하는 동작은 제 1 감지 및 래치 블록(240)의 그것과 동시에 수행될 수 있다.
이후, 제 1 감지 및 래치 블록(240)의 래치(L1)가 데이터 '1'로 설정되면, 제 1 감지 및 래치 블록(240)를 통해 감지 동작이 수행될 것이다. 감지 노드(SO)와 비트 라인들(BL0_E, BL0_O)을 방전시키기 위해서, 도 9에 도시된 바와 같이, 제어 신호들(VBLe, VBLo, BLBIAS_E, BLBIAS_O) 각각은 로우 레벨에서 하이 레벨로 천이한다. 이때, 신호 라인(Virtual_Power)에는 접지 전압(GND)이 공급된다. 따라서 감지 노드(SO)와 비트 라인들(BL0_E, BL0_O)은 접지 전압이 된다.
방전 동작이 완료되면, 제어 신호들(VBLe, BLBIAS_E, BLBIAS_O) 각각은 로우 레벨이 되어 감지 노드(SO)와 비트 라인(BL0_E)은 플로팅 상태가 된다. 이때, 비트 라인(BL0_O)은 NMOS 트랜지스터(MN1)를 통해 접지 전압(GND)의 신호 라인(Virtual_Power)에 전기적으로 연결된다. 제어 신호(PRE)가 하이 레벨에서 로우 레벨로 천이함에 따라, 감지 노드(SO)는 전원 전압(Vcc)으로 프리챠지된다. 이때, 제어 신호 라인(BLBIAS_E)에는 전원 전압(Vcc)보다 낮은 특정 전압(예를 들면, 1.5V)이 인가되고, 그 결과 비트 라인(BL0_E)은 NMOS 트랜지스터(MN2)를 통해 (1.5V-Vtn) 전압으로 충전된다. 이때, NMOS 트랜지스터(MN3)는 턴-오프 상태로 유지된다. 그 다음에, 도 9에 도시된 바와 같이, 제어 신호들(BLBIAS_E, PRE)가 각각 로우와 하이가 된다.
비트 라인(BL0_E)에 연결된 메모리 셀이 오프 셀 즉, 데이터 '0'을 저장한 경우, 이러한 상태에서 비트 라인(BL0_E)의 전압은 그대로 유지된다. 이때, 제어 신호 라인(BLBIAS_E)으로 특정 전압(예를 들면, 1.0V)이 인가되면, NMOS 트랜지스터(MN2)는 턴 온되고 감지 노드(SO)의 전압은 방전 경로가 없는 관계로 전원 전압(Vcc)으로 유지된다. 이는 NMOS 트랜지스터(MN9)가 턴 오프되게 한다. 이후, 감지 노드(SO) 상의 데이터가 제 1 감지 및 래치 블록(240)에 의해서 래치된다. 즉, 제어 신호들(LAT1, nData1)가 로우 레벨에서 하이 레벨로 천이할 때, 제 1 감지 및 래치 블록(240)의 제 1 래치 노드(N2)는 NMOS 트랜지스터들(MN7, MN9, MN10)을 통해 접지된다. 이는 감지 노드(SO)가 전원 전압(Vcc)을 갖기 때문이다. 앞서 설명된 감지 동작은 도 10의 데이터 경로(②)를 통해 이루어진다.
상술한 감지 동작이 완료되면, 래치(L1)에 저장된 데이터가 다른 페이지의 메모리 셀에 복사된다(또는 프로그램된다). 먼저, 감지 노드(SO)와 비트 라인(BL0_E)의 전압들이 NMOS 트랜지스터들(MN0, MN2)을 통해 신호 라인(Virtual_Power)으로 완전히 방전된다. 이때, 감지 노드(SO)의 전압에 영향을 줄 수 있는 소자들(예를 들면, PMOS 트랜지스터(MP0))은 비활성 상태를 유지한다.
방전 동작이 완료되면, 래치(L1)에 저장된 데이터가 감지 노드(SO)로 전달된다. 이는 제어 신호(LD1)가 로우 레벨에서 하이 레벨로 천이하게 함으로써 이루어진다. 래치(L1)에 저장된 데이터 값이 '0'이기 때문에, 제 2 래치 노드(N3)는 전원 전압(Vcc)을 갖는다. NMOS 트랜지스터(MN5)가 턴 온되고 PMOS 트랜지스터(MP1)가 턴 오프됨에 따라 감지 노드(SO)는 접지 전압(GND)을 갖는다. 이후, 잘 알려진 방법에 따라 감지 노드(SO) 상의 데이터가 이전에 선택된 페이지와 다른 페이지의 메모리 셀에 프로그램될 것이다.
앞서의 설명에서 알 수 있듯이, 데이터 '0'가 감지되는 경우, 메모리 셀, 감지 노드(SO), 제 1 래치 노드(N2), 제 2 래치 노드(N3), 그리고 감지 노드(SO)의 데이터 흐름은 '0'→'1'→'0'→'1'→'0'와 같다. 즉, 페이지 카피백 동작이 종료된 시점에서 볼 때, 최초에 저장된 값이 반전되지 않고 그대로 메모리 셀에 저장됨을 알 수 있다. 결과적으로, 페이지 데이터가 반전되었는 지의 여부를 저장하기 위한 별도의 페이지 카피 플래그 셀이 필요하지 않다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 플래시 메모리 장치는 2개의 감지 및 래치 블록들을 구비한 페이지 버퍼를 구현함으로써 프로그램/읽기 캐쉬 기능을 지원한다. 프로그램 캐쉬 기능에 의하면, 연속적으로 프로그램 동작을 수행할 때, 첫번째 페이지 데이터를 로드하는 시간을 제외하면, 나머지 페이지 데이터의 데이터 로드 시간은 필요하지 않다. 그러므로, 총 프로그램 시간이 단축될 수 있다. 또한, 읽기 캐쉬 기능에 의하면, 연속적으로 읽기 동작을 수행할 때, 첫번째 페이지 데이터를 출력하는 시간을 제외하면, 나머지 페이지 데이터의 데이터 출력 시간은 필요하지 않다. 게다가, 본 발명의 페이지 카피백 동작에 의하면, 복사된 페이지 데이터가반전되었는 지의 여부를 나타내는 정보를 저장하기 위한 페이지 카피 플래그 셀이 필요없다. 따라서, 페이지 카피 플래그 셀로 인한 신뢰성 저하 원인이 완전히 제거될 수 있다.

Claims (34)

  1. 복수의 워드 라인들, 적어도 2개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 각각 배열된 복수의 메모리 셀들을 포함하는 어레이와; 그리고
    상기 비트 라인들과 내부 노드에 연결되고, 상기 내부 노드에 공통으로 연결된 제 1 및 제 2 감지 및 래치 블록들을 갖는 레지스터를 포함하며,
    상기 내부 노드는 스위치 회로를 통해 데이터 버스와 전기적으로 연결되고; 상기 제 1 및 제 2 감지 및 래치 블록들은 대응하는 비트 라인들에 대해 읽기/프로그램 동작을 개별적으로 그리고 배타적으로 수행하며; 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀로부터 데이터가 감지되는 동안, 상기 스위치 회로를 통해 상기 데이터 버스로 다른 하나의 감지 및 래치 블록로부터 데이터가 출력되고; 그리고 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀로 데이터가 프로그램되는 동안, 상기 스위치 회로를 통해 상기 데이터 버스로부터 다른 하나의 감지 및 래치 블록으로 데이터가 로드되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 레지스터는
    감지 노드와;
    프리챠지 제어 신호에 응답하여 상기 감지 노드를 충전하는 프리챠지 블록과; 그리고
    복수의 비트 라인 제어 신호들에 응답하여 상기 비트 라인들 중 어느 하나를 선택하고 상기 선택된 비트 라인을 상기 감지 노드와 선택적으로 연결하는 비트 라인 선택 및 바이어스 블록을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 감지 및 래치 블록은
    데이터를 보관하며, 제 1 래치 노드와 제 2 래치 노드를 갖는 래치와;
    상기 제 1 및 제 2 래치 노드들, 상기 감지 노드, 그리고 상기 내부 노드에 연결되며, 프로그램 동작시 상기 데이터 버스 상의 데이터를 상기 래치로 전달하는 제 1 전달 회로와; 그리고
    상기 제 2 래치 노드와 상기 감지 노드 사이에 연결되며, 상기 프로그램 동작시 상기 래치에 보관된 데이터를 상기 감지 노드로 전달하는 제 2 전달 회로를 포함하며,
    상기 제 1 래치 노드는 상기 프로그램 동작시 상기 데이터 버스로부터 전달된 데이터를 가지며; 그리고 상기 제 2 전달 회로는 상기 제 2 래치 노드의 로직 상태에 따라 상기 감지 노드를 풀 업/다운시키는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전달 회로는 상기 읽기 동작시 상기 감지 노드 상의 데이터를 상기 래치로 전달하고, 그 다음에 상기 래치 내의 데이터를 상기 스위치 회로를 통해상기 데이터 버스로 전달하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전달 회로는
    상기 내부 노드에 연결된 소오스, 제 1 제어 신호에 연결된 게이트, 그리고 드레인을 갖는 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 소오스, 상기 제 1 래치 노드에 연결된 드레인, 그리고 제 2 제어 신호에 연결된 게이트를 갖는 제 2 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 소오스, 상기 제 2 래치 노드에 연결된 드레인, 그리고 제 3 제어 신호에 연결된 게이트를 갖는 제 3 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 드레인, 상기 감지 노드에 연결된 게이트, 그리고 소오스를 갖는 제 4 트랜지스터와; 그리고
    상기 제 4 트랜지스터의 소오스에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 4 제어 신호에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 5 트랜지스터들은 NMOS 트랜지스터로 구성되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 2 및 제 3 제어 신호들은 상보적인 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제 2 및 제 3 제어 신호들의 로직 상태들은 상기 프로그램 동작시 프로그램될 데이터에 따라 결정되는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제 2 제어 신호는 상기 감지 노드 상의 데이터가 상기 래치로 전달될 때 활성화되고, 상기 제 3 제어 신호는 상기 래치가 소정 로직 상태로 설정될 때 그리고 상기 래치 내의 데이터가 상기 데이터 버스로 전달될 때 활성화되는 반도체 메모리 장치.
  10. 제 3 항에 있어서,
    상기 제 2 전달 회로는 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 풀업 트랜지스터들과 상기 감지 노드와 접지 전압 사이에 직렬 연결된 제 1 및 제 2 풀다운 트랜지스터들을 포함하며,
    상기 제 1 풀업 트랜지스터와 상기 제 2 풀다운 트랜지스터는 상기 제 2 래치 노드의 로직 상태에 따라 스위치되고, 상기 제 2 풀업 트랜지스터는 로드 제어 신호에 따라 스위치되며, 상기 제 1 풀업 트랜지스터는 상기 로드 제어 신호의 반전 신호에 따라 스위치되는 반도체 메모리 장치.
  11. 제 2 항에 있어서,
    상기 제 2 감지 및 래치 블록은
    데이터를 보관하며, 제 1 래치 노드와 제 2 래치 노드를 갖는 래치와;
    상기 제 1 및 제 2 래치 노드들, 상기 감지 노드, 그리고 상기 내부 노드에 연결되며, 프로그램 동작시 상기 데이터 버스 상의 데이터를 상기 래치로 전달하는 제 1 전달 회로와; 그리고
    상기 제 2 래치 노드와 상기 감지 노드 사이에 연결되며, 상기 프로그램 동작시 상기 래치에 보관된 데이터를 상기 감지 노드로 전달하는 제 2 전달 회로를 포함하며,
    상기 제 1 래치 노드는 상기 프로그램 동작시 상기 데이터 버스로부터 전달된 데이터를 가지며; 그리고 상기 제 2 전달 회로는 상기 제 2 래치 노드의 로직 상태에 따라 상기 감지 노드를 풀 업/다운시키는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 전달 회로는 상기 읽기 동작시 상기 감지 노드 상의 데이터를 상기 래치로 전달하고, 그 다음에 상기 래치 내의 데이터를 상기 스위치 회로를 통해 상기 데이터 버스로 전달하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 전달 회로는
    상기 내부 노드에 연결된 소오스, 제 1 제어 신호에 연결된 게이트, 그리고 드레인을 갖는 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 소오스, 상기 제 1 래치 노드에 연결된 드레인, 그리고 제 2 제어 신호에 연결된 게이트를 갖는 제 2 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 소오스, 상기 제 2 래치 노드에 연결된 드레인, 그리고 제 3 제어 신호에 연결된 게이트를 갖는 제 3 트랜지스터와;
    상기 제 1 트랜지스터의 드레인에 연결된 드레인, 상기 감지 노드에 연결된 게이트, 그리고 소오스를 갖는 제 4 트랜지스터와; 그리고
    상기 제 4 트랜지스터의 소오스에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 4 제어 신호에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 내지 제 5 트랜지스터들은 NMOS 트랜지스터로 구성되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 2 및 제 3 제어 신호들은 상보적인 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 2 및 제 3 제어 신호들의 로직 상태들은 상기 프로그램 동작시 프로그램될 데이터에 따라 결정되는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 2 제어 신호는 상기 감지 노드 상의 데이터가 상기 래치로 전달될 때 활성화되고, 상기 제 3 제어 신호는 상기 래치가 소정 로직 상태로 설정될 때 그리고 상기 래치 내의 데이터가 상기 데이터 버스로 전달될 때 활성화되는 반도체 메모리 장치.
  18. 제 11 항에 있어서,
    상기 제 2 전달 회로는 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 풀업 트랜지스터들과 상기 감지 노드와 접지 전압 사이에 직렬 연결된 제 1 및 제 2 풀다운 트랜지스터들을 포함하며,
    상기 제 1 풀업 트랜지스터와 상기 제 2 풀다운 트랜지스터는 상기 제 2 래치 노드의 로직 상태에 따라 스위치되고, 상기 제 2 풀업 트랜지스터는 로드 제어 신호에 따라 스위치되며, 상기 제 1 풀업 트랜지스터는 상기 로드 제어 신호의 반전 신호에 따라 스위치되는 반도체 메모리 장치.
  19. 제 3 항 또는 제 11 항에 있어서,
    페이지 카피백 동작이 수행될 때, 상기 감지 노드 상의 데이터는 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 제 1 전달 회로를 통해 상기 래치로 전달되고, 그 다음에 상기 래치 내에 보관된 데이터는 제 2 전달 회로를 통해 상기 감지 노드로 전달되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나가 상기 페이지 카피백 동작을 수행할 때, 다른 하나의 감지 및 래치 블록은 비활성화되는 반도체 메모리 장치.
  21. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와;
    상기 셀 스트링들 각각은 대응하는 비트 라인에 전기적으로 연결되고, 상기 셀 스트링들 각각에 대응하는 비트 라인들 중 2개의 인접한 비트 라인들은 비트 라인 쌍을 형성하며;
    상기 비트 라인 쌍들에 각각 연결된 복수의 단위 페이지 버퍼들과; 그리고
    적어도 하나의 단위 페이지 버퍼를 선택하고 상기 선택된 단위 페이지 버퍼를 데이터 버스와 연결하는 열 게이트 회로를 포함하고,
    상기 단위 페이지 버퍼들 각각은
    감지 노드와;
    상기 열 게이트 회로를 통해 상기 데이터 버스에 연결될 내부 노드와;
    비트 라인 제어 신호들에 응답하여 대응하는 쌍의 비트 라인들 중 어느 하나를 선택하고, 상기 선택된 비트 라인을 상기 감지 노드에 연결하는 비트 라인 선택 및 바이어스 블록과;
    프리챠지 제어 신호에 응답하여 상기 감지 노드를 충전하는 프리챠지 블록과;
    상기 감지 노드와 상기 내부 노드 사이에 연결된 제 1 감지 및 래치 블록과; 그리고
    상기 감지 노드와 상기 내부 노드 사이에 연결된 제 2 감지 및 래치 블록을 포함하고,
    상기 제 1 및 제 2 감지 및 래치 블록들은 대응하는 쌍의 비트 라인들에 대해 읽기/프로그램 동작을 개별적으로 그리고 배타적으로 수행하며; 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀로부터 데이터가 감지되는 동안, 상기 스위치 회로를 통해 상기 데이터 버스로 다른 하나의 감지 및 래치 블록로부터 데이터가 출력되고; 그리고 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 감지 및 래치 블록에 의해서 메모리 셀로 데이터가 프로그램되는 동안, 상기 스위치 회로를 통해 상기 데이터 버스로부터 다른 하나의 감지 및 래치 블록으로 데이터가 로드되는 불 휘발성 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 감지 및 래치 블록들 각각은
    데이터를 보관하고, 제 1 래치 노드와 제 2 래치 노드를 갖는 래치와;
    상기 제 1 및 제 2 래치 노드들, 상기 감지 노드, 그리고 상기 내부 노드에 연결되며, 프로그램 동작시 상기 데이터 버스 상의 데이터를 상기 래치로 전달하는 제 1 전달 회로와; 그리고
    상기 제 2 래치 노드와 상기 감지 노드 사이에 연결되며, 상기 프로그램 동작시 상기 래치에 보관된 데이터를 상기 감지 노드로 전달하는 제 2 전달 회로를 포함하며,
    상기 제 1 래치 노드는 상기 프로그램 동작시 상기 데이터 버스로부터 전달된 데이터를 가지며; 그리고 상기 제 2 전달 회로는 상기 제 2 래치 노드의 로직 상태에 따라 상기 감지 노드를 풀 업/다운시키는 불 휘발성 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제 1 전달 회로는 상기 읽기 동작시 상기 감지 노드 상의 데이터를 상기 래치로 전달하고, 그 다음에 상기 래치 내의 데이터를 상기 스위치 회로를 통해 상기 데이터 버스로 전달하는 불 휘발성 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 제 1 전달 회로는
    상기 내부 노드에 연결된 소오스, 제 1 제어 신호에 연결된 게이트, 그리고 드레인을 갖는 제 1 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소오스, 상기 제 1 래치 노드에 연결된 드레인, 그리고 제 2 제어 신호에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소오스, 상기 제 2 래치 노드에 연결된 드레인, 그리고 제 3 제어 신호에 연결된 게이트를 갖는 제 3 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 드레인에 연결된 드레인, 상기 감지 노드에 연결된 게이트, 그리고 소오스를 갖는 제 4 NMOS 트랜지스터와; 그리고
    상기 제 4 NMOS 트랜지스터의 소오스에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제 4 제어 신호에 연결된 게이트를 갖는 제 5 NMOS 트랜지스터를 포함하는 불 휘발성 반도체 메모리 장치.
  25. 제 22 항에 있어서,
    상기 제 2 전달 회로는 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 풀업 트랜지스터들과 상기 감지 노드와 접지 전압 사이에 직렬 연결된 제 1 및 제 2 풀다운 트랜지스터들을 포함하며,
    상기 제 1 풀업 트랜지스터와 상기 제 2 풀다운 트랜지스터는 상기 제 2 래치 노드의 로직 상태에 따라 스위치되고, 상기 제 2 풀업 트랜지스터는 로드 제어 신호에 따라 스위치되며, 상기 제 1 풀업 트랜지스터는 상기 로드 제어 신호의 반전 신호에 따라 스위치되는 불 휘발성 반도체 메모리 장치.
  26. 제 22 항에 있어서,
    상기 메모리 장치는 복사된 페이지 데이터가 반전되었는 지의 여부를 나타내는 정보를 저장하기 위한 별도의 페이지 카피 플래그 셀없이 페이지 카피백 동작을 수행하는 불 휘발성 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 페이지 카피백 동작이 수행될 때, 상기 감지 노드 상의 데이터는 상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나의 제 1 전달 회로를 통해 상기 래치로 전달되고, 그 다음에 상기 래치 내에 보관된 데이터는 제 2 전달 회로를 통해 상기 감지 노드로 전달되는 불 휘발성 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 1 및 제 2 감지 및 래치 블록들 중 어느 하나가 상기 페이지 카피백 동작을 수행할 때, 다른 하나의 감지 및 래치 블록은 비활성화되는 불 휘발성 반도체 메모리 장치.
  29. 제 24 항에 있어서,
    상기 제 2 및 제 3 제어 신호들은 상보적인 불 휘발성 반도체 메모리 장치.
  30. 제 24 항에 있어서,
    상기 제 2 및 제 3 제어 신호들의 로직 상태들은 상기 프로그램 동작시 프로그램될 데이터에 따라 결정되는 불 휘발성 반도체 메모리 장치.
  31. 제 24 항에 있어서,
    상기 제 2 제어 신호는 상기 감지 노드 상의 데이터가 상기 래치로 전달될 때 활성화되고, 상기 제 3 제어 신호는 상기 래치가 소정 로직 상태로 설정될 때 그리고 상기 래치 내의 데이터가 상기 데이터 버스로 전달될 때 활성화되는 불 휘발성 반도체 메모리 장치.
  32. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와; 상기 셀 스트링들 각각은 대응하는 비트 라인에 전기적으로 연결되고, 상기 셀 스트링들 각각에 대응하는 비트 라인들 중 2개의 인접한 비트 라인들은 비트 라인 쌍을 형성하며; 상기 비트 라인 쌍들에 각각 연결된 복수의 단위 페이지 버퍼들과; 그리고 적어도 하나의 단위 페이지 버퍼를 선택하고 상기 선택된 단위 페이지 버퍼를 데이터 버스와 연결하는 열 게이트 회로를 포함하는 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서:
    상기 선택된 단위 페이지 버퍼의 제 1 감지 및 래치 블록에 데이터를 로드하는 단계와;
    상기 제 1 감지 및 래치 블록 내의 데이터를 이용하여 제 1 프로그램 동작을 수행함과 동시에 상기 선택된 단위 페이지 버퍼의 제 2 감지 및 래치 블록에 데이터를 로드하는 단계와;
    상기 제 2 감지 및 래치 블록 내의 데이터를 이용하여 제 2 프로그램 동작을 수행함과 동시에 상기 제 1 감지 및 래치 블록에 데이터를 로드하는 단계와; 그리고
    페이지 데이터가 모두 상기 메모리 셀 어레이 내에 프로그램될 때까지 상기 제 1 및 제 2 프로그램 동작들을 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  33. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와; 상기 셀 스트링들 각각은 대응하는 비트 라인에 전기적으로 연결되고, 상기 셀 스트링들 각각에 대응하는 비트 라인들 중 2개의 인접한 비트 라인들은 비트 라인 쌍을 형성하며; 상기 비트 라인 쌍들에 각각 연결된 복수의 단위 페이지 버퍼들과; 그리고 적어도 하나의 단위 페이지 버퍼를 선택하고 상기 선택된 단위 페이지 버퍼를 데이터 버스와 연결하는 열 게이트 회로를 포함하는 불 휘발성 반도체 메모리 장치의 읽기 방법에 있어서:
    상기 선택된 단위 페이지 버퍼에 대응하는 한 쌍의 비트 라인들 중 어느 하나를 통해 상기 메모리 셀 어레이로부터 데이터를 감지하여 상기 선택된 단위 페이지 버퍼의 제 1 감지 및 래치 블록에 래치하는 단계와;
    상기 제 1 감지 및 래치 블록 내의 데이터를 외부로 출력함과 동시에 상기 선택된 단위 페이지 버퍼에 대응하는 비트 라인들 중 다른 하나를 통해 상기 메모리 셀 어레이로부터 데이터를 감지하여 상기 선택된 단위 페이지 버퍼의 제 2 감지 및 래치 블록에 래치하는 단계와; 그리고
    페이지 데이터가 모두 외부로 출력될 때까지 상기 감지 동작들을 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 읽기 방법.
  34. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와; 상기 셀 스트링들 각각은 대응하는 비트 라인에 전기적으로 연결되고, 상기 셀 스트링들 각각에 대응하는 비트 라인들 중 2개의 인접한 비트 라인들은 비트 라인 쌍을 형성하고, 상기 셀 스트링들 각각은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 가지며; 상기 비트 라인 쌍들에 각각 연결된 복수의 단위 페이지 버퍼들과; 그리고 적어도 하나의 단위 페이지 버퍼를 선택하고 상기 선택된 단위 페이지 버퍼를 데이터 버스와 연결하는 열 게이트 회로를 포함하는 불 휘발성 반도체 메모리 장치의 카피백 방법에 있어서:
    상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들로부터 데이터를 감지하여 상기 단위 페이지 버퍼들 각각의 제 1 또는 제 2 감지 및 래치 블록에 래치하는 단계 및;
    상기 제 1 또는 제 2 감지 및 래치 블록에 래치된 데이터를 상기 선택된 워드 라인을 제외한 다른 워드 라인들 중 하나에 연결된 메모리 셀들에 프로그램하는 단계를 포함하되, 상기 래치된 데이터는 상기 프로그램된 데이터와 동일한 상태를 갖는 것을 특징으로 카피백 방법.
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