KR20070033667A

KR20070033667A - 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법

Info

Publication number: KR20070033667A
Application number: KR1020050088097A
Authority: KR
Inventors: 한정철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2007-03-27
Also published as: US7515483B2; US20070064485A1; KR100713983B1; JP2007087563A; JP5075374B2

Abstract

본 발명은 한번의 프로그램 동작으로 2 페이지를 프로그램할 수 있는 플래시 메모리 장치의 페이지 버퍼에 관한 것으로서, 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트 라인들 중 하나를 선택하여 제1 센싱라인과 연결시키는 제1 비트라인 선택부; 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트 라인들 중 하나를 선택하여 제2 센싱라인과 연결시키는 제2 비트라인 선택부; 제1 센싱라인과 제2 센싱라인을 분리시키거나 연결시키는 분리부; 제1 및 제2 센싱라인을 프리챠지시키는 프리챠지부; 제1 센싱라인을 통해서 제1 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제1 레지스터; 및 제2 센싱라인을 통해서 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제2 레지스터를 포함하는 플래시 메모리 장치의 페이지 버퍼를 제공한다.

페이지 버퍼, 2페이지 프로그램

Description

플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한 프로그램 방법{Page buffer of flash memory device and programming method using the same}

도 1은 기존의 낸드형 플래시 메모리 장치의 페이지 버퍼들의 스택 구조를 나타낸 블록도이다.

도 2a 내지 도 2b는 기존의 낸드형 플래시 메모리 장치의 프로그램 시간을 나타낸 타이밍도이다.

도 3은 본 발명에 따른 낸드형 플래시 메모리 장치의 페이지 버퍼들의 스택 구조를 나타낸 블록도이다.

도 4a 및 도 4b는 본 발명의 바람직한 제1 실시예에 따른 페이지 버퍼의 상세 구성을 나타낸 회로도이다.

도 5a 및 도 5b는 본 발명의 바람직한 제2 실시예에 따른 페이지 버퍼의 상세 구성을 나타낸 회로도이다.

도 6a는 도 4a 및 도 4b에 나타낸 페이지 버퍼를 이용했을 경우의 프로그램 시간을 나타낸 타이밍도이다.

도 6b는 도 5a 및 도 5b에 나타낸 페이지 버퍼를 이용했을 경우의 프로그램 시간을 나타낸 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

MB : 메모리 셀 어레이 PB : 페이지 버퍼

110, 120, 210, 220 : 비트라인 선택부 130, 230 : 프리챠지부

140, 240 : 분리부 150, 160, 250, 260 : 레지스터

170, 270 : 컬럼 선택부

본 발명은 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한 프로그램 방법에 관한 것으로, 특히, 한 번의 프로그램 동작으로 2 페이지를 프로그램할 수 있는 낸드형 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한 프로그램 방법에 관한 것이다.

플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플래시로 나누어진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접 지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.

낸드형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 낸드형 플래쉬 메모리 소자에서는 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)를 채용하고 있다.

도 1은 기존의 플래시 메모리 장치의 페이지 버퍼들의 스택 구조를 나타내는데, 도 1을 참조하면, 하나의 페이지 버퍼에는 한 쌍의 비트라인, 즉 2개의 비트라인이 공통으로 연결되어 있어, 한 번의 프로그램 동작으로 1 페이지를 프로그램한다.

도 2a는 일반적인 노멀 프로그램 동작 시 소요되는 프로그램 시간을 나타내는데, 100㎲는 페이지 버퍼에 데이터를 입력하는 시간이고, 300㎲는 페이지 버퍼에 입력된 데이터를 해당 메모리 셀에 프로그램하는 시간이다. 이 경우에는 페이지 버 퍼 내에 하나의 래치회로가 존재하기 때문에, 이러한 노멀 프로그램 동작으로 4페이지를 프로그램하는 경우에는 총 1600㎲의 프로그램시간이 소요된다.

이러한 노멀 프로그램 방식은 하나의 페이지를 프로그램할 때 데이터 입력 시간과 데이터 프로그램 시간이 모두 걸리기 때문에, 캐쉬 프로그램보다 훨씬 더 많은 프로그램 시간이 걸린다.

도 2b는 기존의 캐쉬 프로그램 동작 시 소요되는 프로그램 시간을 나타낸다. 이 경우에는 페이지 버퍼 내에는 2개의 래치회로, 즉 메인 래치회로와 캐쉬 래치회로가 존재한다. 도 2b에서 처음에 나타낸 100㎲는 페이지 버퍼의 캐쉬 래치에 데이터를 입력한 후에 캐쉬 래치에 입력된 데이터를 메인 래치로 전달하기까지의 시간이고, 300㎲는 페이지 버퍼의 메인 래치에 입력된 데이터를 해당 메모리 셀에 프로그램하는 시간인데, 이때 함께 이루어지는 동작이 페이지 버퍼의 캐쉬 래치에 데이터를 입력한 후에 캐쉬 래치에 입력된 데이터를 메인 래치로 전달하는 동작이다. 따라서, 처음에 데이터를 입력하는 동작 시간만 필요하고 그 후에는 데이터 입력 시간이 프로그램 시간에 묻혀 이 캐쉬 프로그램 방식으로 4페이지를 프로그램하는 경우에는 총 1300㎲의 프로그램 시간이 소요된다.

이러한 캐쉬 프로그램 방법은 캐쉬 래치를 추가로 필요로 하게 되며, 또한 한 번에 프로그램되는 전체 셀의 수는 1페이지를 넘을 수 없는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 한 번의 프로그램 동작으로 2페이지 를 프로그램할 수 있는 낸드형 플래시 메모리 장치의 페이지 버퍼를 제공하는데 있다.

또한, 본 발명이 이루고자 하는 기술적 과제는 적어도 두 쌍의 비트라인에 연결되는 페이지 버퍼를 이용하여 한 번 프로그램 동작을 수행할 때 2페이지를 프로그램하는 방법을 제공하는데 있다.

본 발명의 제1 국면(aspect)에 따른 메모리 셀 어레이를 구비한 플래시 메모리 장치의 페이지 버퍼는 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트 라인들 중 하나를 선택하여 제1 센싱라인과 연결시키는 제1 비트라인 선택부; 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트 라인들 중 하나를 선택하여 제2 센싱라인과 연결시키는 제2 비트라인 선택부; 상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키거나 연결시키는 분리부; 상기 제1 및 제2 센싱라인을 프리챠지시키는 프리챠지부; 상기 제1 센싱라인을 통해서 상기 제1 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제1 레지스터; 및 상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제2 레지스터를 포함한다.

본 발명의 제2 국면(aspect)에 따른 메모리 셀 어레이를 구비한 플래시 메모리 장치의 페이지 버퍼는 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들 중 하나를 선택하여 제1 센싱라인과 연결시키는 제1 비트라인 선택부; 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트 라인들 중 하나를 선택하여 제2 센싱라인과 연결시키는 제2 비트라인 선택부; 상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키거나 연결시키는 분리부; 상기 제1 및 제2 센싱라인을 프리차지시키는 프리차지부; 상기 제1 센싱라인을 통해서 상기 제1 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제1 레지스터; 상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제2 레지스터; 및 상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제3 레지스터를 포함한다.

본 발명의 제3 국면(aspect)에 따른 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법은 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들에 제1 센싱라인을 통해서 연결되는 제1 레지스터 내에 입력 데이터를 래치시키는 단계; 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트라인들에 제2 센싱라인을 통해서 연결되는 제2 레지스터 내에 입력 데이터를 래치시키는 단계; 및 상기 제1 레지스터 내에 래치된 입력 데이터를 상기 제1 센싱라인을 통해서 상기 제1 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이 내의 해당 메모리 셀에 프로그램하는 동시에 상기 제2 레지스터 내에 래치된 데이터를 상기 제2 센싱라인을 통해서 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이 내의 해당 메모리 셀에 프로그램하는 단계를 포함한다.

본 발명의 제4 국면(aspect)에 따른 메모리 셀 어레이를 포함하는 플래시 메 모리 장치의 페이지 버퍼를 이용한 프로그램 방법은 (a) 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들에 제1 센싱라인을 통해서 연결되는 제1 레지스터 내에 입력 데이터를 래치시키는 단계; (b) 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트라인들에 제2 센싱라인을 통해서 연결되는 제2 레지스터 내에 입력 데이터를 래치시키는 단계; (c) 상기 제1 레지스터 내에 래치된 입력 데이터를 상기 제1 센싱라인을 통해서 상기 제1 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀에 프로그램하는 동시에 상기 제2 레지스터 내에 래치된 입력 데이터를 상기 제2 센싱라인을 통해서 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀에 프로그램하고, 동시에 입력 데이터를 제3 레지스터 내에 래치시키는 단계; 및 (d) 상기 제3 레지스터 내에 래치된 입력 데이터를 상기 제1 및 제2 센싱라인을 통해서 상기 제1 레지스터로 전달하여 래치시키는 동시에 상기 제2 레지스터 내에 다시 입력 데이터를 래치시키는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 같은 기능을 수행하는 동일 부재를 나타낸다.

도 3은 본 발명에 따른 낸드형 플래시 메모리 장치의 페이지 버퍼들의 스택 구조를 나타낸다.

도 3을 참조하면, 하나의 페이지 버퍼 PB에는 두 쌍의 비트라인, 즉 4개의 비트라인 BL이 공통으로 연결되어 있어, 종래에 비해 페이지 버퍼의 개수가 절반으로 줄어든 것을 알 수 있다. 또한, 이러한 연결구조는 하나의 프로그램 동작으로 2 페이지를 프로그램할 수 있게 한다.

도 4a 및 도 4b는 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 2페이지 프로그램 방법을 나타낸 것으로서, 도 4a는 도 3에 나타낸 페이지 버퍼의 상세 구조를 나타낸 회로도이고, 도 4b는 도 4a에 나타낸 페이지 버퍼를 이용해서 2페이지 프로그램 동작을 수행하는 방법을 나타낸 블록도이다.

도 4a를 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(MC), 페이지 버퍼(PB), 컬럼 선택부(170)를 포함한다. 페이지 버퍼(PB)는 메모리 셀 어레이(MC)와 컬럼 선택부(170) 사이에 접속된다.

도 4b에서 BLe는 짝수번째의 비트라인들을 나타내고 BLo는 홀수번째의 비트라인들을 나타낸다. 하나의 비트라인(예컨대 BLe1)에 연결되는 메모리 셀들(MC1~MCn)과 소스 및 드레인 선택 트랜지스터들(SSL, DSL)은 하나의 스트링을 형성하며, 하나의 워드라인(예컨대, WL1)에 의해 제어되는 메모리 셀들은 하나의 페이지를 형성한다. 페이지 버퍼(PB)는 제1 및 제2 비트라인 선택부(110, 120), 프리챠지부(130), 분리부(140), 제1 레지스터(150), 및 제2 레지스터(160)를 포함한다.

제1 비트라인 선택부(110)는 NMOS 트랜지스터들(111-114)을 포함한다. NMOS 트랜지스터(111)는 일단이 비트라인(BLe1)에 연결되고 다른 단이 전압공급신호(VIRPWR1)을 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(DISCHe1)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(111)는 비트라인(BLo1)에 데이터를 프로그램하고자 하는 경우에 게이트 제어신호(DISCHe1)에 의해 턴-온되어 비트라인(BLe1)에 전압공급신호(VIRPWR1)로서 전원전압(VCC)을 인가한다. NMOS 트랜지스터(112)는 일단이 비트라인(BLo1)에 연결되고 다른 단이 전압공급신호(VIRPWR)를 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(DISCHo1)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(112)는 비트라인(BLe1)에 데이터를 프로그램하고자 하는 경우에 게이트 제어신호(DISCHo1)에 의해 턴-온되어 비트라인(BLo1)에 전압공급신호(VIRPWR)로서 전원전압(VCC)을 인가한다. 전압공급신호(VIRPWR1)는 프로그램 동작 시에 전원전압(VCC)을 갖는다. NMOS 트랜지스터(113)는 비트라인 선택신호(BSLe1)에 응답하여 비트라인(BLe1)을 센싱라인(SO1)에 연결시키고, NMOS 트랜지스터(114)는 비트라인 선택 신호(BSLo1)에 응답하여 비트라인(BLo1)을 센싱라인(SO1)에 연결시킨다.

제2 비트라인 선택부(120)는 제1 비트라인 선택부(110)와 동일한 구성을 가지므로 상세한 구성 설명은 생략하기로 한다.

프리챠지부(130)는 전원전압(VCC)과 센싱라인(SO1) 사이에 접속되고, 게이트로 프리챠지신호(PRECHb)를 인가받아 턴-온/오프되는 PMOS 트랜지스터로 구성된다. 이 PMOS 트랜지스터(130)는 독출 동작 시에 센싱라인 SO1을 전원전압(VCC)으로 프 리챠지시켜서 센싱라인(SO1)을 통해서 비트라인(BLe1 또는 BLo1)으로 전류를 공급한다.

분리부(140)는 선택된 비트라인(예컨대 BLe1,BLe2)과 하나의 워드라인(예컨대 WL1)에 연결된 메모리 셀들(MC1)에 데이터를 프로그램할 때, 2페이지 프로그램 신호(2PP, 2PPb)에 응답하여 센싱라인(SO1)과 센싱라인(SO2)를 분리시키는 역할을 한다. 이 분리부(140)는 전달 게이트로 구성되는데, NMOS 트랜지스터 혹은 PMOS 트랜지스터로 구성될 수도 있다.

제1 레지스터(150)는 NMOS 트랜지스터들(151-158), 래치회로(LT1), PMOS 트랜지스터(159), 및 인버터(IV1)를 포함한다. NMOS 트랜지스터(151)는 센싱라인(SO1)과 래치회로(LT1) 사이에 접속되며, 카피백 프로그램 동작시에 게이트로 카피백 신호(CP)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(151)는 카피백 프로그램 동작시에 래치회로(LT1)에 래치된 불량 셀의 데이터를 정상적인 셀에 재프로그램하기 위해서 래치회로(LT1)와 센싱라인(SO1)를 연결시키는 역할을 한다. 래치회로(LT1)는 인버터(IV2, IV3)로 래치를 구성하여, 메모리 셀로부터 독출된 데이터를 래치시키거나 외부로부터 입력되는 프로그램될 데이터를 래치시킨다. 인버터(IV1)는 래치회로(LT1)의 노드 QAb의 신호를 반전시켜서 출력한다. NMOS 트랜지스터(152)는 프로그램 동작시에 프로그램 신호(PGM_L)에 의해 턴-온되어 래치회로(LT1)에 래치된 입력 데이터, 즉 노드 QAb의 신호를 인버터(IV12)를 통해서 전달받아 센싱라인(SO1)를 통해서 선택된 비트라인(예컨대 BLe1)으로 전송한다. NMOS 트랜지스터(153)는 래치회로(LT1)의 노드 QA와 접지(VSS) 사이에 접속되고 게이트로 리셋신호(RST_L)를 인가받아 래치회로(LT1)의 노드 QA를 '0'으로 노드 QAb를 '1'로 초기화시킨다. NMOS 트랜지스터(154, 155)는 노드 QAb와 접지(VSS) 사이에 직렬 접속되는데, NMOS 트랜지스터(154)는 센싱라인(SO1)의 신호에 응답하여 턴-온/오프되고, NMOS 트랜지스터(155)는 래치신호(LCH_L)에 응답하여 턴-온/오프된다. NMOS 트랜지스터(154, 155)는 센싱라인(SO1)의 신호를 센싱하여 래치회로(LT1)의 노드 QAb를 '0'으로 노드 QA를 '1'로 변환시키거나 초기값을 유지한다. NMOS 트랜지스터(156,157)는 프로그램 동작시에 데이터 입력 신호(DI 및 nDI)에 응답하여 각각 턴-온되어, 외부로부터 데이터 입출력 라인(미도시)을 통해서 입력되는 프로그램될 데이터를 래치회로(LT1)에 래치시킨다. NMOS 트랜지스터(158)는 독출 동작시에 독출 신호(PBDO_L)에 응답하여 턴-온되어 래치회로(LT1)에 독출되어 래치된 노드 QAb의 신호를 인버터(IV1)를 통해서 인가받아 컬럼 선택부(170)를 통해서 데이터 입출력 라인으로 전송한다. PMOS 트랜지스터(159)는 프로그램을 검증하기 위한 것으로서 래치회로(LT1)의 노드 QA의 신호를 독출해서 프로그램의 패스/페일을 검증한다.

제2 레지스터(160)는 NMOS 트랜지스터(161-167), 래치회로(LT2), PMOS 트랜지스터(168), 및 인버터(IV4)를 포함하는데, 이들 구성요소들은 카피백 프로그램 동작시에 사용되는 NMOS 트랜지스터가 없다는 것을 제외하고는 제1 레지스터(150)의 구성요소들과 동일하므로 상세한 구성설명 및 동작설명은 생략하기로 한다.

컬럼 선택부(170)는 컬럼 선택 신호(Y_DRV)에 의해 제어되는 NMOS 트랜지스터로 구성되는데, 이 NMOS 트랜지스터(170)는 독출/프로그램 동작시에 페이지 버퍼(PB)와 데이터 입출력 라인을 연결시키는 역할을 한다.

상술한 바와 같이, 하나의 페이지 버퍼(PB)에는 종래와 달리 두 쌍의 비트라인, 즉 4개의 비트라인(BLe1, BLo1, BLe2, BLo2)이 연결되며, 제1 및 제2 비트라인 선택부(110, 120)와 제1 및 제2 레지스터(150, 160)는 종래와 달리 프로그램 동작시에 동시에 동작하여 선택된 2개의 비트라인(예컨대 BLe1, BLE2)과 하나의 워드라인(예컨대 WL1)에 연결된 메모리 셀들(MC1)에 데이터를 동시에 프로그램한다. 즉, 본 발명은 종래와 달리 한 번의 프로그램 동작으로 2페이지를 프로그램한다.

이하, 도 4b를 참조하면서, 본 발명의 바람직한 제1 실시예에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 보다 상세히 설명하기로 한다.

먼저, 전달 게이트(140)를 턴-오프시켜서 센싱라인(SO1)과 센싱라인(SO2)을 분리시킨다. 다음에 컬럼 선택부(170)를 통해서 입력되는 프로그램될 데이터를 제1 레지스터(150)의 래치회로에 래치시킨다(①번 경로). 예를 들어 도 4a에 나타낸 래치회로(LT1)의 노드 QA에는 데이터 '0'을 래치시키고 노드 QAb에 데이터 '1'을 래치시킨다. 그 다음에, 컬럼 선택부(170)를 통해서 입력되는 프로그램될 데이터를 제2 레지스터(160)의 래치회로에 래치시킨다(②번 경로). 예를 들어, 도 4a에 나타낸 래치회로(LT2)의 노드 QB에 데이터 '0'을 래치시키고 노드 QBb에는 데이터 '1'을 래치시킨다. 그 후에 도 4a에 나타낸 NMOS 트랜지스터(152와 161)를 동시에 턴-온시켜서 노드 QAb의 데이터 '1'을 인버터(IV1)를 통해서 반전시킨 데이터 '0'을 센싱라인(SO1)를 통해서 선택된 비트라인(예컨대, BLe1)에 인가하여 해당 메모리 셀에 프로그램하는 동시에, 노드 QBb의 데이터 '1'을 인버터(IV4)를 통해서 반전시킨 데이터 '0'을 센싱라인(SO2)를 통해서 선택된 비트라인(예컨대, BLe2)에 인가하 여 해당 메모리 셀에 데이터를 프로그램한다(③번 경로).

상술한 바와 같이, 본 발명은 첫번째로 제1 레지스터(150)에 프로그램될 입력 데이터를 래치시키고(①번 경로), 두번째로 제2 레지스터(160)에 프로그램될 입력 데이터를 래치시킨 후(②번 경로), 마지막으로 제1 및 제2 레지스터(150, 160)에 래치된 입력 데이터를 동시에 선택된 2개의 비트라인(예컨대 BLe1, BLe2)을 통해서 2개의 메모리 셀에 프로그램한다(2페이지 프로그램 ③번 경로). 즉 종래에는 하나의 페이지 버퍼를 이용해서 프로그램될 입력 데이터를 하나의 선택된 비트라인(예컨대 BLe1)을 통해서 하나의 메모리 셀에만 1페이지 프로그램하였지만, 본 발명에서는 하나의 페이지를 이용해서 프로그램될 입력 데이터를 2의 선택된 비트라인(예컨대 BLe1, BLe2)을 통해서 2개의 메모리 셀에 2페이지 프로그램할 수 있다.

도 4a에 나타낸 페이지 버퍼를 이용하여 한 번의 프로그램 동작으로 2페이지를 프로그램하였지만, 분리부(140)를 턴-온시켜서 종래와 같은 캐쉬 프로그램 동작을 수행할 수도 있다. 이때는 제1 레지스터(150)가 메인 래치 역할을 하고, 제2 레지스터(160)가 캐쉬 래치 역할을 하면 된다. 그리고, 제1 비트라인 선택부(110) 혹은 제2 비트라인 선택부(120)를 이용해서 하나의 비트라인을 선택하면 된다.

도 5a 내지 도 5b는 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 장치의 페이지 버퍼 및 이것을 이용한 프로그램 방법을 나타낸 것으로서, 도 5a는 도 3에 나타낸 페이지 버퍼의 상세 구성을 나타낸 회로도이고, 도 5b는 도 5a에 나타낸 페이지 버퍼를 이용해서 2페이지 프로그램 동작을 수행하는 방법을 나타낸 블록도이다.

도 5a에 도시한 페이지 버퍼가 도 4a에 도시한 페이지 버퍼와 다른 점은 래치부를 한 개 더 구비하고 있다는 것이다. 즉 도 4a에 도시한 페이지 버퍼는 2개의 래치부가 존재하지만, 도 5a에 도시한 페이지 버퍼는 3개의 래치부가 존재한다. 각 구성소자들의 상세한 설명은 생략하기로 한다.

이하, 도 5b를 참조하면서 본 발명의 바람직한 제2 실시예에 따른 낸드형 플래시 메모리 장치의 페이지 버퍼를 이용하여 2페이지 프로그램 동작을 수행하는 방법을 보다 상세히 설명하기로 한다.

먼저, 분리부(240)를 턴-오프시켜서 센싱라인(SO1)과 센싱라인(SO2)를 분리시킨다. 다음에 컬럼 선택부(270)를 통해서 입력되는 프로그램될 데이터를 제1 레지스터(250)의 래치회로에 래치시킨다(①번 경로). 예를 들어 도 5a에 나타낸 래치회로(LT1)의 노드 QA에는 데이터 '0'을 래치시키고 노드 QAb에 데이터 '1'을 래치시킨다. 그 다음에, 컬럼 선택부(270)를 통해서 입력되는 프로그램될 데이터를 제2 레지스터(260)의 래치회로에 래치시킨다(②번 경로). 예를 들어, 도 5a에 나타낸 래치회로(LT2)의 노드 QB에 데이터 '0'을 래시시키고 노드 QBb에는 데이터 '1'을 래치시킨다. 그 다음에 도 5a에 나타낸 NMOS 트랜지스터(252와 261)를 동시에 턴-온시켜서 노드 QAb의 데이터 1을 인버터(IV1)를 통해서 반전시킨 데이터 '0'을 센싱라인(SO1)를 통해서 선택된 비트라인(예컨대, BLe1)에 인가하여 해당 메모리 셀에 프로그램하는 동시에, 노드 QBb의 데이터 1을 인버터(IV4)를 통해서 반전시킨 데이터 '0'을 센싱라인(SO2)를 통해서 선택된 비트라인(예컨대, BLe2)에 인가하여 해당 메모리 셀에 프로그램한다(③번 경로). 이 프로그램 동작과 동시에 캐쉬 래치 부(270) 내의 래치회로에 컬럼 선택부(270)를 통해서 입력되는 프로그램될 데이터를 래치시킨다(③번 경로). 예를 들어 도 5a에 도시한 래치회로(LT2)의 노드 QB에 데이터 '0'을 래치시키고 노드 QBb에는 데이터 '1'을 래치시킨다. 그 다음에 분리부(240)를 턴-온시켜 센싱라인(SO1)과 센싱라인(SO2)를 연결시킨다. 다음에 도 5a에 도시한 래치회로(LT3)에 래치된 노드 QCb의 데이터 "1"을 반전시킨 데이터 "0"을 NMOS 트랜지스터(271)를 턴-온시켜 센싱라인(SO2)에서 센싱라인(SO1)으로 전달하고, 그 다음 NMOS 트랜지스터(251)를 턴-온시켜 센싱라인(SO1 및 SO2)에 실린 데이터 "1"을 제1 레지스터(250)의 래치회로(LT1)에 래치시킨다(④번 경로). 이 동작과 동시에 컬럼 선택부(270)를 통해서 입력되는 프로그램될 데이터를 제2 레지스터(260)의 래치회로(LT2)에 래치시킨다(④번 경로). 이후에 ③과 ④번 단계를 반복적으로 수행하여 원하는 만큼의 페이지만 프로그램하면 된다.

도 5a에 나타낸 페이지 버퍼를 이용하여 한 번의 프로그램 동작으로 2페이지를 프로그램하였지만, 분리부(140)를 턴-온시켜서 종래와 같은 캐쉬 프로그램 동작을 수행할 수도 있다. 이때는 제1 레지스터(150)가 메인 래치 역할을 하고, 제2 레지스터(160)가 캐쉬 래치 역할을 할 수도 있고, 제3 레지스터가 캐쉬 래치 역할을 할 수도 있다. 그리고, 제1 비트라인 선택부(110) 혹은 제2 비트라인 선택부(120)를 이용해서 하나의 비트라인을 선택하면 된다.

도 6a는 도 4b에 도시한 노멀 프로그램 방법으로 4페이지를 프로그램하는 경우에 소요되는 프로그램 시간을 나타내다. 도 6a에 나타낸 ①~③의 참조번호는 도 4b에 나타낸 ①~③의 참조번호와 대응한다.

도 4b 및 도 6a를 참조하면, 프로그램될 입력 데이터가 제1 레지스터(150)에 입력되는 시간은 100㎲이고(①), 프로그램 데이터가 제2 레지스터(160)에 입력되는 시간도 100㎲이며(②), 제1 및 제2 레지스터 각각에 래치된 입력 데이터를 동시에 해당 메모리 셀에 프로그램하는 시간이 300㎲(③)인 경우에, 4 페이지 프로그램 시간은 총 1000㎲이다. 이 경우에는 한 번의 프로그램 동작으로 2 페이지를 프로그램할 수 있기 때문에 종래의 노멀 프로그램 동작보다 600㎲의 프로그램 시간을 단축할 수 있다.

도 6b는 도 5b에 도시한 캐쉬 프로그램 방법으로 4페이지를 프로그램하는 경우에 소요되는 프로그램 시간을 나타내다. 도 6b에 나타낸 ①~④의 참조번호는 도 5b에 나타낸 ①~④의 참조번호와 대응한다.

도 5b 및 도 6b를 참조하면, 프로그램될 입력 데이터가 제1 레지스터(250)에 입력되는 시간은 100㎲이고(①), 입력 데이터가 제2 레지스터(260)에 입력되는 시간도 100㎲이며(②), 제1 및 제2 레지스터(250, 260) 각각에 래치된 입력 데이터를 동시에 해당 메모리 셀에 프로그램하는 시간이 300㎲(③)이며, 제3 레지스터(270)에 저장된 입력 데이터를 제1 레지스터(250)에 전달하는 시간이 100㎲(④)인 경우에, 4 페이지 프로그램 시간은 총 900㎲이다. 이 경우에도 한 번의 프로그램 동작으로 2 페이지를 프로그램할 수 있기 때문에 종래의 캐쉬 프로그램 동작보다 300㎲의 프로그램 시간을 단축할 수 있다.

상술한 바와 같이, 종래에는 하나의 페이지 버퍼를 이용해서 프로그램될 입력 데이터를 하나의 선택된 비트라인을 통해서 하나의 메모리 셀에만 프로그램하였 지만, 즉 한 번의 프로그램 동작으로 1페이지만을 프로그램하였지만, 본 발명에서는 하나의 페이지 버퍼를 이용해서 프로그램될 입력 데이터를 2개의 선택된 비트라인을 통해서 2개의 메모리 셀에 프로그램할 수 있다. 즉, 본 발명은 한 번의 프로그램 동작으로 2 페이지를 프로그램할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의하면, 하나의 페이지 버퍼에 4개의 비트라인을 연결하여 한 번의 프로그램 동작으로 2 페이지를 프로그램할 수 있어 멀티 페이지를 프로그램하는 경우에 프로그램 속도를 종래보다 상당히 향상시킬 수 있는 이점이 있다.

Claims

메모리 셀 어레이를 구비한 플래시 메모리 장치의 페이지 버퍼에 있어서,

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트 라인들 중 하나를 선택하여 제1 센싱라인과 연결시키는 제1 비트라인 선택부;

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트 라인들 중 하나를 선택하여 제2 센싱라인과 연결시키는 제2 비트라인 선택부;

상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키거나 연결시키는 분리부;

상기 제1 및 제2 센싱라인을 프리챠지시키는 프리챠지부;

상기 제1 센싱라인을 통해서 상기 제1 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제1 레지스터; 및

상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제2 레지스터를 포함하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항에 있어서,

상기 분리부는 프로그램 동작 시에 상기 제1 및 제2 센싱라인을 분리시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 2 항에 있어서,

상기 프로그램 동작 시에 상기 제1 및 제2 레지스터가 각각에 래치된 각 입력 데이터를 동시에 상기 제1 비트라인들 중 하나와 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀들에 2페이지 프로그램하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
메모리 셀 어레이를 구비한 플래시 메모리 장치의 페이지 버퍼에 있어서,

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들 중 하나를 선택하여 제1 센싱라인과 연결시키는 제1 비트라인 선택부;

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트 라인들 중 하나를 선택하여 제2 센싱라인과 연결시키는 제2 비트라인 선택부;

상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키거나 연결시키는 분리부;

상기 제1 및 제2 센싱라인을 프리차지시키는 프리차지부;

상기 제1 센싱라인을 통해서 상기 제1 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제1 레지스터;

상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제2 레지스터; 및

상기 제2 센싱라인을 통해서 상기 제2 비트라인 선택부와 연결되며, 입력 데이터를 래치시키는 제3 레지스터를 포함하는 플래시 메모리 장치의 페이지 버퍼의 페이지 버퍼.
제 4 항에 있어서,

상기 분리부는 프로그램 동작 시에 상기 제1 및 제2 센싱라인을 분리시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 5 항에 있어서,

상기 프로그램 동작 시에 상기 제1 및 제2 레지스터가 각각에 래치된 각 입력 데이터를 동시에 상기 제1 비트라인들 중 하나와 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀들에 2페이지 프로그램하는 동시에 상기 제3 레지스터가 입력 데이터를 수신해서 래치시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 6 항에 있어서,

상기 2페이지 프로그램 동작 후에 상기 분리부가 상기 제1 및 제2 센싱라인을 연결시키면, 상기 제3 레지스터가 래치된 입력 데이터를 상기 제1 및 제2 센싱라인을 통해서 상기 제1 레지스터로 전송하는 동시에 상기 제2 레지스터가 입력 데 이터를 다시 수신해서 래치시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서,

상기 제1 및 제2 비트라인 선택부 각각은 프로그램 동작 시에 상기 제1 비트라인들 중 하나와 상기 제2 비트라인들 중 하나를 각각 선택하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서,

상기 분리부는 프로그램 동작 시에 상기 제1 및 제2 센싱라인을 연결시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 9 항에 있어서,

상기 프로그램 동작 시에는 상기 제1 레지스터가 래치된 입력 데이터를 상기 제1 또는 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀에 1페이지 프로그램하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서,

상기 분리부는 상기 프리챠지부가 상기 제1 및 제2 센싱라인을 프리챠지시킬 때는 상기 제1 및 제2 센싱라인을 연결시키고, 상기 프리챠지 동작 후에는 상기 제1 및 제2 센싱라인을 분리시키는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서,

상기 분리부는 전달 게이트로 구성되는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서,

상기 분리부는 MOS 트랜지스터로 구성되는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 1 항 또는 제 4 항에 있어서, 상기 및 제2 제1 레지스터 각각은

래치신호에 응답하여 상기 제1 혹은 제2 센싱라인의 전압을 센싱하고, 그 센싱 결과에 따라 센싱 데이터를 발생하는 센싱부;

상기 센싱 데이터 또는 상기 입력 데이터를 래치하는 래치회로;

프로그램신호에 응답하여 상기 래치회로에 래치된 입력 데이터를 상기 제1 혹은 제2 센싱라인에 연결된 상기 제1 혹은 제2 비트 라인들 중 하나로 출력하는 프로그램부;

독출신호에 응답하여 상기 래치회로에 래치된 센싱 데이터를 데이터 입출력라인으로 출력시키기 위한 독출부; 및

상기 래치회로의 상기 센싱 데이터에 응답하여 검증결과를 출력하는 검증부;

입력신호들에 응답하여 상기 데이터 입출력라인을 통해서 입력되는 상기 입력 데이터를 상기 래치 회로로 전달하는 데이터 입력부를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 14 항에 있어서,

상기 제1 레지스터는 상기 제1 혹은 제2 센싱라인과 상기 래치회로 사이에 연결되어 카피백 프로그램 동작시에 구동되는 카피백 프로그램부; 및 리셋신호에 응답하여 상기 래치회로를 초기화시키는 리셋부를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 14 항에 있어서, 상기 제2 레지스터는,

리셋신호에 응답하여 상기 래치회로를 초기화시키는 리셋부를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
제 4 항에 있어서, 상기 제3 레지스터는 상기 제2 레지스터와 같은 구성을 갖는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼.
메모리 셀 어레이를 포함하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법에 있어서,

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들에 제1 센싱라인을 통해서 연결되는 제1 레지스터 내에 입력 데이터를 래치시키는 단계;

상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트라인들에 제2 센싱라인을 통해서 연결되는 제2 레지스터 내에 입력 데이터를 래치시키는 단계; 및

상기 제1 레지스터 내에 래치된 입력 데이터를 상기 제1 센싱라인을 통해서 상기 제1 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이 내의 해당 메모리 셀에 프로그램하는 동시에 상기 제2 레지스터 내에 래치된 데이터를 상기 제2 센싱라인을 통해서 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이 내 의 해당 메모리 셀에 프로그램하는 단계를 포함하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
제 18 항에 있어서,

상기 래치 단계 전에 상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
제 18 항에 있어서,

상기 제1 레지스터에 래치된 입력 데이터를 상기 제1 비트라인들 중 하나로 로딩하고, 또 상기 제2 레지스터에 래치된 입력 데이터를 상기 제2 비트라인들 중 하나로 로딩하기 전에, 상기 제1 비트라인들 중 하나를 상기 제1 센싱라인과 연결시키는 동시에 상기 제2 비트라인들 중 하나를 상기 제2 센싱라인과 연결시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
메모리 셀 어레이를 포함하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법에 있어서,

(a) 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제1 비트라인들에 제1 센싱라인을 통해서 연결되는 제1 레지스터 내에 입력 데이터를 래치시키는 단계;

(b) 상기 메모리 셀 어레이에 연결되는 적어도 한 쌍의 제2 비트라인들에 제2 센싱라인을 통해서 연결되는 제2 레지스터 내에 입력 데이터를 래치시키는 단계;

(c) 상기 제1 레지스터 내에 래치된 입력 데이터를 상기 제1 센싱라인을 통해서 상기 제1 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀에 프로그램하는 동시에 상기 제2 레지스터 내에 래치된 입력 데이터를 상기 제2 센싱라인을 통해서 상기 제2 비트라인들 중 하나로 로딩하여 상기 메모리 셀 어레이의 해당 메모리 셀에 프로그램하고, 동시에 입력 데이터를 제3 레지스터 내에 래치시키는 단계; 및

(d) 상기 제3 레지스터 내에 래치된 입력 데이터를 상기 제1 및 제2 센싱라인을 통해서 상기 제1 레지스터로 전달하여 래치시키는 동시에 상기 제2 레지스터 내에 다시 입력 데이터를 래치시키는 단계를 포함하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
제 21 항에 있어서,

상기 (d) 단계 후에는 상기 (c) 단계와 상기 (d) 단계를 반복적으로 수행하여 원하는 만큼의 페이지만 프로그램하는 것을 특징으로 하는 플래시 메모리 장치 의 페이지 버퍼를 이용한 프로그램 방법.
제 21 항에 있어서,

상기 첫번째 래치 단계 전에 상기 제1 센싱라인과 상기 제2 센싱라인을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
제 21 항에 있어서,

상기 제3 레지스터 내에 래치된 입력 데이터를 상기 제1 및 제2 센싱라인을 통해서 상기 제1 레지스터로 전달하기 전에 상기 제1 센싱라인과 상기 제2 센싱라인을 연결시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.
제 21 항에 있어서,

상기 제1 레지스터 내에 래치된 입력 데이터를 상기 제1 비트라인들 중 하나로 로딩하고, 또 상기 제2 레지스터 내에 래치된 입력 데이터를 상기 제2 비트라인들 중 하나로 로딩하기 전에, 상기 제1 비트라인들 중 하나를 상기 제1 센싱라인과 연결시키는 동시에 상기 제2 비트라인들 중 하나를 상기 제2 센싱라인과 연결시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 페이지 버퍼를 이용한 프로그램 방법.