JP4122185B2 - 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置、特に不揮発性メモリ装置に関するものであり、さらに具体的には、デュアルレジスタを有するページバッファを備えるフラッシュメモリ装置に関するものである。さらに、本発明は不揮発性メモリ装置のプログラム方法及びパス／フェイルの検査方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置は、高集積及び大容量が要求されており、高速に動作するシステムの支援に用いられる。このような傾向は、不揮発性メモリ（例えば、ＤＲＡＭ及びＳＲＡＭ）と揮発性メモリ（例えば、フラッシュメモリ）に全て適用される。
【０００３】
フラッシュメモリは、一般的に、ＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅｆｌａｓｈ ｍｅｍｏｒｙ）とＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ ｍｅｍｏｒｙ）に区分される。前記ＮＯＲフラッシュメモリは、高速に少量の情報を非順次に読み出すのに用いられる。前記ＮＡＮＤフラッシュメモリは、順次に情報を読み出すのに用いられる。
【０００４】
フラッシュメモリ装置は、メモリセルを用いてデータを貯蔵する。メモリセルは複数のセルトランジスタで構成され、各セルトランジスタは制御電極とフローティングゲートとを備える。前記フラッシュメモリ装置は絶縁膜を通じたトンネリングを用いて情報を貯蔵するので、情報貯蔵には多少の時間が所要される。
【０００５】
短時間に大容量の情報を貯蔵するために、ＮＡＮＤフラッシュメモリは、ページバッファ回路として知られたレジスタを用いる。貯蔵領域に速く貯蔵されるように大容量のデータが外部から提供される。前記大容量のデータは、先ず、前記レジスタに貯蔵され、以後に、前記メモリセルに貯蔵される。
【０００６】
通常のＮＡＮＤフラッシュメモリの場合に、データのページサイズは５１２バイトを超過しない。ＮＡＮＤフラッシュメモリのプログラム時間（又は情報貯蔵時間）が約２００乃至５００μｓ（Ｍｉｃｒｏｓｅｃｏｎｄ）であり、１バイトのデータが１００ｎｓ（ｎａｎｏｓｅｃｏｎｄ）の間に外部からページバッファにローディングされると仮定すれば、前記ページバッファへの５１２バイトの情報のローディングには、約５０μｓが所要される。
【０００７】
図１は従来技術によるメモリ装置の特定の例を示す図面である。また、図１は米国特許公報第５，８３１，９００の図７の説明のために参照番号を追加した図面である。
【０００８】
図１を参照すると、ページバッファ２０−ｉが周辺回路によりリセットされた後に、データはデータラインＩＯからラッチ３０にローディングされる。ローディングされたデータは、トランジスタＱ４を通じて（たまには、適切なプログラム命令語信号を受け取って）メモリセル２−１，２−２，２−３にプログラムされる。このようなプログラム方法を用いてＮＡＮＤフラッシュメモリをプログラムする。
【０００９】
【発明が解決しようとする課題】
しかし、このようなプログラム方法は次のような限界を有する。すなわち、このようなプログラム動作において、データをラッチ３０にローディングしようとすれば、まず、ローディングされたデータが以前プログラム周期で、プログラムを終了するまで待たなければならない。上述したように、ラッチ３０にローディングされるデータはバイト単位（例えば、８ビット）で処理される。したがって、データを２０４８バイトほどのページにローディングするためには、長時間が所要される。これは前記レジスタの情報が対応するメモリセルに貯蔵されるまで、前記ラッチ３０が持続的にデータを貯蔵するからである。
【００１０】
従来技術においてのまた他の問題は、コピーバック（ｃｏｐｙ ｂａｃｋ）の問題である。時々、データの第１ページから第２ページへのコピー動作を遂行することが必要である。第１ページのメモリセルのデータがトランジスタＱ７を通じて前記ラッチ回路３０にラッチされた後、前記コピー動作を遂行しようとすれば、ラッチされたデータをトランジスタＱ４を通じて前記第２ページにプログラムする。この場合、前記ラッチ回路により、第２ページにコピーされたプログラムされたデータが反転される。すなわち、“１”が“０”になり、“０”が“１”になる。従来技術では、フラグセルをメモリセルアレイに提供し、データが反転したか否かによって、前記フラグセルの値を更新（ｕｐｄａｔｅ）して、このような問題を解決した。
【００１１】
図２は従来技術による上述の問題の特定の例を示す図面である。また、図２は米国特許公報第５，９９６，０４１の図８及び図９の説明のために参照符号を追加した図面である。
【００１２】
図２を参照すると、コピーバック動作が示されている。メモリセルアレイ内の第１ページのデータがページバッファにローディングされる。以後に、前記データは前記メモリセルアレイの他の位置にコピーされるが、反転される。右側にあるビットはフラグセルとして、このデータが反転されることを示す。
【００１３】
従来技術はメモリ装置がどのくらい大きくなれるのかに対する限界を有している。例えば、ページバッファ回路が２０４８バイトの情報を臨時的に貯蔵できると仮定すれば、１バイトの情報が１００ｎｓの周期でページバッファ回路にローディングされる時、前記２０４８バイトの情報へのローディングには約２００μｓが所要される。したがって、前記ローディング時間は２００乃至５００μｓの情報貯蔵時間（またはプログラム時間）とほぼ同様になる。その結果、ＮＡＮＤフラッシュメモリの情報貯蔵の特性は前記ローディング時間により深刻な影響を受けるようになる。
【００１４】
ＮＡＮＤフラッシュメモリの集積度が増加することによって、従来のフラッシュメモリと比較してさらに大きな容量のデータを処理しなければならない。また、データの処理において、情報貯蔵の特性が劣化されないようにしなければならない。
【００１５】
本発明は、このような従来技術の問題点を解決するためのものであり、従来技術に比べてデータの貯蔵スピードが速くて、かつコピーバック動作をさらに便利に遂行できる不揮発性メモリ装置及びそのプログラム方法を提供することを目的とする。さらに、本発明は、不揮発性メモリ装置のパス／フェイルの検査方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明による不揮発性メモリ装置は、データを貯蔵するためのメモリセルのアレイと、一群のメモリセルに貯蔵されたデータを選択するためのＹ−ゲーティング回路（Ｙ−ｇａｔｉｎｇ ｃｉｒｃｕｉｔ）とを備える。前記メモリセルアレイと前記Ｙ−ゲーティング回路との間にはページバッファが接続される。
【００１７】
前記ページバッファは、前記一群のメモリセルの各々に対応するデュアルレジスタ（ｄｕａｌ ｒｅｇｉｓｔｅｒ）を含む。前記デュアルレジスタは第１レジスタ及びこれに関連した第２レジスタで構成される。前記第１及び第２レジスタは前記メモリセルアレイのセル及び前記Ｙ−ゲーティング回路とデータを互いに交換するために用いられる。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施の形態を詳細に説明する。
【００１９】
図３を参照すると、本発明によるメモリ装置１００は不揮発性メモリ装置、より詳しくはＮＡＮＤフラッシュメモリであり得る。このメモリ装置１００はデータを貯蔵するためのメモリセルのアレイ１１０、ページレジスタ及び感知増幅器ブロック１２０、そして一群のメモリセルに貯蔵されたデータを選択するためのＹ−ゲーティング回路１３０を備える。前記メモリセルアレイ１１０とＹ−ゲーティング回路１３０との間に前記ページレジスタ及び感知増幅器ブロック１２０が接続される。
【００２０】
前記ページレジスタ及び感知増幅器ブロック１２０はデュアルレジスタ（ｄｕａｌ ｒｅｇｉｓｔｅｒ）を有するページバッファ１２２を含む。前記デュアルレジスタに対しては、以後、詳細に説明する。
【００２１】
また、前記メモリ装置１００はＸ−バッファラッチ及びデコーダ（Ｘ−ｂｕｆｆｅｒｓ ｌａｔｈｅｓ ａｎｄ ｄｅｃｏｄｅｒｓ）、Ｙ−バッファラッチ及びデコーダ（Ｙ−ｌａｔｃｈｅｓ ａｎｄ ｄｅｃｏｄｅｒｓ）、命令語レジスタ（ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）、制御ロジック及び高電圧発生器（ｃｏｎｔｒｏｌ ｌｏｇｉｃ ａｎｄ ｈｉｇｈ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）、そしてグローバルバッファ（ｇｌｏｂａｌ ｂｕｆｆｅｒｓ）のような構成要素をさらに含む。以後の説明を通じて知られるように、前記構成要素は、データ、アドレス及び図示した命令語信号を交換する。
【００２２】
図４は前記メモリセルアレイ１１０配列の一例を示す図面である。
【００２３】
図４を参照すると、交互にＢＬｅ及びＢＬｏで表示されたビットラインが示されている。ここで、“ｅ”と“ｏ”は各々偶数と奇数であり得る。多数のメモリセルＭ１，Ｍ２，…，Ｍｍは各ビットラインに接続される。
【００２４】
一群のメモリセル（例えば、Ｍ１）は一つのワードライン（例えば、ＷＬ１）により制御される。本発明の目的上、前記一群のメモリセルを一つのページ単位と見なす。
【００２５】
図５を参照すると、ページレジスタ及び感知増幅器ブロック１２０とＹ−ゲーティング回路１３０がさらに詳細に説明される。
【００２６】
前記Ｙ−ゲーティング回路１３０は前記ページレジスタ及び感知増幅器ブロック１２０とデータライン１３１との間に連結される。ビットＤ０〜Ｄ７は前記データライン１３１によって伝達される。
【００２７】
また、前記Ｙ−ゲーティング回路１３０は二つのＮＭＯＳトランジスタ１３２，１３３で構成される。ＮＭＯＳトランジスタ１３２，１３３は列アドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）情報から発生されるＹＡ及びＹＢ信号により制御される。
【００２８】
前記ページレジスタ及び感知増幅器ブロック１２０は一つのページバッファ１２２を含む。このページバッファ１２２は感知ノードＥを備える感知ライン１２５を含む。一つ以上のビットラインが前記ページバッファ１２２のノードＥに連結される。図５の例において、前記ノードＥに二つのビットラインＢＬｅ，ＢＬｏが連結される。
【００２９】
トランジスタ１４１は対応するビットラインＢＬｅに連結されたソースと、信号ＶＩＲＰＷＲを提供するノードに連結されるドレインと、ゲート制御信号ＶＢＬｅが入力されるように連結されるゲートとを備える。
【００３０】
トランジスタ１４２は、ビットラインＢＬｏに連結されたソースと、前記信号ＶＩＲＰＷＲを提供するノードに連結されたドレインと、ゲート制御信号ＶＢＬｏが入力されるように連結されるゲートとを備える。
【００３１】
前記信号ＶＩＲＰＷＲを提供するノードは、第１又は第２電源電圧に充電される。したがって、前記トランジスタ１４１，１４２は前記ゲート制御信号ＶＢＬｅ，ＶＢＬｏに応答して前記第１又は第２電源電圧をビットラインＢＬ２，ＢＬｏに印加する。
【００３２】
また、ＮＭＯＳトランジスタ１４３は、ＢＬＳＨＦｅ信号に応答して前記ビットラインＢＬｅを前記ノードＥに連結する。一方、ＮＭＯＳトランジスタ１４４はＢＬＳＨＦｏ信号に応答して前記ビットラインＢＬｏをノードＥに連結する。
【００３３】
したがって、前記ページバッファ１２２は感知ライン１２５のノードＥを通じて前記ビットラインＢＬｅ，ＢＬｏに連結される。読み出し動作が遂行される間に、ＰＭＯＳトランジスタ１４８は前記感知ライン１２５を通じて前記ビットラインＢＬｅ，ＢＬｏに電流を提供する。前記ＰＭＯＳトランジスタ１４８は電源電圧と感知ライン１２５との間に連結され、制御信号ＰＬＯＡＤによってターンオン／ターンオフされる。
【００３４】
重要なことは、前記ページバッファ１２２が二つのレジスタ１５０，１７０を備えることである。従来は、一つのレジスタのみを備えた。前記レジスタ１５０，１７０は全部感知ライン１２５に連結される。
【００３５】
第２レジスタ１５０はメインレジスタ１５０として知られている。メインレジスタ１５０は二つのＮＭＯＳトランジスタ１５１，１５２と、二つのインバータ１５３，１５４と、ＰＭＯＳトランジスタ１５５とを含む。データはインバータ１５３，１５３で構成されるメインラッチ１５６に貯蔵される。前記ＰＭＯＳトランジスタ１５５はメインラッチ１５６用プリチャージ回路１５７を構成する。
【００３６】
第１レジスタ１７０を補助レジスタ１７０ともいう。補助レジスタ１７０は二つのＮＭＯＳトランジスタ１７１，１７２と、二つのインバータ１７３，１７４と、ＰＭＯＳトランジスタ１７５とを含む。データはインバータ１７３，１７４で構成された補助ラッチ１７６に貯蔵される。前記ＰＭＯＳトランジスタ１７５は補助ラッチ１７６用プリチャージ回路１７７を構成する。
【００３７】
本発明による前記ページバッファ１２２のデュアルレジスタ（前記二つのレジスタ１５０，１７０で構成される）は多くの長所を有する。ページバッファ回路のサイズを増加させるとして知られた機能が従来技術に比べてよく遂行される。
【００３８】
前記二つのページバッファレジスタ１５０，１７０、メモリセルアレイ１１０、及びＹ−ゲーティング回路１３０の間でデータが円滑に交換されるように制御する構造が追加的に設けられる。
【００３９】
制御信号ＰＤＵＭＰにより制御されるＮＭＯＳトランジスタ１８１がターンオンされて補助レジスタ１７０とメインレジスタ１５０との間でデータが伝達される。または、前記ＮＭＯＳトランジスタ１８１がターンオフされて前記補助レジスタ１７０と前記メインレジスタ１５０が電気的に絶縁される。この時、前記データは感知ライン１２５を通じて伝達される。ＮＭＯＳトランジスタ１８１は絶縁スイッチとしても知られている。
【００４０】
ＮＭＯＳトランジスタ１８２，１８３は外部から入力された信号ＤＩ，ｎＤｉに応答して前記補助レジスタ１７０への情報の貯蔵に各々用いられる。
【００４１】
ＮＭＯＳトランジスタ１８４はプログラムされる情報が前記メインレジスタ１５０からビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達される時、前記メインレジスタ１５０を前記選択された一つのビットラインに／から連結／遮断する。
【００４２】
ＮＭＯＳトランジスタ１８５は制御信号ＰＢＤＯにより制御される。選択された周期の間、前記ＮＭＯＳトランジスタ１８５は選択されたビットラインを通じて読み出された情報をページバッファ１２２の外部に出力する。
【００４３】
トランジスタ１８６はプログラム状態を検査するために準備され、プログラムパス／フェイル情報（ｐｒｏｇｒａｍ ｐａｓｓ／ｆａｉｌ ｉｎｆｏｒｍａｔｉｏｎ）をメインレジスタ１５０のノードＢに提供する。
【００４４】
次に、本発明による半導体メモリ装置の使用方法に対して詳細に説明する。
【００４５】
図６乃至図８及び図４を参照して本発明によるプログラム方法を説明する。この時、“プログラミング（ｐｒｏｇｒａｍｍｉｎｇ）”というのは、メモリ装置の外部からその装置のメモリセルにデータが入力されることを意味する。
【００４６】
図６は本発明によるプログラム方法の順序図６００を示す図面である。この順序図６００に基づいたプログラム方法は、図３に示したメモリ装置１００によっても実行することができる。
【００４７】
段階６１０において、第１外部データはＹ−ゲーティング回路１３０を通じてページバッファ１２２に伝達される。この時、前記データは一つ又は多数のデータで構成されたり、ページ全体のデータで構成されたりすることができる。
【００４８】
段階６２０において、前記第１データはページバッファ１２２の第１レジスタに貯蔵される。この時、前記第１レジスタは補助レジスタ１７０であり得る。
【００４９】
選択段階である段階６３０において、スイッチ回路が活性化されて前記第１レジスタを第２レジスタに連結させる。この時、前記第２レジスタはメインレジスタ１５０であり得る。前記スイッチ回路はＮＭＯＳトランジスタ１８１であり得り、制御信号ＰＤＵＭＰにより制御される。
【００５０】
段階６４０において、前記第１レジスタに貯蔵された前記第１データが前記第２レジスタに貯蔵される。
【００５１】
段階６５０において、前記スイッチ回路が活性化されて前記第１レジスタを第２レジスタから絶縁させる。
【００５２】
段階６６０において、前記第２レジスタに貯蔵された前記第１データがメモリセルアレイ１１０のセルに貯蔵される。すなわち、プログラムされる。同時に、第２外部データが前記第１入力レジスタに入力されて貯蔵される。したがって、情報ローディング時間を増加させずに、情報貯蔵動作を遂行することができる。
【００５３】
図３で説明した実施形態において、段階６６０で第１及び第２データを同時に貯蔵させることができることは、前記第１レジスタが前記第２レジスタから絶縁されているからである。もちろん、他の方法でも可能である。
【００５４】
図７と図８を参照して本発明によるプログラム方法をさらに詳細に説明する。図７は図５の回路に印加される命令語信号を示し、横軸は９個の時間区間（ｔｉｍｅ ｓｅｇｍｅｎｔｓ；１，２，…，９）に分けられる。
【００５５】
図８は図７の命令語信号を印加することによって、図５の回路でデータがどのように伝達されるのかを示す図面である。この図８は図７の各時間区間を用いて図７によって説明される。
【００５６】
先ず、時間区間１において、データライン１３１に電源電圧が印加され、トランジスタ１７５はＰＢＳＥＴ信号によりターンオンされる。これを第１ページバッファに対するページバッファ設定（ｐａｇｅ ｂｕｆｆｅｒ ｓｅｔｔｉｎｇ）という。
【００５７】
時間区間２において、補助ラッチ１７６のノードＤはハイレベルであり、ＮＭＯＳトランジスタ１３２，１３３はＹＡ及びＹＢ信号によりターンオンされる。したがって、ＤＩ及びｎＤＩ信号の位相によってデータラインのデータ“０”又は“１”が補助ラッチ１７６に貯蔵される。これを第１ページのデータローディングといい、概ね上述の段階６１０に該当する。
【００５８】
時間区間３において、制御信号ＰＤＵＭＰがハイレベルに遷移されて、前記補助レジスタ１７０から感知ライン１２５に前記貯蔵されたデータが伝達される。前記データをメインレジスタ１５０に伝達する前に、前記感知ライン１２５とラッチ１５６のノードＡはトランジスタ１４８，１５５により各々プリチャージされる。
【００５９】
時間区間４において、信号はローレベル（ロジック“０”）を有する。これをＨＶイネーブルという。
【００６０】
時間区間５において、ビットラインＢＬｅ，ＢＬｏのうち、いずれか一つがプリチャージされて設定される。
【００６１】
時間区間６と７において、上述した段階６６０に該当する二つの動作が同時に遂行される。すなわち、ＢＬＳＬＴ信号を活性化してメインレジスタ１５０から選択されたビットラインＢＬｅにプログラムされるデータが伝達され、伝達されたデータはさらにメモリセルに伝達される。また、プログラムされる次のデータがメモリ装置の外部から前記補助レジスタ１７０に貯蔵（ローディング）される。
【００６２】
一般的に、プログラム動作はページ単位で遂行され、データローディング動作はバイト単位で遂行される。データローディングはデータが前記データラインから前記補助レジスタ１７０に伝達されることを意味し、プログラム動作はデータが前記メインレジスタ１５０から前記メモリセルアレイ１１０のメモリセルに伝達されることを意味する。上述したように、ページ単位は複数のメモリセルが一つのワードラインにより連結され、制御されることを意味する。
【００６３】
前記二つの動作が同時に遂行されるので、大きな容量のデータでもデータ貯蔵の特性が維持される。したがって、補助レジスタ１７０を備えたページバッファ回路を実現して前記ページバッファ回路のサイズをかなり増加させることができる。
【００６４】
時間区間８では読み出し動作を判別し、時間区間９では、次のローディング／プログラム動作の間に前記ビットラインが再びプリチャージされる。
【００６５】
図９と図１０を参照して図３のメモリ装置の読み出し動作をさらに詳細に説明する。アレイ１１０のメモリセルのうち、一つのセルからデータが読み出され、読み出されるメモリセルのゲート制御信号が適切な電圧をワードラインに印加することと仮定する。
【００６６】
図９は図５の回路に印加される命令語信号を示し、横軸は６個の時間区間（ｔｉｍｅ ｓｅｇｍｅｔｎｓ：１，２，…，６）に区分される。
【００６７】
図１０は図９の命令語信号によってデータが図５の回路でどのように伝達されるのかを示す図面である。この図１０は図９の各時間区間を用いて図９によって説明される。
【００６８】
簡単に言えば、補助レジスタ１７０を回避してメインレジスタ１５０を通じてデータが直接読み出される。これにより、前記補助レジスタ１７０はデータ読み出しを妨害せず、上述したように、データのローディングとプログラミングを容易にする。
【００６９】
安定的な読み出し動作のため、ＶＩＲＰＷＲ信号をローレベル（ロジック“０”）に遷移し、制御信号ＶＢＬｅ，ＶＢＬｏをハイレベルに活性化させることによって、先ず、前記ビットラインＢＬｅ，ＢＬｏがＮＭＯＳトランジスタ１４１，１４２を通じて放電される（時間区間１）。
【００７０】
同時にＰＢＲＳＴ信号がハイレベルからローレベルに遷移されるので、前記メインレジスタ１５０が所定の状態（すなわち、ハイレベル）に設定される。
【００７１】
以後、ＰＬＯＡＤ信号がローレベルに遷移されるので、ＰＭＯＳロードトランジスタ１４８がターンオンされる。ＮＭＯＳトランジスタ１４３の制御信号ＢＬＳＨＦｅはビットラインプリチャージ電圧と前記ＮＭＯＳトランジスタ１４３のしきい値電圧を加えた電圧を有するように遷移される。適切な電圧を有するビットラインＢＬｅがプリチャージされた後に、前記ＢＬＳＨＦｅ信号は接地電圧のローレベルに遷移される。（時間区間２）
【００７２】
前記ビットラインのプリチャージされた電圧は選択されたメモリセルのロジック状態により変わる。例えば、前記選択されたメモリセルがオフセルである場合、前記ビットラインのプリチャージされた電圧はそのままに維持される。しかし、前記選択されたメモリセルがオンセルである場合、前記ビットラインのプリチャージされた電圧は低くなる（時間区間３）。
【００７３】
前記ＢＬＳＨＦｅ信号の電圧が前記プリチャージ電圧と上述したＢＬＳＨＦｅ信号レベルの中間電圧に変われば、前記選択されたメモリセルがオフセルである時、前記ＮＭＯＳトランジスタ１４３を遮断することによって、感知ライン１２５上の電圧は電源電圧に維持される。しかし、前記ＢＬＳＨＦｅ信号の電圧が変わらなければ、前記感知ライン１２５上の電圧はビットラインＢＬｅ信号に従って低くなる（又は、前記ビットラインＢＬｅに同期される）。前記ＢＬＳＨＦｅ信号が接地電圧のロ−レベルに遷移される中間地点で、前記ＰＬＯＡＤ信号は前記電源電圧に変わる。
【００７４】
以後に、ＮＭＯＳトランジスタ１５２のゲート制御信号は前記電源電圧のハイレベルに遷移され、ＮＭＯＳトランジスタ１５１は感知ライン１２５のロジック状態によってターンオン、又はターンオフされる。その結果、前記感知ライン１２５のロジック状態が前記メインレジスタ１５０に貯蔵される（時間区間４）。
【００７５】
前記メインレジスタ１５０に貯蔵されたデータは制御信号ＰＢＤＯにより制御されるＮＭＯＳトランジスタ１８５を通じて、さらにはＹ−ゲーティング回路１３０を通じて、データライン１３１に伝達される（時間区間６）。
【００７６】
以下、本発明によるコピーバック（ｃｏｐｙ ｂａｃｋ）方法が説明される。読み出し動作を遂行する間に、第１アドレスでのメモリセルの第1ページから第２アドレスでのメモリセルの第２ページにデータをコピーするページコピー動作（ｐａｇｅ ｃｏｐｙ ｏｐｅｒａｔｉｏｎ）を遂行する必要がある。
【００７７】
図１１は本発明によるコピーバック動作の順序図１１００を示す図面である。この順序図１１００に基づいたコピーバック方法は、図３のメモリ装置によっても実現することができる。
【００７８】
段階１１００で、補助レジスタ１７０にデータを読み出すことによって、第１セルのデータがページバッファの第１レジスタに貯蔵される。この時、データ読み出し動作は、上述したように、行われる。
【００７９】
段階１１２０において、前記補助レジスタ１７０とメインレジスタ１５０との間で前記読み出されたデータを伝達することによって、前記第１レジスタに貯蔵されたデータはページバッファの第２レジスタに貯蔵される。このような伝達過程は、前記第１レジスタを第２レジスタに連結するスイッチを活性化させる過程を含む。
【００８０】
段階１１３０において、前記第２レジスタのデータはメモリセルアレイの第２セルに貯蔵される。上述したように、この時の貯蔵動作はプログラム動作と同一に遂行される。
【００８１】
図１２と図１３を参照して、図３のメモリ装置のコピーバック動作をさらに詳細に説明する。データはアレイ１１０の最初のメモリセルからページバッファ１２２に読み出され、再び、他のセルにコピーバックされることと仮定する。
【００８２】
図１２は図５の回路に印加される命令語信号を示しており、横軸は１１個の時間区間（１，２，…，１１）に分けられる。
【００８３】
先ず、データがセルからページバッファに読み出される。メインレジスタ１５０に代えて補助レジスタ１７０にデータが読み出されることを除いては、初めの４個の時間区間１、２、３、４の信号命令語は図１０のそれらと同一であることは自明である。
【００８４】
図１３は前記ページバッファに読み出されたデータを示す図面である。ここに図示した空いている空間は貯蔵されたデータの極性（反転の可否）を示す指示ビット（ｉｎｄｉｃａｔｏｒ ｂｉｔ）が追加的に要求される図２の従来技術に該当する。
【００８５】
再び、図１２を参照すると、時間区間５と６の間に、前記補助レジスタ１７０から前記ページバッファのメインレジスタ１５０にデータが伝達される。
【００８６】
時間区間７、８、９、１０、１１の間に、前記メインレジスタ１５０からメモリの他のセルにデータがプログラムされる。時間区間５〜１１の間の前記信号命令語は、図８のそれと同一であることは自明である。
【００８７】
図１４は再プログラムされたデータを示す図面である。前記最初のセルに如何に貯蔵されるのかにかかわらず、前記データは反転されずに、本発明による他のセルに貯蔵されることは自明である。したがって、図２の指示ビットを含む必要がなくて、空間をさらに減らすことができる。
【００８８】
以下、本発明による消去動作を説明する。一般的に、消去動作はデータを消去することを意味する。フラッシュメモリにおいて、高電圧がメモリセルに印加されることによって、しきい値電圧は−１Ｖと−３Ｖとの間の電圧になる。レジスタのデータは消去される。
【００８９】
図１５は本発明による他の実施形態による消去動作後の判別読み出し動作（ｖｅｒｉｆｙ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）の順序図１５００である。この順序図１５００に基づいた方法は図３のメモリ装置によっても実行することができる。
【００９０】
段階１５１０において、第１メモリセルのデータはページバッファの第１レジスタを通じて伝達される。
【００９１】
段階１５２０において、前記ページバッファの第１レジスタに貯蔵されたデータは第２レジスタにより伝達される。
【００９２】
選択段階である段階１５３０において、前記メモリセルの状態がパス（ｐａｓｓ）であるか、又はフェイル（ｆａｉｌ）であるかを判別するため、前記第１レジスタに貯蔵されたデータがトランジスタ１８６により検査される。
【００９３】
図１６と図１７を参照して図３のメモリ装置での消去動作を説明する。図１６は図５の回路に印加される命令語信号を示す図面であり、横軸は７個の時間区間（ｔｉｍｅ ｓｅｇｍｅｎｔｓ：１，２，…，７）に区分される。
【００９４】
図１７は図１６の命令語信号を印加することによって、図５の回路でデータがどのように消去されるのかを示す図面である。この図１７は図１６の各時間区間を用いて図１６によって説明される。
【００９５】
時間区間１と時間区間２では、消去実行命令語が入力される。時間区間３では、ビットラインＢＬｅ，ＢＬｏが放電のために接地される。時間区間４では、第１セルに対する判別読み出し動作が遂行される。時間区間５では、第２セルに対する判別読み出し動作が遂行される。
【００９６】
時間区間６では、データが第１レジスタを通じて伝達される。前記データはメモリセルのデータ及びページバッファのメインレジスタ１５０と補助レジスタ１７０からのデータとを含む。
【００９７】
本発明はページのサイズが増加しても、メモリのプログラム時間（又は情報貯蔵時間）が少ししか変わらなかったり、全然変わらない長所を有する。また、前記ページのサイズの増加に比例して、ページバッファ回路に情報をローディングする時間も増加する。
【００９８】
図１８、図１９、図２０、図２１を参照して、メモリに貯蔵された大容量のデータを調節する例を説明する。また、本発明の効率性も共に説明する。
【００９９】
図１８は互いに異なる二つ（すなわち、ＡとＢ）の容量を有するメモリ装置において、その容量がどのように計算されるのかを示す図面である。
【０１００】
三次元ボックスは、メモリ装置の全体容量を示し、各々多数のページ（ａ ｓｔａｃｋ ｏｆ ｐａｇｅｓ）を有する多数のブロックと見なすことができる。
【０１０１】
各ページ（及び各ブロック）は１バイトの幅を有し、１バイトは８ビット、すなわち、Ｉ／００〜１／０７のようである。
【０１０２】
Ａの場合において、一つのページは（５１２＋１６）５２８バイトの長さを有する。ブロックが各々３２個のページからなり、メモリ装置が２０４８個のブロックで構成されると仮定すれば、そのメモリ装置の容量は２６４メガビットになる。
【０１０３】
Ｂの場合において、一つのページは（２０４８＋６４）２１１２バイトの長さを有する。ブロックが各々６４個のページからなり、メモリ装置が１０２４個のブロックで構成されると仮定すれば、そのメモリ装置の容量は１ギガビットになる。
【０１０４】
図１９は図１８のＡとＢの場合のメモリ装置を含むメモリ装置に対する多様な設計選択を示す図面である。
【０１０５】
図２０はデータのページを連続的に“偶数”と“奇数”と指定して一つのブロックが３２個のページ（例えば、図１８のＡメモリ装置）から６４個のページ（例えば、図１８のＢメモリ装置）でどのように再構成することができるのかを示す図面である。
【０１０６】
本発明によると、従来技術より速いローディング時間が得られる。これを、例を挙げて説明する。
Ｔ１＝１バイトローディング時間＝０．１μｓ
Ｆ２＝一つのページ（５２８バイトである場合と２１１２
バイトである場合）
Ｔ３＝プログラム時間＝２００μｓ
Ｆ４＝一つのブロック（ここでは３２個のページ）
【０１０７】
従来技術による一連のデータローディングとプログラミングに所要される時間は次の式１の通りである。
総所要時間（従来技術）＝｛（Ｔ１×Ｆ２）＋Ｔ３｝×Ｆ４ …（１）
【０１０８】
前記式１によると、５２８バイトのメモリ装置は８０８９．６μｓが所要され、２１１２バイトのメモリ装置は１３１５８．４μｓが所要される。したがって、短時間内に大容量の情報をページバッファに貯蔵することは不可能である（情報貯蔵の特性が劣化する）。
【０１０９】
図２１を参照すると、本発明によると、データがさらに効果的にローディングされ、プログラムされる。この時、総所要時間は次の式２通りである。
総所要時間（本発明）＝（Ｔ１×Ｆ２）＋（Ｔ３×Ｆ４） …（２）
【０１１０】
前記式２によると、２１１２バイトのメモリ装置は６６１２．２μｓが所要される。このような所要時間は前記式１での所要時間の約半分に該当する。これは大容量（例えば、２０４８バイト以上）のページバッファ回路を用いることができることを意味する。
【０１１１】
【発明の効果】
本発明によるメモリ装置は、メインレジスタと補助レジスタで構成されるデュアルレジスタを備える。したがって、データ貯蔵スピードを高め、かつコピーバック（ｃｏｐｙｂａｃｋ）動作をより円滑に遂行することができる。結果的に、メモリ装置の性能が向上する。
【図面の簡単な説明】
【図１】従来技術によるページバッファを備えるメモリ装置を示す図。
【図２】従来技術によるコピーバック動作及びフラグビットを示す図。
【図３】本発明の実施形態による半導体メモリ装置を示すブロック図。
【図４】図３に示したメモリのアレイスキームを示す図。
【図５】図３に示したメモリのページレジスタ及びＹ−ゲーティング回路を示す詳細回路図。
【図６】本発明の実施形態によるプログラム方法を示す順序図。
【図７】図６のプログラム方法を遂行するための信号命令語のタイミング図。
【図８】図７の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図９】図３に示したメモリ装置での読み出し方法を遂行するための信号命令語のタイミング図。
【図１０】図９の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図１１】本発明の実施形態によるコピーバック方法を示す順序図。
【図１２】図３に示したメモリ装置において、本発明の実施形態によるコピーバック動作を遂行するための信号命令語のタイミング図。
【図１３】図１２に示した第１領域の信号命令語によってメモリセルからページバッファに伝達されるデータを示す図。
【図１４】図１２に示した第２領域の信号命令語によってメモリセルからページバッファに伝達されるデータを示す図。
【図１５】本発明の実施形態による消去動作を示す順序図。
【図１６】図３に示したメモリ装置で消去動作を遂行するための信号命令語のタイミング図。
【図１７】図１６の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図１８】二つのメモリ装置設計において、メモリのサイズがどのように計算されるのかを示す図。
【図１９】図１８の二つの設計を含み、メモリ装置に対する多様な設計選択を示す図。
【図２０】一つのブロックの配列を示すブロック図。
【図２１】さらに大きい容量を有するための本発明によるデータローディング方法の時間順序を示す図。
【符号の説明】
１１０ メモリセルアレイ
１２０ ページレジスタ及び感知増幅器ブロック
１２２ ページバッファ
１５０，１７０ レジスタ
１３０ Ｙ−ゲーティング回路
１３１ データライン
【発明の属する技術分野】
本発明は半導体メモリ装置、特に不揮発性メモリ装置に関するものであり、さらに具体的には、デュアルレジスタを有するページバッファを備えるフラッシュメモリ装置に関するものである。さらに、本発明は不揮発性メモリ装置のプログラム方法及びパス／フェイルの検査方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置は、高集積及び大容量が要求されており、高速に動作するシステムの支援に用いられる。このような傾向は、不揮発性メモリ（例えば、ＤＲＡＭ及びＳＲＡＭ）と揮発性メモリ（例えば、フラッシュメモリ）に全て適用される。
【０００３】
フラッシュメモリは、一般的に、ＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅｆｌａｓｈ ｍｅｍｏｒｙ）とＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ ｍｅｍｏｒｙ）に区分される。前記ＮＯＲフラッシュメモリは、高速に少量の情報を非順次に読み出すのに用いられる。前記ＮＡＮＤフラッシュメモリは、順次に情報を読み出すのに用いられる。
【０００４】
フラッシュメモリ装置は、メモリセルを用いてデータを貯蔵する。メモリセルは複数のセルトランジスタで構成され、各セルトランジスタは制御電極とフローティングゲートとを備える。前記フラッシュメモリ装置は絶縁膜を通じたトンネリングを用いて情報を貯蔵するので、情報貯蔵には多少の時間が所要される。
【０００５】
短時間に大容量の情報を貯蔵するために、ＮＡＮＤフラッシュメモリは、ページバッファ回路として知られたレジスタを用いる。貯蔵領域に速く貯蔵されるように大容量のデータが外部から提供される。前記大容量のデータは、先ず、前記レジスタに貯蔵され、以後に、前記メモリセルに貯蔵される。
【０００６】
通常のＮＡＮＤフラッシュメモリの場合に、データのページサイズは５１２バイトを超過しない。ＮＡＮＤフラッシュメモリのプログラム時間（又は情報貯蔵時間）が約２００乃至５００μｓ（Ｍｉｃｒｏｓｅｃｏｎｄ）であり、１バイトのデータが１００ｎｓ（ｎａｎｏｓｅｃｏｎｄ）の間に外部からページバッファにローディングされると仮定すれば、前記ページバッファへの５１２バイトの情報のローディングには、約５０μｓが所要される。
【０００７】
図１は従来技術によるメモリ装置の特定の例を示す図面である。また、図１は米国特許公報第５，８３１，９００の図７の説明のために参照番号を追加した図面である。
【０００８】
図１を参照すると、ページバッファ２０−ｉが周辺回路によりリセットされた後に、データはデータラインＩＯからラッチ３０にローディングされる。ローディングされたデータは、トランジスタＱ４を通じて（たまには、適切なプログラム命令語信号を受け取って）メモリセル２−１，２−２，２−３にプログラムされる。このようなプログラム方法を用いてＮＡＮＤフラッシュメモリをプログラムする。
【０００９】
【発明が解決しようとする課題】
しかし、このようなプログラム方法は次のような限界を有する。すなわち、このようなプログラム動作において、データをラッチ３０にローディングしようとすれば、まず、ローディングされたデータが以前プログラム周期で、プログラムを終了するまで待たなければならない。上述したように、ラッチ３０にローディングされるデータはバイト単位（例えば、８ビット）で処理される。したがって、データを２０４８バイトほどのページにローディングするためには、長時間が所要される。これは前記レジスタの情報が対応するメモリセルに貯蔵されるまで、前記ラッチ３０が持続的にデータを貯蔵するからである。
【００１０】
従来技術においてのまた他の問題は、コピーバック（ｃｏｐｙ ｂａｃｋ）の問題である。時々、データの第１ページから第２ページへのコピー動作を遂行することが必要である。第１ページのメモリセルのデータがトランジスタＱ７を通じて前記ラッチ回路３０にラッチされた後、前記コピー動作を遂行しようとすれば、ラッチされたデータをトランジスタＱ４を通じて前記第２ページにプログラムする。この場合、前記ラッチ回路により、第２ページにコピーされたプログラムされたデータが反転される。すなわち、“１”が“０”になり、“０”が“１”になる。従来技術では、フラグセルをメモリセルアレイに提供し、データが反転したか否かによって、前記フラグセルの値を更新（ｕｐｄａｔｅ）して、このような問題を解決した。
【００１１】
図２は従来技術による上述の問題の特定の例を示す図面である。また、図２は米国特許公報第５，９９６，０４１の図８及び図９の説明のために参照符号を追加した図面である。
【００１２】
図２を参照すると、コピーバック動作が示されている。メモリセルアレイ内の第１ページのデータがページバッファにローディングされる。以後に、前記データは前記メモリセルアレイの他の位置にコピーされるが、反転される。右側にあるビットはフラグセルとして、このデータが反転されることを示す。
【００１３】
従来技術はメモリ装置がどのくらい大きくなれるのかに対する限界を有している。例えば、ページバッファ回路が２０４８バイトの情報を臨時的に貯蔵できると仮定すれば、１バイトの情報が１００ｎｓの周期でページバッファ回路にローディングされる時、前記２０４８バイトの情報へのローディングには約２００μｓが所要される。したがって、前記ローディング時間は２００乃至５００μｓの情報貯蔵時間（またはプログラム時間）とほぼ同様になる。その結果、ＮＡＮＤフラッシュメモリの情報貯蔵の特性は前記ローディング時間により深刻な影響を受けるようになる。
【００１４】
ＮＡＮＤフラッシュメモリの集積度が増加することによって、従来のフラッシュメモリと比較してさらに大きな容量のデータを処理しなければならない。また、データの処理において、情報貯蔵の特性が劣化されないようにしなければならない。
【００１５】
本発明は、このような従来技術の問題点を解決するためのものであり、従来技術に比べてデータの貯蔵スピードが速くて、かつコピーバック動作をさらに便利に遂行できる不揮発性メモリ装置及びそのプログラム方法を提供することを目的とする。さらに、本発明は、不揮発性メモリ装置のパス／フェイルの検査方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明による不揮発性メモリ装置は、データを貯蔵するためのメモリセルのアレイと、一群のメモリセルに貯蔵されたデータを選択するためのＹ−ゲーティング回路（Ｙ−ｇａｔｉｎｇ ｃｉｒｃｕｉｔ）とを備える。前記メモリセルアレイと前記Ｙ−ゲーティング回路との間にはページバッファが接続される。
【００１７】
前記ページバッファは、前記一群のメモリセルの各々に対応するデュアルレジスタ（ｄｕａｌ ｒｅｇｉｓｔｅｒ）を含む。前記デュアルレジスタは第１レジスタ及びこれに関連した第２レジスタで構成される。前記第１及び第２レジスタは前記メモリセルアレイのセル及び前記Ｙ−ゲーティング回路とデータを互いに交換するために用いられる。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施の形態を詳細に説明する。
【００１９】
図３を参照すると、本発明によるメモリ装置１００は不揮発性メモリ装置、より詳しくはＮＡＮＤフラッシュメモリであり得る。このメモリ装置１００はデータを貯蔵するためのメモリセルのアレイ１１０、ページレジスタ及び感知増幅器ブロック１２０、そして一群のメモリセルに貯蔵されたデータを選択するためのＹ−ゲーティング回路１３０を備える。前記メモリセルアレイ１１０とＹ−ゲーティング回路１３０との間に前記ページレジスタ及び感知増幅器ブロック１２０が接続される。
【００２０】
前記ページレジスタ及び感知増幅器ブロック１２０はデュアルレジスタ（ｄｕａｌ ｒｅｇｉｓｔｅｒ）を有するページバッファ１２２を含む。前記デュアルレジスタに対しては、以後、詳細に説明する。
【００２１】
また、前記メモリ装置１００はＸ−バッファラッチ及びデコーダ（Ｘ−ｂｕｆｆｅｒｓ ｌａｔｈｅｓ ａｎｄ ｄｅｃｏｄｅｒｓ）、Ｙ−バッファラッチ及びデコーダ（Ｙ−ｌａｔｃｈｅｓ ａｎｄ ｄｅｃｏｄｅｒｓ）、命令語レジスタ（ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）、制御ロジック及び高電圧発生器（ｃｏｎｔｒｏｌ ｌｏｇｉｃ ａｎｄ ｈｉｇｈ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）、そしてグローバルバッファ（ｇｌｏｂａｌ ｂｕｆｆｅｒｓ）のような構成要素をさらに含む。以後の説明を通じて知られるように、前記構成要素は、データ、アドレス及び図示した命令語信号を交換する。
【００２２】
図４は前記メモリセルアレイ１１０配列の一例を示す図面である。
【００２３】
図４を参照すると、交互にＢＬｅ及びＢＬｏで表示されたビットラインが示されている。ここで、“ｅ”と“ｏ”は各々偶数と奇数であり得る。多数のメモリセルＭ１，Ｍ２，…，Ｍｍは各ビットラインに接続される。
【００２４】
一群のメモリセル（例えば、Ｍ１）は一つのワードライン（例えば、ＷＬ１）により制御される。本発明の目的上、前記一群のメモリセルを一つのページ単位と見なす。
【００２５】
図５を参照すると、ページレジスタ及び感知増幅器ブロック１２０とＹ−ゲーティング回路１３０がさらに詳細に説明される。
【００２６】
前記Ｙ−ゲーティング回路１３０は前記ページレジスタ及び感知増幅器ブロック１２０とデータライン１３１との間に連結される。ビットＤ０〜Ｄ７は前記データライン１３１によって伝達される。
【００２７】
また、前記Ｙ−ゲーティング回路１３０は二つのＮＭＯＳトランジスタ１３２，１３３で構成される。ＮＭＯＳトランジスタ１３２，１３３は列アドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）情報から発生されるＹＡ及びＹＢ信号により制御される。
【００２８】
前記ページレジスタ及び感知増幅器ブロック１２０は一つのページバッファ１２２を含む。このページバッファ１２２は感知ノードＥを備える感知ライン１２５を含む。一つ以上のビットラインが前記ページバッファ１２２のノードＥに連結される。図５の例において、前記ノードＥに二つのビットラインＢＬｅ，ＢＬｏが連結される。
【００２９】
トランジスタ１４１は対応するビットラインＢＬｅに連結されたソースと、信号ＶＩＲＰＷＲを提供するノードに連結されるドレインと、ゲート制御信号ＶＢＬｅが入力されるように連結されるゲートとを備える。
【００３０】
トランジスタ１４２は、ビットラインＢＬｏに連結されたソースと、前記信号ＶＩＲＰＷＲを提供するノードに連結されたドレインと、ゲート制御信号ＶＢＬｏが入力されるように連結されるゲートとを備える。
【００３１】
前記信号ＶＩＲＰＷＲを提供するノードは、第１又は第２電源電圧に充電される。したがって、前記トランジスタ１４１，１４２は前記ゲート制御信号ＶＢＬｅ，ＶＢＬｏに応答して前記第１又は第２電源電圧をビットラインＢＬ２，ＢＬｏに印加する。
【００３２】
また、ＮＭＯＳトランジスタ１４３は、ＢＬＳＨＦｅ信号に応答して前記ビットラインＢＬｅを前記ノードＥに連結する。一方、ＮＭＯＳトランジスタ１４４はＢＬＳＨＦｏ信号に応答して前記ビットラインＢＬｏをノードＥに連結する。
【００３３】
したがって、前記ページバッファ１２２は感知ライン１２５のノードＥを通じて前記ビットラインＢＬｅ，ＢＬｏに連結される。読み出し動作が遂行される間に、ＰＭＯＳトランジスタ１４８は前記感知ライン１２５を通じて前記ビットラインＢＬｅ，ＢＬｏに電流を提供する。前記ＰＭＯＳトランジスタ１４８は電源電圧と感知ライン１２５との間に連結され、制御信号ＰＬＯＡＤによってターンオン／ターンオフされる。
【００３４】
重要なことは、前記ページバッファ１２２が二つのレジスタ１５０，１７０を備えることである。従来は、一つのレジスタのみを備えた。前記レジスタ１５０，１７０は全部感知ライン１２５に連結される。
【００３５】
第２レジスタ１５０はメインレジスタ１５０として知られている。メインレジスタ１５０は二つのＮＭＯＳトランジスタ１５１，１５２と、二つのインバータ１５３，１５４と、ＰＭＯＳトランジスタ１５５とを含む。データはインバータ１５３，１５３で構成されるメインラッチ１５６に貯蔵される。前記ＰＭＯＳトランジスタ１５５はメインラッチ１５６用プリチャージ回路１５７を構成する。
【００３６】
第１レジスタ１７０を補助レジスタ１７０ともいう。補助レジスタ１７０は二つのＮＭＯＳトランジスタ１７１，１７２と、二つのインバータ１７３，１７４と、ＰＭＯＳトランジスタ１７５とを含む。データはインバータ１７３，１７４で構成された補助ラッチ１７６に貯蔵される。前記ＰＭＯＳトランジスタ１７５は補助ラッチ１７６用プリチャージ回路１７７を構成する。
【００３７】
本発明による前記ページバッファ１２２のデュアルレジスタ（前記二つのレジスタ１５０，１７０で構成される）は多くの長所を有する。ページバッファ回路のサイズを増加させるとして知られた機能が従来技術に比べてよく遂行される。
【００３８】
前記二つのページバッファレジスタ１５０，１７０、メモリセルアレイ１１０、及びＹ−ゲーティング回路１３０の間でデータが円滑に交換されるように制御する構造が追加的に設けられる。
【００３９】
制御信号ＰＤＵＭＰにより制御されるＮＭＯＳトランジスタ１８１がターンオンされて補助レジスタ１７０とメインレジスタ１５０との間でデータが伝達される。または、前記ＮＭＯＳトランジスタ１８１がターンオフされて前記補助レジスタ１７０と前記メインレジスタ１５０が電気的に絶縁される。この時、前記データは感知ライン１２５を通じて伝達される。ＮＭＯＳトランジスタ１８１は絶縁スイッチとしても知られている。
【００４０】
ＮＭＯＳトランジスタ１８２，１８３は外部から入力された信号ＤＩ，ｎＤｉに応答して前記補助レジスタ１７０への情報の貯蔵に各々用いられる。
【００４１】
ＮＭＯＳトランジスタ１８４はプログラムされる情報が前記メインレジスタ１５０からビットラインＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝達される時、前記メインレジスタ１５０を前記選択された一つのビットラインに／から連結／遮断する。
【００４２】
ＮＭＯＳトランジスタ１８５は制御信号ＰＢＤＯにより制御される。選択された周期の間、前記ＮＭＯＳトランジスタ１８５は選択されたビットラインを通じて読み出された情報をページバッファ１２２の外部に出力する。
【００４３】
トランジスタ１８６はプログラム状態を検査するために準備され、プログラムパス／フェイル情報（ｐｒｏｇｒａｍ ｐａｓｓ／ｆａｉｌ ｉｎｆｏｒｍａｔｉｏｎ）をメインレジスタ１５０のノードＢに提供する。
【００４４】
次に、本発明による半導体メモリ装置の使用方法に対して詳細に説明する。
【００４５】
図６乃至図８及び図４を参照して本発明によるプログラム方法を説明する。この時、“プログラミング（ｐｒｏｇｒａｍｍｉｎｇ）”というのは、メモリ装置の外部からその装置のメモリセルにデータが入力されることを意味する。
【００４６】
図６は本発明によるプログラム方法の順序図６００を示す図面である。この順序図６００に基づいたプログラム方法は、図３に示したメモリ装置１００によっても実行することができる。
【００４７】
段階６１０において、第１外部データはＹ−ゲーティング回路１３０を通じてページバッファ１２２に伝達される。この時、前記データは一つ又は多数のデータで構成されたり、ページ全体のデータで構成されたりすることができる。
【００４８】
段階６２０において、前記第１データはページバッファ１２２の第１レジスタに貯蔵される。この時、前記第１レジスタは補助レジスタ１７０であり得る。
【００４９】
選択段階である段階６３０において、スイッチ回路が活性化されて前記第１レジスタを第２レジスタに連結させる。この時、前記第２レジスタはメインレジスタ１５０であり得る。前記スイッチ回路はＮＭＯＳトランジスタ１８１であり得り、制御信号ＰＤＵＭＰにより制御される。
【００５０】
段階６４０において、前記第１レジスタに貯蔵された前記第１データが前記第２レジスタに貯蔵される。
【００５１】
段階６５０において、前記スイッチ回路が活性化されて前記第１レジスタを第２レジスタから絶縁させる。
【００５２】
段階６６０において、前記第２レジスタに貯蔵された前記第１データがメモリセルアレイ１１０のセルに貯蔵される。すなわち、プログラムされる。同時に、第２外部データが前記第１入力レジスタに入力されて貯蔵される。したがって、情報ローディング時間を増加させずに、情報貯蔵動作を遂行することができる。
【００５３】
図３で説明した実施形態において、段階６６０で第１及び第２データを同時に貯蔵させることができることは、前記第１レジスタが前記第２レジスタから絶縁されているからである。もちろん、他の方法でも可能である。
【００５４】
図７と図８を参照して本発明によるプログラム方法をさらに詳細に説明する。図７は図５の回路に印加される命令語信号を示し、横軸は９個の時間区間（ｔｉｍｅ ｓｅｇｍｅｎｔｓ；１，２，…，９）に分けられる。
【００５５】
図８は図７の命令語信号を印加することによって、図５の回路でデータがどのように伝達されるのかを示す図面である。この図８は図７の各時間区間を用いて図７によって説明される。
【００５６】
先ず、時間区間１において、データライン１３１に電源電圧が印加され、トランジスタ１７５はＰＢＳＥＴ信号によりターンオンされる。これを第１ページバッファに対するページバッファ設定（ｐａｇｅ ｂｕｆｆｅｒ ｓｅｔｔｉｎｇ）という。
【００５７】
時間区間２において、補助ラッチ１７６のノードＤはハイレベルであり、ＮＭＯＳトランジスタ１３２，１３３はＹＡ及びＹＢ信号によりターンオンされる。したがって、ＤＩ及びｎＤＩ信号の位相によってデータラインのデータ“０”又は“１”が補助ラッチ１７６に貯蔵される。これを第１ページのデータローディングといい、概ね上述の段階６１０に該当する。
【００５８】
時間区間３において、制御信号ＰＤＵＭＰがハイレベルに遷移されて、前記補助レジスタ１７０から感知ライン１２５に前記貯蔵されたデータが伝達される。前記データをメインレジスタ１５０に伝達する前に、前記感知ライン１２５とラッチ１５６のノードＡはトランジスタ１４８，１５５により各々プリチャージされる。
【００５９】
時間区間４において、信号はローレベル（ロジック“０”）を有する。これをＨＶイネーブルという。
【００６０】
時間区間５において、ビットラインＢＬｅ，ＢＬｏのうち、いずれか一つがプリチャージされて設定される。
【００６１】
時間区間６と７において、上述した段階６６０に該当する二つの動作が同時に遂行される。すなわち、ＢＬＳＬＴ信号を活性化してメインレジスタ１５０から選択されたビットラインＢＬｅにプログラムされるデータが伝達され、伝達されたデータはさらにメモリセルに伝達される。また、プログラムされる次のデータがメモリ装置の外部から前記補助レジスタ１７０に貯蔵（ローディング）される。
【００６２】
一般的に、プログラム動作はページ単位で遂行され、データローディング動作はバイト単位で遂行される。データローディングはデータが前記データラインから前記補助レジスタ１７０に伝達されることを意味し、プログラム動作はデータが前記メインレジスタ１５０から前記メモリセルアレイ１１０のメモリセルに伝達されることを意味する。上述したように、ページ単位は複数のメモリセルが一つのワードラインにより連結され、制御されることを意味する。
【００６３】
前記二つの動作が同時に遂行されるので、大きな容量のデータでもデータ貯蔵の特性が維持される。したがって、補助レジスタ１７０を備えたページバッファ回路を実現して前記ページバッファ回路のサイズをかなり増加させることができる。
【００６４】
時間区間８では読み出し動作を判別し、時間区間９では、次のローディング／プログラム動作の間に前記ビットラインが再びプリチャージされる。
【００６５】
図９と図１０を参照して図３のメモリ装置の読み出し動作をさらに詳細に説明する。アレイ１１０のメモリセルのうち、一つのセルからデータが読み出され、読み出されるメモリセルのゲート制御信号が適切な電圧をワードラインに印加することと仮定する。
【００６６】
図９は図５の回路に印加される命令語信号を示し、横軸は６個の時間区間（ｔｉｍｅ ｓｅｇｍｅｔｎｓ：１，２，…，６）に区分される。
【００６７】
図１０は図９の命令語信号によってデータが図５の回路でどのように伝達されるのかを示す図面である。この図１０は図９の各時間区間を用いて図９によって説明される。
【００６８】
簡単に言えば、補助レジスタ１７０を回避してメインレジスタ１５０を通じてデータが直接読み出される。これにより、前記補助レジスタ１７０はデータ読み出しを妨害せず、上述したように、データのローディングとプログラミングを容易にする。
【００６９】
安定的な読み出し動作のため、ＶＩＲＰＷＲ信号をローレベル（ロジック“０”）に遷移し、制御信号ＶＢＬｅ，ＶＢＬｏをハイレベルに活性化させることによって、先ず、前記ビットラインＢＬｅ，ＢＬｏがＮＭＯＳトランジスタ１４１，１４２を通じて放電される（時間区間１）。
【００７０】
同時にＰＢＲＳＴ信号がハイレベルからローレベルに遷移されるので、前記メインレジスタ１５０が所定の状態（すなわち、ハイレベル）に設定される。
【００７１】
以後、ＰＬＯＡＤ信号がローレベルに遷移されるので、ＰＭＯＳロードトランジスタ１４８がターンオンされる。ＮＭＯＳトランジスタ１４３の制御信号ＢＬＳＨＦｅはビットラインプリチャージ電圧と前記ＮＭＯＳトランジスタ１４３のしきい値電圧を加えた電圧を有するように遷移される。適切な電圧を有するビットラインＢＬｅがプリチャージされた後に、前記ＢＬＳＨＦｅ信号は接地電圧のローレベルに遷移される。（時間区間２）
【００７２】
前記ビットラインのプリチャージされた電圧は選択されたメモリセルのロジック状態により変わる。例えば、前記選択されたメモリセルがオフセルである場合、前記ビットラインのプリチャージされた電圧はそのままに維持される。しかし、前記選択されたメモリセルがオンセルである場合、前記ビットラインのプリチャージされた電圧は低くなる（時間区間３）。
【００７３】
前記ＢＬＳＨＦｅ信号の電圧が前記プリチャージ電圧と上述したＢＬＳＨＦｅ信号レベルの中間電圧に変われば、前記選択されたメモリセルがオフセルである時、前記ＮＭＯＳトランジスタ１４３を遮断することによって、感知ライン１２５上の電圧は電源電圧に維持される。しかし、前記ＢＬＳＨＦｅ信号の電圧が変わらなければ、前記感知ライン１２５上の電圧はビットラインＢＬｅ信号に従って低くなる（又は、前記ビットラインＢＬｅに同期される）。前記ＢＬＳＨＦｅ信号が接地電圧のロ−レベルに遷移される中間地点で、前記ＰＬＯＡＤ信号は前記電源電圧に変わる。
【００７４】
以後に、ＮＭＯＳトランジスタ１５２のゲート制御信号は前記電源電圧のハイレベルに遷移され、ＮＭＯＳトランジスタ１５１は感知ライン１２５のロジック状態によってターンオン、又はターンオフされる。その結果、前記感知ライン１２５のロジック状態が前記メインレジスタ１５０に貯蔵される（時間区間４）。
【００７５】
前記メインレジスタ１５０に貯蔵されたデータは制御信号ＰＢＤＯにより制御されるＮＭＯＳトランジスタ１８５を通じて、さらにはＹ−ゲーティング回路１３０を通じて、データライン１３１に伝達される（時間区間６）。
【００７６】
以下、本発明によるコピーバック（ｃｏｐｙ ｂａｃｋ）方法が説明される。読み出し動作を遂行する間に、第１アドレスでのメモリセルの第1ページから第２アドレスでのメモリセルの第２ページにデータをコピーするページコピー動作（ｐａｇｅ ｃｏｐｙ ｏｐｅｒａｔｉｏｎ）を遂行する必要がある。
【００７７】
図１１は本発明によるコピーバック動作の順序図１１００を示す図面である。この順序図１１００に基づいたコピーバック方法は、図３のメモリ装置によっても実現することができる。
【００７８】
段階１１００で、補助レジスタ１７０にデータを読み出すことによって、第１セルのデータがページバッファの第１レジスタに貯蔵される。この時、データ読み出し動作は、上述したように、行われる。
【００７９】
段階１１２０において、前記補助レジスタ１７０とメインレジスタ１５０との間で前記読み出されたデータを伝達することによって、前記第１レジスタに貯蔵されたデータはページバッファの第２レジスタに貯蔵される。このような伝達過程は、前記第１レジスタを第２レジスタに連結するスイッチを活性化させる過程を含む。
【００８０】
段階１１３０において、前記第２レジスタのデータはメモリセルアレイの第２セルに貯蔵される。上述したように、この時の貯蔵動作はプログラム動作と同一に遂行される。
【００８１】
図１２と図１３を参照して、図３のメモリ装置のコピーバック動作をさらに詳細に説明する。データはアレイ１１０の最初のメモリセルからページバッファ１２２に読み出され、再び、他のセルにコピーバックされることと仮定する。
【００８２】
図１２は図５の回路に印加される命令語信号を示しており、横軸は１１個の時間区間（１，２，…，１１）に分けられる。
【００８３】
先ず、データがセルからページバッファに読み出される。メインレジスタ１５０に代えて補助レジスタ１７０にデータが読み出されることを除いては、初めの４個の時間区間１、２、３、４の信号命令語は図１０のそれらと同一であることは自明である。
【００８４】
図１３は前記ページバッファに読み出されたデータを示す図面である。ここに図示した空いている空間は貯蔵されたデータの極性（反転の可否）を示す指示ビット（ｉｎｄｉｃａｔｏｒ ｂｉｔ）が追加的に要求される図２の従来技術に該当する。
【００８５】
再び、図１２を参照すると、時間区間５と６の間に、前記補助レジスタ１７０から前記ページバッファのメインレジスタ１５０にデータが伝達される。
【００８６】
時間区間７、８、９、１０、１１の間に、前記メインレジスタ１５０からメモリの他のセルにデータがプログラムされる。時間区間５〜１１の間の前記信号命令語は、図８のそれと同一であることは自明である。
【００８７】
図１４は再プログラムされたデータを示す図面である。前記最初のセルに如何に貯蔵されるのかにかかわらず、前記データは反転されずに、本発明による他のセルに貯蔵されることは自明である。したがって、図２の指示ビットを含む必要がなくて、空間をさらに減らすことができる。
【００８８】
以下、本発明による消去動作を説明する。一般的に、消去動作はデータを消去することを意味する。フラッシュメモリにおいて、高電圧がメモリセルに印加されることによって、しきい値電圧は−１Ｖと−３Ｖとの間の電圧になる。レジスタのデータは消去される。
【００８９】
図１５は本発明による他の実施形態による消去動作後の判別読み出し動作（ｖｅｒｉｆｙ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）の順序図１５００である。この順序図１５００に基づいた方法は図３のメモリ装置によっても実行することができる。
【００９０】
段階１５１０において、第１メモリセルのデータはページバッファの第１レジスタを通じて伝達される。
【００９１】
段階１５２０において、前記ページバッファの第１レジスタに貯蔵されたデータは第２レジスタにより伝達される。
【００９２】
選択段階である段階１５３０において、前記メモリセルの状態がパス（ｐａｓｓ）であるか、又はフェイル（ｆａｉｌ）であるかを判別するため、前記第１レジスタに貯蔵されたデータがトランジスタ１８６により検査される。
【００９３】
図１６と図１７を参照して図３のメモリ装置での消去動作を説明する。図１６は図５の回路に印加される命令語信号を示す図面であり、横軸は７個の時間区間（ｔｉｍｅ ｓｅｇｍｅｎｔｓ：１，２，…，７）に区分される。
【００９４】
図１７は図１６の命令語信号を印加することによって、図５の回路でデータがどのように消去されるのかを示す図面である。この図１７は図１６の各時間区間を用いて図１６によって説明される。
【００９５】
時間区間１と時間区間２では、消去実行命令語が入力される。時間区間３では、ビットラインＢＬｅ，ＢＬｏが放電のために接地される。時間区間４では、第１セルに対する判別読み出し動作が遂行される。時間区間５では、第２セルに対する判別読み出し動作が遂行される。
【００９６】
時間区間６では、データが第１レジスタを通じて伝達される。前記データはメモリセルのデータ及びページバッファのメインレジスタ１５０と補助レジスタ１７０からのデータとを含む。
【００９７】
本発明はページのサイズが増加しても、メモリのプログラム時間（又は情報貯蔵時間）が少ししか変わらなかったり、全然変わらない長所を有する。また、前記ページのサイズの増加に比例して、ページバッファ回路に情報をローディングする時間も増加する。
【００９８】
図１８、図１９、図２０、図２１を参照して、メモリに貯蔵された大容量のデータを調節する例を説明する。また、本発明の効率性も共に説明する。
【００９９】
図１８は互いに異なる二つ（すなわち、ＡとＢ）の容量を有するメモリ装置において、その容量がどのように計算されるのかを示す図面である。
【０１００】
三次元ボックスは、メモリ装置の全体容量を示し、各々多数のページ（ａ ｓｔａｃｋ ｏｆ ｐａｇｅｓ）を有する多数のブロックと見なすことができる。
【０１０１】
各ページ（及び各ブロック）は１バイトの幅を有し、１バイトは８ビット、すなわち、Ｉ／００〜１／０７のようである。
【０１０２】
Ａの場合において、一つのページは（５１２＋１６）５２８バイトの長さを有する。ブロックが各々３２個のページからなり、メモリ装置が２０４８個のブロックで構成されると仮定すれば、そのメモリ装置の容量は２６４メガビットになる。
【０１０３】
Ｂの場合において、一つのページは（２０４８＋６４）２１１２バイトの長さを有する。ブロックが各々６４個のページからなり、メモリ装置が１０２４個のブロックで構成されると仮定すれば、そのメモリ装置の容量は１ギガビットになる。
【０１０４】
図１９は図１８のＡとＢの場合のメモリ装置を含むメモリ装置に対する多様な設計選択を示す図面である。
【０１０５】
図２０はデータのページを連続的に“偶数”と“奇数”と指定して一つのブロックが３２個のページ（例えば、図１８のＡメモリ装置）から６４個のページ（例えば、図１８のＢメモリ装置）でどのように再構成することができるのかを示す図面である。
【０１０６】
本発明によると、従来技術より速いローディング時間が得られる。これを、例を挙げて説明する。
Ｔ１＝１バイトローディング時間＝０．１μｓ
Ｆ２＝一つのページ（５２８バイトである場合と２１１２
バイトである場合）
Ｔ３＝プログラム時間＝２００μｓ
Ｆ４＝一つのブロック（ここでは３２個のページ）
【０１０７】
従来技術による一連のデータローディングとプログラミングに所要される時間は次の式１の通りである。
総所要時間（従来技術）＝｛（Ｔ１×Ｆ２）＋Ｔ３｝×Ｆ４ …（１）
【０１０８】
前記式１によると、５２８バイトのメモリ装置は８０８９．６μｓが所要され、２１１２バイトのメモリ装置は１３１５８．４μｓが所要される。したがって、短時間内に大容量の情報をページバッファに貯蔵することは不可能である（情報貯蔵の特性が劣化する）。
【０１０９】
図２１を参照すると、本発明によると、データがさらに効果的にローディングされ、プログラムされる。この時、総所要時間は次の式２通りである。
総所要時間（本発明）＝（Ｔ１×Ｆ２）＋（Ｔ３×Ｆ４） …（２）
【０１１０】
前記式２によると、２１１２バイトのメモリ装置は６６１２．２μｓが所要される。このような所要時間は前記式１での所要時間の約半分に該当する。これは大容量（例えば、２０４８バイト以上）のページバッファ回路を用いることができることを意味する。
【０１１１】
【発明の効果】
本発明によるメモリ装置は、メインレジスタと補助レジスタで構成されるデュアルレジスタを備える。したがって、データ貯蔵スピードを高め、かつコピーバック（ｃｏｐｙｂａｃｋ）動作をより円滑に遂行することができる。結果的に、メモリ装置の性能が向上する。
【図面の簡単な説明】
【図１】従来技術によるページバッファを備えるメモリ装置を示す図。
【図２】従来技術によるコピーバック動作及びフラグビットを示す図。
【図３】本発明の実施形態による半導体メモリ装置を示すブロック図。
【図４】図３に示したメモリのアレイスキームを示す図。
【図５】図３に示したメモリのページレジスタ及びＹ−ゲーティング回路を示す詳細回路図。
【図６】本発明の実施形態によるプログラム方法を示す順序図。
【図７】図６のプログラム方法を遂行するための信号命令語のタイミング図。
【図８】図７の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図９】図３に示したメモリ装置での読み出し方法を遂行するための信号命令語のタイミング図。
【図１０】図９の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図１１】本発明の実施形態によるコピーバック方法を示す順序図。
【図１２】図３に示したメモリ装置において、本発明の実施形態によるコピーバック動作を遂行するための信号命令語のタイミング図。
【図１３】図１２に示した第１領域の信号命令語によってメモリセルからページバッファに伝達されるデータを示す図。
【図１４】図１２に示した第２領域の信号命令語によってメモリセルからページバッファに伝達されるデータを示す図。
【図１５】本発明の実施形態による消去動作を示す順序図。
【図１６】図３に示したメモリ装置で消去動作を遂行するための信号命令語のタイミング図。
【図１７】図１６の信号命令語が印加されるときの、図５に示した回路でのデータの流れを示す図。
【図１８】二つのメモリ装置設計において、メモリのサイズがどのように計算されるのかを示す図。
【図１９】図１８の二つの設計を含み、メモリ装置に対する多様な設計選択を示す図。
【図２０】一つのブロックの配列を示すブロック図。
【図２１】さらに大きい容量を有するための本発明によるデータローディング方法の時間順序を示す図。
【符号の説明】
１１０ メモリセルアレイ
１２０ ページレジスタ及び感知増幅器ブロック
１２２ ページバッファ
１５０，１７０ レジスタ
１３０ Ｙ−ゲーティング回路
１３１ データライン
Claims (22)
- データを貯蔵するメモリセルのアレイと、
一群のメモリセルに貯蔵されたデータを選択するＹ−ゲーティング回路と、
感知ノードを通じて前記メモリセルアレイと前記Ｙ−ゲーティング回路との間に連結され、前記一群のメモリセルの各々に対応する第１レジスタ及びこれに関連した第２レジスタを含むページバッファとを具備し、
前記感知ノードは前記第１及び第２レジスタに共通に連結され、前記第 2 レジスタがメモリセルに対するデータの書き込みに用いられるのと同時に前記第 1 レジスタが前記Ｙ−ゲーティング回路を通じて外部データの貯蔵のために用いられ、かつ、前記第 2 レジスタがメモリセルに対するデータの読み出しに用いられてデータを貯蔵し、該貯蔵されたデータを前記Ｙ−ゲーティング回路を通じて外部に出力することを特徴とする不揮発性メモリ装置。 - 前記第１レジスタと前記第２レジスタを選択的に絶縁させるための絶縁スイッチをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記第１及び第２レジスタは各々
前記データを貯蔵するラッチと、
このラッチをプリチャージするためのプリチャージ回路とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。 - 前記ラッチを前記Ｙ−ゲーティング回路に連結するためのトランジスタをさらに含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
- 前記メモリセルアレイと前記ページバッファとの間にデータを伝達するための複数のビットラインをさらに含み、このビットラインのうち二つのビットラインは前記ページバッファの感知ノードに接続されることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記第１レジスタは前記感知ノードを通じて第２レジスタにデータを伝達するために用いられることを特徴とする請求項５に記載の不揮発性メモリ装置。
- 前記感知ノードを前記ラッチに選択的に連結するためのトランジスタをさらに含むことを特徴とする請求項４に記載の不揮発性メモリ装置。
- Ｙ−ゲーティング回路を通じて第１外部データを伝達する段階と、
前記Ｙ−ゲーティング回路を通じて伝達された前記第１外部データである第１データをページバッファの第１レジスタに貯蔵する段階と、
前記第１レジスタに貯蔵した前記第１データを感知ノードを通じて前記ページバッファの第２レジスタに貯蔵する段階と、
前記第２レジスタに貯蔵した前記第１データを前記感知ノードを通じてメモリセルアレイの第１セルに貯蔵する段階とを含み、
かつ、前記第 2 レジスタがメモリセルに対するデータの読み出しに用いられてデータを貯蔵し、該貯蔵されたデータを前記Ｙ−ゲーティング回路を通じて外部に出力することを特徴とする不揮発性メモリ装置のプログラム方法。 - 前記第１外部データは、ページ全体のデータであることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記第１データを前記第２レジスタに貯蔵する段階以前に、前記第１レジスタと前記第２レジスタを連結するための絶縁スイッチを活性化する段階をさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記Ｙ−ゲーティング回路により前記第１外部データがバイト単位で伝達されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記バイト単位は８ビットであることを特徴とする請求項１１に記載の不揮発性メモリ装置のプログラム方法。
- 前記第１データはページバッファの第１レジスタから同ページバッファの第２レジスタにページ単位で貯蔵されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記第１データは前記第２レジスタからメモリセルの第１セルにページ単位で貯蔵されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記第１データを前記第１セルに貯蔵すると同時に、第２外部データが入力されて前記第１レジスタに貯蔵される段階をさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
- 前記第１レジスタと前記第２レジスタを絶縁するための絶縁スイッチを活性化する段階をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ装置のプログラム方法。
- 前記第２外部データに対応する第２データを前記メモリセルアレイの第２セルに貯蔵する段階をさらに含み、前記第１セルは第１ビットラインを通じて前記第２レジスタに連結され、前記第２セルは第２ビットラインを通じて前記第２レジスタに連結されることを特徴とする請求項１５に記載の不揮発性メモリ装置のプログラム方法。
- メモリセルアレイの第１セルのデータを感知ノードを通じてページバッファの第１レジスタに貯蔵する段階と、
前記第１レジスタに貯蔵されたデータを前記感知ノードを通じて前記ページバッファの第２レジスタに貯蔵する段階と、
前記第２レジスタに貯蔵されたデータを前記感知ノードを通じて前記メモリセルアレイの第２セルに貯蔵する段階とを含み、
第１データを保持するメモリセルからの読み出し動作により、前記感知ノードの状態がレジスタに第１論理を生成させるものである場合、
前記第 1 レジスタに貯蔵する段階においては、前記第 1 レジスタが前記感知ノードに前記第 1 論理と反対の第２論理を出力可能なように貯蔵を行い、
前記第２レジスタに貯蔵する段階においては、前記第１レジスタが前記感知ノードに前記第２論理を出力し、前記第２レジスタが前記感知ノードに前記第２論理を出力可能なように貯蔵を行い、
前記第２セルに貯蔵する段階においては、前記第２レジスタが前記感知ノードに前記第２論理を出力し、前記第２セルに前記第１データを貯蔵する
ことを特徴とする不揮発性メモリ装置のプログラム方法。 - 前記第１レジスタ及び前記第２レジスタが連結されるように絶縁スイッチを活性化させる段階をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ装置のプログラム方法。
- 前記データは第１メモリセルにどのように貯蔵されるのかにかかわらず、反転されずに、前記第２メモリセルに貯蔵されることを特徴とする請求項１８に記載の不揮発性メモリ装置のプログラム方法。
- 感知ノードを通じて第１メモリセルのデータをページバッファ回路の第１レジスタに伝達する段階と、
前記感知ノードを通じて前記ページバッファ回路の前記第１レジスタに貯蔵されたデータを前記ページバッファ回路の第２レジスタに伝達する段階と、
前記第２レジスタに貯蔵されたデータを検査する段階とを含み、
前記第１メモリセルからの読み出し動作により、前記感知ノードの状態がレジスタに第１論理を生成させるものである場合、
前記第 1 レジスタに伝達する段階においては、前記第 1 レジスタが前記感知ノードに前記第 1 論理と反対の第２論理を出力可能なように伝達を行い、
前記第２レジスタに伝達する段階においては、前記第１レジスタが前記感知ノードに前記第２論理を出力し、前記第２レジスタがプログラム動作であれば前記感知ノードに前記第２論理を出力可能なように伝達を行う
ことを特徴とする不揮発性メモリ装置のパス／フェイルの検査方法。 - 前記第１レジスタと前記第２レジスタが連結されるように絶縁スイッチを活性化させる段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ装置のパス／フェイルの検査方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30757201P | 2001-07-23 | 2001-07-23 | |
| US60/307572 | 2001-07-23 | ||
| US10/013,191 US6671204B2 (en) | 2001-07-23 | 2001-12-07 | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
| US10/013191 | 2001-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003151291A JP2003151291A (ja) | 2003-05-23 |
| JP4122185B2 true JP4122185B2 (ja) | 2008-07-23 |
Family
ID=26684552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002213028A Expired - Fee Related JP4122185B2 (ja) | 2001-07-23 | 2002-07-22 | 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6671204B2 (ja) |
| EP (1) | EP1280161B1 (ja) |
| JP (1) | JP4122185B2 (ja) |
| KR (1) | KR100476923B1 (ja) |
| CN (1) | CN1241206C (ja) |
| DE (1) | DE60208500T2 (ja) |
| TW (1) | TW561488B (ja) |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030993A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | 半導体記憶装置 |
| US7042770B2 (en) * | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| US6671204B2 (en) * | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
| JP3851865B2 (ja) * | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| US6687158B2 (en) * | 2001-12-21 | 2004-02-03 | Fujitsu Limited | Gapless programming for a NAND type flash memory |
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| KR20030011234A (ko) | 2003-02-07 |
| JP2003151291A (ja) | 2003-05-23 |
| CN1399279A (zh) | 2003-02-26 |
| DE60208500D1 (de) | 2006-03-30 |
| EP1280161B1 (en) | 2006-01-04 |
| TW561488B (en) | 2003-11-11 |
| KR100476923B1 (ko) | 2005-03-17 |
| US20030016562A1 (en) | 2003-01-23 |
| DE60208500T2 (de) | 2006-08-31 |
| CN1241206C (zh) | 2006-02-08 |
| EP1280161A1 (en) | 2003-01-29 |
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