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JP3480624B2 - 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 - Google Patents

強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子

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JP3480624B2
JP3480624B2 JP16811895A JP16811895A JP3480624B2 JP 3480624 B2 JP3480624 B2 JP 3480624B2 JP 16811895 A JP16811895 A JP 16811895A JP 16811895 A JP16811895 A JP 16811895A JP 3480624 B2 JP3480624 B2 JP 3480624B2
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film
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健 木島
咲子 佐藤
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  • Inorganic Insulating Materials (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、強誘電体メモリ素子、
焦電センサ素子、圧電素子等に用いられる強誘電体薄膜
被覆基板、その製造方法、及び前記強誘電体薄膜被覆基
板を用いたキャパシタ構造素子に関するものである。
【0002】
【従来の技術】強誘電体は、自発分極、高誘電率、電気
光学効果、圧電効果及び焦電効果等の多くの機能をもつ
ことから、コンデンサ、発振器、光変調器あるいは赤外
線センサ等の広範なデバイス開発に応用されている。従
来、これらの応用の際には、強誘電体材料である硫酸グ
リシン(TGS)、LiNbO3、LiTaO3等の単結
晶やBaTiO3、PbTiO3、Pb(Zr1-XTiX
3 (PZT)、PLZT等の焼結体セラミックスを切
断、研磨により50μm程度の厚さまで加工して用いて
いた。しかし、大型の単結晶は作製が困難で高価であ
り、また劈開性のために加工が困難である。また、セラ
ミックスは、一般に脆く、加工工程でのひび割れ等によ
り50μm以下の厚さまで加工することは困難であるた
め、多くの手間を要し、生産コストも高くなる。
【0003】一方、薄膜形成技術の進展に伴って、現在
これらの強誘電体薄膜の応用分野が広がっている。その
一つとして、高誘電率特性をDRAM等の各種半導体素
子のキャパシタに適用することにより、キャパシタ面積
の縮小化による素子高集積化や、信頼性の向上が図られ
ている。また、特に最近では、DRAM等の半導体メモ
リ素子との組み合わせにより、高密度でかつ高速に動作
する強誘電体不揮発性メモリ(FRAM)の開発が盛ん
に行われている。強誘電体不揮発性メモリは、強誘電体
の強誘電特性(ヒステリシス効果)を利用してバックア
ップ電源不要とするものである。このようなデバイス開
発には、残留自発分極(Pr)が大きくかつ抗電場(E
c)が小さく、低リーク電流であり、分極反転の繰り返
し耐性が大きい等の特性をもつ材料が必要である。さら
には、動作電圧の低減と半導体微細加工プロセスに適合
するために、膜厚200nm以下の薄膜で上記の特性を
実現することが望まれる。
【0004】現在、FRAM等への応用を目的として、
PbTiO3、PZT、PLZT等のペロブスカイト構
造を有する酸化物強誘電体の薄膜化が、スパッタリング
法、蒸着法、ゾル−ゲル法、MOCVD法等の薄膜形成
方法により試みられている。
【0005】上述の強誘電体材料のうち、Pb(Zr
1-XTiX)O3 (PZT)は、最近最も集中的に研究さ
れているものであり、スパッタリング法やゾル−ゲル法
により強誘電特性の良好な薄膜が得られており、例え
ば、残留自発分極Prが10μC/cm2から26μC
/cm2と大きな値をもつものも得られている。しかし
ながら、PZTの強誘電特性は、組成xに大きく依存す
るにも拘わらず、蒸気圧の高いPbを含むため、成膜時
や熱処理時等での膜組成変化が起こり易いことや、ピン
ホールの発生、下地電極PtとPbの反応による低誘電
率層の発生等の結果、膜厚の低減(薄膜化)に伴い、リ
ーク電流や分極反転耐性の劣化が起こるという問題点が
ある。この為、強誘電特性、分極反転耐性に優れた他の
材料の開発が望まれている。また、集積デバイスへの応
用を考えた場合、微細加工に対応できるような薄膜の緻
密性も必要となる。
【0006】強誘電特性が良好であり、また、分極反転
耐性に優れている材料として、SrBi2Ta29で示
されるBi系の層状酸化物材料が注目を浴びている。こ
のSrBi2Ta29の薄膜はMOD法によって製造さ
れるものである。このMOD法とは、以下の工程を含む
成膜方法である。すなわち、ゾル−ゲル法と同様に有機
金属原料を所定の膜組成になるように混合し、濃度及び
粘度を調整した塗布用の原料溶液を作製する。これを基
板上にスピンコートし乾燥し、さらに有機成分の除去の
ために仮焼結を行う。これを所定の膜厚になるまで繰り
返し、最後に本焼結による結晶化を行う。したがって、
膜厚の制御は、1回の塗布膜の厚さに制限される。(1
994年秋期応用物理学会予稿集20p−M−19参
照) 強誘電体材料としてのSrBi2Ta29の最も大きい
問題は、焼結温度が750℃から800℃と極めて高
く、更に1時間以上という長い焼結時間が必要なことで
ある。このように製造工程において、650℃以上の温
度で長時間の成膜や熱処理等の工程が行われると、下地
の白金電極と強誘電体間の相互拡散反応や更には下地電
極の下のシリコンや酸化シリコンと電極や強誘電体との
反応が起こり、また強誘電体薄膜からの構成元素の揮発
による膜組成の変化が発生し、実際のデバイス作製プロ
セスへの適用は困難となる。また、現在のところ、表面
モフォロジーが0.3μm程度の粒子径の大きい膜しか
得られていないことから、高集積デバイスの開発に必要
なサブミクロンの微細加工に適用できない。さらに、塗
布成膜であるため、段差部の被覆性が悪く、配線断線等
の問題がある。したがって、SrBi2Ta29は強誘
電特性及び分極反転耐性には優れているものの、強誘電
体薄膜材料としては、なお大きな問題をもっている。
【0007】また、現在、強誘電体不揮発メモリの高集
積化を実現するために、MOSトランジスタと強誘電体
キャパシタとの間の配線に多結晶シリコンを用いること
が検討されているが、上記SrBi2Ta29のような
長時間の高温プロセスで強誘電体薄膜を作製するもので
は、配線用の多結晶シリコンと強誘電体薄膜の間での相
互拡散による特性劣化が起こるという問題がある。この
ような問題を解消するために各種の拡散バリア層を挿入
した構造が検討されているが、それでも、強誘電体薄膜
の成膜温度は650℃までが許容範囲であり、他の熱処
理工程においても短時間であれば700℃程度が限界と
考えられる。しかしながら、現状では、上記のSrBi
2Ta29や他の強誘電体薄膜では、一般的に成膜温度
が高いほど、結晶性と共に強誘電特性も向上するので、
成膜温度を下げると、結晶性や強誘電特性が劣化してし
まい、強誘電体薄膜における強誘電特性の向上と低温成
膜を両立させることは困難である。
【0008】他方、リーク電流や分極反転耐性に悪影響
を及ぼすPbを含まない酸化物強誘電体として、層状ペ
ロブスカイト構造を有するBi4Ti312がある。この
Bi4Ti312は、異方性の強い層状ペロブスカイト構
造(斜方晶系/格子定数:a=5.411Å、b=5.
448Å、c=32.83Å)をもつ強誘電体であり、
その単結晶の強誘電性はa軸方向に残留自発分極Pr=
50μC/cm2、抗電界Ec=50kV/cmと、上
記のビスマス系酸化物強誘電体の中でも最も大きい自発
分極をもち、優れた特性を示すものである。したがっ
て、このBi4Ti312のもつ大きな自発分極を強誘電
体不揮発性メモリ等に応用するためには、基板に垂直方
向に結晶のa軸成分を多くもつようにすることが望まし
い。
【0009】Bi4Ti312の薄膜化は、これまでに
も、MOCVD法やゾル−ゲル法により試みられている
が、それらのほとんどが、a軸配向膜よりも自発分極が
小さいc軸配向膜である。また、従来のゾルーゲル法で
は、良好な強誘電特性を得るために650℃以上の熱処
理が必要であり、更に膜表面モフォロジーは0.5μm
程度の結晶粒からなるので、微細加工を必要とする高集
積デバイスには適用するのは困難である。一方、MOC
VD法により、c軸配向のBi4Ti312薄膜が基板温
度600℃以上で、Pt/SiO2/Si基板やPt基
板上に作製されているが、これらの基板は、そのまま実
際のデバイス構造に適用できるものではない。すなわ
ち、Pt/Ti/SiO2/Si基板のように、Pt電
極層とその下のSiO2との接着強度を確保するための
Ti膜等の接着層が必要である。ところが、このような
接着層を設けたPt電極基板上に、Bi4Ti312薄膜
をMOCVD法により作製した場合、その膜表面モフォ
ロジーは、粗大結晶粒からなると共に、パイロクロア相
(Bi2Ti27)が発生し易くなることが報告されて
いる(Jpn.J.Appl.Phys.,32,19
93,pp.4086、及びJ.Ceramic So
c.Japan,102,1994,pp.512参
照)。膜表面モフォロジーが粗大結晶粒からなると、微
細加工を必要とする高集積デバイスには適用できないば
かりか、薄い膜厚ではピンホールの原因となり、リーク
電流の発生をもたらことになる。したがって、このよう
な従来技術では、200nm以下の薄い膜厚で良好な強
誘電特性を有する強誘電体薄膜を実現することは困難な
状況である。
【0010】
【発明が解決しようとする課題】以上のように、上記従
来技術では、強誘電体薄膜を高集積デバイスに適用する
のに、微細加工や低リーク電流のために必要な薄膜表面
の緻密性や平坦性、大きな残留自発分極、低温成膜プロ
セス等の様々な条件を十分に満たすものが得られていな
いという課題を有している。
【0011】本発明は、上記のような課題を解決するた
めになされたものであって、薄膜の表面が緻密で平坦で
リーク電流特性に優れ、かつ十分に大きな残留自発分極
を示す強誘電体薄膜が低温プロセスで作製可能な強誘電
薄膜被覆基板、その製造方法、及び前記強誘電体薄膜被
覆基板を用いたキャパシタ構造素子を提供することを目
的としている。
【0012】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上に、酸化チタンから成る金属酸
化物バッファ層と、Bi/Ti組成比が化学量論組成で
あるチタン酸とビスマスとを含む第1の強誘電体薄膜
と、該層上に第1の強誘電体薄膜の膜厚よりも厚い膜厚
であって、第1の強誘電体薄膜と同一の構成元素であ
り、Bi/Ti組成比が化学量論組成からずれているチ
タンとビスマスとを含む第2の強誘電体薄膜とが順次配
置されて成る強誘電体薄膜被覆基板を構成している。
【0013】さらに、本発明では、上記の強誘電体薄膜
被覆基板において、第1の強誘電体薄膜の構成元素と前
記第2の強誘電体薄膜の構成元素とが同一元素であり、
かつ前記第1の強誘電体薄膜が層状ペロブスカイト構造
におけるC軸配向優勢の薄膜であり、前記第2の強誘電
体薄膜が層状ペロブスカイト構造におけるランダム配向
の薄膜であることを特徴とする。さらに、好ましくは、
第1の強誘電体薄膜の構成元素の組成比と第2の強誘電
体薄膜の構成元素の組成比とが異なることとしている。
【0014】また、本発明では、上記の強誘電体薄膜被
覆基板において、金属酸化物バッファ層を構成する金属
元素が、第1の強誘電体薄膜又は第2の強誘電体薄膜の
構成元素の少なくとも一つと同一であることとしてい
る。
【0015】さらに、本発明では、上記の強誘電体薄膜
被覆基板において、金属酸化物バッファ層が酸化チタン
から成り、前記第1の強誘電体薄膜が、Bi/Ti組成
比が化学量論組成であるチタン酸ビスマス薄膜から成
り、前記第2の強誘電体薄膜が、Bi/Ti組成比が化
学量論組成からずれたチタン酸ビスマス薄膜から成るこ
を特徴とする。
【0016】また、本発明では、基板上に酸化チタンか
ら成る金属酸化物バッファ層を形成する工程と、基板を
加熱してMOCVD法により前記金属酸化物上にBi/
Ti組成比が化学量論組成であるチタンとビスマスとを
含む第1の強誘電体薄膜を形成する工程と、前記第1の
強誘電体薄膜の形成時の基板温度よりも低い基板温度で
MOCVD法により前記第1の強誘電体薄膜上に、第1
の強誘電体薄膜と同一の構成元素であり、Bi/Ti組
成比が化学量論組成からずれているチタンとビスマスと
を含む第2の強誘電体薄膜を形成する工程から成る強誘
電体薄膜被覆基板の製造方法としている。
【0017】さらに、本発明では、上記の強誘電体薄膜
被覆基板の製造方法において、第1の強誘電体薄膜の形
成時の基板温度を450℃から650℃とし、第2の強
誘電体薄膜の形成時の基板温度を400℃から500℃
としている。
【0018】また、本発明では、上記の強誘電体薄膜被
覆基板を用いたキャパシタ構造素子において、基板と金
属酸化物バッファ層との間に導電性材料から成る下部電
極を配置し、第2の強誘電体薄膜上に導電性材料から成
る上部電極を配置して構成している。
【0019】
【作用】本発明の強誘電体薄膜被覆基板では、基板上
に、金属酸化物バッファ層を介して、第1の強誘電体薄
膜を配置するようにしているので、第1の強誘電体薄膜
が薄い膜厚であっても、結晶性に優れた薄膜を形成する
ことができる。従って、第1の強誘電体薄膜を下地層と
して用いると、その優れた結晶性を継承させることによ
って、第1の強誘電体薄膜の成膜温度(基板温度)より
も低い成膜温度(基板温度)で膜厚の厚い第2の強誘電
体薄膜を形成しても、十分な強誘電性を確保することが
できる。さらに、第2の強誘電体薄膜を低温で形成する
と、薄膜を構成する結晶粒子の粗大化を防止できるの
で、緻密で表面平滑な強誘電体薄膜を得ることができ
る。
【0020】すなわち、本発明の強誘電体薄膜被覆基板
では、基板上に、金属酸化物バッファ層及び膜厚の薄い
第1の強誘電体薄膜を介して、強誘電性を示すのに必要
な膜厚の第2の強誘電体薄膜を配置した構成とすること
によって、十分な強誘電性を保ち、かつ、薄膜の平滑性
・緻密性に優れた強誘電体薄膜を得ることができるとい
うものである。
【0021】さらに、このように本発明の強誘電体薄膜
被覆基板は強誘電体薄膜の平滑性・緻密性に優れている
ので、微細加工が可能になり、様々な高集積デバイスへ
の応用が可能になる。そして、これを用いた本発明のキ
ャパシタ構造素子を初め、様々なデバイスに応用すれ
ば、ピンホールの発生を抑え、リーク電流特性を大きく
改善することができる。
【0022】このような本発明の強誘電体薄膜被覆基板
は、基板上に配置された金属酸化物バッファ層上に、M
OCVD法を用い、基板を加熱して第1の強誘電体薄膜
を形成した後、基板温度を第1の強誘電体薄膜形成時よ
り低くして第2の強誘電体薄膜を形成することにより製
造することができる。
【0023】この本発明の製造方法において、第1の強
誘電体薄膜の形成工程の基板温度は若干高いものである
が、従来のものと比較すれば十分に低温であり、さら
に、第1の強誘電体薄膜は薄くても良いので短時間の工
程となり、基板温度の影響はほとんどないものである。
【0024】したがって、本発明の強誘電体薄膜被覆基
板の製造方法によれば、強誘電体薄膜形成工程の大部分
が非常に低温であるので、複数の素子を備えた高集積デ
バイスにおいて、他の素子を損傷することがなく、高集
積デバイスへの応用が可能になるばかりか、設計の自由
度を著しく向上させることができる。
【0025】
【実施例】以下、本発明の一実施例について、図面を参
照して説明する。図1は、本発明の第1の実施例である
キャパシタ構造素子の構造を示す図である。図1に示す
ように、このキャパシタ構造素子は、シリコン(Si)
基板1上に、酸化シリコン(SiO2)層2、接着層
3、下部電極4、金属酸化物バッファ層5、第1の強誘
電体薄膜6、第2の強誘電体薄膜7、上部電極層8が、
それぞれ順次形成されているものである。
【0026】第1の実施例では、シリコン基板1として
はシリコン単結晶ウエハを用い、SiO2層2としては
シリコン単結晶ウエハ表面を熱酸化して得られる酸化シ
リコン薄膜を用いていた。また、接着層3としてはタン
タル(Ta)薄膜を、下部電極4としては白金(Pt)
薄膜を、金属酸化物バッファ層5としては酸化チタン薄
膜を、第1の強誘電体薄膜6及び第2の強誘電体薄膜7
としてはいずれもチタン酸ビスマス薄膜を、上部電極8
としては白金(Pt)薄膜をそれぞれ用いた。
【0027】次に、図1に示した第1の実施例のキャパ
シタ素子の製造方法について説明する。まず、Pt/T
a/SiO2/Si基板の作製について説明する。シリ
コン基板1であるシリコン単結晶ウエハ(100)面の
表面を熱酸化することにより、膜厚200nmのSiO
2層2を形成する。そして、接着層3であるTa薄膜を
膜厚30nmで、そして、下部電極層4であるPt薄膜
を膜厚200nmで、それぞれスパッタ法により形成し
た。
【0028】なお、ここで、これらの材料や膜厚は、本
実施例に限定されるものではなく、シリコン単結晶基板
の代わりに多結晶シリコン基板やGaAs基板等を用い
ても良い。また、接着層は、成膜中に基板と下部電極層
との熱膨張率が異なることに起因する膜の剥離を防止す
るものであり、膜厚は膜の剥離を防止できる程度であれ
ば良く、材料についてもTa以外にチタン(Ti)等を
用いることできるが、本実施例の場合、TiとPtとの
合金が形成されるのでTaを用いるのが好ましい。ま
た、絶縁層に用いたSiO2層は、熱酸化により作製さ
れたものでなくても良く、スパッタ法、真空蒸着法、M
OCVD法等により形成されたSiO2膜や窒化シリコ
ン膜等を用いることができ、材料も膜厚も充分に絶縁性
を有するものであれば良い。
【0029】また、下部電極についても、膜厚は充分に
電極層として機能できる程度あれば良く、材料はPtに
限定されるものでなく、通常の電極材料に用いられる導
電性材料で良いが、他の薄膜との関連で適宜選択でき得
るものである。また、成膜方法も、ここまでは、シリコ
ン熱酸化やスパッタ法に限定されるものでなく、真空蒸
着法等の通常の薄膜形成技術を用いて行っても良い。ま
た、基板構造も上記のものに限定されるものではない。
【0030】次いで、このようにして作製したPt/T
a/SiO2/Si基板の上に、金属酸化物バッファ層
である酸化チタン薄膜のMOCVD法による形成を行っ
た。酸化チタン薄膜の成膜は、チタン原料としてチタン
イソプロポキサイド(Ti(i−OC374)を用い
て、これを50℃に加熱気化して、キャリアガスである
アルゴン(Ar)ガスと共に成膜室内に供給した。ここ
で、Arガス供給時の流量は100sccmとした。そ
して、成膜室内には、上述のように作製したPt/Ta
/SiO2/Si基板を450℃に加熱保持して、この
基板上に膜厚が5nmの酸化チタン薄膜を形成した。こ
のときの酸化チタン薄膜の成膜工程に要した時間は、3
0秒程度であった。
【0031】その後、引き続き、この酸化チタン薄膜上
に、酸化チタンを構成する金属元素であるチタンを含む
チタン酸ビスマスから成る薄膜を、第1の強誘電体薄膜
として、MOCVD法を用いて形成した。この成膜時の
基板温度は600℃として、膜厚約5nmのチタン酸ビ
スマス薄膜を、成膜時間約2分間で形成した。このとき
のMOCVD法による成膜における原料の供給条件を表
1に示す。
【0032】
【表1】
【0033】チタン酸ビスマス薄膜の成膜は、表1に示
すようにビスマス原料としてトリオルトトリルビリルビ
スマス(Bi(o−OC773)を、チタン原料とし
てチタンイソプロポキサイド(Ti(i−OC
374)をそれぞれ用いて、これらの原料を表1に示
す原料温度にそれぞれ加熱気化して(ビスマス原料16
0℃、チタン原料50℃)、キャリアガスであるアルゴ
ン(Ar)ガスと反応ガスである酸素(O2)ガスと共
に成膜室内に供給した。ここで、Arガス供給時の流量
はBi原料に対して200sccm、Ti原料に対して
50sccmとし、O2ガス供給時の流量は1000s
ccmとした。なお、これらの成膜工程において、成膜
室内の真空度は、10Torr以上であると気相反応が
起こりやすくなるので、5Torrとした。
【0034】なお、上記のものと同条件でチタン酸ビス
マス薄膜を100nm形成して、組成分析装置EPMA
とX線回折装置により、その組成と結晶性について調べ
たところ、Bi/Ti組成比が約1.3という値を示
し、このチタン酸ビスマス薄膜が化学量論組成のBi4
Ti312から成り、配向性はc軸配向膜であることが
わかった。
【0035】上記のように第1の強誘電体薄膜であるチ
タン酸ビスマス薄膜を形成した後、一旦原料の供給を停
止し、基板温度を400℃に保持して再度上記と同様の
原料を供給し、第2の強誘電体薄膜として、本実施例の
第1の強誘電体薄膜と同一材料から成るチタン酸ビスマ
ス薄膜を形成した。このときの成膜時間を約1時間と
し、第1のチタン酸ビスマス薄膜と第2のチタン酸ビス
マス薄膜との合計の膜厚が約100nmとした。ここ
で、第2のチタン酸ビスマス薄膜は約95nmで、第1
のチタン酸ビスマス薄膜の膜厚の約5nmよりも厚いも
のである。
【0036】このようにして形成した第2のチタン酸ビ
スマス薄膜の表面モフォロジーについて、SEM(走査
型電子顕微鏡)により観察した結果を図2に示す。図2
によれば、本実施例の第2のチタン酸ビスマス薄膜は、
粒径約0.1μmのグレインからなる緻密で表面平滑な
ものであることがわかる。
【0037】また、この第2のチタン酸ビスマス薄膜の
結晶性を、X線回折により観察した結果を図3に示す。
【0038】図3において、縦軸はX線回折強度であ
り、横軸は回折角度2θ(deg)である。そして、
(00n)(nは整数)はBi4Ti312のc軸配向に
よる回折ピークを表し、(200)はBi4Ti312
a軸配向による回折ピークを表し、(111)、(11
7)、(220)、(2014)、(137)はいずれ
もBi4Ti312のa軸成分を含むランダムな配向によ
る回折ピークであり、2θ=40度(deg)付近のP
t(111)の回折ピークは下部電極のPtによるもの
である。
【0039】図3のX線回折パターンによれば、この第
2のチタン酸ビスマス薄膜には、a軸配向、c軸配向、
ランダムな配向が混在した、即ちランダム配向成分を有
するBi4Ti312が形成されていることがわかる。こ
れにより、本実施例では、c軸配向の第1のBi4Ti3
12薄膜上に、ランダム配向成分を有するBi4Ti3
12薄膜が形成されたことが確認された。
【0040】ここで、比較のため、本実施例と同様のP
t/Ta/SiO2/Si基板を用いて、そのPtのす
ぐ上に、上記の第2のチタン酸ビスマス薄膜成膜時と同
条件(基板温度400℃)で、チタン酸ビスマス薄膜を
形成したところ、このチタン酸ビスマス薄膜は、アモル
ファス構造を示した。即ち、本実施例と異なり、上記の
ような酸化チタンバッファ層及び第1のチタン酸ビスマ
ス薄膜を形成しなかったものでは、チタン酸ビスマス薄
膜が結晶性を示さずに、アモルファス構造のみになった
のである。このことから、本発明の金属酸化物バッファ
層と第1の強誘電体薄膜とにより、400℃という非常
に低温で、通常なら結晶性薄膜が得られない基板温度に
おいて、結晶性を示す強誘電体薄膜が形成可能なことが
わかった。このような、本発明の効果は、第2の強誘電
体薄膜が、薄い膜厚の第1の強誘電体薄膜の結晶状態を
継承することによるものと考えられる。
【0041】また、上記の本実施例のチタン酸ビスマス
薄膜について、組成分析装置EPMAにより測定した結
果、Bi/Ti組成比が0.9となった。これは、第2
のチタン酸ビスマス薄膜の組成がBi4Ti312の化学
量論組成(約1.3)から大きくずれていることを示し
ている。このことから、本実施例の第2のチタン酸ビス
マス薄膜が、結晶質のBi4Ti312にアモルファス構
造の部分が混在した状態であり、このような状態の膜構
成となることによって、薄膜の緻密化と、良好な表面平
滑性が得られるものと考えられる。
【0042】次に、上記のようにしてPt/Ta/Si
2/Si基板上に、酸化チタンバッファ層、第1のチ
タン酸ビスマス薄膜、及び第2のチタン酸ビスマス薄膜
が、それぞれ順次形成された強誘電体被覆基板に、上部
電極8としてPt電極(100μm2)を真空蒸着法に
より形成して、図1に示すようなキャパシタ構造素子を
作製した。
【0043】なお、ここで形成した上部電極8について
も、下部電極4と同様、膜厚は充分に電極として機能で
きる程度であれば良く、材料はPtに限定されるもので
なく、通常の電極材料に用いられる導電性材料で良く、
また成膜方法も真空蒸着法の他スパッタ法等を用いるこ
とができる。
【0044】図1に示した下部電極4と上部電極8との
間に電圧を印加して、本実施例のキャパシタ構造素子の
強誘電特性を評価した結果、図4に示すような強誘電性
ヒステリシス曲線を示した。すなわち、本実施例のキャ
パシタ構造素子では、3V印加において、残留自発分極
Pr=7.5μC/cm2、抗電場Ec=70kV/c
mという特性を示した。このPrの値は、Bi4Ti3
12単結晶(バルク)で報告されているc軸方向における
Pr=4μC/cm2と比較して、2倍近くの大きい値
が得られている。
【0045】この7.5μC/cm2という大きな本実
施例のPrは、Bi4Ti312のa軸方向のPrの値が
c軸方向のものより大きいことが知られており、また本
実施例のX線回折観察からランダム配向の強誘電体Bi
4Ti312を示したことから、Bi4Ti312強誘電体
のa軸配向成分が大きく寄与しているためと考えられ
る。
【0046】また、この本実施例のキャパシタ構造素子
において、リーク電流密度Ilを測定した結果、印加電
圧依存性は図5に示すようになり、印加電圧3Vで、I
l=8×10-8A/cm2と小さな良好な値が得られ
た。これは、上述したように、平滑性に優れた緻密なチ
タン酸ビスマス薄膜となっているので、ピンホールの発
生を抑えて、リーク電流特性を大きく改善できたものと
考えられる。
【0047】なお、上記実施例では、MOCVD法によ
る第1の強誘電体薄膜の成膜時の基板温度を600℃と
し、第2の強誘電体薄膜の成膜時の基板温度を400℃
としたが、これに限定されるものではなく、第1の強誘
電体薄膜の成膜時の基板温度については450℃〜65
0℃の範囲で、また第2の強誘電体薄膜の成膜時の基板
温度については400℃〜500℃の範囲で、第1の強
誘電体薄膜成膜時の基板温度より第2の強誘電体薄膜の
基板温度が低い条件のもので、上記実施例と同様な良好
な結果が得られた。
【0048】なお、上記実施例では強誘電体材料として
Bi4Ti312を用いたが、これに限定されるものでは
なく、同様の層状ペロブスカイト構造を有するBi系強
誘電材料であるSrBi2Nb29、SrBi2Ta
29、BaBi2Nb29、BaBi2Ta29、Pb2
Bi2Nb29、PbBi2Ta29、SrBi4Ti4
15、BaBi4Ti415、PbBi4Ti415、Na
0.5Bi4.5Ti415、K0.5Bi4.5Ti415、Sr2
Bi4Ti518、Ba2Bi4Ti518、Pb2Bi4
518等が、本発明に適用可能と考えられる。
【0049】なお、上記実施例では、基板としてPt/
Ta/SiO2/Si基板を用いたキャパシタ構造素子
としたが、これに限定されるものではい。例えば、Si
やGaAs基板に集積回路が形成され、その集積回路の
表面に酸化シリコンや窒化シリコン等の層間絶縁膜が被
覆され、この層間絶縁膜の一部に形成されたコンタクト
ホールを介して、集積回路の要素と電気的に接続された
電極層が層間絶縁膜上に形成され、その電極層上に本発
明の強誘電体薄膜を形成するような構成にしても良い。
即ち、本発明は、上記実施例のキャパシタ構造やトラン
ジスタ構造を初めとした集積回路の要素と電気的に接続
した集積回路素子や、様々な高集積デバイスに適用可能
なものである。
【0050】
【発明の効果】以上のように、本発明の強誘電体薄膜被
覆基板によれば、実施例で述べたように100μmとい
う極薄い膜厚においても、十分な強誘電特性を確保し、
かつ平滑性・緻密性に優れた強誘電体薄膜を実現できる
ので、リーク電流特性を大幅に向上させることができ
る。さらに、様々な微細加工プロセスに対応でき、高集
積デバイスに応用するのに有効なものである。
【0051】また、本発明の強誘電体薄膜の製造方法に
よれば、強誘電体薄膜形成工程の大部分が、実施例で述
べたように400℃という低温プロセスで結晶性に優れ
た強誘電体薄膜を形成できるので、高集積デバイスに応
用することがことが可能となる。さらに、従来のMOD
法やゾル−ゲル法等の塗布成膜でなく、MOCVD法を
用いているので、大面積の薄膜を膜厚制御性良く、高速
に製造することができるので、生産性を著しく向上させ
ることができる。
【図面の簡単な説明】
【図1】本発明の強誘電体薄膜を用いたキャパシタ構造
素子の構造を示す断面概略図である。
【図2】本実施例の第2のチタン酸ビスマス薄膜表面の
SEMによる観察結果を示す写真である。
【図3】本実施例のチタン酸ビスマス薄膜のX線回折に
よる観察結果を示す図である。
【図4】本実施例のキャパシタ構造素子の強誘電ヒステ
リシス曲線を示す図である。
【図5】本実施例のキャパシタ構造素子のリーク電流密
度Ilの印加電圧依存性を示す図である。
【符号の説明】
1 シリコン基板 2 酸化シリコン層 3 接着層 4 下部電極 5 金属酸化物バッファ層 6 第1の強誘電体薄膜 7 第2の強誘電体薄膜 8 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 21/822 H01L 37/02 21/8247 49/02 27/04 H01G 4/06 102 27/10 451 H01L 27/04 C 29/788 29/78 371 29/792 37/02 49/02 (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平6−13542(JP,A) 特開 平3−65336(JP,A) 特開 平4−133369(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01B 17/60 H01B 3/00 H01B 3/12 304 B32B 9/00 H01G 4/33 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 27/10 451 H01L 29/788 H01L 29/792 H01L 37/02 H01L 49/02

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】基板上に、酸化チタンから成る金属酸化物
    バッファ層と、Bi/Ti組成比が化学量論組成である
    チタンとビスマスとを含む第1の強誘電体薄膜と、該層
    上に第1の強誘電体薄膜の膜厚よりも厚い膜厚であっ
    て、第1の強誘電体薄膜と同一の構成元素であり、Bi
    /Ti組成比が化学量論組成からずれているチタンとビ
    スマスとを含む第2の強誘電体薄膜とが順次配置されて
    成る強誘電体薄膜被覆基板。
  2. 【請求項2】前記第1の強誘電体薄膜が層状ペロブスカ
    イト構造におけるC軸配向優勢の薄膜であり、前記第2
    の強誘電体薄膜が層状ペロブスカイト構造におけるラン
    ダム配向の薄膜であることを特徴とする請求項1に記載
    の強誘電体薄膜被覆基板。
  3. 【請求項3】前記第1の強誘電体薄膜が、チタン酸ビス
    マス薄膜から成り、前記第2の強誘電体薄膜が、チタン
    酸ビスマス薄膜から成ることを特徴とする請求項1又は
    2に記載の強誘電体薄膜基板。
  4. 【請求項4】基板上に酸化チタンから成る金属酸化物バ
    ッファ層を形成する工程と、 基板を加熱してMOCVD法により前記金属酸化物上に
    Bi/Ti組成比が化学量論組成であるチタンとビスマ
    スとを含む第1の強誘電体薄膜を形成する工程と、 前記第1の強誘電体薄膜の形成時の基板温度よりも低い
    基板温度でMOCVD法により前記第1の強誘電体薄膜
    上に、第1の強誘電体薄膜と同一の構成元素であり、B
    i/Ti組成比が化学量論組成からずれているチタンと
    ビスマスとを含む第2の強誘電体薄膜を形成する工程か
    ら成る強誘電体薄膜被覆基板の製造方法。
  5. 【請求項5】前記第1の強誘電体薄膜の形成時の基板温
    度が450℃から650℃であり、前記第2の強誘電体
    薄膜の形成時の基板温度が400℃から500℃である
    こと を特徴とする請求項4に記載の強誘電体薄膜被覆基
    板の製造方法。
  6. 【請求項6】請求項1、2または3の強誘電体薄膜被覆
    基板を用いたキャパシタ構造素子であって、前記基板と
    前記金属酸化物バッファ層との間に導電性材料から成る
    下部電極が配置され、前記第2の強誘電体薄膜上に導電
    性材料から成る上部電極が配置されて成ることを特徴と
    するキャパシタ構造素子。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6500489B1 (en) 1996-11-27 2002-12-31 Advanced Technology Materials, Inc. Low temperature CVD processes for preparing ferroelectric films using Bi alcoxides
JPH10182291A (ja) * 1996-12-20 1998-07-07 Sharp Corp 強誘電体薄膜の製造方法、強誘電体薄膜被覆基板及びキャパシタ
US6054331A (en) * 1997-01-15 2000-04-25 Tong Yang Cement Corporation Apparatus and methods of depositing a platinum film with anti-oxidizing function over a substrate
US6177135B1 (en) 1997-03-31 2001-01-23 Advanced Technology Materials, Inc. Low temperature CVD processes for preparing ferroelectric films using Bi amides
US6180420B1 (en) 1997-12-10 2001-01-30 Advanced Technology Materials, Inc. Low temperature CVD processes for preparing ferroelectric films using Bi carboxylates
KR100324601B1 (ko) 1998-12-30 2002-04-17 박종섭 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법
KR100396879B1 (ko) * 2000-08-11 2003-09-02 삼성전자주식회사 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법
US7205056B2 (en) * 2001-06-13 2007-04-17 Seiko Epson Corporation Ceramic film and method of manufacturing the same, ferroelectric capacitor, semiconductor device, and other element
US7335552B2 (en) * 2002-05-15 2008-02-26 Raytheon Company Electrode for thin film capacitor devices
KR100723399B1 (ko) * 2002-08-06 2007-05-30 삼성전자주식회사 비스무트 티타늄 실리콘 산화물, 비스무트 티타늄 실리콘산화물 박막 및 그 제조방법
JP4507491B2 (ja) * 2002-12-27 2010-07-21 セイコーエプソン株式会社 薄膜及び素子
JP4346919B2 (ja) * 2003-02-05 2009-10-21 忠弘 大見 強誘電体膜,半導体装置及び強誘電体膜の製造装置
US7224040B2 (en) * 2003-11-28 2007-05-29 Gennum Corporation Multi-level thin film capacitor on a ceramic substrate
US7166884B2 (en) * 2004-01-08 2007-01-23 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device and semiconductor device
US8154850B2 (en) 2007-05-11 2012-04-10 Paratek Microwave, Inc. Systems and methods for a thin film capacitor having a composite high-k thin film stack
JP2009152235A (ja) * 2007-12-18 2009-07-09 Panasonic Corp 強誘電体積層構造及びその製造方法、電界効果トランジスタ及びその製造方法、並びに強誘電体キャパシタ及びその製造方法
US20100135061A1 (en) * 2008-12-02 2010-06-03 Shaoping Li Non-Volatile Memory Cell with Ferroelectric Layer Configurations
EP2563720A1 (en) * 2010-04-28 2013-03-06 Murata Manufacturing Co., Ltd. Perovskite material with anion-controlled dielectric properties, thin film capacitor device, and method for manufacturing the same
FR2993705B1 (fr) * 2012-07-20 2015-05-29 Thales Sa Dispositif comportant une pluralite de couches minces
EP3192108B1 (en) * 2014-09-12 2019-03-27 SABIC Global Technologies B.V. Use of ambient-robust solution processing for preparing nanoscale organic ferroelectric films
US10115527B2 (en) 2015-03-09 2018-10-30 Blackberry Limited Thin film dielectric stack
US10297658B2 (en) 2016-06-16 2019-05-21 Blackberry Limited Method and apparatus for a thin film dielectric stack
US11665909B2 (en) 2020-07-23 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. FeRAM with laminated ferroelectric film and method forming same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108192A (ja) 1989-09-22 1991-05-08 Olympus Optical Co Ltd 強誘電体メモリ
JPH03108770A (ja) 1989-09-22 1991-05-08 Olympus Optical Co Ltd 強誘電体メモリ
JP3108770B2 (ja) 1989-11-18 2000-11-13 セイコーエプソン株式会社 表示パネルの製造方法及びギャップ材散布装置
US5423285A (en) 1991-02-25 1995-06-13 Olympus Optical Co., Ltd. Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications
FI97472C (fi) 1991-05-07 1996-12-27 American Home Prod Menetelmä terapeuttisesti käyttökelpoisten rapamysiinijohdannaisten valmistamiseksi anti-inflammatorisina ja antifungaalisina aineina
JP3182909B2 (ja) 1991-09-25 2001-07-03 セイコーエプソン株式会社 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
US5390072A (en) * 1992-09-17 1995-02-14 Research Foundation Of State University Of New York Thin film capacitors
WO1994010704A1 (en) 1992-10-23 1994-05-11 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
US5548475A (en) 1993-11-15 1996-08-20 Sharp Kabushiki Kaisha Dielectric thin film device
US5479317A (en) * 1994-10-05 1995-12-26 Bell Communications Research, Inc. Ferroelectric capacitor heterostructure and method of making same
JP3476932B2 (ja) * 1994-12-06 2003-12-10 シャープ株式会社 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法
JP3133922B2 (ja) * 1995-06-09 2001-02-13 シャープ株式会社 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子

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