JPH03108770A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１強誘電体材料を情報記録媒体（メモリ）に用
いた強誘電体メモリに関する。

［従来の技術］ 強誘電体材料はヒステリシス特性を有し、この特性を利
用してデータを記憶できることが一般に知られている。

第１２図はこのヒステリシス特性を、示す図であシ、横
軸は電界Ｅ１縦軸は分極状態Ｐを表している。±Ｅｏは
分極方向が逆方向に反転する電界（以下、抗電界という
）であυ、±Ｅｓはヒステリシス特性における正負方向
が反転する電界（以下、反転電界という）である。図に
おいて、電界がＯのときの分極にはＡとＣの２つの状態
があり、それぞれにデジタル信号の１”と０″を対応さ
せる。すなわち、Ａ状態のときに“１ｎ信号が記憶され
、Ｃの状態のときに０”信号が記憶される。

いま、この強誘電体に１”信号が記憶され、分極がＡの
状態であるとする。このとき、正方向の読出しパルス町
を加えると１分極はＡからＢに移シ再びＡに戻るが、こ
の部分は傾斜が緩やかであるので容量値ＣＬの変化は小
さい。これに対して、強誘電体に０”信号が記憶され、
分極がＣの状態にあるときに、正方向の読出しパルスＥ
ｒを加えると、分極がＣからＤに移り再びＣに戻る。こ
のＣからＤの部分の傾斜は大きいので容量値ＣＬの変化
が大きくなる。したがって、この容量値の違いにより、
”１”状態の時は出力が小さく、”０”状態のときは出
力が大きくなるので、“１″と０”の状態を判別してデ
ータを読出すことができる。

ここで、図から判るように、強誘電体の分極状態を０”
から１”にするためには、８ｗ以上の電界を有する記録
パルスを印加し、”１”からＩＴ　ＯＩＩにするために
は、−Ｆ：、ｗの電界を有するパルスを印加すればよい
。

［発明が解決しようとする課題］ ところで、上記の強誘電体メモリでは、強誘電体の公使
状態が第１２図のヒステリシスループに従うもの−）し
て、読出しパルスとしてＥｒの電界を印加している。し
かし、実際には第１３囚に示すようにａの状態のときに
読出し・ぐルス全印加し、て情報を読出すと、分極状態
はａ−＋ｅｏ−＋ｆｏとを変化し。

元のａの状態に戻らないことになる。つまシ残留分極値
Ｐｒの値が減少し、情報が劣化することになる。また、
このｆ。の状態から読出しパルスを印加すると、第１３
、図の一点鎖線で示すヒステリシスループに従って分極
状態はｆｏ−＋ｅ１→ｆ１と変化してしまい、分極状態
はｆｏに戻らず、ますます残留分極値Ｐｒの値が減少す
る。即ち、読出し動作ヲ＜９返すことにより、分極値と
して記憶された情報が劣化し、最終的には、０となり、
情報が消去されてしまい、メモリとして実用できなくな
る。

本発明は、くり返し読出しても残留分極値が減少せず、
確実に情報の記録、読出しを行うことのできる強ｖｊ重
体メモリ全提供すること全目的とする。

［課題を解決するための手段と作用］ 本発明は、ストライプ状の下部電極と、この下部電極°
と直交するように配置されたストライプ状の上部電極と
、前記下部電極と上部電極間に配置され、両電極間に印
加される電界によシ分極状態を変化させる強誘電体とを
具備する強誘電体メモリにおいて、前記強誘電体が異な
る抗電界を有する複数の強誘電体膜を積層した積層体で
ある事を特徴とする強誘電体メモリである。

本発明に係る下部電極は通常支持体である基板上に形成
されるが、この基板の材料としてはガラス、セラミック
ス、金属、高分子材料、半導体材料等が挙げられ、これ
らは用途に応じて適宜選択される。

本発明に係る下部電極及び上部電極の材料としては、Ａ
ｔ、　Ｐｔ　、　Ａｕ　、　Ｎｉ　、またはこれらの下
地としてＣｒ　、　Ｔｉ　、　Ｍｏ等が挙げられる。ま
た、ＩＴＯ等の無機物透明体等でもよい。

本発明によれば、隣接する部位へのクロストーク全防止
してＳＮ比を向上し、選択した部位に対する情報の記録
・再生を確実に行う事ができる。

上記強誘電体としては、例えば高抗電界を有す５− る強誘電体膜（高抗電界強誘電体膜）と低抗電界を有す
る強誘電体膜（低抗電界強誘電体膜）を積層した積層体
、あるいは高抗電界強誘電体膜とこの強誘電体膜を挾む
低抗電界強誘電体膜の積層体、あるいは高抗電界強誘電
体膜と低抗電界強誘電体膜が交互に積層された積層体等
が挙げられる。ここに、前記高抗電界強誘電体膜（前者
）の材料としては、ＰＺＴ　（ジルコンチタン酸鉛）　
、　ＢａＴｉ０３（チタン酸バリウム）　、　ＫＮＯ，
（硝酸カリウム）等の無機材料、あるいはＰＶＤＦ　（
ポリフッ化ビニリデン）等の高分子材料が挙げられる。

一方、低抗電界強誘電体膜（後者）の材料としては、前
者と同じ材料であるが、組成音質え抗電界を調整してい
る。具体的には、前者としてはＣｒ　、　Ｆａ　、　Ｍ
ｎ等を添加したＰＺＴ　’！ｒ用い、後者としてはＬａ
　、Ｎｂ　、　Ｗ　。

Ｔａ等を添加したＰＺＴ　’に用いる。

［実施例］ 以下、本発明の一実施例全第１図を参照して説明する。

図中の１１は、支持体としての例えばガラスか６− らなる基板である。この基板１ノ上には、ストライプ状
のＡｔ製の下部電極１２が形成されている。

この下部電極１２の厚みは０．１μｍ１幅１μｍ、ピッ
チ１μｍで等間隔に形成されている。前記下部電極１２
間には、絶縁体（ｊδ４小で一１′）が充填されている
。前記下部電極１２及び絶縁体上には、高抗電界を有す
る卑み０３伽の強誘電体膜（高抗電界強誘電体膜）４　
ａと低抗電界を有する厚み０．１μｍの強誘電体膜（低
抗電界強誘電体膜）１４ａとからなる強誘電体ノ４が形
成され１いる。ここで、強誘電体膜１４ａの材料として
は例えばＣｒ　、　Ｆｅ　、　Ｍｎ等を添加したＰＺＴ
が用いられ、強誘電体膜１４ｂの材料としては例えばＬ
ａ　、　Ｎｂ　、　Ｗ　、　Ｔａ等を添加したＰＺＴが
用いられる。第２図は強誘電体膜１４ａのヒステリシス
特性図を、第３図は強誘電体膜１４ｂのヒステリシス特
性図を夫々示す。前記強誘電体１４上には、ストライプ
状状のＡｔ製の上部電極１５が前記下部電極１２と直交
するように形成場れている。前記上部電極１５の専み８
幅、ピッチは下部電極と同様である。

次に、こうした構成から成る強誘電体メモリに電界Ｅ８
を印加した場合の動作について説明する。

情報を記録する場合には、Ｅａとして強誘電体の飽和電
界Ｅ６を越えて十分な大きさの電界とする。

記録は、電気的な切り換えスイッチによシ所望のストラ
イプ状電極全選択し、電界Ｅ、　？印加する。

すると、選択された下部、上部電極の交差した部位の強
誘電体膜１４ａ及び強誘電体膜１４ｂはヒステリシスル
ープに従って分極状態を変化させる。

例えば、今、ＡＡρ状態にあるとした場合、正の電界Ｅ
ユを印加すればＢ点に達し、電界Ｅａを取シ去ると０点
で示される残留分極を保持し、情報が書き込まれる。

次に、再生について説明する。

読出し電界として強誘電体膜１４ａの抗電界ＥＦＣより
十分小さく、強誘電体膜１４ａの双極子が強誘電体ｋ１
４ｂの部位に作る電界Ｅ７よシも大きな電界Ｅ、とする
。但し、Ｅｂは第４図に示す如く時間幅Δｔのパルス電
界とする。この時、強誘電体膜１４ｂの抗電界ＥＬＦＣ
ＶｉＥＬＰＣ＜　Ｅｐの関係にあるものとする。好まし
くは飽和電界ＥＬＦＳがＥＬＦａキＥ１の関係にあるも
のとする。今、分極状態を第５図に示す如く矢印で示せ
ば、無印加電界時には、四回に示す如く一方向に向いて
いる。しかし、電界Ｅ、を印加した瞬間、第６図の如く
強誘電体膜１４ｂの分極は反転し、電界Ｅ、が取り去ら
れると第７図の如くＥｌｌによ９強誘電体膜１４ｂの分
極は元に戻る。この時、分極状態の変化を見てみると第
８図に示す如く、Ｅ、を印加する事で強誘電体膜１４ｂ
ではＡ′→に′→Ａ′へと大きく変化する。一方、強誘
電体膜１４ａでは、角形比（Ｐｒ／Ｐ、　”）に優れる
膜とする事でＡ−＋　Ｋ−＋Ａへと戻り、しかも分極状
態がほとんど変化しない。即ち、情報を保持すべき強誘
電体膜１４ａの分極状態全変化させる事なく、強誘電体
１７４ｂの分極状態変化に伴う電流ｉ（ｔ　＝西■ａｐ
）が第９図の如く得られ読み出すｄｔ　　　　ｄｔ 事ができる。

こうする事で１強誘電体膜１４ａの分極状態を劣化させ
る事なくつまり記録情報を劣化させる事がなく、非破壊
狭吋工しｈ゛−ら貨乏ヒなゐ。

９− なお、本発明に係る強誘電体メモリは、上記実施例のも
のに限らない。例えば、第１０図に示す如く低抗電界強
誘電体膜１４ｂを高抗電界強誘電膜１４ｂを交互に積層
した構造のものでもよい。

しかるに、第１０図や第１１図のメモリによれば、高抗
電界強誘電体膜と低抗電界強誘電体膜との双極子相互作
用が高まり、低抗電界強誘電体膜の分極状態が読み出し
時に確実に元に戻るという利点を有する。

また、上記実施例においては、ストライプ状の上部・下
部電極を用いた場合について述べたが、これに限らず、
両電極間に板状の電極を介在させてもよい。

［発明の効果］ 以上詳述した如く本発明によれば、くり返し続出しても
残留分極値が減少せず、情報の記録・読出しを確実に行
う事のできる強誘電体メモリを提供できる。

＝１０−

【図面の簡単な説明】

第１図は本発明の一実施例に係る強誘電体メモリの断面
図、第２図は同メモリの高抗電界強誘電体膜のヒステリ
シス特性図、第３図は同メモリの低抗電界強誘電体膜の
ヒステリシス特性図、第４図はこの低抗電界強誘電体膜
の電界に関するパルス図、第５図〜第７図は夫々低抗電
界強誘電体膜の分極状態の説明図、第８図は強誘電体の
ヒステリシス特性図、第９図は低抗電界強誘電体膜の電
流−時間特性図、第１０図及び第１１図は夫々本発明の
他の実施例に係る強誘電体メモリの断面図、第１２図及
び第１３図は夫々従来の強誘電体材料のヒステリシス特
性図を示す。 １ノ・・・基板、１２・・・下部電極、１４ａ・・・高
抗電界強誘電体膜、１４ｂ・・・低抗電界強誘電体膜、
１４・・・強誘電体、１５・・・上部電極。

Claims (3)

【特許請求の範囲】
1. （１）ストライプ状の下部電極と、この下部電極と直交
   するように配置されたストライプ状の上部電極と、前記
   下部電極と上部電極間に配置され、両電極間に印加され
   る電界により分極状態を変化させる強誘電体とを具備す
   る強誘電体メモリにおいて、前記強誘電体が異なる抗電
   界を有する複数の強誘電体膜を積層した積層体である事
   を特徴とする強誘電体メモリ。
2. （２）前記誘電体が、高抗電界を有する強誘電体膜とこ
   の強誘電体膜を挾む低抗電界を有する強誘電体膜の積層
   体である請求項１記載の強誘電体メモリ。
3. （３）前記誘電体が、高抗電界を有する強誘電体膜と低
   抗電界を有する強誘電体膜を積層した積層体、あるいは
   高抗電界を有する強誘電体膜と低抗電界を有する強誘電
   体膜が交互に積層された積層体である請求項１記載の強
   誘電体メモリ。