JP3405050B2 - 誘電体薄膜及びその形成方法 - Google Patents
誘電体薄膜及びその形成方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＺＴ系誘電体と、
この誘電体の形成方法に関する。詳しくは残留分極値が
高い誘電体及びその形成方法に関する。
この誘電体の形成方法に関する。詳しくは残留分極値が
高い誘電体及びその形成方法に関する。
【０００２】
【従来の技術】強誘電体のエレクトロニクス分野におけ
る応用は、焦電形赤外線センサ、圧電素子、電気光学素
子、メモリ素子、キャパシタなど様々なものがある。近
年の半導体技術の進歩による電子部品の小型化、集積化
に伴い、強誘電体素子も小型化、薄膜化が進みつつあ
る。ＰＺＴ（ＰｂＺｒ1-x Ｔｉx Ｏ3 ，０≦Ｘ≦１）
は、誘電率が大きい他、自発分極が大きく、キュリー温
度が高く、圧電効果、電気光学効果が大きい。又、抗電
場が小さく、分極反転も容易である。
る応用は、焦電形赤外線センサ、圧電素子、電気光学素
子、メモリ素子、キャパシタなど様々なものがある。近
年の半導体技術の進歩による電子部品の小型化、集積化
に伴い、強誘電体素子も小型化、薄膜化が進みつつあ
る。ＰＺＴ（ＰｂＺｒ1-x Ｔｉx Ｏ3 ，０≦Ｘ≦１）
は、誘電率が大きい他、自発分極が大きく、キュリー温
度が高く、圧電効果、電気光学効果が大きい。又、抗電
場が小さく、分極反転も容易である。
【０００３】Ｓｉ基板上に形成される薄膜コンデンサに
は、基板上に下部電極と誘電体薄膜と上部電極をこの順
で積層したものと、基板を下部電極として用いその上に
直接的に誘電体薄膜と上部電極とをこの順で積層したも
のとがある。
は、基板上に下部電極と誘電体薄膜と上部電極をこの順
で積層したものと、基板を下部電極として用いその上に
直接的に誘電体薄膜と上部電極とをこの順で積層したも
のとがある。
【０００４】Ｓｉ半導体メモリ用のキャパシタ材料とし
てＰＺＴを用いる場合には、一般に下部電極を形成する
のであるが、この下部電極には酸素との反応が起こらな
い；格子定数がＰＺＴのペロブスカイト構造に近いなど
の理由によりＰｔ又はＰｔ−Ｔｉ合金が用いられるのが
一般的である。
てＰＺＴを用いる場合には、一般に下部電極を形成する
のであるが、この下部電極には酸素との反応が起こらな
い；格子定数がＰＺＴのペロブスカイト構造に近いなど
の理由によりＰｔ又はＰｔ−Ｔｉ合金が用いられるのが
一般的である。
【０００５】なお、デバイス製造プロセスにおいては、
この下地層はＳｉ基板表面のＳｉＯ2 層上へ形成される
ところから、ＰｔとＳｉＯ2 との密着性の向上及びＰｂ
のＳｉＯ2 層への拡散を抑制する等の理由より通常の場
合Ｐｔ層とＳｉ基板との間にＴｉ層を形成する。
この下地層はＳｉ基板表面のＳｉＯ2 層上へ形成される
ところから、ＰｔとＳｉＯ2 との密着性の向上及びＰｂ
のＳｉＯ2 層への拡散を抑制する等の理由より通常の場
合Ｐｔ層とＳｉ基板との間にＴｉ層を形成する。
【０００６】このＰｔ層、Ｐｔ−Ｔｉ層、Ｔｉ層の成膜
は一般に蒸着又はスパッタリングで行われる。ＰＺＴ、
ＰＬＺＴの成膜には、ゾルゲル法、スパッタリング、Ｍ
ＯＣＶＤ法などが採用されている。
は一般に蒸着又はスパッタリングで行われる。ＰＺＴ、
ＰＬＺＴの成膜には、ゾルゲル法、スパッタリング、Ｍ
ＯＣＶＤ法などが採用されている。
【０００７】
【発明が解決しようとする課題】ＰＺＴ系強誘電体薄膜
について本発明者が種々研究を重ねたところ、Ｐｔ又は
Ｐｔ−Ｔｉ合金よりなる下地層の結晶粒径が残留分極値
に相当に影響することが見出された。
について本発明者が種々研究を重ねたところ、Ｐｔ又は
Ｐｔ−Ｔｉ合金よりなる下地層の結晶粒径が残留分極値
に相当に影響することが見出された。
【０００８】本発明は、Ｐｔ系下地層上に形成されたＰ
ＺＴ系誘電体薄膜の残留分極値を高めることを目的とす
る
ＺＴ系誘電体薄膜の残留分極値を高めることを目的とす
る
【０００９】
【課題を解決するための手段】本発明の誘電体薄膜は、
Ｐｔ系下地層上に形成されたＰＺＴ系誘電体薄膜におい
て、該Ｐｔ系下地層の結晶粒径が５０ｎｍ以下であるこ
とを特徴とするものである。
Ｐｔ系下地層上に形成されたＰＺＴ系誘電体薄膜におい
て、該Ｐｔ系下地層の結晶粒径が５０ｎｍ以下であるこ
とを特徴とするものである。
【００１０】本発明の誘電体薄膜の形成方法は、Ｐｔ系
下地層上にＰＺＴ系誘電体薄膜を形成する方法におい
て、該Ｐｔ系下地層の結晶粒径が５０ｎｍ以下であるこ
とを特徴とするものである。
下地層上にＰＺＴ系誘電体薄膜を形成する方法におい
て、該Ｐｔ系下地層の結晶粒径が５０ｎｍ以下であるこ
とを特徴とするものである。
【００１１】このように下地層の結晶粒径を５０ｎｍ以
下とすることにより、ＰＺＴ系誘電体薄膜の残留分極値
が通常は５０μＣ／ｃｍ2 以上にまで著しく向上する。
下とすることにより、ＰＺＴ系誘電体薄膜の残留分極値
が通常は５０μＣ／ｃｍ2 以上にまで著しく向上する。
【００１２】この下地層としては、ＰｔまたはＰｔ−Ｔ
ｉ合金下地層が好適である。
ｉ合金下地層が好適である。
【００１３】
【発明の実施の形態】本発明において、下地層が形成さ
れる基板としてはＳｉ基板が好適である。このＳｉ基板
は、熱酸化されることにより表面にＳｉＯ2 層が好まし
くは１００〜１０００ｎｍ程度形成される。この基板上
に形成される下地層は格子定数がＰＺＴに近似している
Ｐｔ又はＰｔ−Ｔｉ合金が用いられる。
れる基板としてはＳｉ基板が好適である。このＳｉ基板
は、熱酸化されることにより表面にＳｉＯ2 層が好まし
くは１００〜１０００ｎｍ程度形成される。この基板上
に形成される下地層は格子定数がＰＺＴに近似している
Ｐｔ又はＰｔ−Ｔｉ合金が用いられる。
【００１４】Ｐｔ−Ｔｉ合金におけるＴｉの含有率は４
ｗｔ％以下とりわけ２〜５ｗｔ％が好ましい。
ｗｔ％以下とりわけ２〜５ｗｔ％が好ましい。
【００１５】この下地層の厚さは１００〜３００ｎｍと
りわけ１５０〜２００ｎｍとするのが好ましい。この下
地層はスパッタリング又は電子ビーム蒸着により形成さ
れるのが好ましい。スパッタリング時又は電子ビーム蒸
着時の温度及び成膜速度を制御することにより、形成さ
れた下地層の結晶粒径を５０ｎｍ以下とすることができ
る。この結晶粒径は１０〜４５ｎｍであることが特に好
ましい。
りわけ１５０〜２００ｎｍとするのが好ましい。この下
地層はスパッタリング又は電子ビーム蒸着により形成さ
れるのが好ましい。スパッタリング時又は電子ビーム蒸
着時の温度及び成膜速度を制御することにより、形成さ
れた下地層の結晶粒径を５０ｎｍ以下とすることができ
る。この結晶粒径は１０〜４５ｎｍであることが特に好
ましい。
【００１６】スパッタリングの好適な条件は、２００℃
以下、成膜速度２００Å／ｍｉｎ以下、とりわけ２０〜
１００℃、成膜速度５０〜２００Å／ｍｉｎであり、こ
の条件とすることにより下地層の結晶粒径を確実に５０
ｎｍ以下とすることができる。また、２００℃以下で電
子ビーム蒸着することにより、下地層の結晶粒径を５０
ｎｍ以下とすることができる。
以下、成膜速度２００Å／ｍｉｎ以下、とりわけ２０〜
１００℃、成膜速度５０〜２００Å／ｍｉｎであり、こ
の条件とすることにより下地層の結晶粒径を確実に５０
ｎｍ以下とすることができる。また、２００℃以下で電
子ビーム蒸着することにより、下地層の結晶粒径を５０
ｎｍ以下とすることができる。
【００１７】なお、この下地層とＳｉ基板との間には、
下地層と基板との密着性の向上及びＰｂの拡散防止のた
めにＴｉ層を１０〜５０ｎｍとりわけ１０〜３０ｎｍ形
成するのが好ましい。
下地層と基板との密着性の向上及びＰｂの拡散防止のた
めにＴｉ層を１０〜５０ｎｍとりわけ１０〜３０ｎｍ形
成するのが好ましい。
【００１８】この下地層の上に形成されるＰＺＴ系の誘
電体薄膜の膜厚は、１００〜４００ｎｍとりわけ１００
〜３００ｎｍが好ましい。このＰＺＴ膜は、ゾルゲル
法、スパッタリング、ＣＶＤ法などにより形成できる。
このＰＺＴ系誘電体薄膜のＰＺＴの一般式は、ＰｂＺｒ
1-x Ｔｉx Ｏ3 ，（０≦Ｘ≦１）であるが、このＸは
０．２＜Ｘ＜０．８であることが好ましい。
電体薄膜の膜厚は、１００〜４００ｎｍとりわけ１００
〜３００ｎｍが好ましい。このＰＺＴ膜は、ゾルゲル
法、スパッタリング、ＣＶＤ法などにより形成できる。
このＰＺＴ系誘電体薄膜のＰＺＴの一般式は、ＰｂＺｒ
1-x Ｔｉx Ｏ3 ，（０≦Ｘ≦１）であるが、このＸは
０．２＜Ｘ＜０．８であることが好ましい。
【００１９】このＰＺＴ系誘電体薄膜は、ＰＺＴのみか
ら構成されても良く、Ｌａなどを１５モル％以下含んで
いていも良い。
ら構成されても良く、Ｌａなどを１５モル％以下含んで
いていも良い。
【００２０】本発明において、下地層の結晶粒径を５０
ｎｍ以下とすることにより残留分極値が増大する理由は
次の通りであると推察される。
ｎｍ以下とすることにより残留分極値が増大する理由は
次の通りであると推察される。
【００２１】下部電極たる下地層表面のＰｔ又はＰｔ−
Ｔｉ合金はあらゆる成膜条件においてもほぼ［１１１]
配向する。ＰＺＴのペロブスカイト結晶構造は、下地層
３を構成する基板のＰｔ又はＰｔ−Ｔｉ結晶粒４の粒径
及び配向に合わせて柱状成長を行う。この結晶粒径が過
大であると、図１（ｂ）のようにＰＺＴの柱状晶１も過
大となり、その結果、過大な柱状晶１同士の間に配向方
向が [１１１] とは異なる結晶粒２が生成するようにな
る。このように配向方向が [１１１] 方向に配向してい
ない結晶粒２が多くなることにより残留分極値が低下す
る。
Ｔｉ合金はあらゆる成膜条件においてもほぼ［１１１]
配向する。ＰＺＴのペロブスカイト結晶構造は、下地層
３を構成する基板のＰｔ又はＰｔ−Ｔｉ結晶粒４の粒径
及び配向に合わせて柱状成長を行う。この結晶粒径が過
大であると、図１（ｂ）のようにＰＺＴの柱状晶１も過
大となり、その結果、過大な柱状晶１同士の間に配向方
向が [１１１] とは異なる結晶粒２が生成するようにな
る。このように配向方向が [１１１] 方向に配向してい
ない結晶粒２が多くなることにより残留分極値が低下す
る。
【００２２】下地層３の結晶粒径が５０ｎｍ以下になる
と、図１（ａ）のように柱状晶１が小さくなり、柱状晶
１間に配向方向が異なった結晶粒が殆ど生成しないよう
になる。即ち、殆どすべての柱状晶が [１１１] 方向に
配向し、これにより残留分極値が増大する。
と、図１（ａ）のように柱状晶１が小さくなり、柱状晶
１間に配向方向が異なった結晶粒が殆ど生成しないよう
になる。即ち、殆どすべての柱状晶が [１１１] 方向に
配向し、これにより残留分極値が増大する。
【００２３】
【実施例】
実施例１，２、比較例１，２
まず、下地層としてＰｔ層を形成した実施例及び比較例
について説明する。
について説明する。
【００２４】Ｓｉ（１００）ウエハー表面を熱酸化する
ことによりＳｉＯ2 層を６００ｎｍ程度形成した。
ことによりＳｉＯ2 層を６００ｎｍ程度形成した。
【００２５】次いで、この基板上にＤＣスパッタによ
り、Ａｒ３０ｓｃｃｍ、８００Ｗで成膜レート１７９Å
／ｍｉｎに設定して、基板温度室温（２０℃）によりＴ
ｉ薄膜３０ｎｍを形成後、Ｐｔ薄膜をＡｒ３０ｓｃｃ
ｍ、５００Ｗで成膜レート２９０Å／ｍｉｎに設定して
基板温度４５０℃（比較例１）、３００℃（比較例
２）、室温（実施例１）にて２００ｎｍ厚に成膜した。
実施例２では、ＤＣスパッタの代わりに電子ビーム蒸着
により、Ｔｉ薄膜（成膜レート５０Å／ｍｉｎ）及びＰ
ｔ薄膜（成膜レート２０Å／ｍｉｎ）をそれぞれ上記と
同厚さに成膜した。
り、Ａｒ３０ｓｃｃｍ、８００Ｗで成膜レート１７９Å
／ｍｉｎに設定して、基板温度室温（２０℃）によりＴ
ｉ薄膜３０ｎｍを形成後、Ｐｔ薄膜をＡｒ３０ｓｃｃ
ｍ、５００Ｗで成膜レート２９０Å／ｍｉｎに設定して
基板温度４５０℃（比較例１）、３００℃（比較例
２）、室温（実施例１）にて２００ｎｍ厚に成膜した。
実施例２では、ＤＣスパッタの代わりに電子ビーム蒸着
により、Ｔｉ薄膜（成膜レート５０Å／ｍｉｎ）及びＰ
ｔ薄膜（成膜レート２０Å／ｍｉｎ）をそれぞれ上記と
同厚さに成膜した。
【００２６】各Ｐｔ膜の結晶粒径は表１に示す通りであ
る。なお、結晶粒径の測定は常法に従い、走査型電子顕
微鏡を用いて成膜表面を測定し、粒径を計測してその平
均値を求める方法により行った。
る。なお、結晶粒径の測定は常法に従い、走査型電子顕
微鏡を用いて成膜表面を測定し、粒径を計測してその平
均値を求める方法により行った。
【００２７】このＰｔ下地層表面上にゾルゲル法により
ＰＺＴ薄膜を作製した。まず、ＰＺＴ薄膜表面にできる
Ｐｂ欠損によるロゼッタを防止するため、スピンコート
により１％ＰｂＴｉ０3 溶液を５００ｒｐｍ／ｍｉｎ、
３ｓｅｃ、３０００ｒｐｍ／ｍｉｎ、１５ｓｅｃの条件
で表面に塗布して、４００℃、１０ｍｉｎの条件で焼成
した。その後、同様に１０％ＰＺＴ（１１０／５２／４
８）溶液を５００ｒｐｍ／ｍｉｎ、３ｓｅｃ、３０００
ｒｐｍ／ｍｉｎ、１５ｓｅｃで表面に塗布して５ｍｉｎ
乾燥後、４００℃、１０ｍｉｎで仮焼成した。その工程
を５回繰り返した後、６００℃、６０ｍｉｎで焼成して
ＰＺＴを結晶化した。これにより膜厚２００ｎｍのＰＺ
Ｔ薄膜が得られた。
ＰＺＴ薄膜を作製した。まず、ＰＺＴ薄膜表面にできる
Ｐｂ欠損によるロゼッタを防止するため、スピンコート
により１％ＰｂＴｉ０3 溶液を５００ｒｐｍ／ｍｉｎ、
３ｓｅｃ、３０００ｒｐｍ／ｍｉｎ、１５ｓｅｃの条件
で表面に塗布して、４００℃、１０ｍｉｎの条件で焼成
した。その後、同様に１０％ＰＺＴ（１１０／５２／４
８）溶液を５００ｒｐｍ／ｍｉｎ、３ｓｅｃ、３０００
ｒｐｍ／ｍｉｎ、１５ｓｅｃで表面に塗布して５ｍｉｎ
乾燥後、４００℃、１０ｍｉｎで仮焼成した。その工程
を５回繰り返した後、６００℃、６０ｍｉｎで焼成して
ＰＺＴを結晶化した。これにより膜厚２００ｎｍのＰＺ
Ｔ薄膜が得られた。
【００２８】次に真空蒸着法により上部電極を金で作製
してＤ−Ｅヒステリシスを測定した。表１にこのＤ−Ｅ
ヒステリシスから求めた残留分極値を示す。
してＤ−Ｅヒステリシスを測定した。表１にこのＤ−Ｅ
ヒステリシスから求めた残留分極値を示す。
【００２９】実施例３，４、比較例３，４
下地層としてＰｔ−Ｔｉ合金（Ｐｔ：９６ｗｔ％，Ｔ
ｉ：４ｗｔ％）層を形成した実施例及び比較例について
説明する。
ｉ：４ｗｔ％）層を形成した実施例及び比較例について
説明する。
【００３０】ＳｉＯ2 層の形成及び成膜法を実施例１，
２、比較例１，２に準じてＳｉＯ2層、Ｔｉ薄膜、Ｐｔ
−Ｔｉ合金薄膜を形成した（ただし、Ｐｔ−Ｔｉ合金薄
膜の成膜時のレートのみ１３０Å／ｍｉｎに変え
た。）。
２、比較例１，２に準じてＳｉＯ2層、Ｔｉ薄膜、Ｐｔ
−Ｔｉ合金薄膜を形成した（ただし、Ｐｔ−Ｔｉ合金薄
膜の成膜時のレートのみ１３０Å／ｍｉｎに変え
た。）。
【００３１】その後、上記と同様にして上部電極を形成
し、残留分極値を測定した。測定結果を下地層の結晶粒
径と共に表１に示す。
し、残留分極値を測定した。測定結果を下地層の結晶粒
径と共に表１に示す。
【００３２】
【表１】
【００３３】表１の通り、結晶粒径を５０ｎｍ以下とす
ることにより、残留分極値が著しく向上することが明ら
かである。
ることにより、残留分極値が著しく向上することが明ら
かである。
【００３４】
【発明の効果】以上の通り、本発明によると、残留分極
値が著しく大きい誘電体薄膜が提供される。なお、今後
強誘電体薄膜メモリにおいてますます高集積化が進んで
いくと考えられるが、強誘電体材料が使用されているキ
ャパシタ部分の残留分極による蓄電容量が減少するとα
線によるソフトエラー率が増加し、使用不可能となる。
本発明で作製した強誘電体薄膜を使用した場合、蓄電容
量の低下が抑えられ、ソフトエラーが防止されるという
優れた効果が得られる。
値が著しく大きい誘電体薄膜が提供される。なお、今後
強誘電体薄膜メモリにおいてますます高集積化が進んで
いくと考えられるが、強誘電体材料が使用されているキ
ャパシタ部分の残留分極による蓄電容量が減少するとα
線によるソフトエラー率が増加し、使用不可能となる。
本発明で作製した強誘電体薄膜を使用した場合、蓄電容
量の低下が抑えられ、ソフトエラーが防止されるという
優れた効果が得られる。
【図１】下地層上に生成する柱状晶を示す模式的な断面
図である。
図である。
１ 柱状晶（ [１１１] 配向）
３ 下地層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｂ 3/00 Ｈ０１Ｂ 3/00 Ｆ
Ｈ
Ｈ０１Ｇ 4/12 ３９４ Ｈ０１Ｇ 4/12 ３９４
(56)参考文献 特開 平９−20980（ＪＰ，Ａ)
特開 平７−111107（ＪＰ，Ａ)
特開 平９−153598（ＪＰ，Ａ)
特開 平８−273436（ＪＰ，Ａ)
特開 平７−57535（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01B 3/00 - 3/14
C04B 35/49
Claims (4)
- 【請求項１】 Ｐｔ系下地層上に形成されたＰＺＴ系誘
電体薄膜において、該Ｐｔ系下地層の結晶粒径が５０ｎ
ｍ以下であることを特徴とする誘電体薄膜。 - 【請求項２】 請求項１において、前記誘電体薄膜の残
留分極値が５０μＣ／ｃｍ2 以上であることを特徴とす
る誘電体薄膜。 - 【請求項３】 請求項１において、Ｐｔ系下地層はＰｔ
又はＰｔ−Ｔｉ合金層であることを特徴とする誘電体薄
膜。 - 【請求項４】 Ｐｔ系下地層上にＰＺＴ系誘電体薄膜を
形成する方法において、該Ｐｔ系下地層の結晶粒径が５
０ｎｍ以下であることを特徴とする誘電体薄膜の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05611096A JP3405050B2 (ja) | 1996-03-13 | 1996-03-13 | 誘電体薄膜及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05611096A JP3405050B2 (ja) | 1996-03-13 | 1996-03-13 | 誘電体薄膜及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09239891A JPH09239891A (ja) | 1997-09-16 |
| JP3405050B2 true JP3405050B2 (ja) | 2003-05-12 |
Family
ID=13017961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05611096A Expired - Lifetime JP3405050B2 (ja) | 1996-03-13 | 1996-03-13 | 誘電体薄膜及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405050B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502928B1 (en) | 1998-07-29 | 2003-01-07 | Seiko Epson Corporation | Ink jet recording head and ink jet recording apparatus comprising the same |
| US7098503B1 (en) | 1998-08-27 | 2006-08-29 | Micron Technology, Inc. | Circuitry and capacitors comprising roughened platinum layers |
| CA2438360C (en) * | 2001-12-18 | 2010-02-09 | Matsushita Electric Industrial Co., Ltd. | Piezoelectric element, ink jet head, angular velocity sensor, manufacturing method thereof, and ink jet printing apparatus |
-
1996
- 1996-03-13 JP JP05611096A patent/JP3405050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09239891A (ja) | 1997-09-16 |
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