JP3321527B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）上の素子とバルク上の素子とを同一基板上に
同時に形成する際の、基板の製造方法に関するものであ
る。
方法、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）上の素子とバルク上の素子とを同一基板上に
同時に形成する際の、基板の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、シリコン基板上に絶縁膜を介して
単結晶シリコン層が形成されたＳＯＩ構造基板を用いた
デバイスが注目されている。以下、ＳＯＩ構造基板にお
ける絶縁膜上のシリコン層をＳＯＩ層という。
単結晶シリコン層が形成されたＳＯＩ構造基板を用いた
デバイスが注目されている。以下、ＳＯＩ構造基板にお
ける絶縁膜上のシリコン層をＳＯＩ層という。
【０００３】そして、このＳＯＩ構造基板を形成する方
法として、特開平１−４４０６０号公報や特開平１−１
２００４８号公報等に開示されている、アモルファスシ
リコンの再結晶化を用いた技術や、特開平６−１９６６
３５号公報に開示されている、単結晶シリコン基板に酸
素をイオン注入するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）技術や、特
開平４−６８５６９号公報や特開平４−７５３７８号公
報等に開示されている、貼り合わせ技術等によって作製
される。
法として、特開平１−４４０６０号公報や特開平１−１
２００４８号公報等に開示されている、アモルファスシ
リコンの再結晶化を用いた技術や、特開平６−１９６６
３５号公報に開示されている、単結晶シリコン基板に酸
素をイオン注入するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）技術や、特
開平４−６８５６９号公報や特開平４−７５３７８号公
報等に開示されている、貼り合わせ技術等によって作製
される。
【０００４】このＳＯＩ構造基板にデバイスを作製する
理由の１つにデバイスの消費電力低減が挙げられる。即
ち、ＳＯＩ層に形成されたソース／ドレインにおいて、
その空乏層が埋め込み酸化膜のような絶縁物に遮られて
伸びなければ、ジャンクションリーク電流の低減化が図
れる。また、ジャンクション容量の増加が抑えられるの
で、デバイスの高速化が図れることになる。特に、ＳＯ
Ｉ層が薄ければ薄いほどその効果は大きくなる。
理由の１つにデバイスの消費電力低減が挙げられる。即
ち、ＳＯＩ層に形成されたソース／ドレインにおいて、
その空乏層が埋め込み酸化膜のような絶縁物に遮られて
伸びなければ、ジャンクションリーク電流の低減化が図
れる。また、ジャンクション容量の増加が抑えられるの
で、デバイスの高速化が図れることになる。特に、ＳＯ
Ｉ層が薄ければ薄いほどその効果は大きくなる。
【０００５】しかしながら、ＳＯＩ構造基板では、その
構造に起因した特有の課題が別途発生する。その代表的
な課題は、チャージングに対して、極めて弱くなること
である。この対策として、製造プロセス面からは、チャ
ージアップを考慮した加工条件が採用される。更に、回
路面からは、ＥＳＤ（Ｅｌｅｃｔｒｏ ＳｔａｔｉｃＤ
ｅｓｔｒｏｙ）回路を設けて、デバイスの静電破壊を防
止している。
構造に起因した特有の課題が別途発生する。その代表的
な課題は、チャージングに対して、極めて弱くなること
である。この対策として、製造プロセス面からは、チャ
ージアップを考慮した加工条件が採用される。更に、回
路面からは、ＥＳＤ（Ｅｌｅｃｔｒｏ ＳｔａｔｉｃＤ
ｅｓｔｒｏｙ）回路を設けて、デバイスの静電破壊を防
止している。
【０００６】このＥＳＤ回路は帯電したデバイスの静電
荷を逃がすように働き、その際に、ＥＳＤ素子にかなり
大きな電流が流れることになる。一般に、ＳＯＩ構造基
板は、内部に埋め込み酸化膜をもっており、通常のバル
クシリコン基板より、回路発熱に対する放熱効果が弱い
という欠点がある。特に、ＳＯＩ層を薄膜化した場合に
は、そこに形成されたＥＳＤ回路が作動して電流を逃が
す際に、ジュール発熱で局所的に高温になり、その放熱
性が低いこととあいまってＥＳＤ回路そのものが発熱で
溶断してしまうという課題がある。
荷を逃がすように働き、その際に、ＥＳＤ素子にかなり
大きな電流が流れることになる。一般に、ＳＯＩ構造基
板は、内部に埋め込み酸化膜をもっており、通常のバル
クシリコン基板より、回路発熱に対する放熱効果が弱い
という欠点がある。特に、ＳＯＩ層を薄膜化した場合に
は、そこに形成されたＥＳＤ回路が作動して電流を逃が
す際に、ジュール発熱で局所的に高温になり、その放熱
性が低いこととあいまってＥＳＤ回路そのものが発熱で
溶断してしまうという課題がある。
【０００７】この傾向は、ＳＯＩ層が薄くなる、又は、
埋め込み酸化膜が厚くなるほど顕著になる。これを防止
するために、ＥＳＤ回路の配線幅を大きくして発熱量を
抑える方法も考えられるが、チップサイズが増大し、コ
ストアップを招く。したがって、ＳＯＩ構造基板では、
いかに効率的に、ＥＳＤ回路を形成するかが重要な課題
となる。
埋め込み酸化膜が厚くなるほど顕著になる。これを防止
するために、ＥＳＤ回路の配線幅を大きくして発熱量を
抑える方法も考えられるが、チップサイズが増大し、コ
ストアップを招く。したがって、ＳＯＩ構造基板では、
いかに効率的に、ＥＳＤ回路を形成するかが重要な課題
となる。
【０００８】
【発明が解決しようとする課題】ところで、上述したＳ
ＯＩ構造基板にＢｉ−ＣＭＯＳのような複合デバイスを
形成するためには、膜厚が均一であるＳＯＩ層において
は、バイポーラトランジスタの構造上薄膜化に限界があ
り、ＭＯＳトランジスタの低消費電力化、高速化には寄
与できなかった。
ＯＩ構造基板にＢｉ−ＣＭＯＳのような複合デバイスを
形成するためには、膜厚が均一であるＳＯＩ層において
は、バイポーラトランジスタの構造上薄膜化に限界があ
り、ＭＯＳトランジスタの低消費電力化、高速化には寄
与できなかった。
【０００９】そのための方法として、図５に示すよう
に、通常のバルクシリコン基板において、ＭＯＳトラン
ジスタを形成する領域のみ、上述のアモルファスシリコ
ンの再結晶化で、ＳＯＩ層を形成し、バルクシリコン領
域とＳＯＩ層領域とを使い分ける方法がある。
に、通常のバルクシリコン基板において、ＭＯＳトラン
ジスタを形成する領域のみ、上述のアモルファスシリコ
ンの再結晶化で、ＳＯＩ層を形成し、バルクシリコン領
域とＳＯＩ層領域とを使い分ける方法がある。
【００１０】即ち、シリコン基板２１上に部分的に絶縁
膜２２を形成して（図５（ａ）、（ｂ））、アモルファ
スシリコンを堆積し（図示せず。）、熱処理を行うこと
によって、シリコン基板２１上に堆積されたアモルファ
スシリコン（図示せず。）がシード（基板の単結晶部
分）面２３からエピタキシャル成長して、再結晶化し、
上記絶縁膜２２上に再結晶化したシリコン層を成長さ
せ、ＳＯＩ層２４として用いるものである。
膜２２を形成して（図５（ａ）、（ｂ））、アモルファ
スシリコンを堆積し（図示せず。）、熱処理を行うこと
によって、シリコン基板２１上に堆積されたアモルファ
スシリコン（図示せず。）がシード（基板の単結晶部
分）面２３からエピタキシャル成長して、再結晶化し、
上記絶縁膜２２上に再結晶化したシリコン層を成長さ
せ、ＳＯＩ層２４として用いるものである。
【００１１】しかし、この方法では、アモルファスシリ
コンが結晶化する際、絶縁膜２２上におけるシードから
の距離が離れた部分では、シードからのエピタキシャル
成長よりも先に熱的に多結晶シリコンへ変換されてしま
うという課題があった。
コンが結晶化する際、絶縁膜２２上におけるシードから
の距離が離れた部分では、シードからのエピタキシャル
成長よりも先に熱的に多結晶シリコンへ変換されてしま
うという課題があった。
【００１２】このため、再結晶化するアモルファスシリ
コンに対し、面積あたりのシード数を増やし、アモルフ
ァスシリコンのエピタキシャル成長の効率を上げる方法
も採用されている。ところが、この方法では、各シード
からエピタキシャル成長したアモルファスシリコンの成
長点が衝突する位置で、シリコンの結晶面がずれ、結晶
欠陥が導入され、ＳＯＩ層の特性が低下するという別の
課題が発生することになる。
コンに対し、面積あたりのシード数を増やし、アモルフ
ァスシリコンのエピタキシャル成長の効率を上げる方法
も採用されている。ところが、この方法では、各シード
からエピタキシャル成長したアモルファスシリコンの成
長点が衝突する位置で、シリコンの結晶面がずれ、結晶
欠陥が導入され、ＳＯＩ層の特性が低下するという別の
課題が発生することになる。
【００１３】また、図６に示す特開平６−１９６６３５
号公報に開示されている、膜厚の異なるＳＯＩ層上にＢ
ｉ−ＣＭＯＳのような複合デバイスを作製する技術で
は、まず、埋め込み酸化膜３２の形成に際して基板３１
表面上にイオン注入阻止能力を有する膜（ＳｉＯ2、Ｓ
ｉ3Ｎ4等）３４を形成する。このとき、イオン注入阻止
膜３４はＭＯＳトランジスタ形成領域上に形成され、酸
素イオン注入によりバイポーラトランジスタ形成領域と
ＭＯＳトランジスタ形成領域で膜厚の異なるシリコン層
（ＳＯＩ層）３３の形成が可能となる。
号公報に開示されている、膜厚の異なるＳＯＩ層上にＢ
ｉ−ＣＭＯＳのような複合デバイスを作製する技術で
は、まず、埋め込み酸化膜３２の形成に際して基板３１
表面上にイオン注入阻止能力を有する膜（ＳｉＯ2、Ｓ
ｉ3Ｎ4等）３４を形成する。このとき、イオン注入阻止
膜３４はＭＯＳトランジスタ形成領域上に形成され、酸
素イオン注入によりバイポーラトランジスタ形成領域と
ＭＯＳトランジスタ形成領域で膜厚の異なるシリコン層
（ＳＯＩ層）３３の形成が可能となる。
【００１４】しかし、埋め込み酸化膜３２ａ、３２ｂ形
成のための酸素イオン注入によって、イオン注入阻止膜
３４からのノックオン原子による欠陥がＳＯＩ層３３に
残留する。また、イオン注入防止膜３４を有することに
より熱容量が部分的に大きくなり、イオン注入時の温度
がウエハ内で異なる。
成のための酸素イオン注入によって、イオン注入阻止膜
３４からのノックオン原子による欠陥がＳＯＩ層３３に
残留する。また、イオン注入防止膜３４を有することに
より熱容量が部分的に大きくなり、イオン注入時の温度
がウエハ内で異なる。
【００１５】図６（ａ）のイオン注入阻止膜３４下で温
度が低くなり、表１に示すように、第１埋め込み酸化膜
（ＳｉＯx）３２ａと第２埋め込み酸化膜（ＳｉＯy）３
２ｂはｘ＜ｙの関係となり、第１埋め込み酸化膜３２ａ
の耐圧が低くなるいう課題を有している。尚、通常酸素
イオンの注入は、５５０℃高温下で行うため、ＳＯＩ層
３３の欠陥はある程度回復していた。
度が低くなり、表１に示すように、第１埋め込み酸化膜
（ＳｉＯx）３２ａと第２埋め込み酸化膜（ＳｉＯy）３
２ｂはｘ＜ｙの関係となり、第１埋め込み酸化膜３２ａ
の耐圧が低くなるいう課題を有している。尚、通常酸素
イオンの注入は、５５０℃高温下で行うため、ＳＯＩ層
３３の欠陥はある程度回復していた。
【００１６】
【表１】
【００１７】しかし、イオン注入防止膜３４の下では、
温度が低くなるため、ＳＯＩ層３３の欠陥が大きいとい
う課題があった。更に、図６（ｂ）に示すように、界面
からの転位によりＳＯＩ層３３に欠陥３５が発生する課
題も有している。
温度が低くなるため、ＳＯＩ層３３の欠陥が大きいとい
う課題があった。更に、図６（ｂ）に示すように、界面
からの転位によりＳＯＩ層３３に欠陥３５が発生する課
題も有している。
【００１８】また、特開平４−７５３７８号公報に記載
の貼り合わせ技術は、基板を貼り合わせる際に、一方の
基板と導通するポリシリコンを堆積してから貼り合わせ
る技術であり、この技術を応用することにより、バルク
シリコン領域をポリシリコンとすることで、バルクシリ
コン領域とＳＯＩ領域とを有する基板が得られるが、バ
ルクシリコン領域はポリシリコンであるので、従来のバ
ルクシリコン領域が単結晶シリコンである場合に比べて
トランジスタ特性が劣り、リーク電流が増加する等の問
題点が生じる。
の貼り合わせ技術は、基板を貼り合わせる際に、一方の
基板と導通するポリシリコンを堆積してから貼り合わせ
る技術であり、この技術を応用することにより、バルク
シリコン領域をポリシリコンとすることで、バルクシリ
コン領域とＳＯＩ領域とを有する基板が得られるが、バ
ルクシリコン領域はポリシリコンであるので、従来のバ
ルクシリコン領域が単結晶シリコンである場合に比べて
トランジスタ特性が劣り、リーク電流が増加する等の問
題点が生じる。
【００１９】本発明は、微細化プロセスへの対応も可能
なように、ＳＯＩ層とバルクシリコンとの接合面の段差
を低減させた、ＳＯＩ層領域とバルクシリコン領域とを
同一基板に有する半導体装置の製造方法を提供すること
を目的とする。
なように、ＳＯＩ層とバルクシリコンとの接合面の段差
を低減させた、ＳＯＩ層領域とバルクシリコン領域とを
同一基板に有する半導体装置の製造方法を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、ＳＯＩ層領域とバルクシリコン領域と
を有する基板を備えた半導体装置の製造方法において、
表面上に絶縁膜を介して第１単結晶シリコン層が形成さ
れているシリコン基板の、所定の領域の表面を露出させ
る工程と、表面全体が上記第１単結晶シリコン層表面よ
り高くなるように、全面に第２単結晶シリコン層を形成
する工程と、全面に平坦化膜を形成した後、異方性エッ
チングによるエッチバックを行い、ＳＯＩ領域上の上記
平坦化膜を除去する工程と、上記残った平坦化膜をマス
クに、該残った平坦化膜下の第２単結晶シリコン層表面
と上記ＳＯＩ領域上の第２単結晶シリコン層表面を同一
面上に位置するように、上記第２単結晶シリコン層をエ
ッチングする工程と、上記第２単結晶シリコン層のエッ
チング工程後、第２単結晶シリコン層表面を酸化し、そ
の後該酸化膜を除去する工程を有することを特徴とする
ものである。
置の製造方法は、ＳＯＩ層領域とバルクシリコン領域と
を有する基板を備えた半導体装置の製造方法において、
表面上に絶縁膜を介して第１単結晶シリコン層が形成さ
れているシリコン基板の、所定の領域の表面を露出させ
る工程と、表面全体が上記第１単結晶シリコン層表面よ
り高くなるように、全面に第２単結晶シリコン層を形成
する工程と、全面に平坦化膜を形成した後、異方性エッ
チングによるエッチバックを行い、ＳＯＩ領域上の上記
平坦化膜を除去する工程と、上記残った平坦化膜をマス
クに、該残った平坦化膜下の第２単結晶シリコン層表面
と上記ＳＯＩ領域上の第２単結晶シリコン層表面を同一
面上に位置するように、上記第２単結晶シリコン層をエ
ッチングする工程と、上記第２単結晶シリコン層のエッ
チング工程後、第２単結晶シリコン層表面を酸化し、そ
の後該酸化膜を除去する工程を有することを特徴とする
ものである。
【００２１】
【００２２】また、請求項２記載の半導体装置の製造方
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層が形成されているシ
リコン基板の所定の領域の上記第１単結晶シリコン層及
び上記絶縁膜を除去し、上記シリコン基板を露出させる
工程と、表面全体が上記第１単結晶シリコン層表面より
高くなるように、全面に第２単結晶シリコン層を形成す
る工程と、機械的研磨により、上記第２単結晶シリコン
層表面を平坦化する工程と、上記第２の単結晶シリコン
層表面を平坦化する工程の後、表面を酸化し、その後該
酸化膜を除去する工程を有することを特徴とするもので
ある。
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層が形成されているシ
リコン基板の所定の領域の上記第１単結晶シリコン層及
び上記絶縁膜を除去し、上記シリコン基板を露出させる
工程と、表面全体が上記第１単結晶シリコン層表面より
高くなるように、全面に第２単結晶シリコン層を形成す
る工程と、機械的研磨により、上記第２単結晶シリコン
層表面を平坦化する工程と、上記第２の単結晶シリコン
層表面を平坦化する工程の後、表面を酸化し、その後該
酸化膜を除去する工程を有することを特徴とするもので
ある。
【００２３】
【００２４】また、請求項３記載の半導体装置の製造方
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層及び耐酸化膜が形成
されているシリコン基板の所定の領域の上記耐酸化膜、
上記第１単結晶シリコン層及び上記絶縁膜を除去し、上
記シリコン基板を露出させる工程と、表面全体が上記耐
酸化膜表面より高くなるように、全面に第２単結晶シリ
コン層を形成する工程と、全面に平坦化膜を形成した
後、エッチバックにより、上記ＳＯＩ領域上の平坦化膜
を除去する工程と、上記残った平坦化膜をマスクに、該
残った平坦化膜下の第２単結晶シリコン層表面と上記Ｓ
ＯＩ領域上の第２単結晶シリコン層表面を同一面上に位
置するように上記第２単結晶シリコン層をエッチングす
る工程と、上記バルクシリコン領域上の上記第２単結晶
シリコン層表面が上記第１単結晶シリコン層表面と同一
面上になるように、上記第２単結晶シリコン層を酸化し
た後、該酸化膜及び上記耐酸化膜を除去する工程を有す
ることを特徴とするものである。
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層及び耐酸化膜が形成
されているシリコン基板の所定の領域の上記耐酸化膜、
上記第１単結晶シリコン層及び上記絶縁膜を除去し、上
記シリコン基板を露出させる工程と、表面全体が上記耐
酸化膜表面より高くなるように、全面に第２単結晶シリ
コン層を形成する工程と、全面に平坦化膜を形成した
後、エッチバックにより、上記ＳＯＩ領域上の平坦化膜
を除去する工程と、上記残った平坦化膜をマスクに、該
残った平坦化膜下の第２単結晶シリコン層表面と上記Ｓ
ＯＩ領域上の第２単結晶シリコン層表面を同一面上に位
置するように上記第２単結晶シリコン層をエッチングす
る工程と、上記バルクシリコン領域上の上記第２単結晶
シリコン層表面が上記第１単結晶シリコン層表面と同一
面上になるように、上記第２単結晶シリコン層を酸化し
た後、該酸化膜及び上記耐酸化膜を除去する工程を有す
ることを特徴とするものである。
【００２５】また、請求項４記載の半導体装置の製造方
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層及び耐酸化膜が形成
されているシリコン基板の所定の領域の上記耐酸化膜、
上記第１単結晶シリコン層及び上記絶縁膜を除去し、上
記シリコン基板を露出させる工程と、表面全体が上記耐
酸化膜表面より高くなるように、全面に第２単結晶シリ
コン層を形成する工程と、上記耐酸化膜をエッチングス
トッパーとして、上記第２単結晶シリコン層を機械的研
磨により除去し、表面を平坦化する工程と、上記バルク
シリコン領域上の上記第２単結晶シリコン層表面が上記
第１単結晶シリコン層表面と同一面上になるように、上
記残った第２単結晶シリコン層を酸化した後、該酸化膜
及び上記耐酸化膜を除去する工程を有することを特徴と
するものである。
法は、ＳＯＩ層領域とバルクシリコン領域とを有する基
板を備えた半導体装置の製造方法において、表面上に絶
縁膜を介して第１単結晶シリコン層及び耐酸化膜が形成
されているシリコン基板の所定の領域の上記耐酸化膜、
上記第１単結晶シリコン層及び上記絶縁膜を除去し、上
記シリコン基板を露出させる工程と、表面全体が上記耐
酸化膜表面より高くなるように、全面に第２単結晶シリ
コン層を形成する工程と、上記耐酸化膜をエッチングス
トッパーとして、上記第２単結晶シリコン層を機械的研
磨により除去し、表面を平坦化する工程と、上記バルク
シリコン領域上の上記第２単結晶シリコン層表面が上記
第１単結晶シリコン層表面と同一面上になるように、上
記残った第２単結晶シリコン層を酸化した後、該酸化膜
及び上記耐酸化膜を除去する工程を有することを特徴と
するものである。
【００２６】更に、請求項５記載の半導体装置の製造方
法は、上記バルクシリコン領域と上記ＳＯＩ層領域との
接合領域を選択的に酸化し、素子分離膜を形成し、上記
バルクシリコン領域とＳＯＩ層領域とを電気的に分離す
る工程を有することを特徴とする、請求項１乃至請求項
４のいずれかに記載の半導体装置の製造方法である。
法は、上記バルクシリコン領域と上記ＳＯＩ層領域との
接合領域を選択的に酸化し、素子分離膜を形成し、上記
バルクシリコン領域とＳＯＩ層領域とを電気的に分離す
る工程を有することを特徴とする、請求項１乃至請求項
４のいずれかに記載の半導体装置の製造方法である。
【００２７】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００２８】図１は本発明の第１の実施の形態の半導体
装置の前半の製造工程を示す図、図２は本発明の第１の
実施の形態の半導体装置の後半の製造工程を示す図、図
３は本発明の第２の実施の形態の半導体装置の製造工程
を示す図、図４は本発明の第３の実施の形態の半導体装
置の製造工程を示す図である。
装置の前半の製造工程を示す図、図２は本発明の第１の
実施の形態の半導体装置の後半の製造工程を示す図、図
３は本発明の第２の実施の形態の半導体装置の製造工程
を示す図、図４は本発明の第３の実施の形態の半導体装
置の製造工程を示す図である。
【００２９】図１乃至図４において、１はシリコン基
板、２は埋め込み酸化膜、３はＳＯＩ層、４はシリコン
窒化膜のシリコン層へストレスを緩和するための第１シ
リコン酸化膜、５、１１は耐酸化膜としてのシリコン窒
化膜、６はバルクシリコン領域となる領域、７はアモル
ファスシリコン膜、８は再結晶シリコン膜、９はＳＯＧ
膜、１０は第２シリコン酸化膜、１２は第３シリコン酸
化膜である。
板、２は埋め込み酸化膜、３はＳＯＩ層、４はシリコン
窒化膜のシリコン層へストレスを緩和するための第１シ
リコン酸化膜、５、１１は耐酸化膜としてのシリコン窒
化膜、６はバルクシリコン領域となる領域、７はアモル
ファスシリコン膜、８は再結晶シリコン膜、９はＳＯＧ
膜、１０は第２シリコン酸化膜、１２は第３シリコン酸
化膜である。
【００３０】本発明において、従来技術で形成したＳＯ
Ｉ構造基板の一部にバルクシリコン領域を形成とするこ
とで、ＳＯＩ層の高品質化が図れる。
Ｉ構造基板の一部にバルクシリコン領域を形成とするこ
とで、ＳＯＩ層の高品質化が図れる。
【００３１】以下、図１及び図２を用いて、本発明の第
１の実施の形態の半導体装置の製造工程を説明する。ま
ず、シリコン基板１上に埋め込み酸化膜２の厚さが約１
００ｎｍの厚さに、ＳＯＩ層３が約５５ｎｍの厚さに形
成されたＳＯＩ構造基板を用いて、熱酸化により、ＳＯ
Ｉ層３の表面に厚さ１０ｎｍの第１シリコン酸化膜４を
形成し、ＬＰ−ＣＶＤ法により、厚さ１００ｎｍのシリ
コン窒化膜５を形成した（図１（ａ））。この時点で、
ＳＯＩ層３の厚さは約５０ｎｍとなっている。
１の実施の形態の半導体装置の製造工程を説明する。ま
ず、シリコン基板１上に埋め込み酸化膜２の厚さが約１
００ｎｍの厚さに、ＳＯＩ層３が約５５ｎｍの厚さに形
成されたＳＯＩ構造基板を用いて、熱酸化により、ＳＯ
Ｉ層３の表面に厚さ１０ｎｍの第１シリコン酸化膜４を
形成し、ＬＰ−ＣＶＤ法により、厚さ１００ｎｍのシリ
コン窒化膜５を形成した（図１（ａ））。この時点で、
ＳＯＩ層３の厚さは約５０ｎｍとなっている。
【００３２】次に、従来のフォトリソグラフィ技術とド
ライエッチング技術により、フォトレジスト（図示せ
ず。）をマスクに、バルクシリコン領域となる領域６の
シリコン窒化膜５及び第１シリコン酸化膜４、ＳＯＩ層
３、埋め込み酸化膜２を除去し、シリコン基板１表面を
露出させる（図１（ｂ））。
ライエッチング技術により、フォトレジスト（図示せ
ず。）をマスクに、バルクシリコン領域となる領域６の
シリコン窒化膜５及び第１シリコン酸化膜４、ＳＯＩ層
３、埋め込み酸化膜２を除去し、シリコン基板１表面を
露出させる（図１（ｂ））。
【００３３】次に、アモルファスシリコン膜７をＬＰ−
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積する（図１（ｃ））。この際、バルクシリコ
ン領域となる領域６のアモルファスシリコン膜７表面が
ＳＯＩ層３表面より高くなるように設定する。
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積する（図１（ｃ））。この際、バルクシリコ
ン領域となる領域６のアモルファスシリコン膜７表面が
ＳＯＩ層３表面より高くなるように設定する。
【００３４】次に、ＳＯＩ構造基板を熱処理炉に入れ
て、不活性雰囲気下で、６００℃で、１８時間処理を行
って、シリコン基板１のバルクシリコン領域となる領域
６表面をシードとして、アモルファスシリコン膜７をエ
ピタキシャル成長させ、再結晶シリコン膜８を形成し
た。尚、このアモルファスシリコンの再結晶化は、次の
ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜９のベーク時
に同時に行ってもよい。
て、不活性雰囲気下で、６００℃で、１８時間処理を行
って、シリコン基板１のバルクシリコン領域となる領域
６表面をシードとして、アモルファスシリコン膜７をエ
ピタキシャル成長させ、再結晶シリコン膜８を形成し
た。尚、このアモルファスシリコンの再結晶化は、次の
ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜９のベーク時
に同時に行ってもよい。
【００３５】次に、有機タイプのＳＯＧ膜９をスピンコ
ートにより形成し、４００℃、３０分間ベーク焼成し、
ＳＯＩ構造基板表面の平坦化を図った（図１（ｄ））。
この際のＳＯＧの塗布量は、フラットウエハで３３０ｎ
ｍ程度形成される量である。このＳＯＧ膜９の平坦性は
下地のパターンに対して依存するため、ＳＯＩ層３上の
ＳＯＧ膜９とバルクシリコン領域となる領域６上のＳＯ
Ｇ膜９による段差は一定していないが、およそ１０ｎｍ
前後である。また、ＳＯＩ層３上のＳＯＧ膜９の厚さは
約１００ｎｍ前後、バルクシリコン領域となる領域６の
ＳＯＧ膜９の厚さは約３５０ｎｍ前後であった。
ートにより形成し、４００℃、３０分間ベーク焼成し、
ＳＯＩ構造基板表面の平坦化を図った（図１（ｄ））。
この際のＳＯＧの塗布量は、フラットウエハで３３０ｎ
ｍ程度形成される量である。このＳＯＧ膜９の平坦性は
下地のパターンに対して依存するため、ＳＯＩ層３上の
ＳＯＧ膜９とバルクシリコン領域となる領域６上のＳＯ
Ｇ膜９による段差は一定していないが、およそ１０ｎｍ
前後である。また、ＳＯＩ層３上のＳＯＧ膜９の厚さは
約１００ｎｍ前後、バルクシリコン領域となる領域６の
ＳＯＧ膜９の厚さは約３５０ｎｍ前後であった。
【００３６】尚、このＳＯＧ膜９は後にＳＯＩ層３上の
再結晶シリコン膜８をエッチバックする際のマスクとし
て使用するため、シリコンのエッチングにできるだけ耐
性があり、且つ、できるだけ段差の平坦化能力の優れた
ものが望まれる。具体的には、ラダーシリコン型のＳＯ
Ｇを用いるのが望ましい。
再結晶シリコン膜８をエッチバックする際のマスクとし
て使用するため、シリコンのエッチングにできるだけ耐
性があり、且つ、できるだけ段差の平坦化能力の優れた
ものが望まれる。具体的には、ラダーシリコン型のＳＯ
Ｇを用いるのが望ましい。
【００３７】次に、ドライエッチング装置により、ＣＦ
4のプラズマにより、ＳＯＩ構造基板表面をエッチバッ
クし、ＳＯＩ層３上のＳＯＧ膜９を完全にエッチバック
した（図１（ｅ））。このときのＳＯＩ層３上の再結晶
シリコン膜８の厚さは約３８０ｎｍ、バルクシリコン領
域となる領域６上のＳＯＧ膜９は約２４５ｎｍとなって
いる。ここで、ＳＯＧ膜９は上述したように、下地のパ
ターン密度に対して依存性を有しているので、ＳＯＧ膜
９のエッチバックは、シリコンに対して比較的選択比が
大きくなるように、エッチング条件を設定する。このた
め、ＳＯＧ膜９に対するエッチングガスとしては、でき
るだけシリコンに対してシリコン酸化膜の選択比の大き
い、具体的には、５〜１０、シリコン酸化膜のエッチン
グに用いるエッチングガス、具体的には上記ＣＦ4やＣ2
Ｆ6等を用いるのが良い。また、例えば、エッチングガ
スとして、ＣＦ4を用いた場合のエッチング条件は、温
度を−１０〜２０℃、圧力を５ｍＴｏｒｒ〜１．５Ｔｏ
ｒｒ、ガス流量を２０〜４０ＳＣＣＭとする。このよう
にすることにより、図１（ｄ）のＦ点に示すような凸パ
ターン周辺のＳＯＧ膜９の薄い箇所の影響を低減でき
る。Ｆ点のＳＯＧがすべてエッチバックされて、シリコ
ンが露出した場合、シリコンのエッチングを選択比向上
により最大限に抑えることができる。ここで、シリコン
のエッチングを抑えることが、次工程のシリコンのエッ
チバック後の平坦性を有する形状を確保するため、重要
である。
4のプラズマにより、ＳＯＩ構造基板表面をエッチバッ
クし、ＳＯＩ層３上のＳＯＧ膜９を完全にエッチバック
した（図１（ｅ））。このときのＳＯＩ層３上の再結晶
シリコン膜８の厚さは約３８０ｎｍ、バルクシリコン領
域となる領域６上のＳＯＧ膜９は約２４５ｎｍとなって
いる。ここで、ＳＯＧ膜９は上述したように、下地のパ
ターン密度に対して依存性を有しているので、ＳＯＧ膜
９のエッチバックは、シリコンに対して比較的選択比が
大きくなるように、エッチング条件を設定する。このた
め、ＳＯＧ膜９に対するエッチングガスとしては、でき
るだけシリコンに対してシリコン酸化膜の選択比の大き
い、具体的には、５〜１０、シリコン酸化膜のエッチン
グに用いるエッチングガス、具体的には上記ＣＦ4やＣ2
Ｆ6等を用いるのが良い。また、例えば、エッチングガ
スとして、ＣＦ4を用いた場合のエッチング条件は、温
度を−１０〜２０℃、圧力を５ｍＴｏｒｒ〜１．５Ｔｏ
ｒｒ、ガス流量を２０〜４０ＳＣＣＭとする。このよう
にすることにより、図１（ｄ）のＦ点に示すような凸パ
ターン周辺のＳＯＧ膜９の薄い箇所の影響を低減でき
る。Ｆ点のＳＯＧがすべてエッチバックされて、シリコ
ンが露出した場合、シリコンのエッチングを選択比向上
により最大限に抑えることができる。ここで、シリコン
のエッチングを抑えることが、次工程のシリコンのエッ
チバック後の平坦性を有する形状を確保するため、重要
である。
【００３８】次に、上記エッチング装置において、エッ
チングガスをＳＦ6にして、ＳＯＧ膜９をマスクにＳＯ
Ｉ層３上の再結晶シリコン膜８をおよそ２４０ｎｍエッ
チバックする。このときのエッチング終点は、バルクシ
リコン領域となる領域６上の再結晶シリコン膜８上面
（図１（ｆ）のＡ点）とＳＯＩ層３上の再結晶シリコン
膜８上面（図１（ｆ）のＣ点）をほぼ同じ高さになるよ
うにエッチバック量をコントロールする。このとき、バ
ルクシリコン領域となる領域６上のＳＯＧ膜９の膜厚は
約２３０ｎｍであった（図１（ｆ））。
チングガスをＳＦ6にして、ＳＯＧ膜９をマスクにＳＯ
Ｉ層３上の再結晶シリコン膜８をおよそ２４０ｎｍエッ
チバックする。このときのエッチング終点は、バルクシ
リコン領域となる領域６上の再結晶シリコン膜８上面
（図１（ｆ）のＡ点）とＳＯＩ層３上の再結晶シリコン
膜８上面（図１（ｆ）のＣ点）をほぼ同じ高さになるよ
うにエッチバック量をコントロールする。このとき、バ
ルクシリコン領域となる領域６上のＳＯＧ膜９の膜厚は
約２３０ｎｍであった（図１（ｆ））。
【００３９】このエッチバックにより、図１（ｆ）のＡ
点と、アモルファスシリコン膜７堆積時のＳＯＩ層３の
サイド部のシリコンのエッチバック後の高さ（図１
（ｆ）のＢ点）とが同じ高さになれば、Ｃ点における再
結晶シリコン膜８はすべてエッチング除去されてもよ
い。
点と、アモルファスシリコン膜７堆積時のＳＯＩ層３の
サイド部のシリコンのエッチバック後の高さ（図１
（ｆ）のＢ点）とが同じ高さになれば、Ｃ点における再
結晶シリコン膜８はすべてエッチング除去されてもよ
い。
【００４０】尚、ＳＯＧ膜９から成るマスクに対してで
きるだけシリコンのエッチングの選択比の大きなエッチ
ングガスを用いることが必要である。例えば、エッチン
グガスとして、ＳＦ6や、ＨＢｒ／Ｃｌ2等を用いること
によりその選択比は３０〜５０程度確保でき、ＳＯＧ膜
９をマスクとしてシリコンをエッチングできる。また、
例えば、エッチングガスとして、ＳＦ6を用いた場合の
エッチング条件は、温度を２０〜３０℃、圧力を５〜１
０ｍＴｏｒｒ、ガス流量を２０〜４０ＳＣＣＭ、ＲＦパ
ワーを２００〜３００Ｗとする。
きるだけシリコンのエッチングの選択比の大きなエッチ
ングガスを用いることが必要である。例えば、エッチン
グガスとして、ＳＦ6や、ＨＢｒ／Ｃｌ2等を用いること
によりその選択比は３０〜５０程度確保でき、ＳＯＧ膜
９をマスクとしてシリコンをエッチングできる。また、
例えば、エッチングガスとして、ＳＦ6を用いた場合の
エッチング条件は、温度を２０〜３０℃、圧力を５〜１
０ｍＴｏｒｒ、ガス流量を２０〜４０ＳＣＣＭ、ＲＦパ
ワーを２００〜３００Ｗとする。
【００４１】次に、フッ化水素酸溶液で、ＳＯＩ構造基
板の表面に残ったＳＯＧ膜９を除去する（図２
（ａ））。この時点で、アモルファスシリコン膜７を堆
積した際のサイドウォール部（図１（ｆ）のＢ点）は、
エッチングプラズマにさらされ、ガス起因の不純物やダ
メージが導入されている。これを低減するために、次の
酸化工程により、再結晶シリコン膜８の表面を酸化し、
バルクシリコン領域表面とＳＯＩ層領域表面とが平坦化
されるように加工する。
板の表面に残ったＳＯＧ膜９を除去する（図２
（ａ））。この時点で、アモルファスシリコン膜７を堆
積した際のサイドウォール部（図１（ｆ）のＢ点）は、
エッチングプラズマにさらされ、ガス起因の不純物やダ
メージが導入されている。これを低減するために、次の
酸化工程により、再結晶シリコン膜８の表面を酸化し、
バルクシリコン領域表面とＳＯＩ層領域表面とが平坦化
されるように加工する。
【００４２】次に、エッチバック時のダメージ除去のた
めに、バルクシリコン領域となる領域６上の再結晶シリ
コン膜８を酸化し、厚さが５６０ｎｍ程度の第２シリコ
ン酸化膜１０を形成した。この酸化処理により、ダメー
ジ等はシリコン酸化膜１０に取り込まれて、除去され
る。この際、ＳＯＩ層３上のシリコン窒化膜５が耐酸化
バリアとして作用するので、ＳＯＩ層３の酸化は起こら
ず、ＳＯＩ層３の膜減りを防止できる。そして、この酸
化は、ＳＯＩ層３の上面（図２（ｂ）のＤ点）とバルク
シリコン領域となる領域６上のシリコン面（図２（ｂ）
のＥ点）が同じ高さになるように行うことが重要とな
る。このことによって、ＳＯＩ層領域とバルクシリコン
領域となる領域６との段差をなくし、ＳＯＩ構造基板表
面の平坦化をすることができる。尚、ＳＯＩ層３上にシ
リコン窒化膜５を形成せずに直接ＳＯＩ層３上にアモル
ファスシリコンを堆積し、エッチバックによる平坦化の
みを行う方法を用いてもよい。
めに、バルクシリコン領域となる領域６上の再結晶シリ
コン膜８を酸化し、厚さが５６０ｎｍ程度の第２シリコ
ン酸化膜１０を形成した。この酸化処理により、ダメー
ジ等はシリコン酸化膜１０に取り込まれて、除去され
る。この際、ＳＯＩ層３上のシリコン窒化膜５が耐酸化
バリアとして作用するので、ＳＯＩ層３の酸化は起こら
ず、ＳＯＩ層３の膜減りを防止できる。そして、この酸
化は、ＳＯＩ層３の上面（図２（ｂ）のＤ点）とバルク
シリコン領域となる領域６上のシリコン面（図２（ｂ）
のＥ点）が同じ高さになるように行うことが重要とな
る。このことによって、ＳＯＩ層領域とバルクシリコン
領域となる領域６との段差をなくし、ＳＯＩ構造基板表
面の平坦化をすることができる。尚、ＳＯＩ層３上にシ
リコン窒化膜５を形成せずに直接ＳＯＩ層３上にアモル
ファスシリコンを堆積し、エッチバックによる平坦化の
みを行う方法を用いてもよい。
【００４３】最後に、フッ化水素酸系エッチャントを用
いて第２シリコン酸化膜１０、続いてリン酸を用いてシ
リコン窒化膜５、更にフッ化水素酸系エッチャントを用
いて第１酸化膜４を除去すれば、ＳＯＩ層領域とバルク
シリコン領域との両特性をもつ基板が形成される（図２
（ｃ））。尚、本発明において、予めシリコン窒化膜５
をＳＯＩ構造基板に形成する際、下地に第１シリコン酸
化膜４を形成す必要は必ずしもない。
いて第２シリコン酸化膜１０、続いてリン酸を用いてシ
リコン窒化膜５、更にフッ化水素酸系エッチャントを用
いて第１酸化膜４を除去すれば、ＳＯＩ層領域とバルク
シリコン領域との両特性をもつ基板が形成される（図２
（ｃ））。尚、本発明において、予めシリコン窒化膜５
をＳＯＩ構造基板に形成する際、下地に第１シリコン酸
化膜４を形成す必要は必ずしもない。
【００４４】次に、本発明の第２の実施の形態の半導体
装置の製造工程を説明する。まず、シリコン基板１上に
ＳＯＩ層３が約５５ｎｍの厚さに、埋め込み酸化膜２の
厚さが約１００ｎｍの厚さに形成されたＳＯＩ構造基板
を用いて、ＳＯＩ層３の表面にＬＰ−ＣＶＤ法により、
厚さ３００ｎｍのシリコン窒化膜１１を形成した（図３
（ａ））。
装置の製造工程を説明する。まず、シリコン基板１上に
ＳＯＩ層３が約５５ｎｍの厚さに、埋め込み酸化膜２の
厚さが約１００ｎｍの厚さに形成されたＳＯＩ構造基板
を用いて、ＳＯＩ層３の表面にＬＰ−ＣＶＤ法により、
厚さ３００ｎｍのシリコン窒化膜１１を形成した（図３
（ａ））。
【００４５】次に、従来のフォトリソグラフィ技術とド
ライエッチング技術により、バルクシリコン領域となる
領域６のシリコン窒化膜１１、ＳＯＩ層３、埋め込み酸
化膜２を除去し、シリコン基板１表面を露出させる（図
３（ｂ））。
ライエッチング技術により、バルクシリコン領域となる
領域６のシリコン窒化膜１１、ＳＯＩ層３、埋め込み酸
化膜２を除去し、シリコン基板１表面を露出させる（図
３（ｂ））。
【００４６】次に、アモルファスシリコン膜７をＬＰ−
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積する。その後、ＳＯＩ構造基板を熱処理炉に
入れて、不活性雰囲気下で、６００℃で、１８時間処理
を行って、上述の第１の実施の形態と同様にアモルファ
スシリコン膜７をエピタキシャル成長させ、再結晶シリ
コン膜８を形成した（図３（ｃ））。
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積する。その後、ＳＯＩ構造基板を熱処理炉に
入れて、不活性雰囲気下で、６００℃で、１８時間処理
を行って、上述の第１の実施の形態と同様にアモルファ
スシリコン膜７をエピタキシャル成長させ、再結晶シリ
コン膜８を形成した（図３（ｃ））。
【００４７】次に、窒化膜１１をエッチングストッパー
として、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、機械的研
磨を行い、ＳＯＩ構造基板をフラットな状態とした（図
３（ｄ））。
として、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、機械的研
磨を行い、ＳＯＩ構造基板をフラットな状態とした（図
３（ｄ））。
【００４８】次に、ＳＯＩ層３とバルクシリコン領域と
なる領域６上の再結晶シリコン膜８の段差を低減するた
めにシリコン窒化膜１１の厚さ分だけ、バルクシリコン
領域となる領域６の再結晶シリコン膜８を酸化し、厚さ
約６７０ｎｍの第３シリコン酸化膜１２を形成した（図
３（ｅ））。この工程により、再結晶シリコン膜８表面
から、上記機械的研磨のダメージや研磨材からの汚染を
第３シリコン酸化膜１２に取り込んで取り除く。また、
この工程により、バルクシリコン領域となる領域６とＳ
ＯＩ層３との上の再結晶シリコン膜８の表面の段差を低
減する。その後、フッ化水素酸及びリン酸を用いて、第
３シリコン酸化膜１２及びシリコン窒化膜１１を除去す
る（図３（ｆ））。
なる領域６上の再結晶シリコン膜８の段差を低減するた
めにシリコン窒化膜１１の厚さ分だけ、バルクシリコン
領域となる領域６の再結晶シリコン膜８を酸化し、厚さ
約６７０ｎｍの第３シリコン酸化膜１２を形成した（図
３（ｅ））。この工程により、再結晶シリコン膜８表面
から、上記機械的研磨のダメージや研磨材からの汚染を
第３シリコン酸化膜１２に取り込んで取り除く。また、
この工程により、バルクシリコン領域となる領域６とＳ
ＯＩ層３との上の再結晶シリコン膜８の表面の段差を低
減する。その後、フッ化水素酸及びリン酸を用いて、第
３シリコン酸化膜１２及びシリコン窒化膜１１を除去す
る（図３（ｆ））。
【００４９】以上の工程により、ＳＯＩ層３とバルクシ
リコン領域の両特性を併せ持つ基板が形成できる。尚、
機械的研磨後にアモルファスシリコンを再結晶化し、続
いて酸化する一連の熱酸化処理を用いてもよいが、研磨
で表面に残留する不純物がシリコンの再結晶化熱処理時
にシリコン中へ拡散する懸念がある。
リコン領域の両特性を併せ持つ基板が形成できる。尚、
機械的研磨後にアモルファスシリコンを再結晶化し、続
いて酸化する一連の熱酸化処理を用いてもよいが、研磨
で表面に残留する不純物がシリコンの再結晶化熱処理時
にシリコン中へ拡散する懸念がある。
【００５０】次に、本発明の第３の実施の形態の半導体
装置の製造工程を説明する。本実施の形態は第１及び第
２の実施の形態において形成された、第１シリコン酸化
膜４及びシリコン窒化膜５、１１を形成しない場合の工
程についてのものである。
装置の製造工程を説明する。本実施の形態は第１及び第
２の実施の形態において形成された、第１シリコン酸化
膜４及びシリコン窒化膜５、１１を形成しない場合の工
程についてのものである。
【００５１】まず、シリコン基板１上にＳＯＩ層３が約
５５ｎｍの厚さに、埋め込み酸化膜２の厚さが約１００
ｎｍの厚さに形成されたＳＯＩ構造基板において（図４
（ａ））、従来のフォトリソグラフィ技術とドライエッ
チング技術により、バルクシリコン領域となる領域６の
ＳＯＩ層３、埋め込み酸化膜２を除去し、シリコン基板
１表面を露出させる（図４（ｂ））。
５５ｎｍの厚さに、埋め込み酸化膜２の厚さが約１００
ｎｍの厚さに形成されたＳＯＩ構造基板において（図４
（ａ））、従来のフォトリソグラフィ技術とドライエッ
チング技術により、バルクシリコン領域となる領域６の
ＳＯＩ層３、埋め込み酸化膜２を除去し、シリコン基板
１表面を露出させる（図４（ｂ））。
【００５２】次に、アモルファスシリコン膜７をＬＰ−
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積し（図４（ｃ））、その後、ＳＯＩ構造基板
を熱処理炉に入れて、不活性雰囲気下で、６００℃で、
１８時間処理を行って、アモルファスシリコン膜７をエ
ピタキシャル成長させ、再結晶シリコン膜８を形成す
る。その後、有機タイプのＳＯＧ膜９をスピンコート
し、４００℃、３０分間ベークした。
ＣＶＤ法により、約４００ｎｍの厚さにＳＯＩ構造基板
全面に堆積し（図４（ｃ））、その後、ＳＯＩ構造基板
を熱処理炉に入れて、不活性雰囲気下で、６００℃で、
１８時間処理を行って、アモルファスシリコン膜７をエ
ピタキシャル成長させ、再結晶シリコン膜８を形成す
る。その後、有機タイプのＳＯＧ膜９をスピンコート
し、４００℃、３０分間ベークした。
【００５３】次に、ドライエッチング装置により、ＣＦ
4のプラズマにより、ＳＯＩ構造基板表面をエッチバッ
クし、ＳＯＩ層３上のＳＯＧ膜９を完全にエッチバック
し、同一のエッチング装置において、エッチングガスを
ＳＦ6にして、ＳＯＧ膜９をマスクにＳＯＩ層３上の再
結晶シリコン膜８をエッチバックし、ＳＯＩ構造基板表
面を平坦化した。次に、フッ化水素酸溶液で、表面に残
ったＳＯＧ膜９を除去する（図４（ｄ））。また、平坦
化方法として、時間研磨で平坦化する方法を用いてもよ
い。具体的には、ＳＯＧ膜９を完全に研磨し終了時間で
研磨を停止する研磨方法を採用する。
4のプラズマにより、ＳＯＩ構造基板表面をエッチバッ
クし、ＳＯＩ層３上のＳＯＧ膜９を完全にエッチバック
し、同一のエッチング装置において、エッチングガスを
ＳＦ6にして、ＳＯＧ膜９をマスクにＳＯＩ層３上の再
結晶シリコン膜８をエッチバックし、ＳＯＩ構造基板表
面を平坦化した。次に、フッ化水素酸溶液で、表面に残
ったＳＯＧ膜９を除去する（図４（ｄ））。また、平坦
化方法として、時間研磨で平坦化する方法を用いてもよ
い。具体的には、ＳＯＧ膜９を完全に研磨し終了時間で
研磨を停止する研磨方法を採用する。
【００５４】以上の工程により、ＳＯＩ層領域とバルク
シリコン領域の両特性をもつ基板が形成される。
シリコン領域の両特性をもつ基板が形成される。
【００５５】上述の３つの方法では、アモルファスシリ
コンの再結晶化の際にエピタキシャル成長の方位の衝突
部分に結晶欠陥が残留することは避けられない。しかし
ながら、この欠陥は、バルクシリコン領域とＳＯＩ層領
域との接合面から若干バルクシリコン領域側に偏った位
置のみに導入されるので、バルクシリコン領域／ＳＯＩ
層領域接合面に従来のＬＯＳＯＣ技術等による素子分離
酸化膜を形成することにより、容易に解決できる。
コンの再結晶化の際にエピタキシャル成長の方位の衝突
部分に結晶欠陥が残留することは避けられない。しかし
ながら、この欠陥は、バルクシリコン領域とＳＯＩ層領
域との接合面から若干バルクシリコン領域側に偏った位
置のみに導入されるので、バルクシリコン領域／ＳＯＩ
層領域接合面に従来のＬＯＳＯＣ技術等による素子分離
酸化膜を形成することにより、容易に解決できる。
【００５６】また、ＳＯＩ構造基板は、アモルファスシ
リコンの再結晶技術を用いたもの、従来の貼り合わせ技
術を用いたもの、ＳＩＭＯＸ技術を用いたもの、シリコ
ン基板上に絶縁膜を介して、絶縁膜に設けられた開口部
から露出するシリコン基板をシードとしたエピタキシャ
ル成長技術等によって形成されるもの等が用いられる
が、貼り合わせ技術は、基板のコストが高くなり、ま
た、貼り合わせ面を極めて平坦に加工する必要があり、
更に貼り合わせ時に高温の熱処理が必要なことなど、量
産化をする場合、安定性に欠けるという課題を有してい
るので、ＳＩＭＯＸ技術やエピタキシャル成長技術によ
ってＳＯＩ構造基板を作製する方が望ましい。
リコンの再結晶技術を用いたもの、従来の貼り合わせ技
術を用いたもの、ＳＩＭＯＸ技術を用いたもの、シリコ
ン基板上に絶縁膜を介して、絶縁膜に設けられた開口部
から露出するシリコン基板をシードとしたエピタキシャ
ル成長技術等によって形成されるもの等が用いられる
が、貼り合わせ技術は、基板のコストが高くなり、ま
た、貼り合わせ面を極めて平坦に加工する必要があり、
更に貼り合わせ時に高温の熱処理が必要なことなど、量
産化をする場合、安定性に欠けるという課題を有してい
るので、ＳＩＭＯＸ技術やエピタキシャル成長技術によ
ってＳＯＩ構造基板を作製する方が望ましい。
【００５７】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、容易にバルクシリコン領域とＳＯＩ
層との両特性を併せ持つ基板を形成でき、特に、ＳＯＩ
層に形成された薄い低消費電力用デバイスに用いるＥＳ
Ｄ回路をバルクシリコン領域に形成することによりその
放熱特性を向上させ、ＥＳＤ回路への対処理能力向上に
寄与できる。
用いることにより、容易にバルクシリコン領域とＳＯＩ
層との両特性を併せ持つ基板を形成でき、特に、ＳＯＩ
層に形成された薄い低消費電力用デバイスに用いるＥＳ
Ｄ回路をバルクシリコン領域に形成することによりその
放熱特性を向上させ、ＥＳＤ回路への対処理能力向上に
寄与できる。
【００５８】また、フォトリソグラフィ技術とドライエ
ッチング技術とによって、ＳＯＩ基板の任意の場所にバ
ルクシリコン領域を形成できるので、ＳＯＩ層上に低消
費電力ＭＯＳトランジスタを、また、バルクシリコン領
域に高速バイポーラトランジスタを有するＢｉ−ＣＭＯ
Ｓ回路を従来より容易に形成できる。
ッチング技術とによって、ＳＯＩ基板の任意の場所にバ
ルクシリコン領域を形成できるので、ＳＯＩ層上に低消
費電力ＭＯＳトランジスタを、また、バルクシリコン領
域に高速バイポーラトランジスタを有するＢｉ−ＣＭＯ
Ｓ回路を従来より容易に形成できる。
【００５９】また、ＳＯＩ層表面とバルク部表面との段
差を殆ど無い状態で加工できるので、フォトリソグラフ
ィ工程における基板段差に起因したハレーションでのレ
ジストパターンくびれが防止でき、微細化プロセスへの
展開が容易になる。
差を殆ど無い状態で加工できるので、フォトリソグラフ
ィ工程における基板段差に起因したハレーションでのレ
ジストパターンくびれが防止でき、微細化プロセスへの
展開が容易になる。
【００６０】また、従来の再結晶によるＳＯＩ層形成に
おける結晶欠陥の残留の問題点は、ＳＯＩ構造基板を用
いることで回避しているので、ＳＯＩ層上に形成された
デバイスの信頼性が向上する。
おける結晶欠陥の残留の問題点は、ＳＯＩ構造基板を用
いることで回避しているので、ＳＯＩ層上に形成された
デバイスの信頼性が向上する。
【００６１】また、本発明を用いることにより、エッチ
ングプラズマにさらされ導入されたガス起因の不純物や
ダメージや、機械的研磨のダメージや研磨材を酸化膜に
取り込んで取り除くことができる。
ングプラズマにさらされ導入されたガス起因の不純物や
ダメージや、機械的研磨のダメージや研磨材を酸化膜に
取り込んで取り除くことができる。
【００６２】更に、請求項５に記載の本発明を用いるこ
とにより、アモルファスシリコンの再結晶化の際にエピ
タキシャル成長の方位の衝突部分に残留する結晶欠陥の
素子への影響を抑制することができる。
とにより、アモルファスシリコンの再結晶化の際にエピ
タキシャル成長の方位の衝突部分に残留する結晶欠陥の
素子への影響を抑制することができる。
【図１】本発明の第１の実施の形態の半導体装置の前半
の製造工程図である。
の製造工程図である。
【図２】本発明の第１の実施の形態の半導体装置の後半
の製造工程図である。
の製造工程図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
工程図である。
工程図である。
【図４】本発明の第３の実施の形態の半導体装置の製造
工程図である。
工程図である。
【図５】従来の技術による半導体装置の製造工程図であ
る。
る。
【図６】従来技術の問題点の説明に供する図である。
１ シリコン基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ 第１シリコン酸化膜 ５、１１ シリコン窒化膜 ６ バルクシリコン領域となる領域 ７ アモルファスシリコン膜 ８ 再結晶シリコン膜 ９ ＳＯＧ膜 １０ 第２シリコン酸化膜 １２ 第３シリコン酸化膜
Claims (5)
- 【請求項１】 ＳＯＩ層領域とバルクシリコン領域とを
有する基板を備えた半導体装置の製造方法において、 表面上に絶縁膜を介して第１単結晶シリコン層が形成さ
れているシリコン基板の、所定の領域の表面を露出させ
る工程と、 表面全体が上記第１単結晶シリコン層表面より高くなる
ように、全面に第２単結晶シリコン層を形成する工程
と、 全面に平坦化膜を形成した後、異方性エッチングによる
エッチバックを行い、ＳＯＩ領域上の上記平坦化膜を除
去する工程と、 上記残った平坦化膜をマスクに、該残った平坦化膜下の
第２単結晶シリコン層表面と上記ＳＯＩ領域上の第２単
結晶シリコン層表面を同一面上に位置するように、上記
第２単結晶シリコン層をエッチングする工程と、 上記第２単結晶シリコン層のエッチング工程後、第２単
結晶シリコン層表面を酸化し、その後該酸化膜を除去す
る工程を有することを特徴とする 、半導体装置の製造方
法。 - 【請求項２】 ＳＯＩ層領域とバルクシリコン領域とを
有する基板を備えた半導体装置の製造方法において、 表面上に絶縁膜を介して第１単結晶シリコン層が形成さ
れているシリコン基板の所定の領域の上記第１単結晶シ
リコン層及び上記絶縁膜を除去し、上記シリコン基板を
露出させる工程と、 表面全体が上記第１単結晶シリコン層表面より高くなる
ように、全面に第２単結晶シリコン層を形成する工程
と、 機械的研磨により、上記第２単結晶シリコン層表面を平
坦化する工程と、 上記第２の単結晶シリコン層表面を平坦化する工程の
後、表面を酸化し、その後該酸化膜を除去する工程を有
することを特徴とする、半導体装置の製造方法。 - 【請求項３】 ＳＯＩ層領域とバルクシリコン領域とを
有する基板を備えた半導体装置の製造方法において、 表面上に絶縁膜を介して第１単結晶シリコン層及び耐酸
化膜が形成されているシリコン基板の所定の領域の上記
耐酸化膜、上記第１単結晶シリコン層及び上記絶縁膜を
除去し、上記シリコン基板を露出させる工程と、 表面全体が上記耐酸化膜表面より高くなるように、全面
に第２単結晶シリコン層を形成する工程と、 全面に平坦化膜を形成した後、エッチバックにより、上
記ＳＯＩ領域上の平坦化膜を除去する工程と、 上記残った平坦化膜をマスクに、該残った平坦化膜下の
第２単結晶シリコン層表面と上記ＳＯＩ領域上の第２単
結晶シリコン層表面を同一面上に位置するように上記第
２単結晶シリコン層をエッチングする工程と、 上記バルクシリコン領域上の上記第２単結晶シリコン層
表面が上記第１単結晶シリコン層表面と同一面上になる
ように、上記第２単結晶シリコン層を酸化した後、該酸
化膜及び上記耐酸化膜を除去する工程を有することを特
徴とする、半導体装置の製造方法。 - 【請求項４】 ＳＯＩ層領域とバルクシリコン領域とを
有する基板を備えた半導体装置の製造方法において、 表面上に絶縁膜を介して第１単結晶シリコン層及び耐酸
化膜が形成されているシリコン基板の所定の領域の上記
耐酸化膜、上記第１単結晶シリコン層及び上記絶縁膜を
除去し、上記シリコン基板を露出させる工程と、 表面全体が上記耐酸化膜表面より高くなるように、全面
に第２単結晶シリコン層を形成する工程と、 上記耐酸化膜をエッチングストッパーとして、上記第２
単結晶シリコン層を機械的研磨により除去し、表面を平
坦化する工程と、 上記バルクシリコン領域上の上記第２単結晶シリコン層
表面が上記第１単結晶シリコン層表面と同一面上になる
ように、上記残った第２単結晶シリコン層を酸化した
後、該酸化膜及び上記耐酸化膜を除去する工程を有する
ことを特徴とする、半導体装置の製造方法。 - 【請求項５】 上記バルクシリコン領域と上記ＳＯＩ層
領域との接合領域を選択的に酸化し、素子分離膜を形成
し、上記バルクシリコン領域とＳＯＩ層領域とを電気的
に分離する工程を有することを特徴とする、請求項１乃
至請求項４のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174396A JP3321527B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174396A JP3321527B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041381A JPH1041381A (ja) | 1998-02-13 |
| JP3321527B2 true JP3321527B2 (ja) | 2002-09-03 |
Family
ID=16279769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19174396A Expired - Fee Related JP3321527B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321527B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7402520B2 (en) * | 2004-11-26 | 2008-07-22 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
| CN112736025B (zh) * | 2020-12-25 | 2024-04-30 | 上海华力集成电路制造有限公司 | Soi hyb边缘硅外延制造方法和终端设备 |
-
1996
- 1996-07-22 JP JP19174396A patent/JP3321527B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1041381A (ja) | 1998-02-13 |
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