JPH11102960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11102960A JPH11102960A JP26429897A JP26429897A JPH11102960A JP H11102960 A JPH11102960 A JP H11102960A JP 26429897 A JP26429897 A JP 26429897A JP 26429897 A JP26429897 A JP 26429897A JP H11102960 A JPH11102960 A JP H11102960A
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Abstract
(57)【要約】
【課題】 素子分離領域の平坦化のためのエッチバック
でトランジスタのチャネル領域がプラズマのダメージを
受けないよう、基板表面を窒化して保護し、シャロート
レンチ分離プロセスにおいて、トランジスタ領域にダメ
ージを与えることなく、素子分離領域の完全平坦化を行
い、安定した素子特性の半導体装置を得ることのできる
製造方法を提供する。 【解決手段】 トレンチ素子分離領域の平坦化のための
ＣＭＰ工程後、ストッパー膜の窒化シリコン膜および酸
化シリコン膜を剥離し、次いで基板表面を窒化して保護
した後、酸化膜を堆積してエッチバック法により平坦化
する。
でトランジスタのチャネル領域がプラズマのダメージを
受けないよう、基板表面を窒化して保護し、シャロート
レンチ分離プロセスにおいて、トランジスタ領域にダメ
ージを与えることなく、素子分離領域の完全平坦化を行
い、安定した素子特性の半導体装置を得ることのできる
製造方法を提供する。 【解決手段】 トレンチ素子分離領域の平坦化のための
ＣＭＰ工程後、ストッパー膜の窒化シリコン膜および酸
化シリコン膜を剥離し、次いで基板表面を窒化して保護
した後、酸化膜を堆積してエッチバック法により平坦化
する。
Description
【０００１】
【発明の属する技術分野】本発明は高集積な半導体回路
を実現する微細なＭＯＳ型半導体装置の製造方法に関す
る。
を実現する微細なＭＯＳ型半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体回路の高性能化のためには、半導
体素子の高集積化が必要であり、そのため素子領域を縮
小しなくてはならない。トランジスタの素子領域は酸化
膜からなる素子分離領域で決まるが、トランジスタの設
計ルールが０.３５μｍ程度まで分離領域の形成方法
は、熱酸化法を用いたＬＯＣＯＳ（LOCal Oxidation of
Silicon）もしくは改良ＬＯＣＯＳ方法で形成されるも
のであった。
体素子の高集積化が必要であり、そのため素子領域を縮
小しなくてはならない。トランジスタの素子領域は酸化
膜からなる素子分離領域で決まるが、トランジスタの設
計ルールが０.３５μｍ程度まで分離領域の形成方法
は、熱酸化法を用いたＬＯＣＯＳ（LOCal Oxidation of
Silicon）もしくは改良ＬＯＣＯＳ方法で形成されるも
のであった。
【０００３】しかしながら、この熱酸化法を用いる方法
では、酸化の際、素子領域を決めている窒化シリコン膜
の下が酸化される結果、バーズビークが生じてこれが素
子分離領域の微細化を妨げていた。そこで、０.３５μ
ｍルール以降の微細デバイスに対しては、シャロートレ
ンチ分離（Shallow Trench Isolation）技術が主流にな
ってきている。このシャロートレンチの形成法を図２
（ａ）〜（ｉ）を用いて説明する。
では、酸化の際、素子領域を決めている窒化シリコン膜
の下が酸化される結果、バーズビークが生じてこれが素
子分離領域の微細化を妨げていた。そこで、０.３５μ
ｍルール以降の微細デバイスに対しては、シャロートレ
ンチ分離（Shallow Trench Isolation）技術が主流にな
ってきている。このシャロートレンチの形成法を図２
（ａ）〜（ｉ）を用いて説明する。
【０００４】図２（ａ）は半導体基板１に熱酸化法によ
ってパッド酸化シリコン膜２を形成し、さらにプラズマ
化学気相（ＣＶＤ：Chemical Vapor Deposition）法に
よって窒化シリコン膜３を堆積した状態を示す摸式説明
図である。これらの膜厚は、酸化シリコン膜２は１０〜
２０ｎｍ、窒化シリコン膜３は１５〜２００ｎｍ程度と
する。
ってパッド酸化シリコン膜２を形成し、さらにプラズマ
化学気相（ＣＶＤ：Chemical Vapor Deposition）法に
よって窒化シリコン膜３を堆積した状態を示す摸式説明
図である。これらの膜厚は、酸化シリコン膜２は１０〜
２０ｎｍ、窒化シリコン膜３は１５〜２００ｎｍ程度と
する。
【０００５】この窒化シリコン３の膜厚は、後に行う化
学的機械研磨（ＣＭＰ：Chemical Mechanical Polishin
g）法における研磨のストッパー膜となり得る厚さの膜
厚とする。次いで、フォトリソグラフィーによってレジ
スト４をパターニングし、フォトレジストをマスクとし
て素子分離領域になる領域の窒化シリコン膜と酸化シリ
コン膜をエッチング（図２（ｂ）参照）する。
学的機械研磨（ＣＭＰ：Chemical Mechanical Polishin
g）法における研磨のストッパー膜となり得る厚さの膜
厚とする。次いで、フォトリソグラフィーによってレジ
スト４をパターニングし、フォトレジストをマスクとし
て素子分離領域になる領域の窒化シリコン膜と酸化シリ
コン膜をエッチング（図２（ｂ）参照）する。
【０００６】さらに、素子分離領域となる領域のシリコ
ン基板をエッチングしてトレンチ溝５を形成（図２
（ｃ）参照）する。このトレンチ溝５の深さは３００〜
４００ｎｍとし、７５〜８０゜の傾斜角度となるように
エッチングする。次いで、フォトレジスト４を剥離した
後、トレンチ５のコーナー部を丸めの形状とするための
トレンチ内壁の酸化を１０ｎｍ程度行う。次いで、ＣＶ
Ｄ法により酸化シリコシ膜６を５００〜７００ｎｍ堆積
し、トレンチ内部を埋め込む（図２（ｄ）参照、図には
内壁部の酸化膜は薄いため示されていない）。
ン基板をエッチングしてトレンチ溝５を形成（図２
（ｃ）参照）する。このトレンチ溝５の深さは３００〜
４００ｎｍとし、７５〜８０゜の傾斜角度となるように
エッチングする。次いで、フォトレジスト４を剥離した
後、トレンチ５のコーナー部を丸めの形状とするための
トレンチ内壁の酸化を１０ｎｍ程度行う。次いで、ＣＶ
Ｄ法により酸化シリコシ膜６を５００〜７００ｎｍ堆積
し、トレンチ内部を埋め込む（図２（ｄ）参照、図には
内壁部の酸化膜は薄いため示されていない）。
【０００７】次いで、ＣＭＰ法によってストッパーとな
る窒化シリコン膜３が現れるまで平坦化（図２（ｅ）参
照）する。その後、ストッパーの窒化シリコン膜３をリ
ン酸系のエッチャントでエッチングし、さらにパッド酸
化膜２をふっ酸系のエッチング液で除去して、分離領域
を形成（図２（ｆ）参照）する。
る窒化シリコン膜３が現れるまで平坦化（図２（ｅ）参
照）する。その後、ストッパーの窒化シリコン膜３をリ
ン酸系のエッチャントでエッチングし、さらにパッド酸
化膜２をふっ酸系のエッチング液で除去して、分離領域
を形成（図２（ｆ）参照）する。
【０００８】その後、イオン注入法によりウェルおよび
チャネル領域のための不純物を導入し、さらに、熱酸化
法によってゲート酸化膜９を形成（図２（ｈ）参照）
し、ゲート電極となるポリシリコン膜をＣＶＤ法によっ
て形成していくのは、通常のＭＯＳ型トランジスタを形
成する工程と同一である。
チャネル領域のための不純物を導入し、さらに、熱酸化
法によってゲート酸化膜９を形成（図２（ｈ）参照）
し、ゲート電極となるポリシリコン膜をＣＶＤ法によっ
て形成していくのは、通常のＭＯＳ型トランジスタを形
成する工程と同一である。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うなプロセスでは、ＣＭＰ時のストッパー膜である窒化
シリコン膜の膜厚相当分だけピラー５３（図２（ｆ）参
照）が生じてしまう。さらに、パッドの酸化シリコン膜
２が熱酸化膜であり、一方、ピラーを形成するのはＣＶ
Ｄ法で形成された酸化シリコン膜であるため、後者の酸
化膜の方がふっ酸系のエッチング液に対してエッチング
レートが大きい。したがって、トレンチ分離のエッジで
膜減りが起き、窪み５４（図２（ｇ）参照）を生じる。
うなプロセスでは、ＣＭＰ時のストッパー膜である窒化
シリコン膜の膜厚相当分だけピラー５３（図２（ｆ）参
照）が生じてしまう。さらに、パッドの酸化シリコン膜
２が熱酸化膜であり、一方、ピラーを形成するのはＣＶ
Ｄ法で形成された酸化シリコン膜であるため、後者の酸
化膜の方がふっ酸系のエッチング液に対してエッチング
レートが大きい。したがって、トレンチ分離のエッジで
膜減りが起き、窪み５４（図２（ｇ）参照）を生じる。
【００１０】この窪み５４は、電界集中が生じ易く、後
工程のゲート酸化膜９の形成、およびゲート電極である
ポリシリコン８の形成によって、この肩部分にゲート構
造が形成されると、この肩部分は、サイドチャネルが生
じ易い領域９１（図２（ｈ）参照）となり、トランジス
タのオフリーク電流の増加の原因となるという弊害を生
じる。
工程のゲート酸化膜９の形成、およびゲート電極である
ポリシリコン８の形成によって、この肩部分にゲート構
造が形成されると、この肩部分は、サイドチャネルが生
じ易い領域９１（図２（ｈ）参照）となり、トランジス
タのオフリーク電流の増加の原因となるという弊害を生
じる。
【００１１】さらに、ピラー部の絶対段差によってゲー
トリソグラフィーを行う際に、レジストのくびれ等が生
じ、ゲートの加工精度を劣化させるため、大きな問題と
なる可能性がある。
トリソグラフィーを行う際に、レジストのくびれ等が生
じ、ゲートの加工精度を劣化させるため、大きな問題と
なる可能性がある。
【００１２】一方、このようなパッド酸化膜のエッチン
グ時における窪み問題、およびピラーによる段差の問題
を解消するためには、完全平坦化が必要であり、そのた
めには平坦化をプラズマエッチングにより行うドライエ
ッチングが有効であるが、この方法には、トランジスタ
のチャネル領域がプラズマに曝されて、ダメージ領域９
３（図２（ｉ）参照）を生じ、その結果トランジスタ特
性が劣化するという問題があった。
グ時における窪み問題、およびピラーによる段差の問題
を解消するためには、完全平坦化が必要であり、そのた
めには平坦化をプラズマエッチングにより行うドライエ
ッチングが有効であるが、この方法には、トランジスタ
のチャネル領域がプラズマに曝されて、ダメージ領域９
３（図２（ｉ）参照）を生じ、その結果トランジスタ特
性が劣化するという問題があった。
【００１３】本発明は、上記のような問題のない、シャ
ロートレンチプロセスにおいてトランジスタのチャネル
領域にダメージを与えることなく、完全平坦化を実現す
ることのできる半導体装置製造方法の提供をその目的と
するものである。
ロートレンチプロセスにおいてトランジスタのチャネル
領域にダメージを与えることなく、完全平坦化を実現す
ることのできる半導体装置製造方法の提供をその目的と
するものである。
【００１４】
【課題を解決するための手段】上記の課題・目的は以下
に示す本発明によって解決・達成される。すなわち本発
明は、ＭＯＳ型半導体装置の製造方法において、半導体
基板表面に第１および第２の絶縁膜を形成する工程、該
半導体基板まで達する溝を形成する工程、該溝内に第３
の絶縁膜を埋め込む工程、前記第２の絶縁膜が表面に現
れるまで第３の絶緑膜の表面を機械的研磨法によって平
坦化する工程、平坦化後に前記第２および第１の絶縁膜
を剥離する工程、基板全体を窒化する工程、第４の絶縁
膜で基板表面を覆う工程、プラズマエッチングにより窒
化された基板が現れるまでエッチバックし平坦化する工
程、、基板表面の窒化された領域を剥離する工程、の各
工程を有することをを特徴とする半導体装置の製造方法
を開示するものである。
に示す本発明によって解決・達成される。すなわち本発
明は、ＭＯＳ型半導体装置の製造方法において、半導体
基板表面に第１および第２の絶縁膜を形成する工程、該
半導体基板まで達する溝を形成する工程、該溝内に第３
の絶縁膜を埋め込む工程、前記第２の絶縁膜が表面に現
れるまで第３の絶緑膜の表面を機械的研磨法によって平
坦化する工程、平坦化後に前記第２および第１の絶縁膜
を剥離する工程、基板全体を窒化する工程、第４の絶縁
膜で基板表面を覆う工程、プラズマエッチングにより窒
化された基板が現れるまでエッチバックし平坦化する工
程、、基板表面の窒化された領域を剥離する工程、の各
工程を有することをを特徴とする半導体装置の製造方法
を開示するものである。
【００１５】そして、本発明の半導体装置の製造方法
は、前記第１、第３および第４の絶縁膜の材質が、酸化
シリコンであることを特徴とし、また前記第２の絶縁膜
の材質が、窒化シリコンであることを特徴とし、さらに
前記第１の絶縁膜の剥離を、ふっ酸を主体としたウェッ
ト系のエッチング液を用いて行うことを特徴とし、そし
て前記基板表面の窒化を、窒索、アンモニア、ＮＯ、ま
たはＮ2Ｏ雰囲気中で行うことを特徴とするものであ
る。
は、前記第１、第３および第４の絶縁膜の材質が、酸化
シリコンであることを特徴とし、また前記第２の絶縁膜
の材質が、窒化シリコンであることを特徴とし、さらに
前記第１の絶縁膜の剥離を、ふっ酸を主体としたウェッ
ト系のエッチング液を用いて行うことを特徴とし、そし
て前記基板表面の窒化を、窒索、アンモニア、ＮＯ、ま
たはＮ2Ｏ雰囲気中で行うことを特徴とするものであ
る。
【００１６】酸化膜の平坦化のためのエッチバックに対
してトランジスタのチャネル領域がプラズマのダメージ
を受けなくするため、表面を窒化して保護する。このた
めトランジスタ領域にダメージを与えることなく、素子
分離領域の平坦化ができるので、集積度を高めつつ、し
きい値電圧のばらつきのない安定したトランジスタ特性
を得ることができる。
してトランジスタのチャネル領域がプラズマのダメージ
を受けなくするため、表面を窒化して保護する。このた
めトランジスタ領域にダメージを与えることなく、素子
分離領域の平坦化ができるので、集積度を高めつつ、し
きい値電圧のばらつきのない安定したトランジスタ特性
を得ることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施態様について
具体的に説明する。
具体的に説明する。
【００１８】
【実施例】以下に、本発明の詳細を実施例により図面
（図１（ａ）〜（ｋ））に基づいて説明する。図１
（ａ）は半導体基板１上にパッド酸化シリコン膜２およ
びＣＭＰのストッパー膜となる窒化シリコン膜３を形成
した状態を示す摸式説明図である。
（図１（ａ）〜（ｋ））に基づいて説明する。図１
（ａ）は半導体基板１上にパッド酸化シリコン膜２およ
びＣＭＰのストッパー膜となる窒化シリコン膜３を形成
した状態を示す摸式説明図である。
【００１９】パッド酸化シリコン膜２は、熱酸化法によ
って１０〜２０ｎｍ、窒化シリコン膜３はＣＶＤ法によ
って、１５０〜２００ｎｍの膜厚で堆積される。次い
で、レジストを基板全面に塗布し、フォトリソグラフィ
ー法によって素子分離領域となる領域以外に、レジスト
４を残すようにパターニング（図１（ｂ）参照）する。
って１０〜２０ｎｍ、窒化シリコン膜３はＣＶＤ法によ
って、１５０〜２００ｎｍの膜厚で堆積される。次い
で、レジストを基板全面に塗布し、フォトリソグラフィ
ー法によって素子分離領域となる領域以外に、レジスト
４を残すようにパターニング（図１（ｂ）参照）する。
【００２０】その後、異方性エッチングによってレジス
ト４をマスクとして、窒化シリコン膜３、およびパッド
酸化シリコン膜２をエッチングし、さらに、シリコン基
板にトレンチ溝５をエッチングによって形成（図１
（ｃ）参照）する。
ト４をマスクとして、窒化シリコン膜３、およびパッド
酸化シリコン膜２をエッチングし、さらに、シリコン基
板にトレンチ溝５をエッチングによって形成（図１
（ｃ）参照）する。
【００２１】トレンチ溝５は、その傾斜角度が７０〜８
５゜になるようにする。その後、レジスト４を剥離し
て、熱酸化によって内壁酸化し、その後にＣＶＤ法によ
って酸化シリコン膜６を５００〜７００ｎｍ堆積して、
トレンチの内部に酸化シリコン膜を埋め込む（図１
（ｄ）参照、図には内壁部の酸化膜は示されていな
い）。
５゜になるようにする。その後、レジスト４を剥離し
て、熱酸化によって内壁酸化し、その後にＣＶＤ法によ
って酸化シリコン膜６を５００〜７００ｎｍ堆積して、
トレンチの内部に酸化シリコン膜を埋め込む（図１
（ｄ）参照、図には内壁部の酸化膜は示されていな
い）。
【００２２】酸化シリコン膜６の埋め込み後、ＣＭＰ法
によつて、酸化シリコン膜を研磨によりストッパーの窒
化シリコン膜が現れるまで平坦化する（図１（ｅ）参
照）。さらに、その後ストッパーであった窒化シリコン
膜３をリン酸系のエッチング液で剥離（図１（ｆ）参
照）する。
によつて、酸化シリコン膜を研磨によりストッパーの窒
化シリコン膜が現れるまで平坦化する（図１（ｅ）参
照）。さらに、その後ストッパーであった窒化シリコン
膜３をリン酸系のエッチング液で剥離（図１（ｆ）参
照）する。
【００２３】このとき窒化シリコンの膜厚相当分のピラ
ー５３が生じる。さらに、パッドの酸化シリコン膜２を
ふっ酸系のエッチング液でエッチングする。バッド酸化
膜２のエッチングは同時にトレンチ溝５内に埋め込んだ
ＣＶＤ酸化シリコン膜６の上部をもエッチングするが、
ＣＶＤ酸化シリコン膜に対するエッチングレートは熱酸
化膜であるパッド酸化シリコン膜よりも大きいので、分
離領域の形状はトレンチの肩のでた、窪み５４を持つ図
のような形状（図１（ｇ）参照）になる。
ー５３が生じる。さらに、パッドの酸化シリコン膜２を
ふっ酸系のエッチング液でエッチングする。バッド酸化
膜２のエッチングは同時にトレンチ溝５内に埋め込んだ
ＣＶＤ酸化シリコン膜６の上部をもエッチングするが、
ＣＶＤ酸化シリコン膜に対するエッチングレートは熱酸
化膜であるパッド酸化シリコン膜よりも大きいので、分
離領域の形状はトレンチの肩のでた、窪み５４を持つ図
のような形状（図１（ｇ）参照）になる。
【００２４】次に、この状態で基板全面を窒化する。こ
の全面窒化の条件は、例えば窒素雰囲気中９００℃にて
３０秒間の熱処理を行うことによって、４〜５ｎｍの窒
化シリコン膜１２が、トランジスタが形成される領城の
みに形成（図１（ｈ）参照）される。なお、この窒化さ
れた領域１２は酸化シリコン膜上には形成されない。次
いでさらに、ＣＶＤ酸化シリコン膜６２を基板全面に堆
積し、ふっ酸系エッチングによって生じた窪み５４を埋
める。このＣＶＤ酸化膜６２の厚さは、窪み５４自体が
埋まればよいので２０〜４０ｎｍ程度でよい（図１
（ｉ）参照）。
の全面窒化の条件は、例えば窒素雰囲気中９００℃にて
３０秒間の熱処理を行うことによって、４〜５ｎｍの窒
化シリコン膜１２が、トランジスタが形成される領城の
みに形成（図１（ｈ）参照）される。なお、この窒化さ
れた領域１２は酸化シリコン膜上には形成されない。次
いでさらに、ＣＶＤ酸化シリコン膜６２を基板全面に堆
積し、ふっ酸系エッチングによって生じた窪み５４を埋
める。このＣＶＤ酸化膜６２の厚さは、窪み５４自体が
埋まればよいので２０〜４０ｎｍ程度でよい（図１
（ｉ）参照）。
【００２５】その後、基板全体をエッチバックして、基
板表面を完全平坦化（図１（ｊ）参照）する。このと
き、トランジスタができる素子領域は窒化シリコン膜で
覆われているので、このときのプラズマダメージは受け
ない。その後、窒化シリコン膜をリン酸系のエッチング
液で剥離する。窒化された領域の厚さは４〜５ｎｍなの
で、全体の平坦化にはほとんど影響を及ぼさない。した
がって、素子分離領域の完全平坦化が完了（図１（ｋ）
参照）する。
板表面を完全平坦化（図１（ｊ）参照）する。このと
き、トランジスタができる素子領域は窒化シリコン膜で
覆われているので、このときのプラズマダメージは受け
ない。その後、窒化シリコン膜をリン酸系のエッチング
液で剥離する。窒化された領域の厚さは４〜５ｎｍなの
で、全体の平坦化にはほとんど影響を及ぼさない。した
がって、素子分離領域の完全平坦化が完了（図１（ｋ）
参照）する。
【００２６】その後の工程は、通常のトランジスタ製造
工程における、素子分離領域形成以後の工程と同一であ
る。なお、トランジスタ領城を保護する窒化シリコン膜
を剥離する際、窪みの分のトレンチ溝とトランジスタ領
域との間に隙間が生じるが、この小さな溝自体は４〜５
ｎｍ程度であり、通常行われる後工程でのイオン注入前
のスルー酸化膜の形成時に酸化によって埋め戻されるの
で問題はない。
工程における、素子分離領域形成以後の工程と同一であ
る。なお、トランジスタ領城を保護する窒化シリコン膜
を剥離する際、窪みの分のトレンチ溝とトランジスタ領
域との間に隙間が生じるが、この小さな溝自体は４〜５
ｎｍ程度であり、通常行われる後工程でのイオン注入前
のスルー酸化膜の形成時に酸化によって埋め戻されるの
で問題はない。
【００２７】以上はｎ型ＭＯＳＦＥＴ（Field Effect T
ransistor）の製造プロセスを例にとって説明したが、
ｐ型ＭＯＳＦＥＴに対しても上記の不純物の導電型をか
えることにより同様の効果を得ることができる。
ransistor）の製造プロセスを例にとって説明したが、
ｐ型ＭＯＳＦＥＴに対しても上記の不純物の導電型をか
えることにより同様の効果を得ることができる。
【００２８】
【発明の効果】製造プロセスが複雑化することなく、ト
ランジスタにプラズマダメージ等の悪影響を及ぼすこと
なく、トレンチ分離の完全平坦化を可能とする、優れた
半導体装置の製造方法が提供される。
ランジスタにプラズマダメージ等の悪影響を及ぼすこと
なく、トレンチ分離の完全平坦化を可能とする、優れた
半導体装置の製造方法が提供される。
【図１】本発明による半導体装置の製造方法を示す摸式
説明図。
説明図。
【図２】従来の技術による半導体装置の製造方法を示す
摸式説明図。
摸式説明図。
１ シリコン基板 ２ パッド酸化シリコン膜 ３ 窒化シリコン膜 ４ レジスト ５ トレンチ溝 ６ ＣＶＤ酸化シリコン膜 ８ ゲートポリシリコン ９ ゲート酸化膜 １２ 窒化された領域 ５３ ピラー ５４ トレンチの窪み ６２ ＣＶＤ酸化シリコン領域 ９１ サイドチャネルが生じ易い領域 ９３ プラズマダメージ領域
Claims (5)
- 【請求項１】 ＭＯＳ型半導体装置の製造方法におい
て、半導体基板表面に第１および第２の絶縁膜を形成す
る工程、該半導体基板まで達する溝を形成する工程、該
溝内に第３の絶縁膜を埋め込む工程、前記第２の絶縁膜
が表面に現れるまで第３の絶緑膜の表面を機械的研磨法
によって平坦化する工程、平坦化後に前記第２および第
１の絶縁膜を剥離する工程、基板全体を窒化する工程、
第４の絶縁膜で基板表面を覆う工程、プラズマエッチン
グにより窒化された基板が現れるまでエッチバックし平
坦化する工程、基板表面の窒化された領域を剥離する工
程、の各工程を有することをを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１、第３および第４の絶縁膜の材
質が、酸化シリコンである請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記第２の絶縁膜の材質が、窒化シリコ
ンである請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜の剥離を、ふっ酸を主
体としたウェット系のエッチング液を用いて行う請求項
１記載の半導体装置の製造方法。 - 【請求項５】 前記基板表面の窒化を、窒索、アンモニ
ア、ＮＯまたはＮ2Ｏ雰囲気中で行う請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264298A JP3053009B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264298A JP3053009B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102960A true JPH11102960A (ja) | 1999-04-13 |
| JP3053009B2 JP3053009B2 (ja) | 2000-06-19 |
Family
ID=17401239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264298A Expired - Fee Related JP3053009B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053009B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590254B2 (en) * | 2000-05-19 | 2003-07-08 | Nec Electronics Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| JP2007526652A (ja) * | 2004-03-04 | 2007-09-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイス製造の間のｓｔｉディボット形成を減少する方法 |
-
1997
- 1997-09-29 JP JP9264298A patent/JP3053009B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590254B2 (en) * | 2000-05-19 | 2003-07-08 | Nec Electronics Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
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| JP3053009B2 (ja) | 2000-06-19 |
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