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KR19990013335A - 반도체 소자와 반도체 소자 제조 방법 - Google Patents

반도체 소자와 반도체 소자 제조 방법 Download PDF

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KR19990013335A
KR19990013335A KR1019980009759A KR19980009759A KR19990013335A KR 19990013335 A KR19990013335 A KR 19990013335A KR 1019980009759 A KR1019980009759 A KR 1019980009759A KR 19980009759 A KR19980009759 A KR 19980009759A KR 19990013335 A KR19990013335 A KR 19990013335A
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film
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야지마쓰까사
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사와무라시꼬
오끼덴끼고오교가부시끼가이샤
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Abstract

오버에칭(overetching)으로 인한 필드 분리 내압(field isolation voltage)의 감소도 없이 높은 신뢰도를 갖는 반도체 소자를 쉽게 제조할 수 방법이 개시된다. 필드 산화막은 실리콘 기판 상에 LOCOS 방법으로 형성된다. 다결정 실리콘층은 상기 필드 산화막 표면과, 상기 필드 산화막을 형성할 때 상기 실리콘 기판 상에 형성된 실리콘 질화막의 표면 상에 형성된다. 상기 실리콘 질화막과 필드 산화막 상에 증착된 상기 다결정 실리콘층은 CMP 방법과 같은 연마에 의해 실리콘 질화막의 표면이 노출될 때까지 제거된다. 상기 실리콘 질화막을 제거함으로써 상기 필드 산화막의 표면 상에만 다결정실리콘막이 존재하는 구조가 얻어진다. 상기 다결정실리콘막은 상기 필드 산화막을 위한 보호층의 역할을 하며, 상기 방법에 의해 오버에칭되었을 때 상기 필드 산화막이 에칭되는 것을 막을 수 있다.

Description

반도체 소자와 반도체 소자 제조 방법
본 발명은 소자 분리용 필드 산화막이 형성된 실리콘 기판을 포함한 반도체 소자와 그것의 제조 방법에 관한 것이다.
LSI는 다수의 소자를 실리콘 기판 상에 배치함으로써 형성되고, 그러므로 각각의 소자는 필드 산화막에 의해 전기적으로 분리되어 있다. 수백 nm 에서 1㎛ 정도의 두께를 갖는 상기 필드 산화막은 실리콘 기판 상의 소자들 사이의 영역에서 실리콘을 선택적으로 산화함으로써 얻어진다.
도 2는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transitor)를 제조하는 방법의 공정을 도시하는 다이어그램이다. 반도체 소자 제조 방법의 종래 기술이 도 2를 참조하여 이후 기재된다.
우선 두께가 15 - 20 nm 인 실리콘 산화막 (32) 은 열적 산화에 의해 단결정 실리콘 기판 (31) 상에 형성된다. 실리콘 질화막 (33) 은 400 - 600 nm의 두께로 상기 실리콘 산화막 (32) 상에 형성된다(도 2(a)). 이후 상기 실리콘 산화막 (32) 하의 상기 실리콘 기판 (31) 의 표면을 레지스트 마스크를 사용하여 상기 실리콘 산화막 (32) 과 실리콘 질화막 (33) 을 선택적으로 에칭함으로써 노출시킨다(도 2(b)). 이 때, 기생 트랜지스터(parasitic transistor)가 형성되는 것을 막기 위해 이온이 주입되고, 이후 상기 실리콘 기판 (31) 은 약 1000 ℃ 의 수분을 포함한 대기 중에서 산화된다(도 2(c)). 이 때 상기 실리콘 질화막 (33) 은 실리콘 기판에 산소와 수증기가 침투하는 것을 보호하기 위한 마스크로서 작용하여, 에칭에 의해 상기 실리콘 기판의 노출된 영역을 선택적으로 산화할 수 있다. 게다가, 실리콘 기판 (31) 상에 형성된 상기 실리콘 산화막 (32) 은 선택적으로 산화된 실리콘층과 실리콘 질화막 33 사이의 열팽창 계수가 다르기 때문에 생기는 스트레스를 제거하기 위해서 설치되었다. 이와 같이 실리콘 기판을 산화하는 공정이 LOCOS(Local Oxidation Of Silicon) 방법이다. 이후, 상기 실리콘 산화막 (32) 과 실리콘 질화막 (22) 이 제거되고, 그에 의해 소자 분리가 완성된다(도 2(d)).
상기 LOCOS 방법으로 형성된 실리콘 산화막(이후 필드 산화막이라 부른다) (34) 은 두께가 약 1 ㎛ 이고, 이것은 산화전 실리콘 두께의 약 두 배이다. 따라서, 도 2(d)에서 도시된 바와 같이, 상기 필드 산화막 (34) 으로 형성된 영역은 상기 실리콘 기판 (31) 의 표면보다 한 단차(step)만큼 더 높다.
다음은, 게이트 산화막 (35a), 게이트 전극을 위한 다결정 실리콘층 (35b) 과 텅스텐 규화물 (35c) 을 형성함으로써 게이트 (35) 가 형성된다. 그런 후, 소스/드래인(source/drain) 영역을 형성하기 위해서 이온들을 실리콘 기판 (31) 으로 주입시킨다. 이어서 PSG(Phosphorous-Silicate-Glass)의 산화막 (36) 이 측면벽을 형성하기 위해 측면벽 길이를 얻을 수 있는 충분한 두께로 CVD(Chemical Vapor Deposition) 방법에 의해 증착된다(도 2(e)). 이후 RIE(Reactive Ion Etching ; 반응성 이온 에칭)와 같은 이방성 에칭 공정으로 산화막 (36) 이 에칭되어서, 측면벽 (37) 이 형성된다(도 2(f)). 이 때, 이방성 에칭 공정의 에칭 속도뿐만 아니라 상기 CVD 방법에 의해 증착된 상기 산화막 (36) 의 두께는 완전하게 고르게 되어 있지 않기 때문에, 상기 실리콘 기판 (31) 과 상기 게이트 (35) 상의 산화막 (36) 을 완전히 제거되기 위해서 오버에칭이 수행되어야 한다.
그런 후, 이온 주입이 다시 실행되어 소스/드래인 영역을 형성하고, 절연층과 콘택홀(접촉 개구)을 형성하여, 일반적인 공정으로 알루미늄 배선을 설치함으로써 상기 MOSFET 가 완성된다.
상기 반도체 소자를 제조하는 종래 방법에 의하면, 전술한 대로, 오버에칭 공정은 상기 측면벽 (37) 을 형성할 때 수행된다. 그러므로, 상기 산화막 (36) 이 에칭되었을 때 동시에 상기 필드 산화막 (34) 도 마찬가지로 에칭되어 두께가 감소하게 된다. 따라서, 상기 필드 산화막 (34) 의 필드 분리 내압이 감소하고 소자간의 누설 전류(inter-device leakage current)가 증가하게 된다.
상기 경우, 일본 특개평 4-100243 호 에서 개시된 상기 기술에 따라서, 도 3 에서 도시된 바와 같이 필드 산화막 (34) 이 상기 LOCOS 방법에 의해 실리콘 기판 (31) 상에 형성되고, 게이트 산화막 (40) 이 열적 산화에 의해 형성된 후, 게이트 산화막 40의 표면을 더욱 질화하여, 그에 의해 질화 산화막 (42) 이 상기 게이트 산화막 (40) 상에 형성된다. 이 때 게이트 (35)와 측면벽 (37) 은 상기 질화 산화막 (42) 상에 형성된다.
그러므로 상기 질화 산화막 (42) 은 상기 필드 산화막 (34) 상의 보호막으로서 형성되고, 그에 의해 상기 필드 산화막이 측면벽 에칭 공정에서 오버에칭되는 것을 막는 것이 용이해진다. 도 3 에서 도시한 바와 같이 동일한 종래 기술이 사용되면, 질화 산화막이 상기 게이트 산화막 (40) 에도 설치되어, 게이트 산화막 (40) 의 두께를 조정하는 것이 어렵게 되어 상기 소자의 성능을 제어하기가 어렵게 될 가능성이 있다.
상기의 환경에서 일본 특개평 4-100243 호 는 도 4에 도시된 바와 같이, 질화 산화막 (42) 이 필드 산화막 (34) 및 필드 산화막 (34) 과 상기 게이트 산화막 (40) 사이의 경계 상에 형성되는 기술을 개시한다. 그러므로, 상기 질화 산화막 (42) 이 필드 산화막 (34) 의 일부분과 상기 게이트 산화막 표면의 일부분 상에만 형성된다면, 게이트 (35) 하의 게이트 산화막 (40) 의 두께는 변하지 않고 유지되어서, 전술한 문제점을 방지할 수 있다.
그러나, 산화막에 부분적으로 질화 산화막을 형성하기 위해서는, 게이트 산화막 (40) 의 전체 표면에 걸쳐 질화 산화막을 형성한 후, 게이트 (35) 하의 질화 산화막은 포토리소그래피 공정에 의해 제거되어야 하는데, 이것은 작업 공정의 수를 증가시키는 문제점을 발생시킨다.
본 발명의 목적은 상기 상황 하에서, 오버에칭에 의한 영향으로 필드 분리 내압이 감소하지 않으면서 높은 신뢰도를 갖는 반도체 소자를 쉽게 제조할 수 방법을 제공하는 것이다.
도 1 은 본 발명의 실시예에서 반도체 소자를 제조하는 방법의 공정도.
도 2 는 종래 기술에서 반도체 소자를 제조하는 방법의 공정도.
도 3 은 일본 특개평 4-100243 호 에서 개시된 반도체 소자의 구조를 도시하는 단면도.
도 4 는 일본 특개평 4-100243 호 에서 개시된 상기 반도체 소자의 구조를 도시하는 단면도.
* 도면의주요부분에대한부호의설명 *
11 : 다결정 실리콘층 12 : 다결정실리콘막
31 : 실리콘 기판 32 : 실리콘 산화막
33 : 실리콘 질화막 34 : 필드 산화막
35 : 게이트 36 : 산화막
37 : 측면벽
상기의 목적을 이루기 위해, 본 발명에 따르면, 실리콘 기판 상에 필드 산화막을 포함하는 반도체 소자의 제조 방법은 a) 실리콘 기판 상에 개구를 포함한 내산화성막(oxidation proof layer)을 형성하는 단계, b) 상기 개구에서 실리콘을 열적으로 산화함으로써 소자의 분리를 위한 필드 산화막을 형성하는 단계, c) 상기 내산화성막과 필드 산화막 상의 내산화성막보다 두꺼운 보호층을 증착시키는 단계로서, 보호층은 상기 내층이 선택적으로 제거될 수 있는 조건이 확립되도록 위해 선택적 제거가능 재료로 구성되는 보호층 증착 단계, d) 상기 내산화성막의 표면이 노출될 때까지, 상기 증착 단계에서 증착된 보호층의 일부를 제거함으로써 상기 필드 산화막의 표면상에만 남아 있는 보호층을 형성하는 단계 및 e) 상기 내산화성막을 제거하는 단계로 구성된다.
좀더 자세히 보면, 본 발명의 반도체 소자를 제조하는 방법에 의하면, 우선 보호층은 LOCOS 방법에 의해 형성된 상기 필드 산화막의 표면과, 이들 필드 산화막을 형성하기 위한 영역에서 실리콘을 선택적으로 산화하기 위해 형성된 내산화성막 (실리콘 질화막) 의 표면 상에 증착된다. 그런 후, 보호층의 일부를 제거하여 노출된 내산화성막에 의하여, 상기 필드 산화막 상에만 보호층이 형성된다.
상기 보호층에 의하여, 상기 필드 산화막이 오버에칭 공정시 에칭되는 것을 피할 수 있으며, 따라서 필드 분리 내압이 감소함에 따른 누설 전류의 증가를 방지하는 것이 용이해진다. 게다가, 보호층을 형성하는 단계에서, 레지스트 마스크 등을 사용할 필요가 없어지므로 보호층은 쉽게 형성될 수 있다. 더욱이, 상기 보호층이 상기 필드 산화막 표면 상에만 형성되기 때문에, 소자의 성능에 영향을 끼칠 가능성은 없다.
본 발명의 제조 방법에 의해 반도체 소자가 제조되었을 때, 보호층으로는 내산화성막 제거 단계의 후반에서, 상기 내산화성막만이 선택적으로 제거될 수 있는 에칭 조건을 확립할 수 있는 임의의 종류의 재료라도 사용될 수 있다. 특히 다결정실리콘이 사용될 수도 있다.
또한, 상기 보호층의 일부를 제거하는 단계는 상기 보호층을 연마하거나 에칭함으로써 수행될 수도 있다. 이 단계에서, 상기 보호층이 CMP(Chemical Mechanical Polishing)에 의해 연마된다면, 상기 연마 공정은 상기 내산화성막 표면이 노출되는 단계에서 멈춰질 수 있고, 따라서 상기 보호층의 일부가 효과적으로 제거될 수 있다.
또한, 본 발명에 의하면, 반도체 소자는 소자 분리를 위한 필드 산화막과 상기 필드 산화막 표면 상에 형성된 층을 구비하며 상기 층은, 실리콘 질화막이 선택적으로 제거될 수 있는 조건이 확립되도록 하는 선택적 제거가능 재료이다. 또한, 본 발명에 따르면, 선택적 제거가능 재료가 다결정실리콘인 반도체 소자를 제공한다.
본 발명에 수반된 도면들을 참조하여 다음에서 설명하는 동안 그 목적과 이점들이 분명해질 것이다.
본 발명의 실시예는 수반된 도면들과 관련지어 상세히 기재된다.
도 1 은 본 발명의 하나의 실시예로서, 반도체 소자 제조 방법의 공정을 도시한 다이어그램이다. 우선 종래 기술의 경우와 마찬가지로, LOCOS 방법을 사용하여 실리콘 기판 (31) 상에 필드 산화막 34가 형성된다. 좀더 상세하게는, 실리콘 기판 (31) 의 표면이 열적으로 산화되어, 그것에 의해 실리콘 산화막 (32) 이 실리콘 기판 (31) 상에 15 - 20 nm 의 두께로 형성된다. 계속적으로, 실리콘 질화막 (33)(내산화성막)이 CVD 방법으로 상기 실리콘 기판 (31) 상에 증착된다. 상기 질화층 (33) 의 두께 (14) 는 약 400 - 600 nm이다(도 1(a)). 포토리소그래피를 이용하여 상기 실리콘 기판 (31) 상에 게이트를 형성하기 위한 영역 상의 실리콘 산화막 (32) 과 실리콘 질화막 (33)을 차례로 에칭시킨다. 도 1(b) 에 도시된 바와 같이, 실리콘 질화막의 일부분과 실리콘 기판 (31) 상의 실리콘 산화막의 일부분에 형성된 개구를 포함하는 구조체가 상기 방법에 의해 얻어진다.
그런 후, 기생 트랜지스터(parasitic transistor)가 형성되는 것을 막기 위해, 이온들을 실리콘 기판 (31) 속에 주입한 후, 실리콘 기판 (31) 을 약 1000 ℃ 의 수분을 포함하는 대기 중에서 습식 산화하여(wet-oxidize) 약 1 ㎛ 의 두께를 갖는 필드 산화막 (34) 을 형성시킨다(도 1(c)).
다음은, 도 1(d)에서 도시된 바와 같이, 보호층용으로 작용되는 다결정 실리콘층 (11) 이 CVD 방법으로 1 ㎛ 의 두께로 증착된다. 이 때 다결정 실리콘층 (11) 은 다결정 실리콘층 (11) 의 두께 (15) 가 실리콘 질화막 (33) 의 두께 (14) 보다 두껍게 증착된다. 상기 다결정 실리콘층 (11) 은 도 1(e) 에서 도시된 바와 같이 상기 실리콘 질화막 (33) 의 표면이 CMP(Chemical Mechanical Polishing)에 의해 노출될 때까지 계속 연마시킨다.
상기 CMP는 표면상에 울퉁불퉁한 부분을 평탄하게 하기 위한 기술이며, 상기 CMP에 의해 화학적 연마제(슬러리)와 연마 패드를 사용하는 기계적 절단 공정으로 상기 표면을 평탄화 한다. CMP 기술의 특성 중의 하나는 다른 연마 기술보다 넓은 영역을 평탄하게 할 수 있고, 실리콘 웨이퍼의 경면 연마(specular polishing)에 일반적으로 사용된다. 상기 CMP 기술은 화학적으로 활성화된 용매에 연마제 그레인을 섞어서 다양한 물질을 연마할 수 있다. 다결정 실리콘층 (11) 이 상기 CMP에 의해서 연마될 때, 아교질의 실리카(colloidal silica)가 강알칼리에 분산된 연마제를 사용함으로써 알칼리를 기반으로 한 화학적 연마와 실리카를 기반으로 한 기계적 연마를 결합한 연마가 이루어진다. 상기 다결정 실리콘층 (11) 은 상기 연마제에 의하여 매우 높은 연마율로 연마될 수 있다. 게다가 실리콘 질화물은 알칼리에 대해 화학적으로 안정하므로 상기 연마제를 사용했을 때 실리콘 질화막 (33) 에 대한 연마 속도는 낮다. 따라서, 상기 다결정 실리콘층 (11) 이 연마되었을 때 상기 실리콘 질화막 (33) 의 표면이 노출되는 상태에서 연마 공정이 느려지거나, 멈춰질 수 있다. 즉, 상기 실리콘 질화막 (33) 보다 두껍게 증착된 다결정 실리콘층 (11) 만이 CMP에 의해서 제거될 수 있다.
다음은, 인산(phosphoric acid)을 사용한 화학적 습식 에칭으로 실리콘 질화막 (33) 을 제거한다. 다결정실리콘막 (12) 은 인산에 대해 안정하므로 필드 산화막 (34) 상에만 형성된 보호층으로 상기 다결정실리콘막 (12) 을 갖는 구조를 얻는다. 이후 일반적인 반도체 제조 공정에 따라 포토리소그래피와 에칭을 수행하고, 게이트 산화막 (35a), 게이트 전극용 다결정 실리콘층 (35b) 과 텅스텐 규화물 (35c) 을 활성 영역 상에 형성하여 게이트 (35) 를 형성한다. 그런 후, 측면벽(side-wall) 형성을 위한 산화막 (36) 이 CVD 방법에 의하여 상기 기판의 전체 표면 상에 증착된다(도 1(g)).
이후, 측면벽 (37) 이 상기 산화막 (36) 에 대하여 RIE와 같은 이방성 에칭을 수행함으로써 형성된다(도 1(h)). 그런 후, 절연층과 콘택홀이 형성되고, 알루미늄 배선이 일반적인 공정에 의해 수행되어 상기 MOSFET를 완성시킨다.여기서, 전술한 바와 같이, 상기 CVD 방법에 의해 증착된 상기 산화막 (36) 의 두께와 상기 이방성 에칭의 에칭 속도는 모두 완전히 고르지 않기 때문에, 오버에칭을 수행하여, 실리콘 기판 (31) 뿐만 아니라 상기 게이트 (35) 상의 산화막 (36) 을 완전히 제거하게 된다. 본 실시예에 따라 상기 산화막 (36) 이 오버에칭되더라도 상기 필드 산화막 (34) 은 상기 다결정실리콘막 (12) 에 의해 보호되므로 상기 필드 산화막 (34) 이 에칭되는 일은 없다. 따라서 상기 필드 산화막 (34) 이 얇아지는 것 때문에 발생되는 상기 필드 분리 내압의 감소에 대한 문제를 막을 수 있다. 게다가, 본 실시예에 따르면, 상기 다결정실리콘막 (12) 이 상기 필드 산화막 (34) 상에만 자기 정합법(self-matching manner)으로 형성될 수 있고, 마스크 등을 사용할 필요가 없어서, 다결정실리콘막 (12) 을 쉽게 형성할 수 있다.
상기 MOSFET를 제조하기 위한 각 막이나 막의 두께를 형성하는 방법은 전술한 방법들에 의해서 제한되지 않는다는 것에 주의한다. 게다가, 본 실시예가 상기 MOSFET를 제조하는 방법을 예로 들었지만 본 발명에 의한 제조 방법은 다른 종류의 반도체 소자의 제조에도 사용되어질 수 있다.
더욱이, 본 실시예에서 보호층으로 주어지는 다결정 실리콘층 (11) 은 상기 필드 산화막 (34) 상에 형성된다. 그러나, 다결정실리콘에만 제한되지 않고 다른 재료들도 사용될 수 있다. 어떤 때는 상기 실리콘 질화막 (33) 을 제거하는 공정의 후반부에 실리콘 질화막 (33) 을 선택적으로 제거할 수 있는 조건 하에서 에칭이 실행되는 것이 요구된다.
또한, 보호층을 제거하는 공정에서 상기 CMP에 제한되지 않고 다른 연마 방법도 보호층을 제거하는 방법으로 사용될 수도 있다. 더욱이, 상기 제거는 에칭에 의해서도 할 수 있다. 에칭에 의해서 상기 보호층 부분을 제거하는 경우 실리콘 질화막의 표면이 노출되었을 때 상기 에칭 공정을 멈추기 위해 에칭 시간이 조정되는 조건이 요구된다. 이와 같이 기재된 본 발명은 상기의 방식으로 변화될 수도 있는 것이 명백하다. 그러한 변화는 발명의 정신과 범위로서의 출발로 고려되지 않고, 상기 기술의 전문가에게는 명백한 모든 그러한 처리는 다음의 청구범위의 범위 내에서 포함하고자 한다.
본 발명에 의한 반도체 소자의 제조 방법은 오버에칭에 의한 영향으로 필드 분리 내압이 감소하지 않으면서 높은 신뢰도를 갖는 반도체 소자를 쉽게 제조할 수 방법을 제공한다.

Claims (5)

  1. 실리콘 기판 상에 개구를 포함하는 내산화성막을 형성하는 단계;
    상기 개구에서 열적으로 실리콘을 산화시켜서 소자의 분리를 위한 필드 산화막을 형성하는 단계;
    상기 내산화성막과 상기 필드 산화막 상에 내산화성막이 선택적으로 제거되는 조건이 확립되도록 하는 보호층을 상기 내산화성막의 두께보다 두껍게 증착하는 단계;
    상기 내산화성막의 표면이 노출될 때까지 상기 증착 단계에서 증착된 상기 보호층의 일부를 제거하여 상기 필드 산화막 상에만 상기 보호층을 남게 하는 단계; 및
    상기 내산화성막을 제거하는 단계;
    를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 보호층이 다결정실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 보호층의 일부를 제거하는 상기 단계는 CMP(Chemical Mechanical Polishing)를 기반으로 한 연마 공정을 실행하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 소자 분리를 위한 필드 산화막; 및
    상기 필드 산화막의 표면 상에 형성된 층으로, 상기의 실리콘 질화막이 선택적으로 제거되는 조건을 확립시키기 위한 선택적 제거가능 재료로 구성된 층;
    을 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서 상기 선택적 제거가능 재료가 다결정실리콘인 것을 특징으로 하는 반도체 소자.
KR1019980009759A 1997-07-31 1998-03-20 반도체소자의제조방법 KR100355654B1 (ko)

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JP97-206591 1997-07-31

Publications (2)

Publication Number Publication Date
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