JP4256772B2 - デュアル・ゲート論理デバイスの中間構造の製造方法 - Google Patents
デュアル・ゲート論理デバイスの中間構造の製造方法 Download PDFInfo
- Publication number
- JP4256772B2 JP4256772B2 JP2003504473A JP2003504473A JP4256772B2 JP 4256772 B2 JP4256772 B2 JP 4256772B2 JP 2003504473 A JP2003504473 A JP 2003504473A JP 2003504473 A JP2003504473 A JP 2003504473A JP 4256772 B2 JP4256772 B2 JP 4256772B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- dielectric
- region
- gate conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004020 conductor Substances 0.000 claims abstract description 122
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 113
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 113
- 239000000463 material Substances 0.000 claims abstract description 92
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000011810 insulating material Substances 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 94
- 239000010703 silicon Substances 0.000 claims description 94
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 91
- 239000012212 insulator Substances 0.000 claims description 60
- 230000008569 process Effects 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 38
- 239000011248 coating agent Substances 0.000 claims description 35
- 238000000576 coating method Methods 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 239000000945 filler Substances 0.000 claims description 28
- 238000011049 filling Methods 0.000 claims description 14
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 claims description 14
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 claims description 14
- BIXHRBFZLLFBFL-UHFFFAOYSA-N germanium nitride Chemical group N#[Ge]N([Ge]#N)[Ge]#N BIXHRBFZLLFBFL-UHFFFAOYSA-N 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000005406 washing Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 39
- 239000010410 layer Substances 0.000 description 107
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 235000012431 wafers Nutrition 0.000 description 29
- 235000012239 silicon dioxide Nutrition 0.000 description 21
- 239000000377 silicon dioxide Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 16
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 12
- 210000002381 plasma Anatomy 0.000 description 12
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000002131 composite material Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 239000013067 intermediate product Substances 0.000 description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 6
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 6
- 238000011160 research Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 239000012467 final product Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009472 formulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- -1 nitrogen ion Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 206010035148 Plague Diseases 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 241000607479 Yersinia pestis Species 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- CWAFVXWRGIEBPL-UHFFFAOYSA-N ethoxysilane Chemical compound CCO[SiH3] CWAFVXWRGIEBPL-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000001912 gas jet deposition Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
本発明は、一般的に、バルク単結晶半導体基板に形成された半導体デバイスに関し、より詳細には、ゲルマニウム含有ゲート導体で構成され、かつ自己整合プロセスで製造されるデュアル・ゲート論理半導体デバイスに関する。
相補型メタル・オン・シリコン集積回路（ＣＭＯＳ ＩＣ）では、主要な性能要素は、速度、電力損失およびデバイス集積密度である。したがって、過去数十年にわたって、集積チップ製造業者は、１つの重要目的を、超小型電子デバイスのサイズの減少としていた。製造業者と消費者の両方が、コストの低減か、またはより優れた性能特性かどちらかで、このサイズの減少から恩恵を受ける。しかし、ＩＣの構成要素のサイズの単なる減少は、望ましくないＩＣ性能の問題をもたらす。特に、デバイス漏れ電流の増加による電力損失が増加するかもしれないし、または回路速度が低下するかもしれない。ホット・キャリア劣化、ゲート酸化膜のへたり、およびエレクトロマイグレーションを含んだ、メタル・オン・シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）を悩ますことがある信頼性の問題は、また、悪くなるかもしれない。明らかに、プロセス制御の程度が向上しなければ、デバイスがさらに小さくなるにつれて、これらのパラメータのばらつきはいっそう大きくなる（パーセント・ベースで）。したがって、そのようなデバイスの製造業者は、一方ではより高い集積密度を依然として実現しながら、新規な設計を使用すること、および性能および信頼性の問題を軽減するより厳しい処理制御を有するプロセスを使用することが必要となる。
タナカ（Tanaka）（富士通（Fujitsu））、１９９４年度ＶＬＳＩシンポジウム ヨンホー・リー等（Jong-Lee, et al.）、ＩＥＥＥ ＩＥＤＭ９９−７１からＩＥＤＭ９９−７４ ホンサム・フィリップ・ワン等（Hon-Sum PhilipWong,et al.)、ＩＥＥＥ ＩＥＤＭ９８−４０７からＩＥＤＭ９８−４１０ ホンサム・フィリップ・ワン等（Hon-Sum PhilipWong,et al.）、ＩＥＥＥ ＩＥＤＭ９７−４２７からＩＥＤＭ９７−４２９ エス・ウォルフおよびアール・エヌ・タウバー（S.Wolf andR.N.Tauber）、シリコン加工（SILICON PROCESSING）（著作権、１９８６年）、１巻、１ページ シー・モンゲ（C. Monget）、エー・シュルツ（A.Schiltz）、オー・ジョーベルト（O. Joubert）、エル・バリエル（L. Vallier）、エム・グイラーメット（M. Guillermet）、ビー・トーメン（B.Tormen）、「０．１８ミクロン相補型金属酸化膜半導体のゲート・パターン形成用途の高密度プラズマ中ゲルマニウム・エッチング（GERMANIUMETCHING IN HIGH DENSITY PLASMAS FOR 0.18 MICRON COMPLENTARYMETAL-OXIDE-SEMICONDUCTOR GATE PATTERNING APPLICATIONS）」 真空科学技術誌Ｂ（J. Vac. Sci. Technol. B）、１６巻（Vol16）、１９９８年、１８３３〜１８４０頁 ユエ・クオ（ＩＢＭ研究所）（Yue Kuo from IBMResearch）、材料研究会シンポジウム予稿集、３１６巻、１９９４年、１０４１〜１０４６頁（Material Research SocietySymposium Proceedings Vol 316, 1994, pages 1041 to 1046） サン・ザオキ（Sun Zhaoqi）、リュー・チュンロン（LiuChunrong）、「ゲルマニウム表面のプラズマ陽極酸化および窒化（Plasma Anodic Oxidation and Nitridation ofGermanium Surface）」、半導体科学技術（Semiconductor Science and Technology）、８巻、１９９３年９月、１７７９〜１７８２頁
タナカ（Tanaka）（富士通（Fujitsu））、１９９４年度ＶＬＳＩシンポジウム ヨンホー・リー等（Jong-Lee, et al.）、ＩＥＥＥ ＩＥＤＭ９９−７１からＩＥＤＭ９９−７４ ホンサム・フィリップ・ワン等（Hon-Sum PhilipWong,et al.)、ＩＥＥＥ ＩＥＤＭ９８−４０７からＩＥＤＭ９８−４１０ ホンサム・フィリップ・ワン等（Hon-Sum PhilipWong,et al.）、ＩＥＥＥ ＩＥＤＭ９７−４２７からＩＥＤＭ９７−４２９ エス・ウォルフおよびアール・エヌ・タウバー（S.Wolf andR.N.Tauber）、シリコン加工（SILICON PROCESSING）（著作権、１９８６年）、１巻、１ページ シー・モンゲ（C. Monget）、エー・シュルツ（A.Schiltz）、オー・ジョーベルト（O. Joubert）、エル・バリエル（L. Vallier）、エム・グイラーメット（M. Guillermet）、ビー・トーメン（B.Tormen）、「０．１８ミクロン相補型金属酸化膜半導体のゲート・パターン形成用途の高密度プラズマ中ゲルマニウム・エッチング（GERMANIUMETCHING IN HIGH DENSITY PLASMAS FOR 0.18 MICRON COMPLENTARYMETAL-OXIDE-SEMICONDUCTOR GATE PATTERNING APPLICATIONS）」 真空科学技術誌Ｂ（J. Vac. Sci. Technol. B）、１６巻（Vol16）、１９９８年、１８３３〜１８４０頁 ユエ・クオ（ＩＢＭ研究所）（Yue Kuo from IBMResearch）、材料研究会シンポジウム予稿集、３１６巻、１９９４年、１０４１〜１０４６頁（Material Research SocietySymposium Proceedings Vol 316, 1994, pages 1041 to 1046） サン・ザオキ（Sun Zhaoqi）、リュー・チュンロン（LiuChunrong）、「ゲルマニウム表面のプラズマ陽極酸化および窒化（Plasma Anodic Oxidation and Nitridation ofGermanium Surface）」、半導体科学技術（Semiconductor Science and Technology）、８巻、１９９３年９月、１７７９〜１７８２頁
いくつかのプレーナ・ダブル・ゲートＭＯＳＦＥＴデバイスの製造プロセスにおける１つの特定の問題は、上および下のゲート導体が互いに自己整合されない可能性があり、さらにゲート導体は様々な幅である可能性があることである。ゲート導体のそのような位置合せ不良によって、および相対的なチャネル長の大きな偏差によって、デバイスの歩留および性能は相当に制限される。例えば、位置合せ不良によって、電流駆動の低下の外に、余分なゲートとソース／ドレインの重なりキャパシタンスが生じることが報告されている。位置合せ不良の影響についてのその他の情報は、１９９４年度ＶＬＳＩシンポジウムで富士通（Fujitsu）のタナカ（Tanaka）が述べている。
このプレーナ・ダブル・ゲートＭＯＳＦＥＴデバイスの製造プロセスの他の問題は、チャネル厚さが一様な厚さおよび／または一様な純度でないことである。例えば、ダブル・ゲートＭＯＳＦＥＴデバイスは、一様な薄い（１０から２５ｎｍ）シリコン・チャネルを有すべきである。一般に、従来の製造プロセスは、化学気相成長法またはスパッタリングのようなプロセスによるエピタキシャル成長シリコンを使用して、このチャネルを形成した。しかし、このプロセスは、厚さまたは純度の十分な一様性を必ずしも実現しない。後者は、不純物の閉じ込めによる。従来技術のデュアル・ゲートＭＯＳＦＥＴ製造プロセスについての文献は、ヨンホー・リー等（Jong-Ho Lee,et al.)、ＩＥＥＥ ＩＥＤＭ９９−７１からＩＥＤＭ９９−７４まで、ホンサム・フィリップ・ワン等（Hon-SumPhilip Wong,et al.)、ＩＥＥＥ ＩＥＤＭ９８−４０７からＩＥＤＭ９８−４１０、およびホンサム・フィリップ・ワン等（Hon-SumPhilip Wong,et al.)、ＩＥＥＥ ＩＥＤＭ９７−４２７からＩＥＤＭ９７−４２９に見出すことができる。
長年にわたって、集積チップ技術用の特に優れた半導体材料はシリコンであった。例えば、エス・ウォルフおよびアール・エヌ・タウバー（S.Wolf and R.N.Tauber）は、シリコン加工（SILICON PROCESSING）（著作権、１９８６年）の１巻、１ページで、「ゲルマニウムは、ダイオードおよびトランジスタを製造するために使用された最初の半導体材料であった。しかし、Ｇｅの狭いバンドギャップ（０．６６ｅＶ）のために、Ｇｅの逆バイアスｐ−ｎ接合は比較的大きな漏れ電流を生じる。これによって、動作は約１００Ｃ以下の温度に制限される。その上、集積回路プレーナ処理では、半導体表面にパシベーション層を製造することができることが必要である。ゲルマニウム酸化物は、そのようなパシベーション層として作用するかもしれないが、形成し難く、水溶性であり、８００Ｃで解離する。これらの制限のために、Ｇｅは、シリコンに比べて、集積回路の製造のために劣った材料になっている」と述べている。
ゲルマニウムおよびゲルマニウム合金の使用は、前の文献で、ゲート導電性材料として報告されている。例えば、シー・モンゲ（C. Monget）、エー・シュルツ（A. Schiltz）、オー・ジョーベルト（O. Joubert）、エル・バリエル（L.Vallier）、エム・グイラーメット（M. Guillermet）、ビー・トーメン（B. Tormen）、「０．１８ミクロン相補型金属酸化膜半導体のゲート・パターン形成用途の高密度プラズマ中ゲルマニウム・エッチング（GERMANIUMETCHING IN HIGH DENSITY PLASMAS FOR 0.18 MICRON COMPLENTARYMETAL-OXIDE-SEMICONDUCTOR GATE PATTERNING APPLICATIONS）」、および真空科学技術誌Ｂ（J. Vac.Sci. Technol. B）、１６巻（Vol 16）、１９９８年、１８３３〜１８４０頁を参照されたい。
したがって、本発明はデュアル・ゲート論理デバイスの中間製品を提供し、この中間製品は、少なくとも１つの主要側面を有するシリコン基板と、第１の領域および第２の領域を備える第１の層であって、前記第１の領域が誘電体充填材料を備え、かつ前記第２の領域が連続して第１の絶縁体層、第１のゲルマニウム含有ゲート導体層、ゲート誘電体層および単結晶シリコン層を備え、前記第１および第２の領域が前記主要側面に存在するものである第１の層と、第３の領域および第４の領域を備える第２の層であって、前記第３の領域が第２の誘電体充填材料を備え、かつ前記第４の領域が第２のゲート誘電体層、第２のゲルマニウム含有ゲート導体層および第２の絶縁層を備えるものである第２の層とを備え、前記第４の領域が少なくとも部分的に前記第２の領域に重なり、さらに前記第３の領域が少なくとも部分的に前記第１の領域に重なる第２の層とを備える。
本発明は、好ましくは、高精度に研削されかつ研磨された単結晶シリコン・ウェーハを使用して、従来技術のエピタキシャル成長シリコン・チャネルよりも優れた物理的かつ電気的特性を有するシリコン・チャネルを実現する。
好ましい実施例では、シリコン・チャネルと向かい合っているゲルマニウム含有ゲート導電性材料は、選択的にエッチングでくぼまされる。
基板はエピ・シリコンであってもよい。基板は単結晶シリコンであってもよい。
一実施例の第１および第２のゲルマニウム含有ゲート導体は、独立に、最高で５０％のシリコンを含む。
本発明は、好ましくは、新規な製造プロセスおよびそれによるダブルすなわちデュアル・ゲート論理デバイスを可能にし、このデュアル・ゲート論理デバイスは、一貫して自己整合されたゲート導体を含み、かつ一定幅のチャネルを有する。デバイス歩留りおよび性能は、ゲート導体のそのような位置合せ不良によって、および相対的なチャネル長の大きな偏差によって著しく制限されることがあるので、これらの特徴はこの業界では重要である。また、好ましくは、このプロセスは、近接するシリコン・チャネル材料を著しくエッチングすることなく、ゲルマニウム含有ゲート導体材料を選択的にエッチングする方法を提供する。このようにして、ゲート導体は、シリコン・チャネルの長さを変えることなく、誘電体外殻の中に入れることができる。上述のように、チャネルの寸法の変化が、不都合な動作特性を引き起こすことがある。
また、多くの従来技術のプレーナ・デュアル・ゲート構造は、チャネル領域を製造するために、側面エピ・シリコン層の形成に依拠している。このエピ層の欠陥によって、デバイス歩留りおよび性能が著しく低下することがある。本発明は、好ましくは、チャネル材料として単結晶シリコン・ウェーハを使用することで、この問題を軽減する。
したがって、一実施例では、単結晶シリコンを含む一様に薄いチャネルの形成に関するプロセスが説明される。
他の実施例では、プロセスは、部分的に重なるゲルマニウム含有ゲート導体領域の並置により自己整合デュアル・ゲートＭＯＳＦＥＴの柱すなわちスタックを生成するようにエッチングすること、およびゲート導電性材料と誘電体絶縁材料の両方を備える領域を通して垂直にエッチングすることを含む。この実施例では、両方のゲルマニウム含有ゲート導体領域を通して垂直にエッチングして形成された縁端部が、基本的に完全な自己整合デュアル・ゲート・スタックを可能にする。
他の実施例では、チャネル材料をエッチングすること無しに、ゲート導体材料を選択的にエッチングすることができるプロセスが説明される。
一実施例に従って、本発明は、デュアル・ゲート論理デバイスの中間製品を提供する。この中間製品は、少なくとも１つの主要側面を備えるシリコン基板と前記主要側面に配置された少なくとも１つの複合柱とを備え、この複合柱は連続して第１の絶縁領域、断面積および外側表面を有する第１のゲルマニウム含有領域、第１のゲート誘電体領域、断面積を有する単結晶シリコン領域、および第２のゲート誘電体層、断面積および外側表面を有する第２のゲルマニウム含有ゲート導体領域、および第２の絶縁領域とを備える。
一実施例では、本デバイスは、さらに、連続して第１の誘電体絶縁体充填層および第２の誘電体絶縁体充填層を備える、主要側面に配置された少なくとも１つの積層領域を備え、この第１の誘電体絶縁体充填層は前記主要側面に付けられている。
一実施例では、複合柱および積層領域は、主要側面に沿った距離で互いに物理的に隔てられ、この距離が空隙領域を画定する。
シリコン基板は、エピ・シリコンであってもよい。シリコン基板は、単結晶シリコンであってもよい。
一実施例では、単結晶シリコン領域の断面積は、前記第１および第２のゲルマニウム含有領域の断面積に基本的に等しい。
一実施例では、単結晶シリコン領域の断面は、第１および第２のゲルマニウム含有領域の断面よりも大きい。
一実施例では、本デバイスは、さらに、前記第１および第２のゲルマニウム含有層の前記外側表面に誘電体被膜を備える。
一実施例では、単結晶シリコン領域は、厚さが、ほぼ３００からほぼ１０００オングストローム（３００＊１０−１０メートルからほぼ１０００＊１０−１０メートル）である。
一実施例では、ゲルマニウム含有領域は、ほぼ０．０５から約０．３ミクロンの厚さである。
第１および第２の絶縁領域は、独立に、例えば酸化シリコン、窒化シリコン、または酸化アルミニウムを含むことができる。
誘電体被膜は、例えば、窒化ゲルマニウム、酸窒化ゲルマニウム、酸化ゲルマニウム、二酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、または酸化チタンを含むことができる。
一実施例では、前述の空隙は、ポリシリコン充填材を充填される。ポリシリコン充填材は、ＮまたはＰ材料でドープすることができる。ＮまたはＰドーパントは、ジボラン、アルシンまたはホスフィンを含むことができる。
本発明は、さらに、デュアル・ゲート・デバイスで使用するための中間構造を形成する方法を提供する。この方法は、上面を備えるシリコン基板を供給するステップであって、前記上面に第１の柱および空隙で隔てられた第２の柱が存在し、前記第１の柱が、前記上面から連続して付けられた第１の絶縁層、第１のゲルマニウム・ゲート導体層、第１のゲート誘電体層、シリコン・チャネル、第２の誘電体ゲート層、第２のゲルマニウム・ゲート導体層および第２の絶縁体層を含む層を備え、前記第１の柱が上端面を備え、前記第２の柱が第１の誘電体充填層および第２の誘電体充填層を備え、前記第２の柱が上端面を備え、全ての前記層がさらに外側表面を備えるものであるステップと、第１のゲルマニウム・ゲートのくぼんだ表面および第２のゲルマニウム・ゲートのくぼんだ表面を作るために、前記チャネルまたは前記第１または第２のゲート誘電体外側表面または前記第１または第２の絶縁層外側表面を著しくくぼますことなしに、前記第１および前記第２のゲルマニウム・ゲート導体外側表面を選択的にくぼますステップとを備える。
一実施例では、シリコン・チャネルは単結晶シリコンを含む。
一実施例では、くぼますステップは、前記第１および第２のゲルマニウム・ゲート導体外側表面の等方性エッチングまたは酸化を含む。
一実施例では、くぼますステップは、前記第１および第２のゲルマニウム・ゲート導体外側表面の等方性エッチングを含む。
一実施例では、等方性エッチングは、ＣＦ２Ｃｌ２を用いて、１００ミリトル（１３．３２８パスカル）および約５００から１５００ワットの電力レベルで達成される。
一実施例では、くぼますステップは、前記ゲルマニウム含有外側表面を酸化して酸化ゲルマニウム被膜を形成するステップを備える。
一実施例では、酸化は、約５５０Ｃおよび約０．５から約０．７トル（６６．６６１３から９３．３２５８２パスカル）の酸素で前記ゲルマニウム・ゲート外側表面を熱酸化することを含む。
一実施例では、酸化は、約５５０Ｃ、約０．５から約０．７トル（６６．６６１３から９３．３２５８２パスカル）の酸素、および前記基板への約１０〜１５０ボルトのバイアスでのプラズマ酸化を含む。
一実施例では、本デバイスを形成する方法は、さらに、誘電体被膜層を第１および第２のゲルマニウム・ゲート導体のくぼんだ表面に付けるステップを備え、この誘電体被膜は、窒化ゲルマニウム、酸化ゲルマニウム、二酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、または酸化チタンを含む。
一実施例では、本方法は、さらに、誘電体被膜層を前記第１および第２のゲルマニウム・ゲート導体のくぼんだ表面に付けるステップを備え、前記誘電体被膜が窒化ゲルマニウムを含む。
一実施例では、本方法は、さらに、ａ）窒素イオン・プラズマを使用して、前記酸化ゲルマニウムを窒化ゲルマニウムまたは酸窒化ゲルマニウムに変えるステップを含む。
一実施例では、本方法は、さらに、室温または高温での水洗いによって前記酸化ゲルマニウム被膜を洗い落として、第１および第２のゲルマニウム・ゲートのくぼんだ表面を形成するステップと、誘電体被膜層を前記第１および第２のゲルマニウム・ゲートのくぼんだ表面に付けるステップとを含み、前記誘電体被膜が、窒化ゲルマニウム、酸化ゲルマニウム、二酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、または酸化チタンを含む。
一実施例では、前述の空隙は、第１および第２の柱の上端面より下の高さまで、ＮまたはＰ材料をドープされたポリシリコン材料で充填される。
一実施例では、ＮまたはＰドープ材料は、約１０Ｅ１９から１０Ｅ２１原子／ｃｍ２のジボラン、アルシン、およびホスフィンを含む。
一実施例では、前述の空隙は、第１および第２の柱の上端面より下の高さまで、ＮまたはＰ材料をドープされたポリシリコンで充填される。
一実施例では、ＮまたはＰドープ材料は、約１０Ｅ１９から１０Ｅ２１原子／ｃｍ２のジボラン、アルシン、およびホスフィンを含む。
一実施例では、ポリシリコン材料は、ＮまたはＰ材料をドープされる。
一実施例では、ＮまたはＰドープ材料は、約１０Ｅ１９から１０Ｅ２１原子／ｃｍ２のジボラン、アルシン、およびホスフィンを含む。
一実施例に従って、本発明は、デュアル・ゲート・デバイスで使用するための中間構造を形成する方法を提供する。この方法は、上面および下面および内部ボディを備える単結晶シリコン基板を供給するステップであって、前記上面が隆起したアイランド、前記隆起したアイランドから連続して一様なゲート誘電体層、ゲルマニウム・ゲート導電性層および絶縁層を備える複数の柱を備え、前記柱が外部側壁および上端面を備えるものであるステップと、前記柱の前記外部側壁と前記上端面および前記単結晶シリコン基板の前記残っている上面に共形的に誘電体被膜を付けるステップと、少なくとも前記柱の前記上端面の前記誘電体被膜の高さまで前記共形誘電体被膜を誘電体充填材で覆うステップと、前記上端面から前記誘電体被膜を除去して前記柱の新しい上端面を作り、かつ前記誘電体充填材を前記新しい柱上端面まで平坦化するステップと、前記平坦化された誘電体充填材表面および前記新しい柱上端面にシリコン・ウェーハを付けるステップと、前記下の単結晶シリコン表面を前記単結晶シリコン上面の前記共形誘電体被膜の深さまでエッチングするステップとを備え、前記共形被膜がエッチング停止として作用し、それによって、分離された単結晶チャネルが作られる。
一実施例に従って、本発明は、デュアル・ゲート・デバイスで使用するための中間構造を形成する方法を提供し、この方法は、上面を備えるシリコン基板を供給するステップであつて、前記上面に存在する第１の層が第１の柱および第１の領域を備え、前記第１の層がさらに上端面を備え、前記第１の柱が前記上面から連続して第１の絶縁層、第１のゲート導電性層、第１の誘電体ゲート層およびシリコン・チャネルを備え、前記第１の柱がさらに共形誘電体被膜で被覆された側壁を備え、前記第１の領域が誘電体充填材を備え、前記第１の被覆された柱および前記第１の領域が第１の境界面に隣接し、前記第１の層の上端面に存在する第２の層が第２の柱および第２の領域および上端面を備え、前記第２の柱が前記第１の層の上端面から連続して第２の誘電体ゲート層、第２のゲート導体層および第２の絶縁層を備え、前記第２の領域が第２の誘電体充填材を備え、前記第２の柱および前記第２の誘電体充填領域が第２の境界面に隣接し、そこで、前記第１および第２の柱が少なくとも部分的に重なりさらに前記第１および第２の領域が部分的に重なっているものであるステップと、前記第１および第２の境界面を備える領域を選択的にエッチングし、それによって第１および第２の自己整合柱を作るステップであって、前記第１の自己整合柱が前記上面から連続して第３の絶縁層、第３のゲート導体層、第３のゲート誘電体層、第２のシリコン・チャネル、第４のゲート誘電体層、第４のゲルマニウム・ゲート導体層、および第４のゲート絶縁層を備え、前記第２の自己整合柱が第３の誘電体充填層および第４の誘電体充填層を備え、前記第１および第２の自己整合柱が前記上面に沿って空隙で分離されているものであるステップとを備える。
一実施例では、第１および第２のゲート導電性層は、独立に、ゲルマニウム含有材料を含む。
一実施例では、前述のチャネルは、単結晶シリコンを含む。
一実施例では、第１および第２のゲート導電性層は、独立に、ゲルマニウム含有材料を含む。
これから本発明の好ましい実施例は、ただ例としてだけ、また以下の図面に関連して説明する。
実際的な理由のために、好ましい実施例の半導体デバイスの特徴の配列のために、配置の一部だけを示す。理解されることであるが、同じ要素は、図１から図２４まで一貫して維持された同様な数の参照で示される。
本発明の実施例の構成要素
基板１０
本発明は、好ましくは、半導体製造の技術分野で一般に使用されるような標準的な基板を使用する。基板を製造するために最も一般的に使用される材料は、単結晶シリコン・ウェーハであり、シリコンは随意に低濃度にドープされている。ポリシリコン・インゴットから単結晶シリコン・インゴットへの変換および精製、および単結晶シリコン・ウェーハの最終的な形成は、当技術分野で十分に記録に残されており、これ以上は議論しない。一実施例に従って、本発明の特有の特徴は、単結晶シリコン・ウェーハ・ボディ１０の上面すなわち一番上の面１５および下面１８を通してエッチングすることによって、製造プロセス中に、出発単結晶基板がチャネル領域に変えられることである。
基板１０
本発明は、好ましくは、半導体製造の技術分野で一般に使用されるような標準的な基板を使用する。基板を製造するために最も一般的に使用される材料は、単結晶シリコン・ウェーハであり、シリコンは随意に低濃度にドープされている。ポリシリコン・インゴットから単結晶シリコン・インゴットへの変換および精製、および単結晶シリコン・ウェーハの最終的な形成は、当技術分野で十分に記録に残されており、これ以上は議論しない。一実施例に従って、本発明の特有の特徴は、単結晶シリコン・ウェーハ・ボディ１０の上面すなわち一番上の面１５および下面１８を通してエッチングすることによって、製造プロセス中に、出発単結晶基板がチャネル領域に変えられることである。
第１のゲート誘電体すなわちゲート酸化物２０
一実施例のゲート誘電体材料は、当技術分野で使用されるものから選ばれる。有用な材料の例には、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、またはそれらの複合物がある。最も好ましいゲート誘電体材料は、当技術分野で知られている標準的な方法で成長された二酸化シリコンである。他の材料は、スパッタされるか、同じく当技術分野で知られているジェット気相成長（Jet Vapor Deposition）のような化学気相成長法によって堆積される。本発明のゲート誘電体層の厚さは、約１０オングストロームと約４０オングストローム（１０＊１０−１０メートルと約４０＊１０−１０メートル）の間である。
一実施例のゲート誘電体材料は、当技術分野で使用されるものから選ばれる。有用な材料の例には、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、またはそれらの複合物がある。最も好ましいゲート誘電体材料は、当技術分野で知られている標準的な方法で成長された二酸化シリコンである。他の材料は、スパッタされるか、同じく当技術分野で知られているジェット気相成長（Jet Vapor Deposition）のような化学気相成長法によって堆積される。本発明のゲート誘電体層の厚さは、約１０オングストロームと約４０オングストローム（１０＊１０−１０メートルと約４０＊１０−１０メートル）の間である。
第１のゲート導体層３０
本発明に好ましいゲート導体は、ゲルマニウムである。理解すべきことであるが、ゲルマニウムは純粋な状態で使用することができるが、ゲルマニウム含有合成物を使用することも可能である。そのようなゲルマニウム含有合成物には、ゲルマニウムとシリコンの混合物があり、この混合物では、シリコンの濃度は５０重量％程度である。ゲート導体は、最初に一様な層として堆積し、それから、減法プロセスで選択的にエッチングすることができ、または、加法プロセスで最初のゲート誘電体の露出領域に選択的に堆積することができる。一般に、ゲルマニウムおよびそれの混合物は、当技術分野で知られているように、化学気相成長法またはスパッタリングによって付けられる。ゲルマニウム層の有用な厚さは、０．０１と１ミクロンの間である。ゲルマニウムの第１の層に好ましい厚さは、０．０５と０．０３ミクロンの間であるが、第１のゲルマニウム層に最も好ましい厚さは、０．０５と０．３ミクロンの間である。
本発明に好ましいゲート導体は、ゲルマニウムである。理解すべきことであるが、ゲルマニウムは純粋な状態で使用することができるが、ゲルマニウム含有合成物を使用することも可能である。そのようなゲルマニウム含有合成物には、ゲルマニウムとシリコンの混合物があり、この混合物では、シリコンの濃度は５０重量％程度である。ゲート導体は、最初に一様な層として堆積し、それから、減法プロセスで選択的にエッチングすることができ、または、加法プロセスで最初のゲート誘電体の露出領域に選択的に堆積することができる。一般に、ゲルマニウムおよびそれの混合物は、当技術分野で知られているように、化学気相成長法またはスパッタリングによって付けられる。ゲルマニウム層の有用な厚さは、０．０１と１ミクロンの間である。ゲルマニウムの第１の層に好ましい厚さは、０．０５と０．０３ミクロンの間であるが、第１のゲルマニウム層に最も好ましい厚さは、０．０５と０．３ミクロンの間である。
第１の誘電体絶縁領域５０
一実施例では、当技術分野で使用されているような、知られている絶縁材料すなわち充填材料が使用される。この材料には、ゲート誘電体と同じ材料、すなわち、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、またはそれらの複合物がある。これらの材料は、ゲート誘電体２０の材料と無関係に選ぶことができる。好ましい誘電体絶縁材料は二酸化シリコンである。好ましいプロセスでは、酸化物を堆積する熱ＣＶＤプロセスにＴＥＯＳプロセス（テトラキス・エトキシ・シラン）が使用される。
一実施例では、当技術分野で使用されているような、知られている絶縁材料すなわち充填材料が使用される。この材料には、ゲート誘電体と同じ材料、すなわち、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、またはそれらの複合物がある。これらの材料は、ゲート誘電体２０の材料と無関係に選ぶことができる。好ましい誘電体絶縁材料は二酸化シリコンである。好ましいプロセスでは、酸化物を堆積する熱ＣＶＤプロセスにＴＥＯＳプロセス（テトラキス・エトキシ・シラン）が使用される。
共形被膜１１０
窒化シリコンまたは炭化シリコンの被膜が、第１の中間ゲルマニウム・ゲート・スタック３８の外側表面およびシリコン・ウェーハの露出面に堆積される。共形層１１０は、一実施例のプロセスの後ろの方の処理ステップでエッチング停止として作用し、また側面部分は、最終ゲルマニウム含有デュアル・ゲート製品から研磨ステップで、随意に取り除くことができる。
窒化シリコンまたは炭化シリコンの被膜が、第１の中間ゲルマニウム・ゲート・スタック３８の外側表面およびシリコン・ウェーハの露出面に堆積される。共形層１１０は、一実施例のプロセスの後ろの方の処理ステップでエッチング停止として作用し、また側面部分は、最終ゲルマニウム含有デュアル・ゲート製品から研磨ステップで、随意に取り除くことができる。
チャネル層１１
一実施例では、２つの導体ゲートを分離するシリコン・チャネル層が使用される。シリコン・チャネル層は、ゲート導体３０に間接的に結合された単結晶シリコン・ウェーハからか、またはゲート導体層３０のゲート酸化物領域２０の上面へのエピタキシャル成長シリコン（さもなければ、エピ・シリコンとして知られている）の一般的な慣習によってかどちらかで形成することができる。好ましくは、シリコン・チャネル層１０は、単結晶シリコン・ウェーハを導体ゲートの酸化物領域２０に結合することで実現される。一実施例でゲートを分離するためにチャネルとして使用される単結晶ウェーハは、最初の基板１０として使用される単結晶ウェーハであることができる。これは、処理中のデバイスの向きを逆にすることによって達成される（すなわち、底面の単結晶シリコン基板１０が今度は一番上の層になるようにデバイスを回転する）。この構成にした後で、デバイスを０．１ミクロンよりも薄く、好ましくは、０．０３と０．１ミクロンの間まで薄くすることができる。デバイスを調整する最適ゲート制御および最適デバイス駆動電流は、この厚さにある。この第２のウェーハを貼り付け、薄くし／研削し、さらに研磨するプロセスは、以下で、処理部分で議論する。絶縁体に横方向に成長されたエピ・シリコンに比べて、結合された単結晶ウェーハを使用することの重要な１つの利点は、このチャネル層１１をエピタキシャル成長することに関連した欠陥の減少である。
一実施例では、２つの導体ゲートを分離するシリコン・チャネル層が使用される。シリコン・チャネル層は、ゲート導体３０に間接的に結合された単結晶シリコン・ウェーハからか、またはゲート導体層３０のゲート酸化物領域２０の上面へのエピタキシャル成長シリコン（さもなければ、エピ・シリコンとして知られている）の一般的な慣習によってかどちらかで形成することができる。好ましくは、シリコン・チャネル層１０は、単結晶シリコン・ウェーハを導体ゲートの酸化物領域２０に結合することで実現される。一実施例でゲートを分離するためにチャネルとして使用される単結晶ウェーハは、最初の基板１０として使用される単結晶ウェーハであることができる。これは、処理中のデバイスの向きを逆にすることによって達成される（すなわち、底面の単結晶シリコン基板１０が今度は一番上の層になるようにデバイスを回転する）。この構成にした後で、デバイスを０．１ミクロンよりも薄く、好ましくは、０．０３と０．１ミクロンの間まで薄くすることができる。デバイスを調整する最適ゲート制御および最適デバイス駆動電流は、この厚さにある。この第２のウェーハを貼り付け、薄くし／研削し、さらに研磨するプロセスは、以下で、処理部分で議論する。絶縁体に横方向に成長されたエピ・シリコンに比べて、結合された単結晶ウェーハを使用することの重要な１つの利点は、このチャネル層１１をエピタキシャル成長することに関連した欠陥の減少である。
第２のゲート誘電体すなわちゲート酸化物２０ａ
一実施例では、第１のゲート誘電体２０の材料に関して議論したものから同じ材料が使用されるが、独立に選択される。同様に、第２のゲート誘電体層を付けるためのプロセスは、同様であるが、第１のゲート誘電体層に関して説明したそれらのプロセスに対して独立に選ばれる。
一実施例では、第１のゲート誘電体２０の材料に関して議論したものから同じ材料が使用されるが、独立に選択される。同様に、第２のゲート誘電体層を付けるためのプロセスは、同様であるが、第１のゲート誘電体層に関して説明したそれらのプロセスに対して独立に選ばれる。
第２のゲート導体３０ａ
一実施例では、同じ材料およびプロセスが使用されるが、第１のゲート導体３０の材料およびプロセスに関して述べたものから独立に選ばれる。ゲルマニウム層の有用な厚さは、０．０１と１ミクロンの間である。ゲルマニウムの第１の層に好ましい厚さは、０．０５と０．０３ミクロンの間であるが、第１のゲルマニウム層に最も好ましい厚さは、０．０５と０．３ミクロンである。第１および第２のゲルマニウム層の厚さは、独立に選ばれる。
一実施例では、同じ材料およびプロセスが使用されるが、第１のゲート導体３０の材料およびプロセスに関して述べたものから独立に選ばれる。ゲルマニウム層の有用な厚さは、０．０１と１ミクロンの間である。ゲルマニウムの第１の層に好ましい厚さは、０．０５と０．０３ミクロンの間であるが、第１のゲルマニウム層に最も好ましい厚さは、０．０５と０．３ミクロンである。第１および第２のゲルマニウム層の厚さは、独立に選ばれる。
第２の誘電体絶縁領域５０ａ
一実施例では、同じ材料が使用されるが、第１の誘電体絶縁５０の材料に関して述べたものから独立に選ばれる。
一実施例では、同じ材料が使用されるが、第１の誘電体絶縁５０の材料に関して述べたものから独立に選ばれる。
フォトレジスト層４０および４０ａ
フォトレジスト、およびそれを使用するフォトリソグラフィ・プロセスは、半導体チップ製造の技術分野ではよく知られている。一般に、フォトレジスト材料は、ポジティブ・ワーキングかネガティブ・ワーキングかどちらかであり、中間製造製品に塗布されるときに、乾燥塗膜か液状かどちらかであることができる。さらに詳細に説明するように、フォトレジスト材料の使用によって、他の部分または領域を変更することなしに、あるやり方で変更すべき下にある表面または層の一部または領域を変えることが可能になる。このことは、フォトレジストの領域を選択的に除去し、それによって、そのフォトレジストの下の層の部分の覆いを取ることで達成される。そして、この覆いを取られた領域を化学的または機械的なプロセスで変更することができる。一般に、化学的な変更は、露出層の表面か、または覆いを取られた層全体かどちらかに対して行うことができる。例えば、覆いを取られた表面は、イオン打込みで変更することができ、または、スパッタリングまたは化学気相成長法のようなプロセスを使用するような追加の層の成長場所として使用することができる。もしくは、露出領域をエッチングで除去して、厚さを減らすか、または覆いを取られた領域の層を完全に除去して、その下の層の覆いを取ることさえもできる。
フォトレジスト、およびそれを使用するフォトリソグラフィ・プロセスは、半導体チップ製造の技術分野ではよく知られている。一般に、フォトレジスト材料は、ポジティブ・ワーキングかネガティブ・ワーキングかどちらかであり、中間製造製品に塗布されるときに、乾燥塗膜か液状かどちらかであることができる。さらに詳細に説明するように、フォトレジスト材料の使用によって、他の部分または領域を変更することなしに、あるやり方で変更すべき下にある表面または層の一部または領域を変えることが可能になる。このことは、フォトレジストの領域を選択的に除去し、それによって、そのフォトレジストの下の層の部分の覆いを取ることで達成される。そして、この覆いを取られた領域を化学的または機械的なプロセスで変更することができる。一般に、化学的な変更は、露出層の表面か、または覆いを取られた層全体かどちらかに対して行うことができる。例えば、覆いを取られた表面は、イオン打込みで変更することができ、または、スパッタリングまたは化学気相成長法のようなプロセスを使用するような追加の層の成長場所として使用することができる。もしくは、露出領域をエッチングで除去して、厚さを減らすか、または覆いを取られた領域の層を完全に除去して、その下の層の覆いを取ることさえもできる。
フォトレジストの部分を選択的に除去するプロセスは、当技術分野でよく知られており、一般に、フォトリソグラフィ手段として知られている。このプロセスは、通常、マスクを使用してフォトレジストの特定の所定領域を粒子または電磁放射にさらすことを伴う。照射プロセスによって、露出されたフォトレジスト部分で化学変化が起こり、その結果、露出されない領域に比べて物理的性質の変化が得られる。最も重要な性質は、エッチング調合物中での可溶性である。照射後、フォトレジスト層は、露出領域と露出されない領域を区別するエッチング液にさらされる。ポジティブ・ワーキング・フォトレジストの場合、露出された領域は、エッチング液調合物に対してより可溶性になり、そのために除去される。ネガティブ・ワーキング・フォトレジストは、露出後、露出されない領域よりもエッチングを受け難い領域を生成する。いずれにしても、区別エッチング・プロセスは、当技術分野で「現像」として知られている。ポジティブ・ワーキング・フォトレジストかネガティブ・ワーキング・フォトレジストかどちらかを使用することができる。ポジティブ・ワーキング湿式フォトレジストが好ましい。
トリム・マスク７０
トリム・マスクは、特にフォトレジスト４０ａに関して先に述べた種類のフォトレジスト材料の代わりに使用することができる。この場合、マスクは、中間物の表面と物理的に接触して配置され、前のフォトレジストに関して説明したように、特定の所定領域を処理することができるようになる。処理は、一般に、覆われていない領域を、第１の絶縁領域１０２の下の面１０３に対応する深さまでエッチングすることを含む。第１の絶縁領域は、単結晶シリコン基板６０の著しいエッチングを防ぐエッチング停止として作用する。それから、現像ステップを必要としないで、マスクが取り除かれる。随意に、トリム・マスクは、ソースおよびドレインの位置を形成するために、ゲート電極に近接した単結晶基板中にドーパントを選択的にイオン打込みするプロセスを補助することもできる。
トリム・マスクは、特にフォトレジスト４０ａに関して先に述べた種類のフォトレジスト材料の代わりに使用することができる。この場合、マスクは、中間物の表面と物理的に接触して配置され、前のフォトレジストに関して説明したように、特定の所定領域を処理することができるようになる。処理は、一般に、覆われていない領域を、第１の絶縁領域１０２の下の面１０３に対応する深さまでエッチングすることを含む。第１の絶縁領域は、単結晶シリコン基板６０の著しいエッチングを防ぐエッチング停止として作用する。それから、現像ステップを必要としないで、マスクが取り除かれる。随意に、トリム・マスクは、ソースおよびドレインの位置を形成するために、ゲート電極に近接した単結晶基板中にドーパントを選択的にイオン打込みするプロセスを補助することもできる。
中間および最終製品の設計
好ましくは、半導体または集積チップ技術の技術分野で知られているプロセスおよび材料の多くが利用される。しかし、最終製品が、最終ゲート領域３４と３４ａの両方がゲルマニウム含有ゲート導体を備え、かつこれらのゲート導体がシリコン・チャネル領域１３で隔てられているデュアル・ゲート半導体デバイスである点で、本発明は従来技術と違っていることが好ましい。好ましくは、シリコン・チャネル層１０および領域１３は、単結晶シリコン・ウェーハで構成される。この設計に特有なのは、最終製品を作るプロセスの一部として、２つのゲート導体３４および３４ａが、好ましくは、１つのものが他に重なって完全に位置合せされていることである。当技術分野で、この構成を作るプロセスは、「自己整合」プロセスと呼ばれている。位置合せの問題はこの産業に広がっているので、そのようなプロセスの多くの例が当技術分野で知られている。しかし、「自己整合」の新規なプロセスが提供され、それによって、新規な「自己整合」ゲルマニウム含有デュアル・ゲート論理半導体デバイスが製造される。
好ましくは、半導体または集積チップ技術の技術分野で知られているプロセスおよび材料の多くが利用される。しかし、最終製品が、最終ゲート領域３４と３４ａの両方がゲルマニウム含有ゲート導体を備え、かつこれらのゲート導体がシリコン・チャネル領域１３で隔てられているデュアル・ゲート半導体デバイスである点で、本発明は従来技術と違っていることが好ましい。好ましくは、シリコン・チャネル層１０および領域１３は、単結晶シリコン・ウェーハで構成される。この設計に特有なのは、最終製品を作るプロセスの一部として、２つのゲート導体３４および３４ａが、好ましくは、１つのものが他に重なって完全に位置合せされていることである。当技術分野で、この構成を作るプロセスは、「自己整合」プロセスと呼ばれている。位置合せの問題はこの産業に広がっているので、そのようなプロセスの多くの例が当技術分野で知られている。しかし、「自己整合」の新規なプロセスが提供され、それによって、新規な「自己整合」ゲルマニウム含有デュアル・ゲート論理半導体デバイスが製造される。
留意すべきことであるが、自己整合プロセスについての従来技術参照は、必ずしも好ましい実施例の特定のプロセスに関係しない。例えば、「自己整合」という用語は、イオン打込みでドーピングするプロセスと関連することが多い。しかし、好ましい実施例の場合、自己整合という用語は、ダブル・ゲートＭＯＳＦＥＴスタックにおいて下部ゲートに対する上部ゲートの垂直方向の位置合せを特に意味するつもりである。
好ましい実施例の利点を実現するために、特定の設計の特徴が必要になる。特に、先行のゲルマニウム含有ゲート構造３２および３２ａは、３２ａの少なくとも一部が３２の少なくとも一部と部分的に重なり合うように、位置付けされなければならない。さらに、フォトレジスト４０ａまたはトリム・マスク７０は、ゲルマニウム含有ゲート導体３２および３２ａの部分とまた誘電体絶縁体領域５２および５２ａの部分との両方の上にある開口を作るように準備されなければならない。フォトレジスト４０ａまたはトリム・マスク７０は、また、エッチングが行われるべきでない２つの型の所定領域に対する保護を実現しなければならない。第１の型の覆われた領域７２ａは、好ましくは、第１および第２のゲルマニウム含有ゲート導体領域３２および３２ａよりも大きさが小さく、完全に領域３２および３２ａの上にだけ存在する。第２の型の覆われた領域７２ｂは、好ましくは、完全に誘電体絶縁５２および５２ａの領域の上に存在する。
好ましい実施例に従って、エッチング・プロセスで作られた柱２００の側壁２１０および誘電体複合物領域２５０の側壁２６０は、基本的に垂直である。このようにして、柱２００は、ゲルマニウム含有ゲート導体領域を備える側壁２１０を備えるが、一方で、空隙領域３００としても説明したエッチングされた領域は、一方の側がゲルマニウム含有ゲート導体の柱２００に接しているが、他方の側に誘電体絶縁複合物領域２５０を備える。
さらに好ましくは、本発明は、ゲルマニウム含有ゲート導体の選択的処理を可能にし、それらのゲート導体を隔てている単結晶チャネルを変えることは基本的にない。特に、自己整合された柱２００の部分を構成するゲルマニウム含有ゲート導体は、以下で説明する垂直エッチング・プロセスで要求されるように、単結晶シリコン・チャネルの断面と初期に等しい断面を有する。垂直エッチング・プロセスの後で、柱２００のゲルマニウム含有領域３４および３４ａの露出された側壁は、その断面を減らすために、単結晶シリコン・チャネルに比べて優先的にエッチングされる。このプロセスは、好ましくは、ゲルマニウム含有露出表面の等方性エッチングかまたは酸化かどちらかで行われ、それぞれ新しい側壁面３６および３６ａを生成する。シリコン表面に対して相対的なゲルマニウム含有表面のエッチングは、ＣＦ２Ｃｌ２を用いて、１００ミリトル（１３．３２８パスカル）および約５００から１５００ワットの電力レベルで達成することができる。この条件の下で、ゲルマニウムは、シリコンよりも５〜１０倍速くエッチングされる（ユエ・クオ（ＩＢＭ研究所）（Yue Kuo from IBM Research）、材料研究会シンポジウム予稿集、３１６巻、１９９４年、１０４１〜１０４６頁（MaterialResearch Society Symposium Proceedings Vol 316, 1994, pages 1041 to 1046）を参照されたい）。シリコンの存在している状態で最初にゲルマニウムを優先的に酸化することで行われる間接プロセスによって、シリコンに対して優先的にゲルマニウムをエッチングすることもできる。これは、熱的かプラズマ・プロセスによるかどちらかで実現することができる。プラズマ・プロセスの条件は、約５００Ｃ、約０．５から約０．７トル（６６．６６１３から９３．３２５８２パスカル）の酸素、および約１０〜１５０ボルトのウェーハのバイアスである。この条件の下で、３０分の酸化時間で、約８００オングストローム（８００＊１０−１０メートル）の酸化が実現される。ゲルマニウムの熱酸化は、約５５０Ｃおよび約０．５から約０．７トル（６６．６６１３から９３．３２５８２パスカル）の酸素で達成することができる。この条件の下で、２時間後に、約６３０オングストローム（６３０＊１０−１０メートル）のゲルマニウム酸化物を成長させることができる。
ゲルマニウム酸化物は、室温または高温での水洗いによって洗い落とすことができる。この酸化および水洗いの条件は、サン・ザオキ（Sun Zhaoqi）、リュー・チュンロン（Liu Chunrong）、「ゲルマニウム表面のプラズマ陽極酸化および窒化（PlasmaAnodic Oxidation and Nitridation of Germanium Surface）」、半導体科学技術（Semiconductor Scienceand Technology）、８巻、１９９３年９月、１７７９〜１７８２頁に記載されている。
好ましい実施例では、露出されたゲルマニウム含有表面のための一般的なエッチングくぼみ距離は、約０．０１から１．０ミクロンである。最も好ましいエッチング深さは０．０３ミクロンである。
そして、第１および第２のゲルマニウム含有領域のエッチングされた側壁表面３６および３６ａは、カプセル封入され、それによって、誘電体被膜材料８０で不活性化される。この誘電体被膜層は、好ましくは、窒化ゲルマニウム、酸化ゲルマニウム、二酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、または酸化チタンで構成される。最も好ましくは、誘電体被膜材料は、窒化ゲルマニウムである。好ましいプロセスでは、ゲルマニウム含有層は、窒素イオン・プラズマを使用して低温の下で酸化して、酸化ゲルマニウムを窒化ゲルマニウムまたは酸窒化ゲルマニウムに変換する。
その後で、空隙領域３００は、カプセル封入されたゲルマニウム含有柱２００と、第１の誘電体絶縁充填層および第２の誘電体絶縁充填層（垂直エッチング・プロセス中に生成された）を備える柱２５０とを備える柱または領域の間に、ポリシリコンまたは同様な充填物９０を有する。ポリシリコンが使用されるとき、ポリシリコンは、随意に、ジボラン、アルシン、またはホスフィンの堆積でドープされる。堆積プロセスは、バッチ熱化学気相成長法、プラズマ化学気相成長法、またはプラズマ増速化学気相成長法のようなプロセスによって、好ましくは、３００から約５００Ｃで行うことができる。ソースおよびドレインの位置を準備するために、ドーピングは、ポリシリコン充填の堆積の前かまたは後かどちらかで行うことができる。ジボラン、アルシン、またはホスフィンをドーピングすることで、ＰまたはＮ型のドープ位置が生成される。
ポリシリコン充填中間物は、さらに、プラズマ反応性イオン・エッチング（ＲＩＥ）・プロセスを用いて、ポリシリコン充填９０の高さを柱２００および誘電体絶縁複合物領域２５０の高さよりも下まで減らすことによって処理される。好ましくは本発明で使用されるＲＩＥプロセスは、当産業界で知られているように、塩素かまたはフッ素かどちらかをベースにしたプラズマを使用する。
ポリシリコン充填をくぼみに設けた後で、ソース、ドレインおよびゲートを電気的に接続するために必要な配線が設けられる。
本発明のための処理ステップの実施例 デュアルロジック・デバイスを製造するプロセスの１つの好ましい実施例は、図１〜１８に示し、以下のステップを含む。
第１の単結晶シリコン・ウェーハ１０の第１の外側表面１５に、連続して、ゲート誘電体の一様な層２０、ゲルマニウム含有ゲート材料の一様な層３０が付けられ、二酸化シリコンの一様な層１００が形成され、そしてフォトレジスト材料の一様な層４０が塗布される（図１）。
それから、フォトレジスト層４０が、二酸化シリコン層１００の上面１０５の領域を露出させる現像領域４４を生成するように、像形成され、かつ現像される（図２）。
それから、開口４４が、エッチング液で処理されて、下に横たわっている領域の二酸化シリコン１００、ゲルマニウム含有ゲート導体３０、ゲート誘電体２０が完全に除去され、さらに、単結晶シリコン・ウェーハ１０を部分的にエッチングして、新しい表面１６を生成する。これらは全て、開口４４の下にある（図３）。
それから、フォトレジストを除去して、ゲルマニウム含有ゲート導体領域３２および残りゲート誘電体領域２２を覆っている残りの二酸化シリコン層１０２の上面１０３の覆いを取って、ゲート・スタック３８を形成する。
窒化シリコンまたは炭化シリコン１１０の一様な共形層の誘電体被覆材料が、単結晶シリコン・ウェーハ１６の裸の領域と、二酸化シリコン領域１０２、ゲルマニウム含有ゲート導体領域３２およびゲート誘電体領域２２を備える柱３８の最上面１０３および垂直な側壁３５の裸の領域とに付けられる。
酸化物充填材５０が、単結晶シリコン・ウェーハ１０と、二酸化シリコン１０２で覆われたゲルマニウム含有ゲート導体領域すなわち層３２との窒化シリコン１１０で被覆された表面の上に塗布される（図４）。
平坦化が行われて、ゲルマニウム含有ゲート導体の上の二酸化シリコン被膜の最上面１０３の覆いを取り（窒化シリコン被膜１１０は、また、二酸化シリコンの最上面１０３からすでにエッチングされている）、さらに、ゲルマニウム含有ゲート導体領域３８および酸化物充填領域５２のための一様な高さを作る（図５）。
第２のシリコン・ウェーハ６０は、約５００オングストローム（５００＊１０−１０メートル）の熱成長酸化シリコンの層を有し（図示しない）、前記の熱成長二酸化物層が平坦化表面１０３に結合される（図６）。
はっきりさせるために、次のステップで説明するような構成は、ステップ１〜８で処理中のデバイスの構成を１８０°回転させることで得られる（例えば、上側は下側になっている）。この回転は、実際の製造プロセスでは必ずしも行われないが、上側に対して製造のプロセスを続けるために、この明細書では使用する（図７）。
第１の単結晶シリコン・ウェーハ１０は、窒化シリコンの現在下面１７（３９）の深さまで研削され、さらに研磨されて、単結晶シリコン・ウェーハ１０の厚さを減らし、それによって、第１の単結晶シリコン・ウェーハ１０の上に初めから水平に存在する窒化シリコン１１０を除去し、かつチャネルをゲルマニウム含有ゲート導体領域３２から分離する誘電体ゲート領域２２の上に存在する少なくとも１つのシリコン・チャネル１１を作る。前記のチャネルは、約３００から約１０００オングストローム（１０００＊１０−１０メートル）の厚さを有する（図８）。
チャネル１１と誘電体酸化物充填（すなわち、誘電体絶縁材充填）５２の領域の両方の上に、連続して、第２のゲート誘電体材料２０ａ、第２のゲルマニウム含有ゲート導体３０ａ、窒化シリコン１２０、およびフォトレジスト４０ａを一様な層にコーティングする（図９）。
フォトレジスト４０ａは、覆われた領域４２ａおよび開口４４ａを作るように像形成され、さらに現像され、この覆われた領域は、第１のゲルマニウム含有ゲート導体領域３２の一部および近接した誘電体充填領域５２の一部と少なくとも部分的に重なるべきである。フォトレジストの開口４４ａが位置する領域では、第２の誘電体絶縁層１２０、第２のゲルマニウム含有ゲート導体層３０ａおよび第２のゲート誘電体層２０ａの部分が、第１の誘電体充填材５２または第１のゲルマニウム含有領域３２の部分の覆いを取るように全てエッチングされて、誘電体絶縁領域１２２、ゲルマニウム含有領域３２ａ、およびゲート誘電体領域２２ａを備えるエッチングされない領域すなわちスタックを作り、また空隙領域４６ａを作る（図１０および１１）。
残っているフォトレジスト領域４２ａが除去され、酸化物充填材５０ａが、１２２の最上面および外側表面、第２のゲルマニウム含有ゲート導体領域３２ａの外側表面３５ａ、およびゲート誘電体領域２２ａの外側表面にコーティングされ、また前のステップ中に形成されたエッチングされた領域４６ａの中にコーティングされる（図１２）。
平坦化が標準的な化学機械処理で行われて、ゲルマニウム含有ゲート導体３２ａの上の窒化シリコン被膜１２２の覆いが取られ、かつ窒化シリコンで覆われたゲルマニウム含有ゲート導体領域３２ａおよび酸化物充填領域５２ａが一様な高さにされる（図１３）。
ゲルマニウム含有ゲート導体３２と３２ａおよびまた誘電体絶縁体層５２と５２ａの両方の上にありかつこの両方を含む開口を作るように、トリム・マスクまたはフォトレジスト７０が平坦化表面に印刷され貼り付けられる。フォトレジストまたはトリム・マスク７０は、また、垂直エッチングが行われない２つの型の所定領域に被覆範囲を実現すべきである。第１の型の覆われた領域７２ａは、第１および第２のゲルマニウム含有ゲート導電性領域３２および３２ａよりも大きさが小さくあるべきであり、さらに領域３２および３２ａの上にだけ存在すべきである（すなわち、５２または５２ａの領域は７２ａの下にない）。したがって、７２ａの底面積は、領域３２または３２ａのうちの小さい方の底面積以下であるべきである。第２の型の覆われた領域７２ｂは、５２および５２ａを含む誘電体絶縁積層物の領域の上に完全に存在すべきである（すなわち、３２または３２ａの領域は７２ｂの下に存在しない）（図１４）。
垂直エッチング（すなわち、トリミング）は、開口３００を作り、さらにゲルマニウム含有ゲート導体で構成されかつ側壁２１０を有するゲート・スタック柱２００を形成するように行われる。この柱は、誘電体充填の領域２５０からシリコン・ウェーハ６０に沿った距離で分離されている。この柱は、第２のシリコン基板６０の上に配置され、始めのその基板から連続して、酸化シリコン１０４、第１のゲルマニウム含有ゲート導体３４、第１のゲート誘電体領域２４、シリコン・チャネル１３、第２のゲート誘電体領域２４ａ、第２のゲルマニウム含有ゲート導体領域３４ａ、および窒化シリコン上端被覆１２４で構成されて、前の下部ゲート・スタック３２および２２を上部ゲート・スタック３２ａおよび２２ａと位置合せする（図１５）。
ゲルマニウム含有ゲート導体の側壁３５および３５ａは、ウェットかドライかどちらかの等方性エッチングを使用して、約２００オングストローム（２００＊１０−１０メートル）の深さまでくぼまされて、それぞれ３６および３６ａを形成し、窒化シリコン表面被覆１２４、シリコン・チャネル１３、第１および第２のゲート誘電体領域２４および２４ａ、および二酸化シリコン領域１０４を含む残りの側壁２１０は変化を受けない状態のまま残される（図１６）。
くぼんだゲルマニウム含有ゲート導体スタック２００の側壁３６および３６ａは、最初に酸化され、それから、窒化ゲルマニウム・ケース層８０に変換される（図１７）。図１７に示すように、シリコン・チャネル１３の側壁を露出する。
くぼんだゲルマニウム含有ゲート導体スタックすなわち柱２００を酸化物充填領域５４および５４ａから分離する空隙領域３００に、約１０Ｅ１９から約１０Ｅ２１原子／ｃｍ２でＮ＋ドープされた、または最適には１０Ｅ２０でＡｓまたはＰドープされたポリシリコン９０が充填されて、チャネルへのソース／ドレイン・コンタクトを形成する（ポリシリコン中のドーパントは単結晶シリコン・チャネル中に拡散し、それによって、ダブル・ゲート・デバイスのソース／ドレイン拡張部分を形成する）。
ポリシリコン充填領域の高さを、くぼんだゲルマニウム含有ゲート導体スタック２００および酸化物充填領域５４および５４ａの高さ６５より下まで減らし、それから、ポリシリコン領域（ソースおよびドレイン）を単結晶シリコン・チャネル領域に電気的に接続する（図１８）。このプロセスで、ポリシリコンからのドーパントは、単結晶シリコン中に拡散して、ダブル・ゲートＦＥＴデバイスのソース／ドレイン拡張部分を形成する。
第１の単結晶シリコン・ウェーハ１０の第１の外側表面１５に、連続して、ゲート誘電体の一様な層２０、ゲルマニウム含有ゲート材料の一様な層３０が付けられ、二酸化シリコンの一様な層１００が形成され、そしてフォトレジスト材料の一様な層４０が塗布される（図１）。
それから、フォトレジスト層４０が、二酸化シリコン層１００の上面１０５の領域を露出させる現像領域４４を生成するように、像形成され、かつ現像される（図２）。
それから、開口４４が、エッチング液で処理されて、下に横たわっている領域の二酸化シリコン１００、ゲルマニウム含有ゲート導体３０、ゲート誘電体２０が完全に除去され、さらに、単結晶シリコン・ウェーハ１０を部分的にエッチングして、新しい表面１６を生成する。これらは全て、開口４４の下にある（図３）。
それから、フォトレジストを除去して、ゲルマニウム含有ゲート導体領域３２および残りゲート誘電体領域２２を覆っている残りの二酸化シリコン層１０２の上面１０３の覆いを取って、ゲート・スタック３８を形成する。
窒化シリコンまたは炭化シリコン１１０の一様な共形層の誘電体被覆材料が、単結晶シリコン・ウェーハ１６の裸の領域と、二酸化シリコン領域１０２、ゲルマニウム含有ゲート導体領域３２およびゲート誘電体領域２２を備える柱３８の最上面１０３および垂直な側壁３５の裸の領域とに付けられる。
酸化物充填材５０が、単結晶シリコン・ウェーハ１０と、二酸化シリコン１０２で覆われたゲルマニウム含有ゲート導体領域すなわち層３２との窒化シリコン１１０で被覆された表面の上に塗布される（図４）。
平坦化が行われて、ゲルマニウム含有ゲート導体の上の二酸化シリコン被膜の最上面１０３の覆いを取り（窒化シリコン被膜１１０は、また、二酸化シリコンの最上面１０３からすでにエッチングされている）、さらに、ゲルマニウム含有ゲート導体領域３８および酸化物充填領域５２のための一様な高さを作る（図５）。
第２のシリコン・ウェーハ６０は、約５００オングストローム（５００＊１０−１０メートル）の熱成長酸化シリコンの層を有し（図示しない）、前記の熱成長二酸化物層が平坦化表面１０３に結合される（図６）。
はっきりさせるために、次のステップで説明するような構成は、ステップ１〜８で処理中のデバイスの構成を１８０°回転させることで得られる（例えば、上側は下側になっている）。この回転は、実際の製造プロセスでは必ずしも行われないが、上側に対して製造のプロセスを続けるために、この明細書では使用する（図７）。
第１の単結晶シリコン・ウェーハ１０は、窒化シリコンの現在下面１７（３９）の深さまで研削され、さらに研磨されて、単結晶シリコン・ウェーハ１０の厚さを減らし、それによって、第１の単結晶シリコン・ウェーハ１０の上に初めから水平に存在する窒化シリコン１１０を除去し、かつチャネルをゲルマニウム含有ゲート導体領域３２から分離する誘電体ゲート領域２２の上に存在する少なくとも１つのシリコン・チャネル１１を作る。前記のチャネルは、約３００から約１０００オングストローム（１０００＊１０−１０メートル）の厚さを有する（図８）。
チャネル１１と誘電体酸化物充填（すなわち、誘電体絶縁材充填）５２の領域の両方の上に、連続して、第２のゲート誘電体材料２０ａ、第２のゲルマニウム含有ゲート導体３０ａ、窒化シリコン１２０、およびフォトレジスト４０ａを一様な層にコーティングする（図９）。
フォトレジスト４０ａは、覆われた領域４２ａおよび開口４４ａを作るように像形成され、さらに現像され、この覆われた領域は、第１のゲルマニウム含有ゲート導体領域３２の一部および近接した誘電体充填領域５２の一部と少なくとも部分的に重なるべきである。フォトレジストの開口４４ａが位置する領域では、第２の誘電体絶縁層１２０、第２のゲルマニウム含有ゲート導体層３０ａおよび第２のゲート誘電体層２０ａの部分が、第１の誘電体充填材５２または第１のゲルマニウム含有領域３２の部分の覆いを取るように全てエッチングされて、誘電体絶縁領域１２２、ゲルマニウム含有領域３２ａ、およびゲート誘電体領域２２ａを備えるエッチングされない領域すなわちスタックを作り、また空隙領域４６ａを作る（図１０および１１）。
残っているフォトレジスト領域４２ａが除去され、酸化物充填材５０ａが、１２２の最上面および外側表面、第２のゲルマニウム含有ゲート導体領域３２ａの外側表面３５ａ、およびゲート誘電体領域２２ａの外側表面にコーティングされ、また前のステップ中に形成されたエッチングされた領域４６ａの中にコーティングされる（図１２）。
平坦化が標準的な化学機械処理で行われて、ゲルマニウム含有ゲート導体３２ａの上の窒化シリコン被膜１２２の覆いが取られ、かつ窒化シリコンで覆われたゲルマニウム含有ゲート導体領域３２ａおよび酸化物充填領域５２ａが一様な高さにされる（図１３）。
ゲルマニウム含有ゲート導体３２と３２ａおよびまた誘電体絶縁体層５２と５２ａの両方の上にありかつこの両方を含む開口を作るように、トリム・マスクまたはフォトレジスト７０が平坦化表面に印刷され貼り付けられる。フォトレジストまたはトリム・マスク７０は、また、垂直エッチングが行われない２つの型の所定領域に被覆範囲を実現すべきである。第１の型の覆われた領域７２ａは、第１および第２のゲルマニウム含有ゲート導電性領域３２および３２ａよりも大きさが小さくあるべきであり、さらに領域３２および３２ａの上にだけ存在すべきである（すなわち、５２または５２ａの領域は７２ａの下にない）。したがって、７２ａの底面積は、領域３２または３２ａのうちの小さい方の底面積以下であるべきである。第２の型の覆われた領域７２ｂは、５２および５２ａを含む誘電体絶縁積層物の領域の上に完全に存在すべきである（すなわち、３２または３２ａの領域は７２ｂの下に存在しない）（図１４）。
垂直エッチング（すなわち、トリミング）は、開口３００を作り、さらにゲルマニウム含有ゲート導体で構成されかつ側壁２１０を有するゲート・スタック柱２００を形成するように行われる。この柱は、誘電体充填の領域２５０からシリコン・ウェーハ６０に沿った距離で分離されている。この柱は、第２のシリコン基板６０の上に配置され、始めのその基板から連続して、酸化シリコン１０４、第１のゲルマニウム含有ゲート導体３４、第１のゲート誘電体領域２４、シリコン・チャネル１３、第２のゲート誘電体領域２４ａ、第２のゲルマニウム含有ゲート導体領域３４ａ、および窒化シリコン上端被覆１２４で構成されて、前の下部ゲート・スタック３２および２２を上部ゲート・スタック３２ａおよび２２ａと位置合せする（図１５）。
ゲルマニウム含有ゲート導体の側壁３５および３５ａは、ウェットかドライかどちらかの等方性エッチングを使用して、約２００オングストローム（２００＊１０−１０メートル）の深さまでくぼまされて、それぞれ３６および３６ａを形成し、窒化シリコン表面被覆１２４、シリコン・チャネル１３、第１および第２のゲート誘電体領域２４および２４ａ、および二酸化シリコン領域１０４を含む残りの側壁２１０は変化を受けない状態のまま残される（図１６）。
くぼんだゲルマニウム含有ゲート導体スタック２００の側壁３６および３６ａは、最初に酸化され、それから、窒化ゲルマニウム・ケース層８０に変換される（図１７）。図１７に示すように、シリコン・チャネル１３の側壁を露出する。
くぼんだゲルマニウム含有ゲート導体スタックすなわち柱２００を酸化物充填領域５４および５４ａから分離する空隙領域３００に、約１０Ｅ１９から約１０Ｅ２１原子／ｃｍ２でＮ＋ドープされた、または最適には１０Ｅ２０でＡｓまたはＰドープされたポリシリコン９０が充填されて、チャネルへのソース／ドレイン・コンタクトを形成する（ポリシリコン中のドーパントは単結晶シリコン・チャネル中に拡散し、それによって、ダブル・ゲート・デバイスのソース／ドレイン拡張部分を形成する）。
ポリシリコン充填領域の高さを、くぼんだゲルマニウム含有ゲート導体スタック２００および酸化物充填領域５４および５４ａの高さ６５より下まで減らし、それから、ポリシリコン領域（ソースおよびドレイン）を単結晶シリコン・チャネル領域に電気的に接続する（図１８）。このプロセスで、ポリシリコンからのドーパントは、単結晶シリコン中に拡散して、ダブル・ゲートＦＥＴデバイスのソース／ドレイン拡張部分を形成する。
上述の実施例は、適切に機能するために、外部電源への電気接続を必要とする。デュアル・ゲルマニウム・ゲート領域とソース／ドレイン領域の間の電気接続を形成する有用な方法の例には、ランド・パッド３８０の組立てがある。図１９で理解することができるように、デュアル・ゲート要素２７０は、その両側でポリシリコン領域９０に接している。この要素の製造期間中に、ランド・パッド３８０は、デュアル・ゲート要素２７０と同じ部品で組み立てられ、そして、それ自体、デュアル・ゲート要素２７０の端部に位置しかつデュアル・ゲート要素２７０および側面を接する２つのポリシリコン充填領域９０を含む幅を有する一体化要素である。一般的な組立ては、上面図および断面表現を備える図１９に示す。上面図および断面表現図の向きは、図１〜１８に示す図に直交している。
図１９および２０を参照すると、電気接続を作るプロセスは、中間デュアル・ゲート・デバイス２７０の上面にフォトレジスト３４０をコーティングし、さらにフォトレジストに像を形成し現像することから始まり、所定の断面を基本的に有する開口３５０を作る。開口３５０は、ランド・パッド３８０と呼ばれるデュアル・ゲート柱２００の一部の上にあり、開口の他の部分は、二酸化シリコン充填領域５４の部分３２０の上にある。開口３５０を通したＲＩＥによるエッチングは、一番上のゲルマニウム・ゲート３６ａ、一番上のゲート誘電体領域２４ａ、シリコン・チャネル１３、および下部ゲート誘電体領域２４に対して、および部分的に下部ゲルマニウム・ゲート３４中に行われる。このようにして、上部ゲルマニウム・ゲート３４ａ、シリコン・チャネル１３、およびランド・パッド３８０の側面が露出される（図２０）。
未現像フォトレジストは上面からはがされ、露出表面全てが、一般に高温の酸素プラズマを含む酸化条件にさらされる。有用な温度は５００から７００Ｃの範囲にあり、最適には６００Ｃである。この条件の下で、シリコン・チャネル１３および両方のゲルマニウム・ゲート３４および３４ａの露出表面は、それぞれの酸化物に変えられる。このように形成されたゲルマニウム酸化物被膜３７および３７ａの深さは、一般に、約５０オングストローム（５０＊１０−１０メートル）であるが、一方で、このように形成された二酸化シリコン被膜１９の深さは、一般に、約２０オングストローム（２０＊１０−１０メートル）である（図２１）。
酸化ゲルマニウム被膜３７および３７ａの除去は、酸化シリコン被膜１９を同時に除去すること無しに、室温または高温での水洗いで達成される。このようにして、シリコン・チャネル１３は、絶縁層１９で保護され、それによって、以下で説明する後のステップから電気的に分離される（図２２）。
それから、従来の化学気相成長法（ＣＶＤ）によって、ドープされたポリシリコン９０がコンタクト穴すなわち空隙３００に加えられ、さらに上面が化学機械研磨（ＣＭＰ）で平坦化される（図２３）。
次に、平坦化されたウェーハ面に二酸化シリコンのような誘電体を堆積し、それから二酸化シリコン層にフォトレジストのパターンを形成し（図示しない）、そしてレジスト・パターンを誘電体層５５ａにエッチングして、コンタクトおよび配線方法が完成される。エッチングされたパターン５５ａは、最小で３つのビア開口を作るように設計されている。第１のビアは、充填されたコンタクト穴３５０の上にほぼ位置付けされ、そして、第２および第３のビアは、一部がデュアル・ゲルマニウム・ゲート柱２００に側面を接するポリシリコン充填９０の各側部の上に、また一部が周囲の二酸化シリコン絶縁体５４の上に位置付けされる。従来技術を使用して、この少なくとも３つのビアにタングステンまたは銅のような導電性材料を充填して、ソース／ドレインの位置４００とランド・パッド３８０の間の電気接続が完成する。一般に、導電性配線は、各ビアの最上面に取り付けられて、デュアル・ゲート・デバイスを外部電源に電気的に接続する。
２つの好ましい実施例を詳細に説明したが、本発明の精神の範囲内にやはり含まれるかもしれない他の置換が存在することは容易に理解することができる。例として、絶縁体層１０２、ゲート導体領域３２、およびゲート誘電体領域２２のような様々な材料（それぞれ１つが他の上にある）を基板の個別の領域に付け、一方で基板の残りの個別領域に絶縁領域を堆積することができる。このようにして、ゲート・スタックを直接形成することができる。もしくは、全てのゲート・スタック材料は、最初に、一様な被膜として基板上に付けることができる。この場合、特定の領域のエッチングは、最終ゲート・スタックを形成するように行われ、それに続いて、エッチングされた領域への絶縁体充填材の堆積が行われる。他の実施例では、二酸化シリコン充填が最初に適用され、そして、開口を作るエッチングの後で、エッチングされた領域にゲート・スタックが形成される。シリコン・チャネルを付けた後で、第１のゲート・スタックを形成するように説明したのと同じ実施例を、第２のゲート・スタックを形成するように独立に選ぶことができる。これらの代替えプロセスの条件は、第１および第２のゲート・スタックの領域の重なりがあるべきであることである。
他の実施例では、元のシリコン基板以外のシリコン・ウェーハをチャネルとして使用することが望ましい。このプロセスでは、元の基板は、初期の構成の状態のままである（すなわち、デュアル・ゲート要素は、元のシリコン基板の上面に存在する）。そして、第２のシリコン・ウェーハはチャネル層として使用される。この第２のウェーハは単結晶シリコンで構成されるのが好ましい。
また、特に考えられることであるが、製造ステップの順序は変えてもやはり基本的に本発明と同じ機能を行う最終製品を生成することができる。この種の置換全ては本発明の範囲内で考えられる。
Claims (10)
- シリコン基板の上面上に、該上面上の第１の誘電体充填材料からなる第１の領域と、前記シリコン基板の前記上面上に順番に形成された第１の絶縁体層、第１のゲート導体層、第１のゲート誘電体層及びシリコン・チャネル層からなり、前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層及び前記シリコン・チャネル層の側壁に誘電体被覆が形成された第２の領域とを備え、前記第１の領域の前記第１の誘電体充填材料と前記第２の領域の前記誘電体被覆とが接している第１の層を形成するステップと、
前記第１の層上に、前記第１の誘電体充填材料上に形成された第２の誘電体充填材料からなる第３の領域と、該第３の領域に接し、前記シリコン・チャネル層の上面上に順番に形成された第２のゲート誘電体層、第２のゲート導体層及び第２の絶縁体層からなる第４の領域とを備えた第２の層を形成するステップと、
前記第１の領域の上方に位置するように前記第３の領域上に第１のマスクを形成すると共に前記第２の領域の上方に位置するように前記第４の領域上に第２のマスクを形成するステップと、
前記第１のマスク及び前記第２のマスクをマスクとして前記シリコン基板の前記上面に達するまで垂直エッチングすることにより、前記上面上に設けられ、空隙により隔てられた第１の柱及び第２の柱を形成するステップであって、
前記第１の柱が、前記シリコン基板の前記上面上に順番に設けられた前記第１の誘電体充填層及び前記第２の誘電体充填層からなり、
前記第２の柱が、前記シリコン基板の前記上面上に順番に設けられた前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層、前記シリコン・チャネル層、前記第２のゲート誘電体層、前記第２のゲート導体層及び前記第２の絶縁体層からなり、前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層、前記シリコン・チャネル層、前記第２のゲート誘電体層、前記第２のゲート導体層及び前記第２の絶縁体層のそれぞれの側壁が前記第２の柱の側壁を成している、前記ステップと、
前記第１のゲート導体層及び前記第２のゲート導体層の側壁が前記第２の柱の側壁よりも内側になるように、前記第１のゲート導体層及び前記第２のゲート導体層をエッチングするステップと、
前記第１のゲート導体層の前記側壁及び前記第２のゲート導体層の前記側壁に誘電体被膜を形成するステップと、
前記空隙内にポリシリコン充填材を形成するステップであって、
該ポリシリコン充填材が、前記シリコン・チャネル層の側壁に接続し、前記第１の絶縁体層の前記側壁、前記第１のゲート導体層の前記側壁の前記誘電体被膜、前記第１ゲート誘電体層の前記側壁、前記第２のゲート誘電体層の前記側壁及び前記第２のゲート導体層の前記側壁の前記誘電体被膜に接している、前記ステップとを含む、デュアル・ゲート論理デバイスの中間構造の製造方法。 - 前記第１のゲート導体層及び前記第２のゲート導体層の材料がゲルマニウムである、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記第１のゲート導体層及び前記第２のゲート導体層の材料がゲルマニウム含有材料である、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記ゲルマニウム含有材料がゲルマニウムとシリコンの混合物であって、シリコンの濃度が最高で５０％のシリコンを含む、請求項３に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記ポリシリコン充填材がＮドーパント又はＰドーパントでドープされている、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記第１のゲート導体層及び前記第２のゲート導体層の材料がゲルマニウム含有材料であり、前記誘電体被膜の材料が窒化ゲルマニウムである、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記第１のゲート導体層及び前記第２のゲート導体層の材料がゲルマニウム含有材料であり、前記第１のゲート導体層及び前記第２のゲート導体層のエッチングが等方性エッチングであり、該等方性エッチングが、ＣＦ２Ｃｌ２を用いて、１００ミリトルおよび５００から１５００ワットの電力レベルで達成される、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- 前記第１のゲート導体層及び前記第２のゲート導体層の材料がゲルマニウム含有材料であり、前記第１のゲート導体層及び前記第２のゲート導体層のエッチングが、前記第１のゲート導体層及び前記第２のゲート導体層の側壁を酸化して酸化ゲルマニウム被覆を形成するステップ及び水洗いにより前記酸化ゲルマニウムを洗い落とすステップを含む、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
- シリコン基板の上面上に、該上面上の第１の誘電体充填材料からなる第１の領域と、前記シリコン基板の前記上面上に順番に形成された第１の絶縁体層、第１のゲート導体層、第１のゲート誘電体層及びシリコン・チャネル層からなり、前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層及び前記シリコン・チャネル層の側壁に誘電体被覆が形成された第２の領域とを備え、前記第１の領域の前記第１の誘電体充填材料と前記第２の領域の前記誘電体被覆とが接している第１の層を形成するステップが、
シリコン・チャネル層となるシリコン・ウエハの上面上に、順番に第１のゲート誘電体層となる誘電体材料層、第１のゲート導体層となる導体材料層及び第１の絶縁体層となる絶縁体材料層を形成するステップと、
前記第１の絶縁体層となる絶縁体材料層上に開口を有する第１のマスクを形成し、該第１のマスクの開口により露出された前記第１の絶縁体層となる絶縁体材料層、前記第１のゲート導体層となる導体材料層及び前記第１のゲート誘電体層となる誘電体材料層のそれぞれの部分を除去すると共に、前記シリコン・チャネル層となるシリコン・ウエハを部分的に除去して凹部を形成することにより、前記シリコン・ウエハの前記凹部に隣接する凸部と、該凸部上に残存する前記第１のゲート誘電体層となる誘電体材料層と、前記第１のゲート導体層となる導体材料層と、前記第１の絶縁体層となる絶縁体材料層とからなる第１の構造を形成するステップと、
前記第１の構造の上面及び側壁と前記凹部の底面とに前記誘電体被覆を形成するステップと、
前記第１の構造の上面上の前記誘電体被覆よりも高く第１の誘電体充填材料を充填するステップと、
平坦化処理により、前記第１の構造の前記第１の絶縁体層となる絶縁体材料層を露出するまで前記第１の誘電体充填材料及び前記誘電体被覆を除去することにより前記第１の構造及び前記第１の誘電体充填材料の平坦化表面を形成するステップと、
前記平坦化表面に、シリコン基板を結合するステップと、
前記第１の誘電体充填材料を露出し且つ前記シリコン・チャネル層となるシリコン・ウエハの凸部を残すように、前記シリコン・チャネル層となるシリコン・ウエハ及び前記誘電体被覆を研磨により除去することにより、前記シリコン基板の上面上に、該上面上の前記第１の誘電体充填材料からなる前記第１の領域と、前記シリコン基板の前記上面上に順番に形成された前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層及び前記シリコン・チャネル層からなり、前記第１の絶縁体層、前記第１のゲート導体層、前記第１のゲート誘電体層及び前記シリコン・チャネル層の側壁に前記誘電体被覆が形成された前記第２の領域とを備え、前記第１の領域の前記第１の誘電体充填材料と前記第２の領域の前記誘電体被覆とが接している第１の層を形成するステップとを含む、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。 - 前記第１の層上に、前記第１の誘電体充填材料上に形成された第２の誘電体充填材料からなる第３の領域と、該第３の領域に接し、前記シリコン・チャネル層の上面上に順番に形成された第２のゲート誘電体層、第２のゲート導体層及び第２の絶縁体層からなる第４の領域とを備えた第２の層を形成するステップが、
前記第１の層の上面上に、順番に第２のゲート誘電体層となる誘電体材料層、第２のゲート導体層となる導体材料層及び第２の絶縁体層となる絶縁体材料層を形成するステップと、
前記第２の絶縁体層となる絶縁体材料層上に、前記第１の領域及び第２の領域に重なる遮蔽部と開口とを有する第２のマスクを形成し、該第２のマスクの開口により露出された前記第２の絶縁体層となる絶縁体材料層、前記第２のゲート導体層となる導体材料層及び前記第２のゲート誘電体層となる誘電体材料層のそれぞれの部分を除去することにより、前記シリコン・チャネル層上に順番に形成された前記第２のゲート誘電体層となる誘電体材料層と、前記第２のゲート導体層となる導体材料層と、前記第２の絶縁体層となる絶縁体材料層とからなる第２の構造を形成するステップと、
前記第２の構造の前記第２の絶縁体層となる絶縁体材料層よりも高く第２の誘電体充填材料を充填するステップと、
平坦化処理により、前記第２の構造の前記第２の絶縁体層となる絶縁体材料層を露出するまで前記第２の誘電体充填材料を除去することにより、前記第１の層上に、前記第１の誘電体充填材料上に形成された前記第２の誘電体充填材料からなる前記第３の領域と、該第３の領域に接し、前記シリコン・チャネル層の上面上に順番に形成された前記第２のゲート誘電体層、前記第２のゲート導体層及び前記第２の絶縁体層からなる前記第４の領域とを備えた前記第２の層を形成するステップとを含む、請求項１に記載のデュアル・ゲート論理デバイスの中間構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/879,590 US6596597B2 (en) | 2001-06-12 | 2001-06-12 | Method of manufacturing dual gate logic devices |
| PCT/GB2002/002622 WO2002101834A2 (en) | 2001-06-12 | 2002-05-30 | An intermediate manufacture for a dual gate logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004529509A JP2004529509A (ja) | 2004-09-24 |
| JP4256772B2 true JP4256772B2 (ja) | 2009-04-22 |
Family
ID=25374451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003504473A Expired - Fee Related JP4256772B2 (ja) | 2001-06-12 | 2002-05-30 | デュアル・ゲート論理デバイスの中間構造の製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6596597B2 (ja) |
| EP (1) | EP1396029B1 (ja) |
| JP (1) | JP4256772B2 (ja) |
| KR (1) | KR100586770B1 (ja) |
| CN (1) | CN1291499C (ja) |
| AT (1) | ATE444567T1 (ja) |
| DE (1) | DE60233872D1 (ja) |
| TW (1) | TW564468B (ja) |
| WO (1) | WO2002101834A2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798017B2 (en) * | 2001-08-31 | 2004-09-28 | International Business Machines Corporation | Vertical dual gate field effect transistor |
| US6580132B1 (en) * | 2002-04-10 | 2003-06-17 | International Business Machines Corporation | Damascene double-gate FET |
| US6919647B2 (en) * | 2003-07-03 | 2005-07-19 | American Semiconductor, Inc. | SRAM cell |
| US7015547B2 (en) | 2003-07-03 | 2006-03-21 | American Semiconductor, Inc. | Multi-configurable independently multi-gated MOSFET |
| US7019342B2 (en) | 2003-07-03 | 2006-03-28 | American Semiconductor, Inc. | Double-gated transistor circuit |
| US7078300B2 (en) * | 2003-09-27 | 2006-07-18 | International Business Machines Corporation | Thin germanium oxynitride gate dielectric for germanium-based devices |
| US7098477B2 (en) * | 2004-04-23 | 2006-08-29 | International Business Machines Corporation | Structure and method of manufacturing a finFET device having stacked fins |
| US7348641B2 (en) * | 2004-08-31 | 2008-03-25 | International Business Machines Corporation | Structure and method of making double-gated self-aligned finFET having gates of different lengths |
| US7176090B2 (en) | 2004-09-07 | 2007-02-13 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| FR2893762B1 (fr) * | 2005-11-18 | 2007-12-21 | Commissariat Energie Atomique | Procede de realisation de transistor a double grilles auto-alignees par reduction de motifs de grille |
| US7704838B2 (en) * | 2006-08-25 | 2010-04-27 | Freescale Semiconductor, Inc. | Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET |
| US8530972B2 (en) * | 2006-08-25 | 2013-09-10 | Freescale Semiconductor, Inc. | Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate |
| FR2911004B1 (fr) * | 2006-12-28 | 2009-05-15 | Commissariat Energie Atomique | Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat |
| US20090003083A1 (en) * | 2007-06-28 | 2009-01-01 | Sandisk 3D Llc | Memory cell with voltage modulated sidewall poly resistor |
| US9542687B2 (en) | 2008-06-26 | 2017-01-10 | Visa International Service Association | Systems and methods for visual representation of offers |
| US8478692B2 (en) | 2008-06-26 | 2013-07-02 | Visa International Service Association | Systems and methods for geographic location notifications of payment transactions |
| US8396455B2 (en) | 2008-09-25 | 2013-03-12 | Visa International Service Association | Systems and methods for sorting alert and offer messages on a mobile device |
| US8159327B2 (en) * | 2008-11-13 | 2012-04-17 | Visa International Service Association | Device including authentication glyph |
| US9312230B2 (en) * | 2010-02-08 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive pillar structure for semiconductor substrate and method of manufacture |
| JP5364668B2 (ja) * | 2010-09-22 | 2013-12-11 | 株式会社東芝 | 赤外線撮像装置 |
| JP5933300B2 (ja) * | 2011-03-16 | 2016-06-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8739078B2 (en) | 2012-01-18 | 2014-05-27 | International Business Machines Corporation | Near-neighbor trimming of dummy fill shapes with built-in optical proximity corrections for semiconductor applications |
| FR2987709B1 (fr) * | 2012-03-05 | 2017-04-28 | Soitec Silicon On Insulator | Table de correspondance |
| US9178077B2 (en) | 2012-11-13 | 2015-11-03 | Micron Technology, Inc. | Semiconductor constructions |
| US9105737B2 (en) | 2013-01-07 | 2015-08-11 | Micron Technology, Inc. | Semiconductor constructions |
| US8853769B2 (en) | 2013-01-10 | 2014-10-07 | Micron Technology, Inc. | Transistors and semiconductor constructions |
| US9219070B2 (en) | 2013-02-05 | 2015-12-22 | Micron Technology, Inc. | 3-D memory arrays |
| US9159845B2 (en) | 2013-05-15 | 2015-10-13 | Micron Technology, Inc. | Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor |
| KR102102783B1 (ko) * | 2014-01-06 | 2020-04-22 | 삼성전자주식회사 | 반도체 소자, 자기 기억 소자 및 이들의 제조 방법 |
| KR102191217B1 (ko) * | 2014-04-28 | 2020-12-16 | 삼성전자주식회사 | 반도체 소자, 자기 기억 소자 및 이들의 제조 방법 |
| US10103262B2 (en) * | 2016-01-12 | 2018-10-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a finFET structure with high quality EPI film |
| US10176870B1 (en) | 2017-07-05 | 2019-01-08 | Micron Technology, Inc. | Multifunctional memory cells |
| US10262736B2 (en) | 2017-07-05 | 2019-04-16 | Micron Technology, Inc. | Multifunctional memory cells |
| US10727216B1 (en) | 2019-05-10 | 2020-07-28 | Sandisk Technologies Llc | Method for removing a bulk substrate from a bonded assembly of wafers |
| US11482423B2 (en) * | 2021-01-28 | 2022-10-25 | Tokyo Electron Limited | Plasma etching techniques |
| US20230011006A1 (en) * | 2021-07-09 | 2023-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5612552A (en) * | 1994-03-31 | 1997-03-18 | Lsi Logic Corporation | Multilevel gate array integrated circuit structure with perpendicular access to all active device regions |
| US5583368A (en) * | 1994-08-11 | 1996-12-10 | International Business Machines Corporation | Stacked devices |
| KR100212693B1 (ko) * | 1996-12-14 | 1999-08-02 | 권혁준 | 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법 |
| FR2791177A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Procede de realisation d'une grille en forme de champignon ou grille en "t" |
| US6509586B2 (en) * | 2000-03-31 | 2003-01-21 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| JP2001332630A (ja) * | 2000-05-19 | 2001-11-30 | Sharp Corp | 半導体装置の製造方法 |
| US6429484B1 (en) * | 2000-08-07 | 2002-08-06 | Advanced Micro Devices, Inc. | Multiple active layer structure and a method of making such a structure |
| KR100354438B1 (ko) * | 2000-12-12 | 2002-09-28 | 삼성전자 주식회사 | 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법 |
| US6518106B2 (en) * | 2001-05-26 | 2003-02-11 | Motorola, Inc. | Semiconductor device and a method therefor |
-
2001
- 2001-06-12 US US09/879,590 patent/US6596597B2/en not_active Expired - Fee Related
-
2002
- 2002-05-30 WO PCT/GB2002/002622 patent/WO2002101834A2/en active Application Filing
- 2002-05-30 CN CNB028118545A patent/CN1291499C/zh not_active Expired - Fee Related
- 2002-05-30 KR KR1020037016298A patent/KR100586770B1/ko not_active IP Right Cessation
- 2002-05-30 AT AT02735604T patent/ATE444567T1/de not_active IP Right Cessation
- 2002-05-30 EP EP02735604A patent/EP1396029B1/en not_active Expired - Lifetime
- 2002-05-30 DE DE60233872T patent/DE60233872D1/de not_active Expired - Lifetime
- 2002-05-30 JP JP2003504473A patent/JP4256772B2/ja not_active Expired - Fee Related
- 2002-06-10 TW TW091112542A patent/TW564468B/zh not_active IP Right Cessation
-
2003
- 2003-05-30 US US10/448,729 patent/US6891226B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100586770B1 (ko) | 2006-06-08 |
| WO2002101834A2 (en) | 2002-12-19 |
| TW564468B (en) | 2003-12-01 |
| EP1396029A2 (en) | 2004-03-10 |
| US20020187610A1 (en) | 2002-12-12 |
| US6891226B2 (en) | 2005-05-10 |
| US6596597B2 (en) | 2003-07-22 |
| CN1291499C (zh) | 2006-12-20 |
| CN1516902A (zh) | 2004-07-28 |
| ATE444567T1 (de) | 2009-10-15 |
| US20030201500A1 (en) | 2003-10-30 |
| WO2002101834A3 (en) | 2003-05-30 |
| JP2004529509A (ja) | 2004-09-24 |
| EP1396029B1 (en) | 2009-09-30 |
| DE60233872D1 (de) | 2009-11-12 |
| KR20040006032A (ko) | 2004-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4256772B2 (ja) | デュアル・ゲート論理デバイスの中間構造の製造方法 | |
| US20220208615A1 (en) | Dielectric Fins With Different Dielectric Constants and Sizes in Different Regions of a Semiconductor Device | |
| TWI390666B (zh) | 絕緣體上半導體裝置之製造方法 | |
| CN101872742B (zh) | 半导体装置及其制造方法 | |
| US7692250B2 (en) | Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures | |
| TWI261907B (en) | Method and apparatus of a semiconductor device having low and high voltage transistors | |
| US6649481B2 (en) | Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits | |
| JP4150661B2 (ja) | Ｃｍｏｓトランジスタを製作するためのゲート・パターン形成用の３層ハードマスク | |
| TWI776996B (zh) | 半導體裝置結構及其形成方法 | |
| JP2008536335A (ja) | 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体 | |
| US20060017093A1 (en) | Semiconductor devices with overlapping gate electrodes and methods of fabricating the same | |
| JP2001144175A (ja) | 半導体装置及びその製造方法 | |
| KR102370299B1 (ko) | 더미 핀들 및 그의 형성 방법들 | |
| US20240145596A1 (en) | Method of manufacturing a finfet by implanting a dielectric with a dopant | |
| US20040157396A1 (en) | Methods for forming double gate electrodes using tunnel and trench | |
| JP3358544B2 (ja) | 電界効果型トランジスタの製造方法 | |
| US6184105B1 (en) | Method for post transistor isolation | |
| US6359312B1 (en) | Semiconductor device with SOI structure | |
| US10177039B2 (en) | Shallow trench isolation structures and contact patterning | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| KR100311842B1 (ko) | 컨택트 형성 방법 및 반도체 장치 | |
| US6060376A (en) | Integrated etch process for polysilicon/metal gate | |
| JP2005019984A (ja) | 超微細チャネル電界効果トランジスター及びその製造方法 | |
| JP3321527B2 (ja) | 半導体装置の製造方法 | |
| US20240379452A1 (en) | Dielectric Fins With Different Dielectric Constants and Sizes in Different Regions of a Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061215 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |