JP5194328B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000002955 isolation Methods 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 41
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000005530 etching Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 238000010306 acid treatment Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021485 fumed silica Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】
この技術は、素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置及びその製造方法に関し、特に、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制する新規な方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化が進展し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設けることで、基板と接合部（ジャンクション）との間の接合容量を低減して、消費電力を下げるようにしたＳＯＩ（Silicon On Insulator）構造が注目されている。こうしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁膜とする素子間の分離が行われるため、集積度の高いＳＯＩ型半導体装置でも容易にソフトエラー及びラッチアップが抑制され、高い信頼性が確保できる。また、ＳＯＩ構造の集積回路装置では、素子領域における不純物拡散層での接合容量を減らすことができるので、スイッチングに伴う充放電電流が少なくなって、高速化、低消費電力化を図るうえでも有利となる。
【０００３】
ＳＯＩ型半導体装置では、素子領域にトランジスタを形成する際、ゲート構造及び配線工程等には、通常のバルクシリコンウエーハにトランジスタを形成するのと同様のプロセスが適用できる。しかし、従来からよく知られているＬＯＣＯＳ（Local Oxidation of Silicon）法を適用して、ＳＯＩ型半導体装置の素子間分離を行う場合には、フィールド酸化速度にパターン依存性があるために、通常のバルクシリコンウエーハに適用されるプロセスを用いると、次のような問題があった。
【０００４】
以下に、従来の素子分離法について図面を参照しながら説明する。
図６は、ＬＯＣＯＳ法による従来のＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パターン化された窒化膜をマスクに選択酸化によって形成される。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込み酸化膜に到達し、素子間が完全に分離するまで酸化を進めると、図６に示すように、広い素子分離領域のＬＯＣＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み酸化膜１１３からの廻り込みによる酸化の影響を受けて、素子分離領域に接する部分１１４でバーズビーク状に変形する。１１５はシリコン基板である。ＳＯＩ層１１２が変形すると、変形部分１１４からの応力ひずみ（ストレス）が助長され、ＳＯＩ層１１２の素子領域に結晶欠陥が形成され、ソース、ドレイン間のリークをもたらすという問題があった。また、回路の微細化に伴い、通常のバルクシリコンウエーハと同様に、ＬＯＣＯＳ端部での寸法変換差も問題になる。
【０００５】
そこで、ＬＯＣＯＳ法におけるストレスの問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導体装置の素子分離方法として、ＳＴＩ（Shallow Trench Isolation）法、及びＭｅｓａ型分離技術による素子間分離の方法が有力視されている。
【０００６】
【発明が解決しようとする課題】
図７は、ＳＴＩ分離されたＳＯＩ型半導体装置の断面構造を示す図である。ＳＴＩ分離法では、ＳＯＩ層１１２を加工して島状の素子形成領域を形成した後、素子分離領域をＳＴＩ絶縁膜１１６で埋め込んでから化学機械研磨（ＣＭＰ）によって表面を平坦化する。その後、素子分離マスクを除去する。１１７はゲート酸化膜、１１８はゲート電極である。このＳＴＩ分離法は、ＳＯＩ層１１２が５０ｎｍ以上に厚く形成されたＳＯＩ型半導体装置に適用されることが多い。
【０００７】
図８は、Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。Ｍｅｓａ型分離技術では、ＳＯＩ層１１２を加工してシリコンの島を形成し、側壁を酸化した後、素子分離マスクを除去する。その後、不純物を導入し、ゲート酸化を行い、さらにゲート電極１１８の形成工程に進む。Ｍｅｓａ型分離は、ＳＯＩ層１１２を選択的に分離加工するだけで素子領域の分離が可能であり、ＳＯＩ層１１２が薄いＳＯＩ型半導体装置に適用される。
【０００８】
しかし、図７、図８に示すいずれの分離方法を適用した場合でも、ＳＯＩ層１１２内に拡散された不純物がその下の埋め込み酸化膜１１３中にも拡散する影響で、ＳＯＩ活性層での不純物濃度が低下する。また、熱酸化膜を介してゲート電極がＳＯＩ層と接している部分１１２ａでは、横方向や斜め方向での拡散も生じるために、活性層の濃度プロファイルが変わって不均一になり、そこに閾値電圧の低い寄生ＭＯＳＦＥＴが形成される。その結果、トランジスタ全体のサブスレッシュホールド特性にハンプが発生し、優れたターンオフ特性が得られないという問題があった。
【０００９】
この発明の目的は、Ｍｅｓａ型分離技術、或いはＳＴＩ分離法を適用して、ＭＯＳＦＥＴを形成する場合、ＳＯＩ活性層での濃度低下を防止するとともに、寄生ＭＯＳＦＥＴが形成されないように改良されたＳＯＩ構造の半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置が提供される。この半導体装置は、絶縁基板と、前記絶縁基板上の素子領域に形成された、シリコンを含む半導体層と、前記半導体層の側壁面を覆うように、前記絶縁基板上の前記素子分離領域に形成された絶縁層とを備え、前記半導体層の前記側壁面に厚さが４ｎｍのＳｉＯＮ膜が形成されて、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子が導入されている。
【００１１】
また、絶縁基板上の素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置の製造方法を提供することができる。
この半導体装置の製造方法は、前記絶縁基板上のシリコンを含む半導体層のうち前記素子分離領域から半導体層を除去する素子分離用マスクを形成するマスク工程と、前記素子分離用マスクを用いて前記素子分離領域から前記半導体層を除去する除去工程と、前記絶縁基板に対して窒化酸化処理を行って、前記素子領域の半導体層の前記素子分離領域側の側壁面に厚さが４ｎｍのＳｉＯＮ膜を形成すると共に、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子を導入する窒素導入工程と、前記素子領域の前記半導体層に不純物を導入し活性層領域を形成する素子形成工程と、前記素子領域に酸化膜及び電極を形成するゲート作成工程とから構成される。
【００１２】
この技術によれば、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制できる。
【００１３】
【発明の実施の形態】
以下、この技術の実施形態について、図面を参照して説明する。
（第一の実施形態）
第一の実施形態では、ＳＴＩ法によって複数の素子領域が分離形成される。この素子分離工程においては、まず窒化膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マスクとして、素子分離領域から半導体層（ＳＯＩ層）をエッチングにより除去する。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉＯＮ膜が形成される。その後、ＳＴＩ法で素子分離を行って、最後に酸化膜及び電極を形成してＭＯＳＦＥＴが完成する。
【００１４】
図１乃至図３は、第一の実施形態を説明する工程図である。
（ａ）素子分離工程（図１）
最初に、シリコン基板１上に埋め込み酸化膜（ＳｉＯ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層３の表面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成膜する。
【００１５】
ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、以下の通りである。
ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２００ｓｃｃｍ）
圧力：７０Ｐａ
基板加熱温度：７６０°Ｃ
つぎに、リソグラフィとドライエッチング工程によって、素子分離領域６の窒化膜５と熱酸化膜４とをエッチング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／ＳｉＯ2積層膜のエッチング条件は、以下の通りである。
【００１６】
ガス：ＣＦ4／Ａｒ（＝１００／９００ｓｃｃｍ）
圧力：１０５Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：６００Ｗ
その後、フォトレジストは除去される。さらに、窒化膜５をマスクとするエッチングにより素子分離領域６のＳＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以下の通りである。
【００１７】
ガス：Ｃ4Ｆ8／Ｏ2／Ａｒ（＝５／４／１００ｓｃｃｍ）
圧力：５．３Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：４００Ｗ
（ｂ）窒素導入工程（図２）
窒化酸化処理によりＳＯＩ層３の側壁面にＳｉＯＮ膜７を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）２中にも窒素が導入される（図では×印で示す）。ここで、ＳｉＯＮ膜７の成膜条件は、以下の通りである。
【００１８】
第１ステップ（Ｐｙｒｏ Ｏｘ．）
温度：８００°Ｃ
第２ステップ（窒化）
ガス：ＮＯ／Ｎ2（＝２００／３８００ｓｃｃｍ）
温度：９００°Ｃ
（ｃ）絶縁層埋め込み工程（図３）
素子分離領域６を含めた全面にＬＰ−ＣＶＤ法による酸化膜（ＳｉＯ2）を、例えば３００ｎｍ成膜してアニールする。これにより、ＳＯＩ層３が除去された素子分離領域がＳＴＩ絶縁層８で埋め込まれ、素子分離領域以外のＣＶＤ酸化膜は、化学的機械研磨（ＣＭＰ）によって除去される。つぎに、ＨＯＴリン酸によるウェットエッチング処理によって、素子領域のＬＰ−ＣＶＤによる窒化膜５を除去する。ＬＰ−ＣＶＤによるＳｉＯ2成膜の条件は、以下の通りである。
【００１９】
ガス：ＳｉＨ4／Ｏ2／Ｎ2（＝２５０／２５０／１００ｓｃｃｍ）
圧力：１３．３Ｐａ
基板加熱温度：５２０°Ｃ
また、ＳｉＯ2のアニール条件は、以下の通りである。
【００２０】
アニール温度：１０００°Ｃ
アニール時間：３０ｍｉｎ
さらに、ＳｉＯ2のＣＭＰ条件は、以下の通りである。
【００２１】
研磨圧力：３００ｇ／ｃｍ2
定盤回転数：３０ｒｐｍ
研磨ヘッド回転数：３０ｒｐｍ
研磨パッド：ＩＣ−１００（商品名）
スラリー：ＮＨ4ＯＨベース（ヒュームドシリカ含有）
流量：１００ｃｃ／ｍｉｎ
温度：２５〜３０°Ｃ
（ｄ）Ｖｔｈ調整工程（図３）
素子領域のＳＯＩ層３に各種の不純物を導入して、ＭＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に残された熱酸化膜４を除去する。
【００２２】
（ｅ）ゲート作成工程（図３）
素子領域のＳＯＩ層３に、所定パターンでゲート酸化膜９を形成した後、ポリシリコンを成膜し、さらにエッチング加工によって所定形状のゲート電極１０を形成する。その後に必要な不純物を導入し、ソース、ドレインが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシリコンの成膜条件は、以下の通りである。
【００２３】
ガス：ＳｉＨ4／Ｎ2／Ｈｅ（＝１００／２００／４００ｓｃｃｍ）
圧力：７０Ｐａ
基板加熱温度：６１０°Ｃ
また、ポリシリコンのエッチング条件は、以下の通りである。
【００２４】
ガス：Ｃ2Ｃl3Ｆ3／ＳＦ6（＝６０／１０ｓｃｃｍ）
圧力：１．３Ｐａ
基板温度：２０°Ｃ
ＲＦパワー：１５０Ｗ
以上のような工程（ａ）乃至（ｅ）からなる第一の実施形態では、１５０ｎｍ程度の厚いＳＯＩ層３にＳＴＩ素子分離技術を適用した場合に、ＳＯＩ層３の側壁面に接する部分、及びＳＯＩ層３周辺に接する埋め込み酸化膜２に窒素を導入してＳｉＯＮ膜７を形成したので、ゲート電極１０がＳＯＩ活性層領域から素子分離領域にかかる境界領域で、ＳＯＩ活性層端部における不純物が埋め込み酸化膜２中に拡散することを回避できる。そのため、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳを抑制できる。
【００２５】
（第二の実施形態）
第二の実施形態では、Ｍｅｓａ型分離法で素子分離を行って、複数の素子領域が分離形成される。この素子分離工程においては、窒化膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マスクとして、素子分離領域から半導体層（ＳＯＩ層）をエッチングにより除去して、Ｍｅｓａ型に分離する。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉＯＮ膜が形成される。最後に酸化膜及び電極を形成してＭＯＳＦＥＴが完成する。
【００２６】
図４は、Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。
（ａ）素子分離工程（図４）
最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、例えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層１３の表面に熱酸化膜（ＳｉＯ2）を６ｎｍの厚さで形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によって、例えば１００ｎｍの窒化膜（Ｓｉ3Ｎ4）を成膜する。ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、第一の実施形態の場合と同じである。
【００２７】
さらに、ＳＴＩ法の場合と同様に、素子分離領域６の窒化膜５と熱酸化膜４とをエッチング除去して、ＳＯＩ層３を露出させ、素子分離領域６のＳＯＩ層３を除去する。
【００２８】
（ｂ）窒素導入工程（図４）
窒化酸化処理によりＳＯＩ層１３の側壁面にＳｉＯＮ膜１４を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層１３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）１２中にも窒素が導入される（図では×印で示す）。ここで、ＳｉＯＮ膜１４の成膜条件は、第１ステップ、第２ステップとも、第一の実施形態の場合と同じである。その後、素子領域のＳｉＯＮ膜１４は、ＨＯＴリン酸によるウェットエッチング処理によって除去される。
【００２９】
（ｃ）Ｖｔｈ調整工程（図４）
素子領域のＳＯＩ層１３に各種の不純物を導入して、ＭＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に残された熱酸化膜を除去する。
【００３０】
（ｄ）ゲート作成工程（図４）
素子領域のＳＯＩ層１３に、所定パターンでゲート酸化膜１５を形成した後、ポリシリコンを成膜し、さらにエッチング加工によって所定形状のゲート電極１６を形成する。その後に必要な不純物を導入し、ソース、ドレインが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシリコンの成膜条件、及びエッチング条件は、第一の実施形態と同じである。
【００３１】
図５は、素子分離マスクの除去前に、ＳＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成したものを示す。
ここでは、上述した（ｂ）窒素導入工程後において、ＬＰ−ＣＶＤ法によって５０ｎｍの窒化膜（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を施す。これにより、ＳＯＩ層１３の側壁面のＳｉＯＮ膜１４を覆うようにＳｉ3Ｎ4サイドウォール１７が形成される。ここで、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りである。
【００３２】
ガス：ＣＦ4／Ａｒ（＝５０／９５０ｓｃｃｍ）
圧力：１０５Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：２００Ｗ
以上のような工程（ａ）乃至（ｄ）からなる第二の実施形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適用した場合でも、ＳＯＩ層１３の側壁面に接する部分、及びＳＯＩ層周辺に接する埋め込み酸化膜１２に窒素を導入してＳｉＯＮ膜１４を形成したので、ゲート電極１６がＳＯＩ活性層領域から素子分離領域にかかる境界領域で、ＳＯＩ活性層端部における不純物が埋め込み酸化膜中に拡散することを回避できる。そのため、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳを抑制できる。
【００３３】
なお、ＳＯＩ型半導体装置の基板、素子分離マスク、各種絶縁層等は、上述した実施形態で説明した材料に限定されない。例えば基板には、上述した実施形態で用いたシリコン基板に限らず、各種の半導体基板を用いることができる。また、ＳＯＩ構造の絶縁基板を構成する絶縁層として、ここではＳｉＯ2による埋め込み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこれらの積層膜、さらにはＳｉＯ2、ＳｉＯＮ、ＳｉＯＦ等の化合物である絶縁材料を付加した積層膜を用いることもできる。
【００３４】
【発明の効果】
以上に説明したように、この発明の半導体装置の製造方法によれば、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制できるので、トランジスタエッジ部での不純物濃度の低下による閾値電圧の低い寄生ＭＯＳの発生を抑制することにより、トランジスタ全体のサブスレッシュホールド特性が改善され、ターンオフ特性の優れた半導体装置を提供できる。
【図面の簡単な説明】
【図１】第一の実施形態における素子分離工程を説明する半導体装置の断面図である。
【図２】第一の実施形態における窒素導入工程を説明する半導体装置の断面図である。
【図３】第一の実施形態における絶縁層埋め込み工程、素子形成工程、及びゲート作成工程を説明する半導体装置の断面図である。
【図４】Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。
【図５】ＳＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールが形成されたＳＯＩ型半導体装置の断面構造を示す図である。
【図６】ＬＯＣＯＳ法による従来のＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【図７】従来のＳＴＩ型分離法によるＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【図８】従来のＭｅｓａ型分離法によるＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【符号の説明】
１，１１…シリコン基板、２，１２…埋め込み酸化膜、３，１３…ＳＯＩ層、４…熱酸化膜（ＳｉＯ2）、５…窒化膜（Ｓｉ3Ｎ4）、６…素子分離領域、７…ＳｉＯＮ膜、８…ＳＴＩ絶縁層、９，１５…ゲート酸化膜、１０，１６…ゲート電極
【発明の属する技術分野】
この技術は、素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置及びその製造方法に関し、特に、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制する新規な方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化が進展し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設けることで、基板と接合部（ジャンクション）との間の接合容量を低減して、消費電力を下げるようにしたＳＯＩ（Silicon On Insulator）構造が注目されている。こうしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁膜とする素子間の分離が行われるため、集積度の高いＳＯＩ型半導体装置でも容易にソフトエラー及びラッチアップが抑制され、高い信頼性が確保できる。また、ＳＯＩ構造の集積回路装置では、素子領域における不純物拡散層での接合容量を減らすことができるので、スイッチングに伴う充放電電流が少なくなって、高速化、低消費電力化を図るうえでも有利となる。
【０００３】
ＳＯＩ型半導体装置では、素子領域にトランジスタを形成する際、ゲート構造及び配線工程等には、通常のバルクシリコンウエーハにトランジスタを形成するのと同様のプロセスが適用できる。しかし、従来からよく知られているＬＯＣＯＳ（Local Oxidation of Silicon）法を適用して、ＳＯＩ型半導体装置の素子間分離を行う場合には、フィールド酸化速度にパターン依存性があるために、通常のバルクシリコンウエーハに適用されるプロセスを用いると、次のような問題があった。
【０００４】
以下に、従来の素子分離法について図面を参照しながら説明する。
図６は、ＬＯＣＯＳ法による従来のＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パターン化された窒化膜をマスクに選択酸化によって形成される。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込み酸化膜に到達し、素子間が完全に分離するまで酸化を進めると、図６に示すように、広い素子分離領域のＬＯＣＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み酸化膜１１３からの廻り込みによる酸化の影響を受けて、素子分離領域に接する部分１１４でバーズビーク状に変形する。１１５はシリコン基板である。ＳＯＩ層１１２が変形すると、変形部分１１４からの応力ひずみ（ストレス）が助長され、ＳＯＩ層１１２の素子領域に結晶欠陥が形成され、ソース、ドレイン間のリークをもたらすという問題があった。また、回路の微細化に伴い、通常のバルクシリコンウエーハと同様に、ＬＯＣＯＳ端部での寸法変換差も問題になる。
【０００５】
そこで、ＬＯＣＯＳ法におけるストレスの問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導体装置の素子分離方法として、ＳＴＩ（Shallow Trench Isolation）法、及びＭｅｓａ型分離技術による素子間分離の方法が有力視されている。
【０００６】
【発明が解決しようとする課題】
図７は、ＳＴＩ分離されたＳＯＩ型半導体装置の断面構造を示す図である。ＳＴＩ分離法では、ＳＯＩ層１１２を加工して島状の素子形成領域を形成した後、素子分離領域をＳＴＩ絶縁膜１１６で埋め込んでから化学機械研磨（ＣＭＰ）によって表面を平坦化する。その後、素子分離マスクを除去する。１１７はゲート酸化膜、１１８はゲート電極である。このＳＴＩ分離法は、ＳＯＩ層１１２が５０ｎｍ以上に厚く形成されたＳＯＩ型半導体装置に適用されることが多い。
【０００７】
図８は、Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。Ｍｅｓａ型分離技術では、ＳＯＩ層１１２を加工してシリコンの島を形成し、側壁を酸化した後、素子分離マスクを除去する。その後、不純物を導入し、ゲート酸化を行い、さらにゲート電極１１８の形成工程に進む。Ｍｅｓａ型分離は、ＳＯＩ層１１２を選択的に分離加工するだけで素子領域の分離が可能であり、ＳＯＩ層１１２が薄いＳＯＩ型半導体装置に適用される。
【０００８】
しかし、図７、図８に示すいずれの分離方法を適用した場合でも、ＳＯＩ層１１２内に拡散された不純物がその下の埋め込み酸化膜１１３中にも拡散する影響で、ＳＯＩ活性層での不純物濃度が低下する。また、熱酸化膜を介してゲート電極がＳＯＩ層と接している部分１１２ａでは、横方向や斜め方向での拡散も生じるために、活性層の濃度プロファイルが変わって不均一になり、そこに閾値電圧の低い寄生ＭＯＳＦＥＴが形成される。その結果、トランジスタ全体のサブスレッシュホールド特性にハンプが発生し、優れたターンオフ特性が得られないという問題があった。
【０００９】
この発明の目的は、Ｍｅｓａ型分離技術、或いはＳＴＩ分離法を適用して、ＭＯＳＦＥＴを形成する場合、ＳＯＩ活性層での濃度低下を防止するとともに、寄生ＭＯＳＦＥＴが形成されないように改良されたＳＯＩ構造の半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置が提供される。この半導体装置は、絶縁基板と、前記絶縁基板上の素子領域に形成された、シリコンを含む半導体層と、前記半導体層の側壁面を覆うように、前記絶縁基板上の前記素子分離領域に形成された絶縁層とを備え、前記半導体層の前記側壁面に厚さが４ｎｍのＳｉＯＮ膜が形成されて、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子が導入されている。
【００１１】
また、絶縁基板上の素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置の製造方法を提供することができる。
この半導体装置の製造方法は、前記絶縁基板上のシリコンを含む半導体層のうち前記素子分離領域から半導体層を除去する素子分離用マスクを形成するマスク工程と、前記素子分離用マスクを用いて前記素子分離領域から前記半導体層を除去する除去工程と、前記絶縁基板に対して窒化酸化処理を行って、前記素子領域の半導体層の前記素子分離領域側の側壁面に厚さが４ｎｍのＳｉＯＮ膜を形成すると共に、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子を導入する窒素導入工程と、前記素子領域の前記半導体層に不純物を導入し活性層領域を形成する素子形成工程と、前記素子領域に酸化膜及び電極を形成するゲート作成工程とから構成される。
【００１２】
この技術によれば、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制できる。
【００１３】
【発明の実施の形態】
以下、この技術の実施形態について、図面を参照して説明する。
（第一の実施形態）
第一の実施形態では、ＳＴＩ法によって複数の素子領域が分離形成される。この素子分離工程においては、まず窒化膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マスクとして、素子分離領域から半導体層（ＳＯＩ層）をエッチングにより除去する。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉＯＮ膜が形成される。その後、ＳＴＩ法で素子分離を行って、最後に酸化膜及び電極を形成してＭＯＳＦＥＴが完成する。
【００１４】
図１乃至図３は、第一の実施形態を説明する工程図である。
（ａ）素子分離工程（図１）
最初に、シリコン基板１上に埋め込み酸化膜（ＳｉＯ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層３の表面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成膜する。
【００１５】
ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、以下の通りである。
ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２００ｓｃｃｍ）
圧力：７０Ｐａ
基板加熱温度：７６０°Ｃ
つぎに、リソグラフィとドライエッチング工程によって、素子分離領域６の窒化膜５と熱酸化膜４とをエッチング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／ＳｉＯ2積層膜のエッチング条件は、以下の通りである。
【００１６】
ガス：ＣＦ4／Ａｒ（＝１００／９００ｓｃｃｍ）
圧力：１０５Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：６００Ｗ
その後、フォトレジストは除去される。さらに、窒化膜５をマスクとするエッチングにより素子分離領域６のＳＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以下の通りである。
【００１７】
ガス：Ｃ4Ｆ8／Ｏ2／Ａｒ（＝５／４／１００ｓｃｃｍ）
圧力：５．３Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：４００Ｗ
（ｂ）窒素導入工程（図２）
窒化酸化処理によりＳＯＩ層３の側壁面にＳｉＯＮ膜７を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）２中にも窒素が導入される（図では×印で示す）。ここで、ＳｉＯＮ膜７の成膜条件は、以下の通りである。
【００１８】
第１ステップ（Ｐｙｒｏ Ｏｘ．）
温度：８００°Ｃ
第２ステップ（窒化）
ガス：ＮＯ／Ｎ2（＝２００／３８００ｓｃｃｍ）
温度：９００°Ｃ
（ｃ）絶縁層埋め込み工程（図３）
素子分離領域６を含めた全面にＬＰ−ＣＶＤ法による酸化膜（ＳｉＯ2）を、例えば３００ｎｍ成膜してアニールする。これにより、ＳＯＩ層３が除去された素子分離領域がＳＴＩ絶縁層８で埋め込まれ、素子分離領域以外のＣＶＤ酸化膜は、化学的機械研磨（ＣＭＰ）によって除去される。つぎに、ＨＯＴリン酸によるウェットエッチング処理によって、素子領域のＬＰ−ＣＶＤによる窒化膜５を除去する。ＬＰ−ＣＶＤによるＳｉＯ2成膜の条件は、以下の通りである。
【００１９】
ガス：ＳｉＨ4／Ｏ2／Ｎ2（＝２５０／２５０／１００ｓｃｃｍ）
圧力：１３．３Ｐａ
基板加熱温度：５２０°Ｃ
また、ＳｉＯ2のアニール条件は、以下の通りである。
【００２０】
アニール温度：１０００°Ｃ
アニール時間：３０ｍｉｎ
さらに、ＳｉＯ2のＣＭＰ条件は、以下の通りである。
【００２１】
研磨圧力：３００ｇ／ｃｍ2
定盤回転数：３０ｒｐｍ
研磨ヘッド回転数：３０ｒｐｍ
研磨パッド：ＩＣ−１００（商品名）
スラリー：ＮＨ4ＯＨベース（ヒュームドシリカ含有）
流量：１００ｃｃ／ｍｉｎ
温度：２５〜３０°Ｃ
（ｄ）Ｖｔｈ調整工程（図３）
素子領域のＳＯＩ層３に各種の不純物を導入して、ＭＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に残された熱酸化膜４を除去する。
【００２２】
（ｅ）ゲート作成工程（図３）
素子領域のＳＯＩ層３に、所定パターンでゲート酸化膜９を形成した後、ポリシリコンを成膜し、さらにエッチング加工によって所定形状のゲート電極１０を形成する。その後に必要な不純物を導入し、ソース、ドレインが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシリコンの成膜条件は、以下の通りである。
【００２３】
ガス：ＳｉＨ4／Ｎ2／Ｈｅ（＝１００／２００／４００ｓｃｃｍ）
圧力：７０Ｐａ
基板加熱温度：６１０°Ｃ
また、ポリシリコンのエッチング条件は、以下の通りである。
【００２４】
ガス：Ｃ2Ｃl3Ｆ3／ＳＦ6（＝６０／１０ｓｃｃｍ）
圧力：１．３Ｐａ
基板温度：２０°Ｃ
ＲＦパワー：１５０Ｗ
以上のような工程（ａ）乃至（ｅ）からなる第一の実施形態では、１５０ｎｍ程度の厚いＳＯＩ層３にＳＴＩ素子分離技術を適用した場合に、ＳＯＩ層３の側壁面に接する部分、及びＳＯＩ層３周辺に接する埋め込み酸化膜２に窒素を導入してＳｉＯＮ膜７を形成したので、ゲート電極１０がＳＯＩ活性層領域から素子分離領域にかかる境界領域で、ＳＯＩ活性層端部における不純物が埋め込み酸化膜２中に拡散することを回避できる。そのため、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳを抑制できる。
【００２５】
（第二の実施形態）
第二の実施形態では、Ｍｅｓａ型分離法で素子分離を行って、複数の素子領域が分離形成される。この素子分離工程においては、窒化膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子分離マスクとして、素子分離領域から半導体層（ＳＯＩ層）をエッチングにより除去して、Ｍｅｓａ型に分離する。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉＯＮ膜が形成される。最後に酸化膜及び電極を形成してＭＯＳＦＥＴが完成する。
【００２６】
図４は、Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。
（ａ）素子分離工程（図４）
最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、例えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層１３の表面に熱酸化膜（ＳｉＯ2）を６ｎｍの厚さで形成し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法によって、例えば１００ｎｍの窒化膜（Ｓｉ3Ｎ4）を成膜する。ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、第一の実施形態の場合と同じである。
【００２７】
さらに、ＳＴＩ法の場合と同様に、素子分離領域６の窒化膜５と熱酸化膜４とをエッチング除去して、ＳＯＩ層３を露出させ、素子分離領域６のＳＯＩ層３を除去する。
【００２８】
（ｂ）窒素導入工程（図４）
窒化酸化処理によりＳＯＩ層１３の側壁面にＳｉＯＮ膜１４を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層１３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）１２中にも窒素が導入される（図では×印で示す）。ここで、ＳｉＯＮ膜１４の成膜条件は、第１ステップ、第２ステップとも、第一の実施形態の場合と同じである。その後、素子領域のＳｉＯＮ膜１４は、ＨＯＴリン酸によるウェットエッチング処理によって除去される。
【００２９】
（ｃ）Ｖｔｈ調整工程（図４）
素子領域のＳＯＩ層１３に各種の不純物を導入して、ＭＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に残された熱酸化膜を除去する。
【００３０】
（ｄ）ゲート作成工程（図４）
素子領域のＳＯＩ層１３に、所定パターンでゲート酸化膜１５を形成した後、ポリシリコンを成膜し、さらにエッチング加工によって所定形状のゲート電極１６を形成する。その後に必要な不純物を導入し、ソース、ドレインが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシリコンの成膜条件、及びエッチング条件は、第一の実施形態と同じである。
【００３１】
図５は、素子分離マスクの除去前に、ＳＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成したものを示す。
ここでは、上述した（ｂ）窒素導入工程後において、ＬＰ−ＣＶＤ法によって５０ｎｍの窒化膜（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を施す。これにより、ＳＯＩ層１３の側壁面のＳｉＯＮ膜１４を覆うようにＳｉ3Ｎ4サイドウォール１７が形成される。ここで、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りである。
【００３２】
ガス：ＣＦ4／Ａｒ（＝５０／９５０ｓｃｃｍ）
圧力：１０５Ｐａ
基板温度：１０°Ｃ
ＲＦパワー：２００Ｗ
以上のような工程（ａ）乃至（ｄ）からなる第二の実施形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適用した場合でも、ＳＯＩ層１３の側壁面に接する部分、及びＳＯＩ層周辺に接する埋め込み酸化膜１２に窒素を導入してＳｉＯＮ膜１４を形成したので、ゲート電極１６がＳＯＩ活性層領域から素子分離領域にかかる境界領域で、ＳＯＩ活性層端部における不純物が埋め込み酸化膜中に拡散することを回避できる。そのため、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳを抑制できる。
【００３３】
なお、ＳＯＩ型半導体装置の基板、素子分離マスク、各種絶縁層等は、上述した実施形態で説明した材料に限定されない。例えば基板には、上述した実施形態で用いたシリコン基板に限らず、各種の半導体基板を用いることができる。また、ＳＯＩ構造の絶縁基板を構成する絶縁層として、ここではＳｉＯ2による埋め込み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこれらの積層膜、さらにはＳｉＯ2、ＳｉＯＮ、ＳｉＯＦ等の化合物である絶縁材料を付加した積層膜を用いることもできる。
【００３４】
【発明の効果】
以上に説明したように、この発明の半導体装置の製造方法によれば、ＳＯＩ型半導体装置でＳＯＩ活性層の端部における絶縁基板に対する不純物拡散を抑制できるので、トランジスタエッジ部での不純物濃度の低下による閾値電圧の低い寄生ＭＯＳの発生を抑制することにより、トランジスタ全体のサブスレッシュホールド特性が改善され、ターンオフ特性の優れた半導体装置を提供できる。
【図面の簡単な説明】
【図１】第一の実施形態における素子分離工程を説明する半導体装置の断面図である。
【図２】第一の実施形態における窒素導入工程を説明する半導体装置の断面図である。
【図３】第一の実施形態における絶縁層埋め込み工程、素子形成工程、及びゲート作成工程を説明する半導体装置の断面図である。
【図４】Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断面構造を示す図である。
【図５】ＳＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォールが形成されたＳＯＩ型半導体装置の断面構造を示す図である。
【図６】ＬＯＣＯＳ法による従来のＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【図７】従来のＳＴＩ型分離法によるＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【図８】従来のＭｅｓａ型分離法によるＳＯＩ型半導体装置の素子間分離を説明する半導体装置の断面図である。
【符号の説明】
１，１１…シリコン基板、２，１２…埋め込み酸化膜、３，１３…ＳＯＩ層、４…熱酸化膜（ＳｉＯ2）、５…窒化膜（Ｓｉ3Ｎ4）、６…素子分離領域、７…ＳｉＯＮ膜、８…ＳＴＩ絶縁層、９，１５…ゲート酸化膜、１０，１６…ゲート電極
Claims (6)
- 素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置において、
絶縁基板と、
前記絶縁基板上の素子領域に形成された、シリコンを含む半導体層と、
前記半導体層の側壁面を覆うように、前記絶縁基板上の前記素子分離領域に形成された絶縁層とを備え、
前記半導体層の前記側壁面に厚さが４ｎｍのＳｉＯＮ膜が形成されて、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子が導入されている半導体装置。 - 前記絶縁基板は、シリコン基板上に形成されたシリコン酸化膜である請求項１に記載の半導体装置。
- 前記絶縁層にはシリコン酸化膜が含まれている請求項１に記載の半導体装置。
- 絶縁基板上の素子分離領域によって区分された素子領域にＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記絶縁基板上のシリコンを含む半導体層のうち前記素子分離領域から半導体層を除去する素子分離用マスクを形成するマスク工程と、
前記素子分離用マスクを用いて前記素子分離領域から前記半導体層を除去する除去工程と、
前記絶縁基板に対して窒化酸化処理を行って、前記素子領域の半導体層の前記素子分離領域側の側壁面に厚さが４ｎｍのＳｉＯＮ膜を形成すると共に、前記絶縁基板の、前記半導体層の前記素子分離領域側の部分と接している部分に窒素原子を導入する窒素導入工程と、
前記素子領域の前記半導体層に不純物を導入し活性層領域を形成する素子形成工程と、
前記素子領域に酸化膜及び電極を形成するゲート作成工程と、
を備える半導体装置の製造方法。 - 前記窒素導入工程の後に、前記半導体層が除去された前記素子分離領域を絶縁層で埋め込んで平坦化処理を施す請求項４に記載の半導体装置の製造方法。
- 前記窒素導入工程の後に、前記素子分離用マスクを除去してＭｅｓａ型素子分離を行う請求項４に記載の半導体装置の製造方法。
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| TW091101152A TW522516B (en) | 2001-02-01 | 2002-01-24 | Semiconductor device and fabrication method thereof |
| PCT/JP2002/000791 WO2002061846A1 (fr) | 2001-02-01 | 2002-01-31 | Dispositif a semiconducteur et son procede de fabrication |
| KR1020027012265A KR100839894B1 (ko) | 2001-02-01 | 2002-01-31 | 반도체 장치 및 그 제조 방법 |
| US10/240,347 US6664165B2 (en) | 2001-02-01 | 2002-01-31 | Semiconductor device and fabrication method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025273A JP5194328B2 (ja) | 2001-02-01 | 2001-02-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231957A JP2002231957A (ja) | 2002-08-16 |
| JP5194328B2 true JP5194328B2 (ja) | 2013-05-08 |
Family
ID=18890298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025273A Expired - Lifetime JP5194328B2 (ja) | 2001-02-01 | 2001-02-01 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6664165B2 (ja) |
| JP (1) | JP5194328B2 (ja) |
| KR (1) | KR100839894B1 (ja) |
| TW (1) | TW522516B (ja) |
| WO (1) | WO2002061846A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4907839B2 (ja) * | 2003-03-26 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4397248B2 (ja) * | 2004-02-20 | 2010-01-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| FR2872958B1 (fr) * | 2004-07-12 | 2008-05-02 | Commissariat Energie Atomique | Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede |
| JP4499623B2 (ja) * | 2005-06-28 | 2010-07-07 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| JP5428121B2 (ja) * | 2005-09-30 | 2014-02-26 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550457B2 (ja) * | 1992-01-24 | 1996-11-06 | 日本電信電話株式会社 | Ｓｏｉ型半導体装置の製造方法 |
| JPH07273188A (ja) * | 1994-03-31 | 1995-10-20 | Canon Inc | 半導体装置及びその製造方法 |
| EP0905789A4 (en) * | 1996-06-14 | 1999-08-25 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT HAVING SILICON-ON-INSULATION STRUCTURE AND METHOD OF MANUFACTURING SAME |
| US6225151B1 (en) * | 1997-06-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| US5972777A (en) * | 1997-07-23 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming isolation by nitrogen implant to reduce bird's beak |
| JP3064994B2 (ja) * | 1997-10-31 | 2000-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6229184B1 (en) * | 1999-02-16 | 2001-05-08 | Advanced Micro Devices, Inc. | Semiconductor device with a modulated gate oxide thickness |
| JP2000269320A (ja) * | 1999-03-18 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TW580730B (en) * | 2001-03-09 | 2004-03-21 | Macronix Int Co Ltd | Method of forming a silicon oxide layer with different thickness using pulsed nitrogen plasma implantation |
-
2001
- 2001-02-01 JP JP2001025273A patent/JP5194328B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-24 TW TW091101152A patent/TW522516B/zh not_active IP Right Cessation
- 2002-01-31 WO PCT/JP2002/000791 patent/WO2002061846A1/ja active Application Filing
- 2002-01-31 US US10/240,347 patent/US6664165B2/en not_active Expired - Lifetime
- 2002-01-31 KR KR1020027012265A patent/KR100839894B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231957A (ja) | 2002-08-16 |
| US20030104661A1 (en) | 2003-06-05 |
| US6664165B2 (en) | 2003-12-16 |
| TW522516B (en) | 2003-03-01 |
| KR20020081462A (ko) | 2002-10-26 |
| KR100839894B1 (ko) | 2008-06-20 |
| WO2002061846A1 (fr) | 2002-08-08 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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