JP3357699B2 - 液晶表示装置 - Google Patents
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
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- Crystallography & Structural Chemistry (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関す
る。
る。
【０００２】
【従来の技術】液晶ディスプレイ（液晶表示装置）は軽
量、薄形化が可能で、低消費電力であることから、たと
えば携帯用ＴＶ、ラップトップパソコンのディスプレイ
等に応用されており、さらに大型化、高精細化の研究開
発が各所で行われている。
量、薄形化が可能で、低消費電力であることから、たと
えば携帯用ＴＶ、ラップトップパソコンのディスプレイ
等に応用されており、さらに大型化、高精細化の研究開
発が各所で行われている。
【０００３】液晶駆動用マトリクス基板としては、たと
えば図２８または図２９に示すように、互いに交差する
複数本ずつのアドレス配線２とデータ配線３と、アモル
ファスＳｉ（以下、ａ−Ｓｉと略す）あるいはポリＳｉ
（以下、ｐ−Ｓｉと略す）により構成した薄膜トランジ
スタ４（またはＭＩＭ素子）とを基板上に配列した、ア
クティブマトリクス基板が知られている。液晶表示装置
は、この液晶駆動用アクティブマトリクス基板と対向基
板との間に液晶を封入することによって構成される。
えば図２８または図２９に示すように、互いに交差する
複数本ずつのアドレス配線２とデータ配線３と、アモル
ファスＳｉ（以下、ａ−Ｓｉと略す）あるいはポリＳｉ
（以下、ｐ−Ｓｉと略す）により構成した薄膜トランジ
スタ４（またはＭＩＭ素子）とを基板上に配列した、ア
クティブマトリクス基板が知られている。液晶表示装置
は、この液晶駆動用アクティブマトリクス基板と対向基
板との間に液晶を封入することによって構成される。
【０００４】ところで、このような液晶駆動用アクティ
ブマトリクス基板では、製造段階において各画素の点灯
評価およびアドレス配線、データ配線等の線欠陥の検出
検査を行うのが一般的である。
ブマトリクス基板では、製造段階において各画素の点灯
評価およびアドレス配線、データ配線等の線欠陥の検出
検査を行うのが一般的である。
【０００５】一方、このような液晶駆動用アクティブマ
トリクス基板を静電気による劣化から保護するために、
たとえば特開昭６１−５９４７５号公報に開示されてい
るように、アドレス配線およびデータ配線を、表示領域
以外の領域で配線材料を用いて形成された短絡線により
短絡した構造が知られている。
トリクス基板を静電気による劣化から保護するために、
たとえば特開昭６１−５９４７５号公報に開示されてい
るように、アドレス配線およびデータ配線を、表示領域
以外の領域で配線材料を用いて形成された短絡線により
短絡した構造が知られている。
【０００６】ところが、このようにアドレス配線および
データ配線を短絡した場合、上述したアドレス配線、デ
ータ配線等の線欠陥の検出は可能であるが、短絡線を切
り放さなければ各画素の点灯評価は行えない。しかも、
通常、このような短絡線は、液晶表示装置完成時には切
り放しているため、その後は、静電気の影響を受けやす
い構造となってしまっている。
データ配線を短絡した場合、上述したアドレス配線、デ
ータ配線等の線欠陥の検出は可能であるが、短絡線を切
り放さなければ各画素の点灯評価は行えない。しかも、
通常、このような短絡線は、液晶表示装置完成時には切
り放しているため、その後は、静電気の影響を受けやす
い構造となってしまっている。
【０００７】そこで、たとえば特開昭６３−２２０２８
９号公報に開示されているように、アドレス配線およ
び、データ配線間、あるいは配線と短絡線間を２端子動
作薄膜トランジスタ等を介して別個に相互に電気的に接
続させることが考えられる。
９号公報に開示されているように、アドレス配線およ
び、データ配線間、あるいは配線と短絡線間を２端子動
作薄膜トランジスタ等を介して別個に相互に電気的に接
続させることが考えられる。
【０００８】しかしながら、このようにアドレス配線な
どを相互に電気的に接続させるための短絡線は、表示領
域以外の領域つまり液晶駆動用アクティブマトリクス基
板の外周に沿って形成されるものであるから、基板を所
定の大きさに切り出した後は破損による断線不良を生じ
易いという問題がある。この場合、基板の外縁と短絡線
との間を数１００μｍ以上の幅をとることで対処できる
が、基板の大型化につながるという問題がある。
どを相互に電気的に接続させるための短絡線は、表示領
域以外の領域つまり液晶駆動用アクティブマトリクス基
板の外周に沿って形成されるものであるから、基板を所
定の大きさに切り出した後は破損による断線不良を生じ
易いという問題がある。この場合、基板の外縁と短絡線
との間を数１００μｍ以上の幅をとることで対処できる
が、基板の大型化につながるという問題がある。
【０００９】また、アドレス配線などと短絡線間に介挿
された２端子動作薄膜トランジスタは、かなり高電圧の
静電気が印加されることから、静電気破損による断線不
良を生じ易いという問題がある。
された２端子動作薄膜トランジスタは、かなり高電圧の
静電気が印加されることから、静電気破損による断線不
良を生じ易いという問題がある。
【００１０】さらに、２端子動作薄膜トランジスタのゲ
ート電極は絶縁膜を介して短絡線上に形成する場合があ
るが、高電圧の静電気の印加によりゲート電極の先端に
おいて局所的な静電気破損が生じ易いため、ゲート電極
に通じるアドレス配線やデータ配線と短絡線とが短絡し
て各画素の点灯評価ができなくなるという問題がある。
しかも、このような短絡が発生すると、短絡線を切り放
さずに液晶表示装置を点灯した場合に、表示欠陥となっ
てしまうという問題がある。
ート電極は絶縁膜を介して短絡線上に形成する場合があ
るが、高電圧の静電気の印加によりゲート電極の先端に
おいて局所的な静電気破損が生じ易いため、ゲート電極
に通じるアドレス配線やデータ配線と短絡線とが短絡し
て各画素の点灯評価ができなくなるという問題がある。
しかも、このような短絡が発生すると、短絡線を切り放
さずに液晶表示装置を点灯した場合に、表示欠陥となっ
てしまうという問題がある。
【００１１】
【発明が解決しようとする課題】このように従来の液晶
表示装置では、静電気に対する保護および製造時の点欠
陥の検出のため、アドレス配線、データ配線間を２端子
動作薄膜トランジスタ等を介して別個に相互に電気的に
接続させることが考えられるが、基板を所定の大きさに
切り出した後は破損による短絡線の断線不良を生じ易い
という問題や静電気破損による２端子動作薄膜トランジ
スタの断線不良を生じ易いという問題、ゲート電極の先
端の局所的な静電気破損によるアドレス配線やデータ配
線と短絡線との短絡を生じ易いという問題がある。
表示装置では、静電気に対する保護および製造時の点欠
陥の検出のため、アドレス配線、データ配線間を２端子
動作薄膜トランジスタ等を介して別個に相互に電気的に
接続させることが考えられるが、基板を所定の大きさに
切り出した後は破損による短絡線の断線不良を生じ易い
という問題や静電気破損による２端子動作薄膜トランジ
スタの断線不良を生じ易いという問題、ゲート電極の先
端の局所的な静電気破損によるアドレス配線やデータ配
線と短絡線との短絡を生じ易いという問題がある。
【００１２】本発明は、かかる課題を解決するためにな
されたもので、短絡線や薄膜トランジスタの断線不良や
短絡不良を防止して信頼性を向上させた液晶表示装置を
提供することを目的としている。
されたもので、短絡線や薄膜トランジスタの断線不良や
短絡不良を防止して信頼性を向上させた液晶表示装置を
提供することを目的としている。
【００１３】
【課題を解決するための手段】前述した目的を達成する
ため、第１の発明は、絶縁性基板と、この絶縁性基板上
の表示領域に形成された複数のアドレス配線と、これら
アドレス配線と交差するように形成された複数のデータ
配線と、これらアドレス配線とデータ配線との各交差点
に形成され、ゲート電極が前記アドレス配線に電気的に
接続され、ドレイン電極が前記データ配線に電気的に接
続された薄膜トランジスタと、前記各交差点の近傍に形
成され前記薄膜トランジスタのソース電極に電気的に接
続された画素電極と、前記絶縁性基板上の表示領域外の
少なくとも外周の一部に沿って形成され、前記アドレス
配線とデータ配線間を薄膜トランジスタからなる抵抗を
介して相互に短絡させる短絡線とを有する液晶表示装置
において、前記アドレス配線、データ配線と短絡線間に
介挿された薄膜トランジスタの対向するソース電極とド
レイン電極が、櫛形状であり、かつ前記櫛形状のソース
電極とドレイン電極の電極間間隔および電極指間間隔の
少なくともいずれかが前記櫛形状のソース電極とドレイ
ン電極の中央部近傍より外側近傍で狭くなっていること
を特徴とする。
ため、第１の発明は、絶縁性基板と、この絶縁性基板上
の表示領域に形成された複数のアドレス配線と、これら
アドレス配線と交差するように形成された複数のデータ
配線と、これらアドレス配線とデータ配線との各交差点
に形成され、ゲート電極が前記アドレス配線に電気的に
接続され、ドレイン電極が前記データ配線に電気的に接
続された薄膜トランジスタと、前記各交差点の近傍に形
成され前記薄膜トランジスタのソース電極に電気的に接
続された画素電極と、前記絶縁性基板上の表示領域外の
少なくとも外周の一部に沿って形成され、前記アドレス
配線とデータ配線間を薄膜トランジスタからなる抵抗を
介して相互に短絡させる短絡線とを有する液晶表示装置
において、前記アドレス配線、データ配線と短絡線間に
介挿された薄膜トランジスタの対向するソース電極とド
レイン電極が、櫛形状であり、かつ前記櫛形状のソース
電極とドレイン電極の電極間間隔および電極指間間隔の
少なくともいずれかが前記櫛形状のソース電極とドレイ
ン電極の中央部近傍より外側近傍で狭くなっていること
を特徴とする。
【００１４】第２の発明は、絶縁性基板と、この絶縁性
基板上の表示領域に形成された複数のアドレス配線と、
これらアドレス配線と交差するように形成された複数の
データ配線と、これらアドレス配線とデータ配線との各
交差点に形成され、ゲート電極が前記アドレス配線に電
気的に接続され、ドレイン電極が前記データ配線に電気
的に接続された薄膜トランジスタと、前記各交差点の近
傍に形成され前記薄膜トランジスタのソース電極に電気
的に接続された画素電極と、前記絶縁性基板上の表示領
域外の少なくとも外周の一部に沿って、かつ最外周の電
極として形成され、前記アドレス配線とデータ配線間を
薄膜トランジスタからなる抵抗を介して相互に短絡させ
る短絡線とを有する液晶表示装置において、前記抵抗は
前記短絡線が形成された層より下層に形成され、かつ該
抵抗を構成する薄膜トランジスタのゲート電極の先端
が、該短絡線の線幅内から前記表示領域とは反対側には
み出されていることを特徴とする。
基板上の表示領域に形成された複数のアドレス配線と、
これらアドレス配線と交差するように形成された複数の
データ配線と、これらアドレス配線とデータ配線との各
交差点に形成され、ゲート電極が前記アドレス配線に電
気的に接続され、ドレイン電極が前記データ配線に電気
的に接続された薄膜トランジスタと、前記各交差点の近
傍に形成され前記薄膜トランジスタのソース電極に電気
的に接続された画素電極と、前記絶縁性基板上の表示領
域外の少なくとも外周の一部に沿って、かつ最外周の電
極として形成され、前記アドレス配線とデータ配線間を
薄膜トランジスタからなる抵抗を介して相互に短絡させ
る短絡線とを有する液晶表示装置において、前記抵抗は
前記短絡線が形成された層より下層に形成され、かつ該
抵抗を構成する薄膜トランジスタのゲート電極の先端
が、該短絡線の線幅内から前記表示領域とは反対側には
み出されていることを特徴とする。
【００１５】
【００１６】
【作用】本発明の液晶表示装置では、絶縁性基板上の表
示領域外の外周に沿って形成された短絡線が、薄膜トラ
ンジスタからなる抵抗の形成された領域の内側で電気的
に接続されているので、絶縁性基板の小型化を図ること
ができ、また破損による断線不良が生じ難い。
示領域外の外周に沿って形成された短絡線が、薄膜トラ
ンジスタからなる抵抗の形成された領域の内側で電気的
に接続されているので、絶縁性基板の小型化を図ること
ができ、また破損による断線不良が生じ難い。
【００１７】また、アドレス配線、データ配線と短絡線
間に介挿された薄膜トランジスタの対向するソース電極
とドレイン電極が櫛形状なので、静電気破損による断線
不良が生じ難い。
間に介挿された薄膜トランジスタの対向するソース電極
とドレイン電極が櫛形状なので、静電気破損による断線
不良が生じ難い。
【００１８】さらに、抵抗は前記絶縁性基板の上で、か
つ短絡線の下に形成され、抵抗を構成する薄膜トランジ
スタのゲート電極の先端が、短絡線よりはみ出されてい
るので、高電圧の静電気の印加によりゲート電極の先端
において局所的な静電気破損が生じても、ゲート電極に
通じるアドレス配線やデータ配線と短絡線とが短絡する
ことはない。
つ短絡線の下に形成され、抵抗を構成する薄膜トランジ
スタのゲート電極の先端が、短絡線よりはみ出されてい
るので、高電圧の静電気の印加によりゲート電極の先端
において局所的な静電気破損が生じても、ゲート電極に
通じるアドレス配線やデータ配線と短絡線とが短絡する
ことはない。
【００１９】したがって、本発明の液晶表示装置では、
短絡線や薄膜トランジスタの断線不良や短絡不良を防止
して信頼性を向上させることができる。
短絡線や薄膜トランジスタの断線不良や短絡不良を防止
して信頼性を向上させることができる。
【００２０】
【実施例】以下、本発明の実施例を説明する。
【００２１】 本発明の第１の参考例に係る液晶表示装
置の等価回路図を図１に示す。
置の等価回路図を図１に示す。
【００２２】図において、１は絶縁性基板を示してい
る。
る。
【００２３】この絶縁性基板１上の表示領域には、複数
のアドレス配線２，２…とこれらアドレス配線２，２…
と交差するようにデータ配線３，３…が形成されてい
る。これらアドレス配線２とデータ配線３との各交差点
には、薄膜トランジスタ（以下ＴＦＴと記す。）４が形
成されており、そのゲート電極４ａがアドレス配線２に
電気的に接続され、そのドレイン電極４ｂがデータ配線
３に電気的に接続され、そのソース電極４ｃが交差点の
近傍に形成された画素電極５に電気的に接続されてい
る。
のアドレス配線２，２…とこれらアドレス配線２，２…
と交差するようにデータ配線３，３…が形成されてい
る。これらアドレス配線２とデータ配線３との各交差点
には、薄膜トランジスタ（以下ＴＦＴと記す。）４が形
成されており、そのゲート電極４ａがアドレス配線２に
電気的に接続され、そのドレイン電極４ｂがデータ配線
３に電気的に接続され、そのソース電極４ｃが交差点の
近傍に形成された画素電極５に電気的に接続されてい
る。
【００２４】そして、画素電極５と対向基板６との間に
液晶（誘電体）を挟持してコンデンサ７を構成してい
る。
液晶（誘電体）を挟持してコンデンサ７を構成してい
る。
【００２５】各アドレス配線２およびデータ配線３は、
表示領域外に延在しており、その延在部に形成された駆
動用パルス入力パッド８，９に電気的に接続されてい
る。
表示領域外に延在しており、その延在部に形成された駆
動用パルス入力パッド８，９に電気的に接続されてい
る。
【００２６】各アドレス配線２およびデータ配線３は、
駆動用パルス入力パッド８，９よりさらに延在し、それ
らの端末に形成された抵抗１０に電気的に接続されてい
る。ここで、抵抗１０の構成を具体的に説明する。
駆動用パルス入力パッド８，９よりさらに延在し、それ
らの端末に形成された抵抗１０に電気的に接続されてい
る。ここで、抵抗１０の構成を具体的に説明する。
【００２７】抵抗１０は、２つのＴＦＴ１１，１２から
構成される。
構成される。
【００２８】ＴＦＴ１１のドレイン電極１１ａ、ゲート
電極１１ｂおよびＴＦＴ１２のソース電極１２ｃは、駆
動用パルス入力パッド８（または９）に電気的に接続さ
れている。
電極１１ｂおよびＴＦＴ１２のソース電極１２ｃは、駆
動用パルス入力パッド８（または９）に電気的に接続さ
れている。
【００２９】ＴＦＴ１２のドレイン電極１２ａ、ゲート
電極１２ｂおよびＴＦＴ１１のソース電極１１ｃは、す
べての抵抗１０を相互に短絡するための短絡線１３に電
気的に接続されている。
電極１２ｂおよびＴＦＴ１１のソース電極１１ｃは、す
べての抵抗１０を相互に短絡するための短絡線１３に電
気的に接続されている。
【００３０】ここで、抵抗１０およびこの近傍の短絡線
１３の拡大図を図２に、図２のａ−ａ′における断面拡
大図を図３に示す。
１３の拡大図を図２に、図２のａ−ａ′における断面拡
大図を図３に示す。
【００３１】図２に示すように抵抗１０は、短絡線１３
の中央部の領域に形成されている。したがって、短絡線
１３は、抵抗１０より内側においても電気的に接続され
ており、また短絡線１３は、絶縁性基板１上の外周に沿
って梯子状に形成されていることになる。
の中央部の領域に形成されている。したがって、短絡線
１３は、抵抗１０より内側においても電気的に接続され
ており、また短絡線１３は、絶縁性基板１上の外周に沿
って梯子状に形成されていることになる。
【００３２】そして、図３にも示すように絶縁性基板１
上には、ゲート電極１１ｂ，１２ｂが形成され、これら
を覆うようにゲート絶縁膜１６が形成されている。
上には、ゲート電極１１ｂ，１２ｂが形成され、これら
を覆うようにゲート絶縁膜１６が形成されている。
【００３３】ゲート絶縁膜１６上には、ａ−Ｓｉ膜１
７、チャネル保護膜１８およびｎ+ ａ−Ｓｉ膜１９を介
してドレイン電極１１ａ，１２ａおよびソース電極１１
ｃ，１２ｃが形成されている。
７、チャネル保護膜１８およびｎ+ ａ−Ｓｉ膜１９を介
してドレイン電極１１ａ，１２ａおよびソース電極１１
ｃ，１２ｃが形成されている。
【００３４】そして、これらを覆うように、保護絶縁膜
２０が形成されている。
２０が形成されている。
【００３５】なお、ドレイン電極１１ａ，１２ａとゲー
ト電極１１ｂ，１２ｂとの間は、スルーホール２１によ
り電気的に接続されている。
ト電極１１ｂ，１２ｂとの間は、スルーホール２１によ
り電気的に接続されている。
【００３６】このような構成の液晶表示装置では、製造
工程等においてアドレス配線２またはデータ配線３が静
電気により短絡線１３の電位に対し正負に帯電すると、
抵抗１０を介してその電荷を打ち消す方向にアドレス配
線２またはデータ配線３と短絡線１３との間に電流が流
れ、アドレス配線２（またはデータ配線３）と短絡線１
３さらにデータ配線３（またはアドレス配線２）との間
に発生する電圧を抑制することができる。また、アドレ
ス配線２、データ配線３と短絡線１３との間に抵抗１０
が介在することから、短絡線１３を切り落とさなくても
表示領域内のＴＦＴ特性を制定することができる。
工程等においてアドレス配線２またはデータ配線３が静
電気により短絡線１３の電位に対し正負に帯電すると、
抵抗１０を介してその電荷を打ち消す方向にアドレス配
線２またはデータ配線３と短絡線１３との間に電流が流
れ、アドレス配線２（またはデータ配線３）と短絡線１
３さらにデータ配線３（またはアドレス配線２）との間
に発生する電圧を抑制することができる。また、アドレ
ス配線２、データ配線３と短絡線１３との間に抵抗１０
が介在することから、短絡線１３を切り落とさなくても
表示領域内のＴＦＴ特性を制定することができる。
【００３７】しかも、本発明に係る液晶表示装置では、
図４（ａ）に示すように抵抗１０が短絡線１３の中央部
の領域に形成されていることから、図４（ｂ）に示すよ
うに抵抗１０が短絡線１３より内側に形成されている場
合と比べ、絶縁性基板１の小型化を図ることができる。
また、図５（ａ）に示すように短絡線１３が抵抗１０よ
り内側においても電気的に接続されていることから、図
５（ｂ）に示すように短絡線１３が抵抗１０より内側に
おいて電気的に接続されていない場合に比べ、破損によ
る断線不良が生じ難い。これは、絶縁性基板１の破損
は、基板の外縁から生じ易いからである。
図４（ａ）に示すように抵抗１０が短絡線１３の中央部
の領域に形成されていることから、図４（ｂ）に示すよ
うに抵抗１０が短絡線１３より内側に形成されている場
合と比べ、絶縁性基板１の小型化を図ることができる。
また、図５（ａ）に示すように短絡線１３が抵抗１０よ
り内側においても電気的に接続されていることから、図
５（ｂ）に示すように短絡線１３が抵抗１０より内側に
おいて電気的に接続されていない場合に比べ、破損によ
る断線不良が生じ難い。これは、絶縁性基板１の破損
は、基板の外縁から生じ易いからである。
【００３８】次に、この液晶表示装置の製造方法につい
て説明する（図３参照）。
て説明する（図３参照）。
【００３９】（１）絶縁性基板１たとえばガラス基板上
に、スパッタリング法で第１の配線材料たとえばＭｏＴ
ａを２５０ｎｍ成膜し、パターニング、ケミカルドライ
エッチング（Chemical Dry Etching、以下、ＣＤＥと略
す。）によりエッチングし、アドレス配線１、ゲート電
極１１ｂ，１２ｂおよびアドレス配線駆動用パルス入力
パッド８，９を形成する。
に、スパッタリング法で第１の配線材料たとえばＭｏＴ
ａを２５０ｎｍ成膜し、パターニング、ケミカルドライ
エッチング（Chemical Dry Etching、以下、ＣＤＥと略
す。）によりエッチングし、アドレス配線１、ゲート電
極１１ｂ，１２ｂおよびアドレス配線駆動用パルス入力
パッド８，９を形成する。
【００４０】（２）ゲート絶縁膜１６として、プラズマ
ＣＶＤ法で膜厚３５０ｎｍ程度のＳｉＯX 膜を形成す
る。
ＣＶＤ法で膜厚３５０ｎｍ程度のＳｉＯX 膜を形成す
る。
【００４１】（３）ａ−Ｓｉ膜１７、チャネル保護膜１
８として、ＳｉＮX をプラズマＣＶＤ法によりそれぞれ
５０ｎｍ，１００ｎｍ成膜する。
８として、ＳｉＮX をプラズマＣＶＤ法によりそれぞれ
５０ｎｍ，１００ｎｍ成膜する。
【００４２】（４）チャネル保護膜１８のＳｉＮX をパ
ターニングするため、弗酸系のエッチング溶液でエッチ
ングする。
ターニングするため、弗酸系のエッチング溶液でエッチ
ングする。
【００４３】（５）ソース電極１１ｃ，１２ｃとドレイ
ン電極１１ａ，１２ａとのコンタクトをとるためのｎ+
ａ−Ｓｉ膜１９をプラズマＣＶＤ法により５０ｎｍ性膜
する。 （６）ａ−Ｓｉ膜１７のパターニングするた
め、ＣＤＥによりｎ+ ａ−Ｓｉ膜１９，ａ−Ｓｉ膜１７
をエッチングする。
ン電極１１ａ，１２ａとのコンタクトをとるためのｎ+
ａ−Ｓｉ膜１９をプラズマＣＶＤ法により５０ｎｍ性膜
する。 （６）ａ−Ｓｉ膜１７のパターニングするた
め、ＣＤＥによりｎ+ ａ−Ｓｉ膜１９，ａ−Ｓｉ膜１７
をエッチングする。
【００４４】（７）スパッタリング法で画素電極５とし
てＩＴＯを１００ｎｍ成膜した後、パターニングし、王
水系のエッチング溶液で、エッチングして形成する。
てＩＴＯを１００ｎｍ成膜した後、パターニングし、王
水系のエッチング溶液で、エッチングして形成する。
【００４５】（８）ゲート絶縁膜１６のゲート絶縁膜ス
ルーホール２１を、パターニングをし、弗化アンモニウ
ム溶液でエッチングして形成する。
ルーホール２１を、パターニングをし、弗化アンモニウ
ム溶液でエッチングして形成する。
【００４６】（９）スパッタリング法で第２の配線材
料、Ｃｒ，Ａｌをそれぞれ５０ｎｍ，５００ｎｍ積層し
て成膜し、パターニングとして硝酸燐酸酢酸混合溶液お
よび硝酸セリウムアンモニウム溶液で、Ｃｒ，Ａｌをそ
れぞれエッチングし、データ配線３、ソース電極１１
ｃ，１２ｃ，ドレイン電極１１ａ，１２ａおよびデータ
配線駆動用パルス入力パッド８，９を形成する。
料、Ｃｒ，Ａｌをそれぞれ５０ｎｍ，５００ｎｍ積層し
て成膜し、パターニングとして硝酸燐酸酢酸混合溶液お
よび硝酸セリウムアンモニウム溶液で、Ｃｒ，Ａｌをそ
れぞれエッチングし、データ配線３、ソース電極１１
ｃ，１２ｃ，ドレイン電極１１ａ，１２ａおよびデータ
配線駆動用パルス入力パッド８，９を形成する。
【００４７】（10）ソース電極１１ｃ，１２ｃとドレイ
ン電極１１ａ，１２ａの間に露出したｎ+ ａ−Ｓｉ膜１
９を、ソース電極１１ｃ，１２ｃ，およびドレイン電極
１１ａ，１２ａをマスクにして、ＣＤＥでエッチングし
て除去する。
ン電極１１ａ，１２ａの間に露出したｎ+ ａ−Ｓｉ膜１
９を、ソース電極１１ｃ，１２ｃ，およびドレイン電極
１１ａ，１２ａをマスクにして、ＣＤＥでエッチングし
て除去する。
【００４８】（11）保護絶縁膜１９として、プラズマＣ
ＶＤ法によりＳｉＮX を２００ｎｍ成膜し、保護絶縁膜
スルーホール２１をパターニングし、リアクティブイオ
ンエッチング（Reactive ION Etching、以下、ＲＩＥ法
と略す。）によってエッチングする。
ＶＤ法によりＳｉＮX を２００ｎｍ成膜し、保護絶縁膜
スルーホール２１をパターニングし、リアクティブイオ
ンエッチング（Reactive ION Etching、以下、ＲＩＥ法
と略す。）によってエッチングする。
【００４９】以上の製造方法によって、所要の液晶駆動
用アクティブマトリクス基板を製造し得る。
用アクティブマトリクス基板を製造し得る。
【００５０】なお、以上の工程により製造されるＴＦＴ
１１，１２は、アドレス配線２とデータ配線３との各交
差点に形成されるＴＦＴ４とほぼ同一の構成であること
から、ＴＦＴ１１，１２の形成とＴＦＴ４の形成とを同
時に行うことができ、これにより製造工程の簡略化を図
ることができる。
１１，１２は、アドレス配線２とデータ配線３との各交
差点に形成されるＴＦＴ４とほぼ同一の構成であること
から、ＴＦＴ１１，１２の形成とＴＦＴ４の形成とを同
時に行うことができ、これにより製造工程の簡略化を図
ることができる。
【００５１】また、本発明によるアクティブマトリクス
基板は、第１の配線材料にスパッタリング法によって成
膜したＭｏＴａ以外の配線材料、たとえばスパッタリン
グ法あるいは蒸着法によって成膜したＭｏ，Ｔａ，Ｔａ
Ｎ，Ｃｒ，Ｎｉ，Ａｌ，Ａｌ−Ｓｉ−Ｃｕ，Ｗ，ＩＴ
Ｏ，Ｃｕ、それらを主成分とする合金またはそれらの積
層膜を使用して作成することもできる。
基板は、第１の配線材料にスパッタリング法によって成
膜したＭｏＴａ以外の配線材料、たとえばスパッタリン
グ法あるいは蒸着法によって成膜したＭｏ，Ｔａ，Ｔａ
Ｎ，Ｃｒ，Ｎｉ，Ａｌ，Ａｌ−Ｓｉ−Ｃｕ，Ｗ，ＩＴ
Ｏ，Ｃｕ、それらを主成分とする合金またはそれらの積
層膜を使用して作成することもできる。
【００５２】また、ゲート絶縁膜１６としてプラズマＣ
ＶＤ法によるＳｉＯX 以外にも、上記第１の配線材料の
陽極酸化膜、スパッタリング法で形成されたＳｉＯX ，
ＳｉＮX ，ＴａＯX ，プラズマＣＶＤ法で形成されたＳ
ｉＮX またはそれらの積層膜を使用してもよい。
ＶＤ法によるＳｉＯX 以外にも、上記第１の配線材料の
陽極酸化膜、スパッタリング法で形成されたＳｉＯX ，
ＳｉＮX ，ＴａＯX ，プラズマＣＶＤ法で形成されたＳ
ｉＮX またはそれらの積層膜を使用してもよい。
【００５３】さらに、第２の配線材料にスパッタリング
法によって成膜したＣｒ，Ａｌの積層膜以外にも、スパ
ッタリング法あるいは蒸着法によって成膜したＭｏ，Ａ
ｌ，Ｃｒ，Ｃｕ，Ｔｉ，Ｔａ，ＴａＮ，Ａｌ−Ｓｉ−Ｃ
ｕ，Ｗ，ＩＴＯ、それらを主成分とする合金またはそれ
らの積層膜を使用してもよい。
法によって成膜したＣｒ，Ａｌの積層膜以外にも、スパ
ッタリング法あるいは蒸着法によって成膜したＭｏ，Ａ
ｌ，Ｃｒ，Ｃｕ，Ｔｉ，Ｔａ，ＴａＮ，Ａｌ−Ｓｉ−Ｃ
ｕ，Ｗ，ＩＴＯ、それらを主成分とする合金またはそれ
らの積層膜を使用してもよい。
【００５４】さらにまた、チャネル保護膜１８はプラズ
マＣＶＤ法で形成されたＳｉＮX 以外でも、スパッタリ
ング法で形成されたＳｉＯX ，ＳｉＮX ，プラズマＣＶ
Ｄ法で形成されたＳｉＯX ，ＳｉＮX またはそれらの積
層膜を使用してもよい。
マＣＶＤ法で形成されたＳｉＮX 以外でも、スパッタリ
ング法で形成されたＳｉＯX ，ＳｉＮX ，プラズマＣＶ
Ｄ法で形成されたＳｉＯX ，ＳｉＮX またはそれらの積
層膜を使用してもよい。
【００５５】また、保護絶縁膜１９は、プラズマＣＶＤ
法で形成されたＳｉＮX 以外でも、スパッタリング法で
形成されたＳｉＯX ，ＳｉＮX ，プラズマＣＶＤ法で形
成されたＳｉＯX ，ＳｉＮX またはそれらの積層膜を使
用してもよい。
法で形成されたＳｉＮX 以外でも、スパッタリング法で
形成されたＳｉＯX ，ＳｉＮX ，プラズマＣＶＤ法で形
成されたＳｉＯX ，ＳｉＮX またはそれらの積層膜を使
用してもよい。
【００５６】さらに、抵抗１０を構成するＴＦＴの構造
は、ＴＦＴのチャネル部に独立した形でチャネル保護膜
のない構造でも構わない。また、たとえばトップゲート
型のもの、あるいはコプラナ型のものでもよく、さらに
ａ−Ｓｉの代わりにｐ−Ｓｉを使用してもよい。
は、ＴＦＴのチャネル部に独立した形でチャネル保護膜
のない構造でも構わない。また、たとえばトップゲート
型のもの、あるいはコプラナ型のものでもよく、さらに
ａ−Ｓｉの代わりにｐ−Ｓｉを使用してもよい。
【００５７】次に、本発明の第２の参考例を図６に基づ
き説明する。
き説明する。
【００５８】同図に示す液晶表示装置は、第１の参考例
では短絡線１３が絶縁性基板１上の外周に沿って梯子状
に形成されていたのに対し、短絡線１３が内側にブスバ
ー（共通電極）を有する櫛形状になっている点が相違す
る。その他の構造は第１の参考例と同様で、同様の製造
方法により製造できる。
では短絡線１３が絶縁性基板１上の外周に沿って梯子状
に形成されていたのに対し、短絡線１３が内側にブスバ
ー（共通電極）を有する櫛形状になっている点が相違す
る。その他の構造は第１の参考例と同様で、同様の製造
方法により製造できる。
【００５９】次に、本発明の第３の参考例を図７に基づ
き説明する。
き説明する。
【００６０】同図に示す液晶表示装置は、短絡線１３の
幅により広いチャネル幅を必要とするＴＦＴ１１，１２
を使用して抵抗１０を形成する場合に、抵抗１０を構成
するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃおよ
びドレイン電極１１ｂ，１２ｂを櫛形状としたものであ
る。その他の構造は第１の参考例と同様で、同様の製造
方法により製造できる。また、この参考例は、第２の参
考例にも適用できる。次に、本発明の第４の参考例を説
明する。
幅により広いチャネル幅を必要とするＴＦＴ１１，１２
を使用して抵抗１０を形成する場合に、抵抗１０を構成
するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃおよ
びドレイン電極１１ｂ，１２ｂを櫛形状としたものであ
る。その他の構造は第１の参考例と同様で、同様の製造
方法により製造できる。また、この参考例は、第２の参
考例にも適用できる。次に、本発明の第４の参考例を説
明する。
【００６１】この参考例の液晶表示装置の等価回路は図
１に示したものと同様であるが、抵抗１０の構造が異な
る。ここで、抵抗１０の拡大図を図８に、図８のａ−
ａ′における断面拡大図をそれぞれ図９に示す。
１に示したものと同様であるが、抵抗１０の構造が異な
る。ここで、抵抗１０の拡大図を図８に、図８のａ−
ａ′における断面拡大図をそれぞれ図９に示す。
【００６２】これらの図に示す液晶表示装置は、抵抗１
０が駆動用パルス入力パッド８，９と短絡線１３との間
に形成されており、抵抗１０を構成するＴＦＴ１１，１
２のソース電極１１ｃ，１２ｃ，ドレイン電極１１ａ，
１２ａは、櫛形状に形成され、かつ抵抗１０を構成する
ＴＦＴ１１，１２のチャネル部は、蛇行している。
０が駆動用パルス入力パッド８，９と短絡線１３との間
に形成されており、抵抗１０を構成するＴＦＴ１１，１
２のソース電極１１ｃ，１２ｃ，ドレイン電極１１ａ，
１２ａは、櫛形状に形成され、かつ抵抗１０を構成する
ＴＦＴ１１，１２のチャネル部は、蛇行している。
【００６３】この液晶表示装置では、図１０（ａ）に示
すように抵抗１０を構成するＴＦＴ１１，１２のソース
電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａを櫛
形状に形成されていることから、図１０（ｂ）に示すよ
うにソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，
１２ａが形成されている場合と比べ、静電気破損（たと
えば図中斜線部）による断線不良が生じ難い。
すように抵抗１０を構成するＴＦＴ１１，１２のソース
電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａを櫛
形状に形成されていることから、図１０（ｂ）に示すよ
うにソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，
１２ａが形成されている場合と比べ、静電気破損（たと
えば図中斜線部）による断線不良が生じ難い。
【００６４】次に、本発明の第１の実施例を図１１に基
づき説明する。
づき説明する。
【００６５】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃ、
ドレイン電極１１ａ，１２ａを櫛形状に形成した点で第
４の参考例と同様であるが、櫛形状のソース電極１１
ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの電極指が外
側程長くかつ対向するこれら電極間の間隔が外側程狭く
なっている点が異なる。
成するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃ、
ドレイン電極１１ａ，１２ａを櫛形状に形成した点で第
４の参考例と同様であるが、櫛形状のソース電極１１
ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの電極指が外
側程長くかつ対向するこれら電極間の間隔が外側程狭く
なっている点が異なる。
【００６６】この実施例の液晶表示装置では、このよう
な構造としたことで、大きな静電気が抵抗１０に加わっ
たときには、チャネル長の短い部分つまり外側の電極指
より破損し易くなっている。したがって、アドレス配線
２、データ配線３や短絡線１３との接続部分であるソー
ス電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの
中央部では静電気破損が生じ難くなり、断線不良がより
生じ難い。
な構造としたことで、大きな静電気が抵抗１０に加わっ
たときには、チャネル長の短い部分つまり外側の電極指
より破損し易くなっている。したがって、アドレス配線
２、データ配線３や短絡線１３との接続部分であるソー
ス電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの
中央部では静電気破損が生じ難くなり、断線不良がより
生じ難い。
【００６７】次に、本発明の第２の実施例を図１２に基
づき説明する。
づき説明する。
【００６８】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃ、
ドレイン電極１１ａ，１２ａを櫛形状に形成した点で第
４の参考例と同様であるが、櫛形状のソース電極１１
ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの交叉する電
極指間の間隔が外側程狭くなっている点が異なる。
成するＴＦＴ１１，１２のソース電極１１ｃ，１２ｃ、
ドレイン電極１１ａ，１２ａを櫛形状に形成した点で第
４の参考例と同様であるが、櫛形状のソース電極１１
ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの交叉する電
極指間の間隔が外側程狭くなっている点が異なる。
【００６９】この実施例の液晶表示装置においても、第
１の実施例と同様に、ソース電極１１ｃ，１２ｃ、ドレ
イン電極１１ａ，１２ａの中央部では静電気破損が生じ
難くなり、断線不良がより生じ難い。
１の実施例と同様に、ソース電極１１ｃ，１２ｃ、ドレ
イン電極１１ａ，１２ａの中央部では静電気破損が生じ
難くなり、断線不良がより生じ難い。
【００７０】次に、本発明の第５の参考例を図１３に基
づき説明する。
づき説明する。
【００７１】同図に示す液晶表示装置は、第４の参考例
および第１、第２の実施例では抵抗１０を構成するＴＦ
Ｔ１１，１２のａ−Ｓｉ膜１７及びチャネル保護膜１８
のパターンがチャネル部と同様に蛇行して形成されてい
たが、ａ−Ｓｉ部１７のパターンがＴＦＴ１１，１２の
抵抗部の全体を覆うように長方形に近い形状にされてい
る。
および第１、第２の実施例では抵抗１０を構成するＴＦ
Ｔ１１，１２のａ−Ｓｉ膜１７及びチャネル保護膜１８
のパターンがチャネル部と同様に蛇行して形成されてい
たが、ａ−Ｓｉ部１７のパターンがＴＦＴ１１，１２の
抵抗部の全体を覆うように長方形に近い形状にされてい
る。
【００７２】この参考例の液晶表示装置では、このよう
な構造にすることによって、ａ−Ｓｉ部１７のパターン
を細かく形成する必要がなくなるため、同じ領域内にＷ
／Ｌ（幅と長さの比）の大きなＴＦＴによる抵抗１０を
形成することができる。
な構造にすることによって、ａ−Ｓｉ部１７のパターン
を細かく形成する必要がなくなるため、同じ領域内にＷ
／Ｌ（幅と長さの比）の大きなＴＦＴによる抵抗１０を
形成することができる。
【００７３】なお、このような構造の液晶表示装置に上
述した第１または第２の実施例の構造を適用してもよ
い。
述した第１または第２の実施例の構造を適用してもよ
い。
【００７４】次に、本発明の第６の参考例を説明する。
【００７５】図１４はこの参考例のＴＦＴによる抵抗１
０の平面図、図１５は駆動用パルス入力パッド８，９と
短絡線１３間の等価回路図である。
０の平面図、図１５は駆動用パルス入力パッド８，９と
短絡線１３間の等価回路図である。
【００７６】これらの図に示す液晶表示装置は、抵抗１
０を構成するＴＦＴ１１，１２のソース電極１１ｃ，１
２ｃ，ドレイン電極１１ａ，１２ａを櫛形状に形成した
点で第４の参考例と同様であるが、ソース電極１１ｃ，
１２ｃ、ドレイン電極１１ａ，１２ａの各電極指を下層
に形成されたブスバーとそれぞれ別個のスルーホール２
１により電気的に接続している点が異なる。つまり、図
１５の等価回路図に示すように、ＴＦＴ１１，１２がそ
れぞれ２つのＴＦＴから構成されていることになる。
０を構成するＴＦＴ１１，１２のソース電極１１ｃ，１
２ｃ，ドレイン電極１１ａ，１２ａを櫛形状に形成した
点で第４の参考例と同様であるが、ソース電極１１ｃ，
１２ｃ、ドレイン電極１１ａ，１２ａの各電極指を下層
に形成されたブスバーとそれぞれ別個のスルーホール２
１により電気的に接続している点が異なる。つまり、図
１５の等価回路図に示すように、ＴＦＴ１１，１２がそ
れぞれ２つのＴＦＴから構成されていることになる。
【００７７】この参考例の液晶表示装置では、このよう
な構造としたことで、１つのＴＦＴ素子が静電気によっ
て破壊されても、抵抗として機能するようになってい
る。
な構造としたことで、１つのＴＦＴ素子が静電気によっ
て破壊されても、抵抗として機能するようになってい
る。
【００７８】次に、本発明の第３の実施例を図１６に基
づき説明する。
づき説明する。
【００７９】同図に示す液晶表示装置は、ソース電極１
１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの各電極指
を下層に形成されたブスバーとそれぞれ別個のスルーホ
ール２１により電気的に接続している点で第６の参考例
と同様であるが、ソース電極１１ｃ，１２ｃ、ドレイン
電極１１ａ，１２ａの交叉する電極指間の間隔が外側程
狭くなっている点が異なる。
１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの各電極指
を下層に形成されたブスバーとそれぞれ別個のスルーホ
ール２１により電気的に接続している点で第６の参考例
と同様であるが、ソース電極１１ｃ，１２ｃ、ドレイン
電極１１ａ，１２ａの交叉する電極指間の間隔が外側程
狭くなっている点が異なる。
【００８０】次に、本発明の第７の参考例を図１７に基
づき説明する。
づき説明する。
【００８１】同図に示す液晶表示装置は、ソース電極１
１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの各電極指
を下層に形成されたブスバーとそれぞれ別個のスルーホ
ール２１により電気的に接続している点で第６の参考例
と同様であるが、ゲート電極１１ｂ，１２ｂが櫛形状で
なく方形状になっていて一枚の方形状のゲート電極１１
ｂ，１２ｂでそれぞれソース電極１１ｃ，１２ｃ、ドレ
イン電極１１ａ，１２ａの各電極指を覆っている点が異
なる。
１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの各電極指
を下層に形成されたブスバーとそれぞれ別個のスルーホ
ール２１により電気的に接続している点で第６の参考例
と同様であるが、ゲート電極１１ｂ，１２ｂが櫛形状で
なく方形状になっていて一枚の方形状のゲート電極１１
ｂ，１２ｂでそれぞれソース電極１１ｃ，１２ｃ、ドレ
イン電極１１ａ，１２ａの各電極指を覆っている点が異
なる。
【００８２】なお、このような構造の液晶表示装置に上
述した第１の実施例または第５の参考例の構造を適用し
てもよい。
述した第１の実施例または第５の参考例の構造を適用し
てもよい。
【００８３】次に、本発明の第８の参考例を図１８に基
づき説明する。
づき説明する。
【００８４】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のチャネル部がそれぞれアドレ
ス配線２、データ配線３と直交する方向に形成されてお
り、ソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，
１２ａ間が直線状に対向している。
成するＴＦＴ１１，１２のチャネル部がそれぞれアドレ
ス配線２、データ配線３と直交する方向に形成されてお
り、ソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，
１２ａ間が直線状に対向している。
【００８５】この参考例の液晶表示装置では、このよう
な構造としたことで、図１９に示すようにＴＦＴ１１，
１２のチャネル部をそれぞれアドレス配線２、データ配
線３と平行する方向に形成した場合と比較して、静電気
によって電極が破損しても抵抗が完全に断線状態になり
難く、抵抗としての機能を維持できる構造となってい
る。
な構造としたことで、図１９に示すようにＴＦＴ１１，
１２のチャネル部をそれぞれアドレス配線２、データ配
線３と平行する方向に形成した場合と比較して、静電気
によって電極が破損しても抵抗が完全に断線状態になり
難く、抵抗としての機能を維持できる構造となってい
る。
【００８６】次に、本発明の第９の参考例を図２０に基
づき説明する。
づき説明する。
【００８７】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のチャネル部をそれぞれアドレ
ス配線２、データ配線３と直交する方向に形成した点で
第８の参考例の液晶表示装置と同様であるが、対向する
ソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２
ａ間の間隔が外側程狭くなっている点が異なる。
成するＴＦＴ１１，１２のチャネル部をそれぞれアドレ
ス配線２、データ配線３と直交する方向に形成した点で
第８の参考例の液晶表示装置と同様であるが、対向する
ソース電極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２
ａ間の間隔が外側程狭くなっている点が異なる。
【００８８】この参考例の液晶表示装置では、ソース電
極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの中央
部では静電気破損が生じ難くなり、断線不良がより生じ
にくい。
極１１ｃ，１２ｃ、ドレイン電極１１ａ，１２ａの中央
部では静電気破損が生じ難くなり、断線不良がより生じ
にくい。
【００８９】次に、本発明の第４の実施例を図２１に基
づき説明する。
づき説明する。
【００９０】同図に示す液晶表示装置は、抵抗１０を短
絡線１３の中央部の領域に形成した点で図２に示した第
１の参考例と同様の構造であるが、抵抗１０を構成する
ＴＦＴ１１，１２のゲート電極のうち駆動用パルス入力
パッド８，９に接続されているゲート電極１２ｂの先端
１２ｂ´が、短絡線１３よりも外側にはみ出している構
造となっている点が相違する。
絡線１３の中央部の領域に形成した点で図２に示した第
１の参考例と同様の構造であるが、抵抗１０を構成する
ＴＦＴ１１，１２のゲート電極のうち駆動用パルス入力
パッド８，９に接続されているゲート電極１２ｂの先端
１２ｂ´が、短絡線１３よりも外側にはみ出している構
造となっている点が相違する。
【００９１】この実施例の液晶表示装置では、このよう
にゲート電極１２ｂの先端１２ｂ´が、短絡線１３より
外側にはみ出されているので、高電圧の静電気の印加に
よりゲート電極１２ｂの先端１２ｂ´において局所的な
静電気破損が生じても、ゲート電極１２ｂに通じるアド
レス配線２やデータ配線３と短絡線１３とが短絡するこ
とはない。
にゲート電極１２ｂの先端１２ｂ´が、短絡線１３より
外側にはみ出されているので、高電圧の静電気の印加に
よりゲート電極１２ｂの先端１２ｂ´において局所的な
静電気破損が生じても、ゲート電極１２ｂに通じるアド
レス配線２やデータ配線３と短絡線１３とが短絡するこ
とはない。
【００９２】次に、本発明の第５の実施例を図２２に基
づき説明する。
づき説明する。
【００９３】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´付近の短絡線１３のパターンを内側に凹
状の形状とすることで、ゲート電極１２ｂの先端１２ｂ
´を短絡線１３よりも外側にはみ出るようにしたのであ
る。この実施例の液晶表示装置も第４の実施例と同様の
効果を奏する。
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´付近の短絡線１３のパターンを内側に凹
状の形状とすることで、ゲート電極１２ｂの先端１２ｂ
´を短絡線１３よりも外側にはみ出るようにしたのであ
る。この実施例の液晶表示装置も第４の実施例と同様の
効果を奏する。
【００９４】次に、本発明の第６の実施例を図２３に基
づき説明する。
づき説明する。
【００９５】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、先端１２ｂ´の付近でゲート電極１２ｂがくび
れ１２ｂ″を有する構造になっている点が相違する。
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、先端１２ｂ´の付近でゲート電極１２ｂがくび
れ１２ｂ″を有する構造になっている点が相違する。
【００９６】この実施例の液晶表示装置は、くびれ１２
ｂ″を有する構造になっていることで、局所的な静電気
破損がより先端１２´で生じやすくなり、ゲート電極１
２ｂに通じるアドレス配線２やデータ配線３と短絡線１
３とが短絡することがさらに少なくなる。
ｂ″を有する構造になっていることで、局所的な静電気
破損がより先端１２´で生じやすくなり、ゲート電極１
２ｂに通じるアドレス配線２やデータ配線３と短絡線１
３とが短絡することがさらに少なくなる。
【００９７】次に、本発明の第７の実施例を図２４に基
づき説明する。
づき説明する。
【００９８】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、先端１２ｂ´が先細の構造になっている点が相
違する。
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、先端１２ｂ´が先細の構造になっている点が相
違する。
【００９９】この実施例の液晶表示装置は、先端１２ｂ
´が先細の構造になっていることで、局所的な静電気破
損がより先端１２´で生じやすくなり、ゲート電極１２
ｂに通じるアドレス配線２やデータ配線３と短絡線１３
とが短絡することがさらに少なくなる。
´が先細の構造になっていることで、局所的な静電気破
損がより先端１２´で生じやすくなり、ゲート電極１２
ｂに通じるアドレス配線２やデータ配線３と短絡線１３
とが短絡することがさらに少なくなる。
【０１００】次に、本発明の第８の実施例を図２５に基
づき説明する。
づき説明する。
【０１０１】同図に示す液晶表示装置は、抵抗１０を構
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、ゲート電極１２ｂの先端１２ｂ´が、短絡線１
３の外側にａ−Ｓｉで形成されたリング２５に接続され
ている点が相違する。 このａ−Ｓｉで形成されたリン
グ２５は、配線に静電気の影響が出るのを防止する。ま
た、ａ−Ｓｉで形成されたリング２５と抵抗１０のゲー
ト電極間で静電気による絶縁膜破壊によって短絡して
も、ａ−Ｓｉで形成されたリング２５は十分に抵抗が高
いため、電気的検査においても、また抵抗１０を残した
ままでの液晶表示装置の点灯においても影響はない。次
に、本発明の第１０の参考例を説明する。
成するＴＦＴ１１，１２のゲート電極のうち駆動用パル
ス入力パッド８，９に接続されているゲート電極１２ｂ
の先端１２ｂ´が、短絡線１３よりも外側にはみ出して
いる構造となっている点で第４の実施例と同様の構造で
あるが、ゲート電極１２ｂの先端１２ｂ´が、短絡線１
３の外側にａ−Ｓｉで形成されたリング２５に接続され
ている点が相違する。 このａ−Ｓｉで形成されたリン
グ２５は、配線に静電気の影響が出るのを防止する。ま
た、ａ−Ｓｉで形成されたリング２５と抵抗１０のゲー
ト電極間で静電気による絶縁膜破壊によって短絡して
も、ａ−Ｓｉで形成されたリング２５は十分に抵抗が高
いため、電気的検査においても、また抵抗１０を残した
ままでの液晶表示装置の点灯においても影響はない。次
に、本発明の第１０の参考例を説明する。
【０１０２】この参考例の液晶表示装置は、以上の実施
例、参考例あるいは従来の液晶表示装置においてＴＦＴ
により構成される各抵抗の抵抗値を当該抵抗の両端の電
位差が２０Ｖのときに１０ｋΩから１００ＭΩの間に設
定したものである。１０ｋΩ以下になると、表示領域内
のＴＦＴの特性の測定が困難になり、また１００ＭΩ以
上になると、製造工程中に静電気の影響を受け易くな
り、画質が劣化する傾向が強くなるからである。
例、参考例あるいは従来の液晶表示装置においてＴＦＴ
により構成される各抵抗の抵抗値を当該抵抗の両端の電
位差が２０Ｖのときに１０ｋΩから１００ＭΩの間に設
定したものである。１０ｋΩ以下になると、表示領域内
のＴＦＴの特性の測定が困難になり、また１００ＭΩ以
上になると、製造工程中に静電気の影響を受け易くな
り、画質が劣化する傾向が強くなるからである。
【０１０３】なお、以上述べてきた実施例および参考例
は、補助容量のない構造の液晶駆動用アクティブマトリ
クス基板についての本発明の適用例であったが、たとえ
ば図２６に示すように補助容量Ｃｓを有する構造の液晶
駆動用アクティブマトリクス基板についても適用するこ
とができる。
は、補助容量のない構造の液晶駆動用アクティブマトリ
クス基板についての本発明の適用例であったが、たとえ
ば図２６に示すように補助容量Ｃｓを有する構造の液晶
駆動用アクティブマトリクス基板についても適用するこ
とができる。
【０１０４】また、この場合、図２７に示すように、補
助容量線２２をＴＦＴからなる抵抗２３を介し短絡線１
３に接続する構造でもよい。かかる発明は、従来の液晶
表示装置においても適用することができる。そして、製
品完成後もこの抵抗２３および短絡線１３を残すことに
より補助容量Ｃｓの耐静電気特性を向上させることがで
きる。したがって、補助容量Ｃｓの絶縁膜を薄くして単
位面積当りの容量を大きくすることができる。
助容量線２２をＴＦＴからなる抵抗２３を介し短絡線１
３に接続する構造でもよい。かかる発明は、従来の液晶
表示装置においても適用することができる。そして、製
品完成後もこの抵抗２３および短絡線１３を残すことに
より補助容量Ｃｓの耐静電気特性を向上させることがで
きる。したがって、補助容量Ｃｓの絶縁膜を薄くして単
位面積当りの容量を大きくすることができる。
【０１０５】またさらに、抵抗１０を接続する位置であ
るが、配線の両端部付近でも、どちらかの片側でもよ
い。
るが、配線の両端部付近でも、どちらかの片側でもよ
い。
【０１０６】さらに、本実施例または参考例において
は、抵抗１０はボンディングパッドとショートリング間
に介挿している構造の例を示したが、液晶表示装置完成
後も抵抗１０を切り離さずに残しておく場合において
は、ボンディングパッドとショートリング間に接続する
必要はなく、表示領域外の領域ならば、任意の場所に形
成することができる。たとえば、ボンディングパッドと
表示領域の間の領域にショートリングと抵抗１０がある
ため、安定した抵抗値を維持することができる。
は、抵抗１０はボンディングパッドとショートリング間
に介挿している構造の例を示したが、液晶表示装置完成
後も抵抗１０を切り離さずに残しておく場合において
は、ボンディングパッドとショートリング間に接続する
必要はなく、表示領域外の領域ならば、任意の場所に形
成することができる。たとえば、ボンディングパッドと
表示領域の間の領域にショートリングと抵抗１０がある
ため、安定した抵抗値を維持することができる。
【０１０７】またさらに、図２８および図２９に示すよ
うに、表示領域３１外の液晶３２中になるような領域３
２に抵抗１０を形成してもよく、この場合には、対向基
板３３上にブラックマトリクスで抵抗１０を遮光するこ
とができるため、光の影響を受けることもなく、液晶中
という一定の環境下に抵抗があるため、安定した抵抗値
を維持することができる。なお、３４はシール部材であ
る。
うに、表示領域３１外の液晶３２中になるような領域３
２に抵抗１０を形成してもよく、この場合には、対向基
板３３上にブラックマトリクスで抵抗１０を遮光するこ
とができるため、光の影響を受けることもなく、液晶中
という一定の環境下に抵抗があるため、安定した抵抗値
を維持することができる。なお、３４はシール部材であ
る。
【０１０８】またさらに、本発明は、絶縁性基板上に駆
動回路を形成する透過型液晶表示装置ばかりでなく、反
射型液晶表示装置にも適用することができ、基板は絶縁
透明基板である必要はない。
動回路を形成する透過型液晶表示装置ばかりでなく、反
射型液晶表示装置にも適用することができ、基板は絶縁
透明基板である必要はない。
【０１０９】
【発明の効果】以上説明したように本発明によれば、破
損や静電気破損による短絡線や薄膜トランジスタの断線
不良や短絡を防止でき、信頼性を向上させることができ
る。また、絶縁性基板の小型化を図ることもできる。
損や静電気破損による短絡線や薄膜トランジスタの断線
不良や短絡を防止でき、信頼性を向上させることができ
る。また、絶縁性基板の小型化を図ることもできる。
【図１】本発明の第１の実施例の等価回路図
【図２】本発明の第１の実施例のＴＦＴ抵抗部の平面図
【図３】本発明の第１の実施例のＴＦＴ抵抗部の縦断正
面図
面図
【図４】本発明の第１の実施例の効果を説明するための
図
図
【図５】本発明の第１の実施例の効果を説明するための
図
図
【図６】本発明の第２の実施例のＴＦＴ抵抗部の平面図
【図７】本発明の第３の実施例のＴＦＴ抵抗部の平面図
【図８】本発明の第４の実施例のＴＦＴ抵抗部の平面図
【図９】本発明の第４の実施例のＴＦＴ抵抗部の縦断正
面図
面図
【図１０】本発明の第４の実施例の効果を説明するため
の図
の図
【図１１】本発明の第５の実施例のＴＦＴ抵抗部の平面
図
図
【図１２】本発明の第６の実施例のＴＦＴ抵抗部の平面
図
図
【図１３】本発明の第７の実施例のＴＦＴ抵抗部の平面
図
図
【図１４】本発明の第８の実施例のＴＦＴ抵抗部の平面
図
図
【図１５】本発明の第８の実施例のＴＦＴ抵抗部の等価
回路図
回路図
【図１６】本発明の第９の実施例のＴＦＴ抵抗部の平面
図
図
【図１７】本発明の第１０の実施例のＴＦＴ抵抗部の平
面図
面図
【図１８】本発明の第１１の実施例のＴＦＴ抵抗部の平
面図
面図
【図１９】第１１の実施例の効果を説明するための図
【図２０】本発明の第１２の実施例のＴＦＴ抵抗部の平
面図
面図
【図２１】本発明の第１３の実施例のＴＦＴ抵抗部の平
面図
面図
【図２２】本発明の第１４の実施例のＴＦＴ抵抗部の平
面図
面図
【図２３】本発明の第１５の実施例のＴＦＴ抵抗部の平
面図
面図
【図２４】本発明の第１６の実施例のＴＦＴ抵抗部の平
面図
面図
【図２５】本発明の第１７の実施例のＴＦＴ抵抗部の平
面図
面図
【図２６】本発明の変形例の等価回路図
【図２７】本発明の変形例の等価回路図
【図２８】本発明の変形例の正面図
【図２９】本発明の変形例の平面図
【図３０】従来の液晶表示装置の等価回路図
【図３１】従来の液晶表示装置の等価回路図
１………絶縁性基板 ２………アドレス配線 ３………データ配線 ４………薄膜トランジスタ ５………画素電極 １０………抵抗 １１………薄膜トランジスタ １２………薄膜トランジスタ １３………短絡線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 盟子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 北原 洋明 東京都港区六本木３丁目２番12号 日本 アイ・ビー・エム株式会社内 (72)発明者 木村 伸一 東京都港区六本木３丁目２番12号 日本 アイ・ビー・エム株式会社内 (72)発明者 市岡 善一 兵庫県姫路市余部区上余部50番地 ディ スプレイ・テクノロジー株式会社内 (72)発明者 鈴木 公平 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (56)参考文献 特開 昭63−10558（ＪＰ，Ａ) 特開 平３−134628（ＪＰ，Ａ) 特開 平３−296725（ＪＰ，Ａ) 特開 昭63−220289（ＪＰ，Ａ) 特開 平５−142568（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (4)
- 【請求項１】 絶縁性基板と、この絶縁性基板上の表示
領域に形成された複数のアドレス配線と、これらアドレ
ス配線と交差するように形成された複数のデータ配線
と、これらアドレス配線とデータ配線との各交差点に形
成され、ゲート電極が前記アドレス配線に電気的に接続
され、ドレイン電極が前記データ配線に電気的に接続さ
れた薄膜トランジスタと、前記各交差点の近傍に形成さ
れ前記薄膜トランジスタのソース電極に電気的に接続さ
れた画素電極と、前記絶縁性基板上の表示領域外の少な
くとも外周の一部に沿って形成され、前記アドレス配線
とデータ配線間を薄膜トランジスタからなる抵抗を介し
て相互に短絡させる短絡線とを有する液晶表示装置にお
いて、 前記アドレス配線、データ配線と短絡線間に介挿された
薄膜トランジスタの対向するソース電極とドレイン電極
が、櫛形状であり、かつ前記櫛形状のソース電極とドレ
イン電極の電極間間隔および電極指間間隔の少なくとも
いずれかが前記櫛形状のソース電極とドレイン電極の中
央部近傍より外側近傍で狭くなっていることを特徴とす
る液晶表示装置。 - 【請求項２】 請求項１記載の液晶表示装置において、前記薄膜トランジスタのチャネルが、前記アドレス配
線、データ配線と直交する方向に直線状にまたは蛇行し
て形成されていることを特徴とする液晶表示装置。 - 【請求項３】 絶縁性基板と、この絶縁性基板上の表
示領域に形成された複数のアドレス配線と、これらアド
レス配線と交差するように形成された複数のデータ配線
と、これらアドレス配線とデータ配線との各交差点に形
成され、ゲート電極が前記アドレス配線に電気的に接続
され、ドレイン電極が前記データ配線に電気的に接続さ
れた薄膜トランジスタと、前記各交差点の近傍に形成さ
れ前記薄膜トランジスタのソース電極に電気的に接続さ
れた画素電極と、前記絶縁性基板上の表示領域外の少な
くとも外周の一部に沿って、かつ最外周の電極として形
成され、前記アドレス配線とデータ配線間を薄膜トラン
ジスタからなる抵抗を介して相互に短絡させる短絡線と
を有する液晶表示装置において、 前記抵抗は前記短絡線が形成された層より下層に形成さ
れ、かつ該抵抗を構成する薄膜トランジスタのゲート電
極の先端が、該短絡線の線幅内から前記表示領域とは反
対側にはみ出されていることを特徴とする液晶表示装
置。 - 【請求項４】 請求項３記載の液晶表示装置において、前記はみ出されたゲート電極の先端が先細形状であるこ
とを特徴とする液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293293A JP3357699B2 (ja) | 1992-02-21 | 1993-01-28 | 液晶表示装置 |
| EP93300878A EP0556989B1 (en) | 1992-02-21 | 1993-02-05 | Liquid crystal display device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3491992 | 1992-02-21 | ||
| JP4-34919 | 1992-02-21 | ||
| JP1293293A JP3357699B2 (ja) | 1992-02-21 | 1993-01-28 | 液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH06148688A JPH06148688A (ja) | 1994-05-27 |
| JP3357699B2 true JP3357699B2 (ja) | 2002-12-16 |
Family
ID=26348630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293293A Expired - Fee Related JP3357699B2 (ja) | 1992-02-21 | 1993-01-28 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0556989B1 (ja) |
| JP (1) | JP3357699B2 (ja) |
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| EP0845697B1 (en) * | 1995-08-07 | 2004-03-17 | Hitachi, Ltd. | Active matrix type liquid crystal display device resistant to static electricity |
| CN101369579B (zh) * | 1995-10-03 | 2011-05-04 | 精工爱普生株式会社 | 有源矩阵基板的制造方法和薄膜元件的制造方法 |
| US5736732A (en) * | 1996-12-23 | 1998-04-07 | General Electric Company | Induced charge prevention in semiconductor imaging devices |
| JP2001318644A (ja) * | 2000-05-08 | 2001-11-16 | Toshiba Electronic Engineering Corp | 平面表示パネル |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| CN101009322B (zh) * | 2001-11-09 | 2012-06-27 | 株式会社半导体能源研究所 | 发光器件 |
| KR100870013B1 (ko) * | 2002-08-27 | 2008-11-21 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| TWI239403B (en) * | 2003-08-26 | 2005-09-11 | Chunghwa Picture Tubes Ltd | A combining detection circuit for a display panel |
| JP4940615B2 (ja) * | 2005-09-30 | 2012-05-30 | カシオ計算機株式会社 | 液晶表示装置 |
| JP4946042B2 (ja) * | 2005-12-26 | 2012-06-06 | エプソンイメージングデバイス株式会社 | 液晶表示装置 |
| JP4816110B2 (ja) * | 2006-01-31 | 2011-11-16 | ソニー株式会社 | 液晶表示装置 |
| KR101772377B1 (ko) * | 2008-09-12 | 2017-08-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| WO2010029866A1 (en) * | 2008-09-12 | 2010-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101803264B1 (ko) * | 2008-09-19 | 2017-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5347412B2 (ja) * | 2008-10-01 | 2013-11-20 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP5479188B2 (ja) * | 2010-03-31 | 2014-04-23 | 富士フイルム株式会社 | 電子装置 |
| TWI611566B (zh) * | 2013-02-25 | 2018-01-11 | 半導體能源研究所股份有限公司 | 顯示裝置和電子裝置 |
| JP6360718B2 (ja) | 2014-05-16 | 2018-07-18 | 株式会社ジャパンディスプレイ | 表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2554286B1 (fr) * | 1983-11-02 | 1985-12-27 | Comp Generale Electricite | Dispositif de protection contre des courts-circuits dans une matrice de composants electroniques |
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Also Published As
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