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JP2669347B2 - クロック信号抽出回路 - Google Patents

クロック信号抽出回路

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JP2669347B2
JP2669347B2 JP6132767A JP13276794A JP2669347B2 JP 2669347 B2 JP2669347 B2 JP 2669347B2 JP 6132767 A JP6132767 A JP 6132767A JP 13276794 A JP13276794 A JP 13276794A JP 2669347 B2 JP2669347 B2 JP 2669347B2
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clock signal
data signal
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JP6132767A
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光男 馬場
泰 青木
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NEC Corp
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Publication date
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、受信したデータ信号の
値を取り込むタイミングを定めるクロック信号をこのデ
ータ信号から抽出するクロック信号抽出回路に係わり、
特にバースト状のデータ信号からクロック信号を抽出す
るクロック信号抽出回路に関する。
【０００２】
【従来の技術】ディジタル信号を受信する場合には、そ
の値を取り込むタイミングを定めるクロック信号が必要
になる。このクロック信号は、データの送信側から送ら
れてくる場合もあるが、データ信号のほかにクロック信
号を伝送するための経路も必要となる。そこで、受信側
で送られてくるデータ信号を基にこれをサンプリングす
るための抽出クロック信号を生成することが行われてい
る。通常、抽出クロック信号はＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路によって生成している。
【０００３】図１７は従来から使用されているＰＬＬ回
路の概略構成を表わしたものである。ＰＬＬ回路は抽出
クロック信号２０１を発振する電圧制御発振器（ＶＣ
Ｏ）２０２と、分周器２０３と、抽出クロック信号２０
１とデータ信号２０４の位相を比較する位相比較器２０
５を備えている。また、位相比較器２０５の出力から電
圧制御発振器２０２の制御電圧信号２０６を生成するロ
ーパスフィルタ２０７を備えている。電圧制御発振器２
０２は、制御電圧信号２０６が表わしている電圧値に応
じて出力する抽出クロック信号２０１の周波数が変化す
るようになっている。電圧制御発振器２０２の出力は分
周器２０３によって分周された後、位相比較器２０５に
入力される。位相比較器２０５は、データ信号２０４と
分周されたクロック信号２０８の立ち上がり時点を比較
して、その位相差に応じた位相誤差信号２０９を出力す
る。位相誤差信号２０９はパルス状のディジタル信号で
あって、位相差が大きくなるにしたがってそのパルスの
幅が長くなるようになっている。ローパスフィルタ２０
７は位相誤差信号２０９の低周波成分を抽出することに
よって、これを電圧信号に変換している。
【０００４】データ信号２０４と分周された抽出クロッ
ク信号２０８に位相差および周波数の違いがあると、こ
れが位相比較器２０５によって検出され制御電圧信号２
０６が出力される。電圧制御発振器２０２は制御電圧信
号２０６が表わしている電圧値に応じてその発振周波数
を変化させる。データ信号２０４の立ち上がり時点で位
相差が少なくなるように発振周波数の変更を繰り返すこ
とで、やがて抽出クロック信号２０１の周波数と位相の
双方がデータ信号２０４と一致するようになる。
【０００５】
【発明が解決しようとする課題】このようなＰＬＬ回路
では、一旦抽出クロック信号の周波数および位相がデー
タ信号と一致すればデータ信号が連続している間は、そ
の状態をほぼ保持することができる。しかしながら、デ
ータ信号がバースト状のもので有る場合には、データ信
号が到来するたびに抽出クロック信号の周波数および位
相をデータ信号に一致させなければならない。ここで、
バースト状のデータ信号とは、データ信号とデータ信号
の間に信号の無い期間が存在するような信号のことをい
う。データ信号がない期間からある期間に変化したとき
に、抽出クロック信号と到来したデータ信号の位相およ
び周波数の差が大きい場合はこれらを一致させるまでに
かかる時間（引き込み時間）がかなり長くなる。このた
め、到来したデータ信号の先頭付近のデータを取りこぼ
してしまうことがある。そこで、最大の引き込み時間に
相当する時間だけデータ信号の先頭にダミーのデータを
付加することが行われている。しかし引き込み時間が長
ければ付加するダミーのデータ量が多くなるので伝送効
率が悪いという問題があった。
【０００６】そこで、バースト状のデータ信号が入力さ
れたときの引き込み時間を短縮する手法が種々提案され
ている。たとえば、バースト状のデータ信号が入力され
ていないときに、到来するであろうデータ信号に近い周
波数で予め電圧制御発振器を発振させておくことが特開
昭６３−２９６５８９号公報に開示されている。データ
信号が到来した時点での周波数の差が少なくなるので引
き込みにかかる時間を短縮することができる。また、従
来のＰＬＬ回路は一旦電圧制御発振器の発振周波数を変
化させて位相を合わせた後、再び周波数を変化させてデ
ータ信号と周波数を一致させるように動作する。このた
め、予めデータ信号と近い周波数で電圧制御発振器を発
振させておいても位相引き込みに要する時間は比較的長
くかかる。そこで、ＰＬＬ回路に位相だけをシフトさせ
る移相器を設け、バースト状のデータ信号が到来したと
きにまず移相器によって位相を一致させた後、電圧制御
発振器によって周波数を一致させることが提案されてい
る。このようなＰＬＬ回路は特開平１−１２９５３０号
公報に開示されている。
【０００７】しかし、移相器によって位相合わせを行っ
たあとで電圧制御発振器によって周波数を一致させるよ
うにすると、ＰＬＬ回路の構成が複雑化してしまう。ま
た、周波数に差がある場合には、最初に位相だけを一致
させても次のデータ信号の立ち上がりでは位相がずれて
しまうので抽出クロック信号として使用することはでき
ない。また、電圧制御発振器が周波数を合わせるとき
は、一旦合わせた位相が再びずれてしまう。さらに移相
器によって位相を合わせるための時間と電圧制御発振器
によって周波数を合わせるための時間の双方が必要にな
る。このため、周波数が異なる場合には引き込み時間が
長くかかってしまうという問題があった。
【０００８】そこで本発明の目的は、データ信号が到来
したときに抽出クロック信号の位相および周波数を短い
時間でデータ信号に一致させることにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明で
は、周波数が同一であってそれぞれ９０度ずつ位相の異
なる４種類のクロック信号を出力するとともにその発振
周波数が可変である発振器と、データ信号を入力しその
立ち上がりあるいは立ち下がりごとにこの発振器が出力
する４種類のクロック信号の中からデータ信号の位相に
最も近いものを選択して２ビットのクロック選択信号と
して出力する選択手段と、この選択手段から出力される
クロック選択信号を入力して４種類のクロック信号にそ
れぞれ１つずつ対応する４本の線路に対してそれらのう
ちの１つが選択されたことを示す選択データ信号を出力
する復号化器と、選択データ信号をデータ入力端子に入
力し、４種類のクロック信号のうちの対応する１つを主
クロック信号としてクロック端子に入力する第１のフリ
ップフロップと選択データ信号をデータ入力端子に入力
し、第１のフリップフロップのクロック端子に入力した
主クロック信号と１８０度位相の異なった補クロック信
号をクロック端子に入力する第２のフリップフロップと
これら第１および第２のフリップフロップの出力の論理
和をとる論理和回路と、この論理和回路の出力と主クロ
ック信号との論理積をとる論理積回路とをそれぞれ４本
の線路に対応して配置すると共に、それぞれの論理積回
路の出力の論理和をとることで前回選択されたクロック
信号を今回選択されたクロック信号に切り換えてデータ
信号の値を取り込むタイミングを定める抽出クロック信
号を出力する切換手段と、この切換手段によって切り換
えたクロック信号と発振器から出力されるいずれか１つ
のクロック信号との位相および周波数を比較する位相周
波数比較手段と、この位相周波数比較手段の比較結果を
入力し切換手段によって切り換えたクロック信号の位相
および周波数に比較の対象となるクロック信号の位相お
よび周波数が一致するように発振器の発振周波数を変更
する発振周波数変更手段とをクロック信号抽出回路に具
備させている。
【００１０】すなわち請求項１記載の発明では、選択さ
れたクロック信号は発振器が出力するいずれか１つのク
ロック信号の位相および周波数を比較し、これらが一致
するように発振器の発振周波数を変更している。これに
より、発振器の周波数は次第にデータ信号の周波数に近
づくので予め発振周波数をデータ信号の周波数に一致さ
せておく必要がない。また、選択されたクロック信号と
位相比較を行っているので、たとえばデータ信号の値と
して“０”が連続するような場合でも、位相比較を継続
して行うことができる。さらに、データ信号の位相に最
も近いクロック信号の選択と、発振器の周波数の変更を
並行して行っているので、抽出クロック信号の位相およ
び周波数を短い時間でデータ信号にほぼ一致させること
ができる。
【００１１】請求項２記載の発明では、選択手段は、デ
ータ信号の立ち上がりあるいは立ち下がりごとに選択す
るクロック信号の位相を１段階ずつ変化させてデータ信
号の位相に近づけている。データ信号の位相が一時的に
大きく変化しても、選択するクロック信号の位相の変化
を１段階に留めることによって比較的位相の安定した抽
出クロック信号を得ることができる。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１８】図１は本発明の一実施例であるＰＬＬ回路
の概略構成を表わしたものである。このＰＬＬ回路はバ
ースト状のデータ信号１１が入力されたときに、このデ
ータ信号の値を取り込むためのタイミングを定めるクロ
ック信号である抽出クロック信号１２を抽出するもので
ある。電圧制御発振器１３は、周波数が同一であって９
０度ずつ位相差のある第１から第４のクロック信号１４
〜１７を出力するようになっている。これら第１から第
４のクロック信号１４〜１７は位相補正部１８に入力さ
れるようになっている。位相補正部１８にはバースト状
のデータ信号１１が入力されるようになっている。ま
た、位相補正部１８からはバースト状のデータ信号１１
と抽出クロック信号１２が出力されるようになってい
る。位相補正部１８はバースト状のデータ信号１１の位
相と電圧制御発振器１３から入力された第１から第４の
クロック信号１４〜１７の位相を比較し、もっとも位相
差の少ないクロック信号を選択し抽出クロック信号１２
として出力するようになっている。第１の位相周波数比
較器２１には抽出クロック信号１２と第３のクロック信
号１６が入力されている。第１の位相周波数比較器２１
はこれらの信号の位相差および周波数差に応じて第１の
位相誤差信号２２を出力するようになっている。
【００１９】第３のクロック信号１６は第２の位相周波
数比較器２３に入力されている。また、第２の位相周波
数比較器２３にはバースト状のデータ信号１１の周波数
にほぼ等しい周波数の基準クロック信号２４が基準クロ
ック発振器２５から入力されている。第２の位相周波数
比較器２３はこれらの信号の位相差および周波数差に応
じた第２の位相誤差信号２６を出力する。ここではその
クロック信号成分の周波数がほぼ５０メガヘルツのデー
タ信号１１が入力されている。データ信号は伝送遅延な
どによりジッタが発生するので、受信側に到達した時点
では多少の周波数変動が生じる。ここでは周波数が５０
メガヘルツの基準クロック信号２４を使用している。基
準クロック信号２４の周波数は５０メガヘルツに対して
±５パーセント程度の誤差は許容される。この誤差は電
圧制御発振器の周波数引き込み範囲に依存する。ただ
し、周波数の誤差が少ない方が引き込み時間は短くな
る。第１の位相誤差信号２２と第２の位相誤差信号２６
は選択回路２７に入力されている。選択回路２７には選
択制御信号２８が入力されており、この信号に基づいて
第１の位相誤差信号２２あるいは第２の位相誤差信号２
６のいずれかが選択されて出力されるようになってい
る。
【００２０】選択回路２７が出力する位相誤差信号２９
はスイッチ回路３１に入力されている。スイッチ回路３
１にはスイッチ制御信号３２が入力されている。スイッ
チ制御信号３２は図示しないデータ検知回路から出力さ
れる。データ検知回路はバースト状のデータ信号１１が
到来しているかどうかを検出する回路であり、データ信
号１１が到来している期間だけスイッチ回路３１を“オ
ン”にするスイッチ制御信号３２を出力する。スイッチ
回路３１の出力はローパスフィルタ３３に入力されてい
る。スイッチ回路３１はスイッチ制御信号３２に基づい
て選択回路２７からの位相誤差信号２９をローパスフィ
ルタ３３に入力するか、ローパスフィルタ３３の入力を
開放状態にするかを切り換えている。ローパスフィルタ
３３の出力は発振周波数を制御する制御電圧信号３４と
して電圧制御発振器１３に入力されている。電圧制御発
振器１３は制御電圧信号３４の電圧値に応じてその発振
周波数が変化するようになっている。
【００２１】第１および第２の位相周波数比較器２１，
２３は、フリップフロップ回路を用いたものであり、入
力される一方の信号の立ち上がりエッジでセットされ、
他方の信号の立ち上がりエッジでリセットされる。これ
により、位相差が少ない場合にはフリップフロップ回路
から出力されるパルス幅が小さくなり、位相差が大きい
場合には出力されるパルス幅が大きくなる。こうして位
相差をパルス幅として抽出することができる。ローパス
フィルタ３３は位相誤差信号２９の低周波成分を抽出す
ることでパルス幅に応じた電圧の制御電圧信号３４を出
力する。また、位相誤差信号２９がこのようなパルス状
の２値信号であることから選択回路２７はアンド回路、
反転回路およびオア回路によって構成されている。
【００２２】図２は図１に示した位相補正部の回路構成
の概要を表わしたものである。位相補正部１８はデータ
信号１１のクロック信号成分の位相に最も近いクロック
信号を選択するクロック選択部４１と、選択された位相
のクロック信号に抽出クロック信号１２を切り換えるク
ロック切換部４２とから構成されている。クロック選択
部４１にはバースト状のデータ信号１１が入力されてい
る。また第１から第４のクロック信号１４〜１７が電圧
制御発振器１３から入力されている。クロック切換部４
２にはクロック選択部４１からクロック選択信号４３が
入力されている。クロック選択信号４３は選択されたク
ロック信号が第１から第４のクロック信号１４〜１７の
いずれであるかを２ビットにコード化して表わした信号
である。クロック切換部４２には第１から第４のクロッ
ク信号１４〜１７が入力されている。クロック切換部４
２はクロック選択信号４３に基づいて第１から第４のク
ロック信号１４〜１７のいずれかを選択して抽出クロッ
ク信号１２を出力するようになっている。
【００２３】図３は図２に示したクロック選択部の回路
構成の概要を表わしたものである。第１から第４のクロ
ック信号１４〜１７はそれぞれ対応する第１から第４の
フリップフロップ５１〜５４のデータ端子に入力されて
いる。また、バースト状のデータ信号１１は各フリップ
フロップ回路のクロック端子に入力されている。第１か
ら第４のフリップフロップ５１〜５４の出力は符号化器
５５に入力されている。符号化器５５は第１から第４の
フリップフロップ５１〜５４から入力される信号を２ビ
ットの信号に符号化する。
【００２４】図４はデータ信号の立ち上がりと第１から
第４のクロック信号のタイミング関係を表わしたもので
ある。信号がハイレベルのときを“１”、ローレベルの
ときを“０”とする。第１から第４のクロック信号１４
〜１７は９０度づつ位相がずれているので、データ信号
１１の立ち上がるタイミングを４つに分けて考えること
ができる。すなわち、時刻Ｔ11にデータ信号１１が立ち
上がった場合には、第１のクロック信号１４（同図
（ａ））は“１”であり、第２のクロック信号１５（同
図（ｂ））は“０”である。また、第３のクロック信号
１６（同図（ｃ））は“０”であり、第４のクロック信
号１７（同図（ｄ））は“１”である。したがってこれ
を４ビットのデータとして表わすと、“１００１”にな
る。同様にデータ信号１１の立ち上がるタイミングが時
刻Ｔ12の場合には“１１００”であり、時刻Ｔ13では
“０１１０”、そして時刻Ｔ14では“００１１”にな
る。
【００２５】図５は図３に示したフリップフロップ回路
の出力状態とそれを符号化したデータおよびクロック信
号との対応関係を表わしたものである。最も左の欄には
データ信号の立ち上がるタイミングを図４に対応させて
Ｔ11〜Ｔ14で表わしている。このときの図３における第
１から第４のフリップフロップ５１〜５４の出力状態を
その右欄に示してある。第１次変換後のデータは、この
４つの状態に対応してそれぞれ１ビットだけ“１”がセ
ットされたデータに変換したものを表わしている。第１
次変換後のデータは、４ビットのデータのうち“１”か
ら“０”に変化する位置が何ビット目であるかを検出し
てその位置にだけに“１”をセットしている。したがっ
て、“１００１”は“１０００”に、“１１００”は
“０１００”に変換される。“０１１０”は“００１
０”に“００１１”は“０００１”に変換される。その
右欄には第１次変換後のデータを２ビットに符号化した
符号化データの値を表わしている。最右欄には符号化デ
ータに対応するクロック信号を表わしている。符号化デ
ータとクロック選択信号４３はともに２ビットの信号で
あり、第１から第４のクロック信号１４〜１７との対応
関係は図５に示したものと同一である。
【００２６】図３に戻って説明を続ける。符号化器５５
が出力する符号化データ５６および２ビットのアップダ
ウンカウンタ５７の出力は減算器５８に入力される。減
算器５８はアップダウンカウンタ５７の出力から符号化
器５５から出力される符号化データ５６の減算を行う。
減算結果の最上位ビットを表わしたアップダウン制御信
号５９は２ビットのアップダウンカウンタ５７のアップ
ダウン制御信号入力端子に入力される。アップダウンカ
ウンタ５７のクロック入力端子にはデータ信号１１が入
力される。アップダウンカウンタ５７はデータ信号１１
の立ち上がりでカウント動作を行う。アップダウン制御
信号５９の値が“０”の場合には１だけ減算が行われ
る。逆にアップダウン制御信号５９の値が“１”の場合
には１だけ加算が行われる。こうして、データ信号１１
の立ち上がりごとに１づつ変化して、第１から第４のク
ロック信号１４〜１７の中からデータ信号１１との位相
差が最も少ないクロック信号に対応する２ビットのクロ
ック選択信号４３が出力される。
【００２７】図６は図２に示したクロック切換部の概略
の回路構成を表わしたものである。復号化器６１にはク
ロック選択信号４３が入力される。復号化器６１は２ビ
ットのクロック選択信号４３を図５に示した第１次変換
後の値に復号化し４ビットの選択データ信号６２〜６５
を出力する。第１から第４の単位選択回路６６〜６９に
は選択データ信号６２〜６４のうち１ビットずつ信号が
入力される。また、第１の単位選択回路６６には第１の
クロック信号１４が入力される。これを主クロックと呼
ぶことにする。第２の単位選択回路６７には主クロック
として第２のクロック信号１５が入力される。同様に第
３の単位選択回路６８には主クロックとして第３のクロ
ック信号１６が、第４の単位選択回路６９には主クロッ
クとして第４のクロック信号１７が入力される。
【００２８】第１から第４の単位選択回路６６〜６９に
は図５の最右欄のクロック信号を主クロックとしたとき
に第１次変換後のデータが“１”になっているビットに
対応する選択データ信号が入力される。また、第１から
第４の単位選択回路６６〜６９には、主クロックに対し
て位相が１８０度ずれたクロック信号が補クロックとし
て入力される。すなわち、第１の単位選択回路６６には
補クロックとして第３のクロック信号１６が入力され
る。第２の単位選択回路６７には補クロックとして第４
のクロック信号１７が入力される。同様に第３の単位選
択回路６８には補クロックとして第１のクロック信号１
４が、第４の単位選択回路６９には補クロックとして第
２のクロック信号１５がそれぞれ入力される。第１から
第４の単位選択回路６６〜６９の出力はオア回路７１に
入力される。オア回路の出力は図１に示した位相補正部
１８から出力される抽出クロック信号１２になってい
る。
【００２９】図７は図６に示した単位選択回路の回路構
成を表わしたものである。第１から第４の単位選択回路
の構成は同一である。ここでは第１の単位選択回路６６
を例に説明する。第１のフリップフロップ８１および第
２のフリップフロップ８２のデータ入力端子には選択デ
ータ信号６２が入力される。第１のフリップフロップ８
１には主クロックとして第１のクロック信号１４が入力
される。第２のフリップフロップ８２には補クロックと
して第３のクロック信号１６が入力される。そして第１
および第２のフリップフロップ８１，８２の出力はオア
回路８３によって論理和が取られている。主クロックで
ある第１のクロック信号１４とオア回路８３の出力はア
ンド回路８４に入力されて、これらの論理積が取られて
いる。アンド回路の出力は第１の単位選択回路６６の出
力になっている。
【００３０】選択データ信号６２が“１”から“０”に
変化した場合には、第１のフリップフロッップ８１の出
力する値が“１”から“０”に変化する。変化するタイ
ミングは、主クロック１４の立ち上がりから僅かの時間
が経過した後になる。したがって、アンド回路８４によ
って第１のフリップフロップ８１の出力と主クロック１
４の論理積をとると、ヒゲ状のグリッチノイズが生じて
しまう。補クロック１６の位相が主クロック１４に比べ
て１８０度遅れているので、第２のフリップフロップ８
２は補クロック１６が立ち上がるまで“１”を出力して
いる。このためオア回路８３によって第１および第２の
フリップフロップ８１，８２の出力の論理和を取った信
号と主クロック１４の論理積をとれば、ヒゲ状のグリッ
チノイズが発生することがない。すなわち、主クロック
１４が立ち上がってから第２のフリップフロップ８２の
出力が“０”になるまでの時間だけのクロック幅を保障
することができる。
【００３１】また、クロック選択部４１は、１相づつ位
相の異なるクロック信号を選択する。いま、クロック選
択信号４３によって第１の単位選択回路６６から第２の
単位選択回路６７にクロック信号を切り換えるものとす
る。このとき第１の単位選択回路６６の出力が“０”に
なるのは、補クロックが立ち上がったときである。一方
第２の単位選択回路６７の出力が“０”から“１”に変
化するのは主クロックが立ち上がったときである。主ク
ロックと補クロックの位相が１８０度ずれているのに比
べて、第１の単位選択回路６６と第２の単位選択回路６
７の主クロックの位相差は９０度である。したがって、
第１の単位選択回路６６の出力が“０”になる前に第２
の単位選択回路６７の出力が“１”になる。第１の単位
選択回路６６の出力と第２の単位選択回路の出力は、図
６のオア回路７１によって論理和がとられているので切
り換わり時のクロック幅が長くなる。
【００３２】このようにして、変更するクロック信号の
位相が遅れる場合には抽出クロック信号の相が切り換わ
るときのクロック幅が長くなっている。これにより位相
が遅れる方向に変化したデータ信号１１に合わせて抽出
クロック信号１２の位相も遅らせることができる。変更
するクロックの位相が進む場合には、逆に“０”になっ
ている区間が短くなり、データ信号１１の位相の進みに
合わせることができる。また、データ信号１１の１周期
にわたって抽出クロック信号１２がなくなることがない
ので、データ信号１１を取りこぼすことがない。
【００３３】図８はクロック切換部によってクロック信
号が切り換わるときの各部の波形を表わしたものであ
る。クロック選択信号４３（同図（ａ），（ｂ））は、
時刻Ｔ 21に“１０”から“０１”に変化している。すな
わち、抽出クロック信号１２（同図（ｏ））としては第
２のクロック信号１５（同図（ｈ））から第３のクロッ
ク信号１６（同図（ｉ））に切り換わる。選択データ信
号６２〜６４（同図（ｃ）〜（ｆ））はクロック選択信
号４３を復号化した信号である。選択データ信号６２〜
６４はクロック選択信号４３に応じて、時刻Ｔ21に“０
１００”から“００１０”に変化する。したがって、時
刻Ｔ21までは第２の単位選択回路６７の出力（同図
（ｌ））が出力され、時刻Ｔ21からは第３の単位選択回
路６８の出力（同図（ｍ））が出力される。この例では
第１の単位選択回路６６の出力（同図（ｋ））および第
４の単位選択回路６９の出力（同図（ｎ））は“０”の
ままになっている。抽出クロック信号１２はこれらの出
力の論理和がとられているので、時刻Ｔ21ではクロック
幅が長くなっている。
【００３４】時刻Ｔ22にはクロック選択信号４３が再び
変化し、第３のクロック信号１６から第２のクロック信
号１５に切り換わる。このときは、位相が進む方向にク
ロック信号が切り換わる。第３の単位選択回路６８の出
力はその補クロック信号１４（同図（ｇ））が立ち上が
る時点Ｔ24に“０”に変化する。第２の単位選択回路６
７はその補クロック信号１７（同図（ｊ））が立ち上が
る時刻Ｔ23に内部のフリップフロップ回路が選択データ
信号６３が“１”になったことを捉えている。しかし主
クロック１５と論理積が取られているので第２の単位選
択回路６７からクロック信号が出力されるのは時刻Ｔ25
からになる。したがって、抽出クロック信号１２が第３
のクロック信号１６から第２のクロック信号１５に切り
換わるときには、“０”になっている区間は時刻Ｔ24と
時刻Ｔ25の間になる。このようにクロック幅およびクロ
ック信号が“０”になっている期間が変化して、データ
信号の位相に最も近いクロック信号に抽出クロック信号
が切り換わる。
【００３５】図９は図１に示した電圧制御発振器の概略
の回路構成を表わしたものである。第１および第２の遅
延反転回路１０１，１０２にはそれぞれローパスフィル
タ３３から制御電圧信号３４が入力される。第１および
第２の遅延反転回路１０１，１０２は入力された値を反
転するとともに、制御電圧信号３４の電圧値に応じた時
間だけ入力信号を遅延させて出力するようになってい
る。第１および第２の遅延反転回路１０１，１０２は直
列に接続され、第２の遅延反転回路１０２の出力は第１
の反転回路１０３によってその値が反転されて第１の遅
延反転回路１０１に入力される。このように第１、第２
の遅延反転回路１０１，１０２および第１の反転回路１
０３によってループを形成することで発振器を構成して
いる。発振周波数は各遅延反転回路の遅延時間によって
定まる。したがって、制御電圧信号３４によって遅延時
間を変えることで電圧制御発振器１３の発振周波数を変
化させることができる。
【００３６】第１の遅延反転回路１０１および第２の遅
延反転回路１０２が出力するクロック信号はそれぞれ第
２および第３の反転回路１０４，１０５に入力される。
第１の反転遅延回路１０１の出力するクロック信号の位
相と第２の反転遅延回路１０２の出力するクロック信号
の位相は９０度ずれている。したがって、これらクロッ
ク信号を第２および第３の反転回路１０４，１０５によ
って反転することによって位相が１８０度ずれたクロッ
ク信号と２７０度ずれたクロック信号を得ることができ
る。こうして第１、第２の遅延反転回路１０１，１０２
の出力および第２、第３の反転回路１０４，１０５の出
力によって９０度ずつ位相の異なる第１から第４のクロ
ック信号１４〜１７を得ることができる。
【００３７】１周期をＮ（Ｎは２以上の整数）相に分け
たＮ個のクロック信号を発振させる場合には、２分のＮ
個の遅延反転回路を直列に接続し、最後の遅延反転回路
の出力を反転回路によって反転しこれを最初の遅延反転
回路に入力する。これら遅延反転回路の出力するクロッ
ク信号とこれをそれぞれ反転させたクロック信号によっ
てＮ相のクロック信号を得ることができる。遅延反転回
路はＦＥＴによる反転回路を使用している。ＦＥＴ（電
界効果型トランジスタ）のバイアス電圧を変化させる
と、ＦＥＴのスイッチングにかかる時間が変わる。これ
を利用して遅延時間の変更を行っている。
【００３８】以上のような構成のＰＬＬ回路について、
まず初期化の際の動作を説明する。初期化はバースト状
のデータ信号１１の周波数に近い周波数で電圧制御発振
器１３を発振させるために行う。初期化しておくことで
バースト状のデータ信号１１が入力されたときに位相引
き込みにかかる時間を短くすることができる。また、電
圧制御発振器１３の発振周波数とデータ信号１１の周波
数が大きく異なる場合には、周波数の引き込みができな
くなる。初期化することによってこのような事態を避け
ることができる。初期化時には、第２の位相周波数比較
器２３の出力する第２の位相誤差信号２６がローパスフ
ィルタ３３に入力されるようにスイッチ回路３１および
選択回路２７を設定する。ローパスフィルタ３３は第２
の位相誤差信号２６を制御電圧信号３４に変換する。電
圧制御発振器１３はローパスフィルタ３３から入力され
る制御電圧信号に基づいて発振周波数を変化させる。
【００３９】図１０は、初期化の際に電圧制御発振器の
発振するクロック信号が基準クロック信号の周波数およ
び位相に引き込まれるときの各部の波形を表わしたもの
である。初期化時にはスイッチ制御信号３２（同図
（ａ））によってスイッチ回路３１を開放状態から導通
状態にする。また、選択信号２８（同図（ｂ））によ
り、選択回路２７が第２の位相誤差信号２６を選択する
ように切り換える。初期化が開始された時刻Ｔ31には、
基準クロック信号２４（同図（ｃ））と電圧制御発振器
１３の発振する第３のクロック信号１６（同図（ｄ））
との位相および周波数はずれている。電圧制御発振器１
３は基準クロック信号２４との位相差が無くなるように
その周波数を変化させる。この例では初期化を開始して
から第３のクロック信号１６の４周期後の時刻Ｔ32に、
電圧制御発振器１３の発振周波数および位相が基準クロ
ック信号２４に一致している。一致した後、スイッチ回
路３１を開放状態にする。ローパスフィルタ３３は、ス
イッチ回路３１が開放状態になる直前の出力電圧を保持
する。このような初期化を行うことで、バースト状のデ
ータ信号１１が入力される前であっても電圧制御発振器
１３を安定して発振させることができる。
【００４０】次に、データ信号が到来したときのＰＬＬ
回路の動作について説明する。
【００４１】図１１はバースト状のデータ信号の到来し
ない状態からデータ信号が到来した状態に変化したとき
のＰＬＬ回路の各部の波形を表わしたものである。時刻
Ｔ41にデータ信号が到来している。データ信号１１（同
図（ａ））が到来しない期間では、すでに初期化が終了
して電圧制御発振器１３は安定に発振しているものとす
る。このとき、スイッチ制御信号３２（同図（ｂ））は
“オフ”でありスイッチ回路３１は開放状態にある。ま
た、初期化時以外は選択回路２７は第１の位相誤差信号
２２を選択している。バースト状のデータ信号１１の到
来は図１では図示しなかったデータ検知回路によって検
出され、このとき（時刻Ｔ41）スイッチ回路３１は導通
状態に変化する。この後電圧制御発振器１３の発振周波
数は第１の位相誤差信号２２に基づいて制御される。す
なわち第３のクロック信号１６（同図（ｅ）））と位相
補正部１８から出力される抽出クロック信号１２との位
相差が無くなるように発振周波数が変更されていく。
【００４２】バースト状のデータ信号１１が入力された
ときに、図２のクロック選択部４１は、第１から第４の
クロック信号１４〜１７（図１１（ｃ）〜（ｆ））のう
ちデータ信号１１と最も位相差の少ないクロック信号を
検出する。すなわち、データ信号の立ち上がり時点（時
刻Ｔ41）での第１から第４のクロック信号の値が、図３
の符号化器５５によって２ビットの符号化データに符号
化される。図１１の時刻Ｔ41では第２のクロック信号１
５が最も位相差が少ない。現在選択されている抽出クロ
ック信号１２（同図（ｉ））が第３のクロック信号１６
であるとすると、データ信号１１の次の立ち上がり時点
（時刻Ｔ42）で図３のアップダウンカウンタ５７の値が
１だけ加算される。こうしてアップダウンカウンタ５７
から出力されるクロック選択信号４３（図１１（ｇ），
（ｈ））は第２のクロック信号１５に対応した値に切り
換わる。すなわち時刻Ｔ42までは“１０”であり時刻Ｔ
42からＴ43までは“０１”になる。図２のクロック切換
部４２はクロック選択信号４３に応じて抽出クロック信
号１２を切り換える。ここでは、時刻Ｔ42までは抽出ク
ロック信号１２として第３のクロック信号１６が出力さ
れ、時刻Ｔ42から時刻Ｔ43までは第２のクロック信号１
５が出力される。
【００４３】クロック切換部４２は抽出クロック信号１
２の切り換え時にグリッチノイズがでないようになって
いる。図１１の時刻Ｔ42の切り換え時点では抽出クロッ
ク１２が第３のクロック信号１６と第２のクロック信号
１５のつながった形で出力される。
【００４４】このように、位相補正部１８から出力され
る抽出クロック信号１２は、それぞれ９０度づつ位相の
異なる第１から第４のクロック信号１４〜１７の中から
データ信号１１の位相に最も近いものになっている。抽
出クロック信号１２はデータ信号１１の値を取り込むタ
イミングを作る信号であるので、データ信号の値が安定
している区間であれば、データ信号の位相に正確に一致
している必要はない。したがって、位相が正確に一致し
ていなくても４相のクロック信号の中で最も位相差の少
ないものを抽出クロック信号１２とすることでデータ信
号１１の値を誤りなく取り込むことができる。位相補正
部１８によってデータ信号１１と位相差の最も少ないも
抽出クロック信号１２を選択することで、データ信号１
１の位相に見合った抽出クロック信号１２を短時間で得
ることができる。
【００４５】一方、電圧制御発振器１３の発振周波数
は、位相補正部１８によって抽出された抽出クロック信
号１２と第３のクロック信号１６との位相差がなくなる
ように制御される。これにより、第３のクロック信号１
６の発振周波数および位相は次第にデータ信号１１のそ
れらと一致するようになる。電圧制御発振器１３が第３
のクロック信号１６をデータ信号１１の位相および周波
数に一致させるまでにかかる時間そのものは、図１７に
示した従来から使用されているＰＬＬ回路と変わらな
い。しかしながら、位相補正部１８によって４つのクロ
ック信号の中から位相差の最も少ないものを抽出クロッ
ク信号１２として選択している。さらに、電圧制御発振
器による位相あわせも同時に行われているので、抽出ク
ロック信号１２の位相はより短時間のうちにデータ信号
１１の位相に近づくことができる。このように、バース
ト状のデータ信号１１が入力されたときに抽出クロック
信号１２との位相に大きなずれがあっても、従来のＰＬ
Ｌ回路に比べて短時間で位相の合った抽出クロック信号
を得ることができる。
【００４６】次に、データ信号が到来しなくなった際の
ＰＬＬ回路の動作について説明する。
【００４７】図１２はバースト状のデータ信号がある区
間からない区間に変化したときの各部の波形を表わした
ものである。時刻Ｔ51にデータ信号１１（同図（ａ））
は到来しなくなる。これを検知してスイッチ制御信号３
２（同図（ｂ））がスイッチ回路３１を開放状態にする
ように変化する。データ信号１１が到来しなくなると位
相補正部１８は抽出クロック信号１２の切り換えを行わ
なくなり、抽出クロック信号１２（同図（ｄ））は時刻
Ｔ51の直前に選択されていたものに固定される。クロッ
ク選択信号４３（同図（ｃ））は最後のデータ信号によ
って第２のクロック信号から第３のクロック信号を選択
するように変化し、その後は第３のクロック信号で固定
されている。時刻Ｔ51以後はスイッチ回路３１が開放状
態であるので、電圧制御発振器１３に入力される制御電
圧信号３４の電圧値はローパスフィルタ３３によって一
定に保持される。したがって電圧制御発振器１３の発振
周波数も保持され、いわゆるフリーランの状態になる。
このようにデータ信号１１が到来しなくる直前の周波数
で電圧制御発振器１３を発振させておくことで、次のデ
ータ信号の到来に備えることができる。
【００４８】第１の変形例
【００４９】図１３は第１の変形例におけるＰＬＬ回路
の概略構成を表わしたものである。図１に示したＰＬＬ
回路と同一の部分には同一の符号を付けてその説明を適
宜省略する。第１の変形例では図１に示した第１の位相
周波数比較器２１に変えて位相比較器１０５を使用して
いる。位相比較器１０５には位相補正部１８から出力さ
れたデータ信号１１が入力される。したがって、位相比
較器１０５は第３のクロック信号１６とデータ信号１１
を比較して第１の位相誤差信号２２を出力する。位相比
較器１０５はデータ信号１１の立ち上がりあるいは立ち
下がり時に位相の比較を行っている。たとえば、データ
信号の値として“１”または“０”が連続するような場
合には、データ信号１１の値はその間変化しない。この
ため、その間は位相比較を行うことができなくなり電圧
制御発振器１３の発振する第３のクロック信号１６をデ
ータ信号１１の位相および周波数に一致させるまでに時
間がかかる場合が生じてしまう。
【００５０】しかしながら、データ信号１１がスクラン
ブルされているような場合には、“０”あるいは“１”
がある程度以上連続して出現することがない。このとき
は、第１の変形例のようにデータ信号と位相比較を行う
方が図１に示したＰＬＬ回路に比べて電圧制御発振器が
発振するクロック信号の位相および周波数を高い精度で
データ信号に一致させることができる。
【００５１】第２の変形例
【００５２】図１４は第２の変形例における位相補正部
の概略の回路構成を表わしたものである。図２と同一の
部分には同一の符号を付してその説明を適宜省略する。
クロック選択部４１には第１から第４のクロック信号１
４〜１７は入力されず、その代わりに抽出クロック信号
１２が入力される。
【００５３】図１５は図１４に示したクロック選択部の
概略の回路構成を表わしたものである。フリップフロッ
プ回路５１のデータ入力端子には抽出クロック信号１２
が入力される。フリップフロップ回路５１のクロック端
子にはデータ信号１１が入力される。フリップフロップ
回路５１の出力はアップダウンカウンタ５７のアップダ
ウン切換信号入力端子に入力される。データ信号１１は
バッファ１１１によってフリップフロップ回路５１の遅
延時間よりも僅かに長い時間だけ遅延される。遅延され
たデータ信号１１はアップダウンカウンタ５７のクロッ
ク端子に入力される。フリップフロップ回路５１の出力
が“１”であるか“０”であるかによってアップダウン
カウンタ５７の値は１づつ変化する。これに応じて図１
４のクロック切換部４２から出力される抽出クロック信
号１２は１相ずつ変化し最終的にデータ信号１１の位相
に最も近い位相の抽出クロック信号１２を得ることがで
きる。
【００５４】第２の変形例ではクロック選択部４１の構
成が簡単になるが、データ信号１１との位相比較を第１
から第４のクロック信号１４〜１７と直接行わず、クロ
ック切換部４２によって切り換えられた後の抽出クロッ
ク信号１２と比較している。データ信号１１と位相の比
較が行われる抽出クロック信号１２は、１つまえのデー
タ信号１１の立ち上がり時における比較結果を基に切り
換えられたものである。したがって、図２に示したクロ
ック選択部４１のように位相比較の結果によって次のデ
ータ信号１１の立ち上がりでアップダウンカウンタ５７
を変化させると抽出クロック信号１２の位相とデータ信
号１１の位相のずれが大きくなる。
【００５５】実際にデータ信号１１の値を抽出クロック
信号１２によって取り込むのは、位相比較をしたときの
いくつか後のデータ信号１１である。このため、抽出ク
ロック信号１２の位相が実際に取り込むデータ信号１１
に対して大きく外れてしまう場合も考えられる。そこ
で、バッファ１１１によってデータ信号１１を僅かに遅
延させてフリップフロップ回路５１の値がすぐにアップ
ダウンカウンタ５７に反映されるようにしている。この
ようにすることで、実際にデータ信号１１を取り込むと
きのデータ信号１１と抽出クロック信号１２の位相差を
少なくすることができる。
【００５６】第３の変形例
【００５７】図１６は第３の変形例における電圧制御発
振器の概略の回路構成を表わしたものである。図９と同
一部分には同一の符号を付してその説明を適宜省略す
る。第３の変形例では電圧制御発振器１３が出力する第
１から第４のクロック信号１４〜１７の周波数の２倍の
周波数のクロック信号を遅延反転回路により発振させて
いる。第２の遅延反転回路１０２の出力は分周回路１１
５に入力される。ここで２分の１の周波数に分周され
る。分周回路１１５の出力は第１のフリップフロップ１
１６のデータ入力端子に入力される。第１のフリップフ
ロップ１１６の出力は第２のフリップフロップ１１７の
データ入力端子に、第２のフリップフロップ１１７の出
力は第３のフリップフロップ１１８に入力される。第２
の遅延反転回路１０２の出力は第２のフリップフロップ
１１８のクロック端子に入力される。また第２の遅延反
転回路１０２の出力は反転回路１１９に入力される。
【００５８】反転回路１１９によって反転されたクロッ
ク信号は第１のフリップフロップ１１６および第３のフ
リップフロップ１１８のクロック端子に入力される。第
１から第３のフリップフロップ１１６〜１１８を分周さ
れたクロック信号がシフトされていく過程で位相が９０
度づつずれる。そして分周回路１１５の出力および第１
から第３のフリップフロップ１１６〜１１８の出力から
位相が９０度づつずれた４相のクロックを得ることがで
きる。
【００５９】このように高い周波数で発振させて、これ
を分周したのちフリップフロップ回路によって位相をず
らしているので、各相の位相差を等しくすることができ
る。すなわち、遅延反転回路の固体差によって遅延時間
が異なるために各相の位相差に違いが生じることがな
い。しかし、Ｎ相（Ｎは２以上の整数）のクロック信号
を発生するためには、必要とするクロック信号の２分の
Ｎ倍の周波数で発振させなければならない。このため、
電圧制御発振器が出力するクロック信号の最高周波数が
図９に示した回路に比べて制限されることになる。
【００６０】以上説明した実施例および第２の変形例で
は、位相補正部は抽出クロック信号をデータ信号の立ち
上がりで１相ずつ変化させている。データ信号にはジッ
タが発生することが多くデータ信号の１周期の長さは安
定していない。データ信号の立ち上がるタイミングがジ
ッタによって大きく変化したとき、これに応じて抽出ク
ロックの位相を２相以上にわたって１度に変化させてし
まうことも考えられる。しかし、実際に抽出クロック信
号によってデータ信号の値を取り込むのは抽出クロック
信号を選択したときの１つあるいは２つ後に到来するデ
ータ信号である。このため、実際にデータ信号の値を取
り込むときにはジッタが少なくなりタイミングのずれが
少なくなっている場合が多い。したがって、１度に２相
以上に渡って抽出クロック信号を変化させると、データ
信号が次の値に切り変わる不安定な状態のときにその値
を取り込んでしまう場合もある。
【００６１】そこで、位相補正部が１度に変化させるの
は１相だけにしている。このように、１相ずつクロック
信号を変化させても、バースト状のデータ信号のうち有
効なデータを取りこぼすことはない。たとえば８相のク
ロック信号を使用している場合は、データ信号が到来し
始めてから最悪でも４つ目のデータ信号の立ち上がりで
ほぼ位相を合わせることができる。通常データ信号の先
頭には、位相を合わせるためのダミーの信号が付加され
ているので、１相ずつ変化させても有効なデータ信号を
取りこぼすことはない。
【００６２】また、実施例および各変形例では電圧制御
発振器は４相のクロック信号を発振しているが、４相に
限るものではない。８相あるいは１６相のクロック信号
であってもよい。相が増えればそれだけ、データ信号と
抽出クロック信号との位相差を少なくすることができ
る。しかし、バースト状のデータ信号が到来したときに
最も位相差の少ない抽出クロックを得るまでに時間がか
かることになる。実際には８相が適当である。また、各
相の位相差は均等でなくてもよい。さらに、第１の位相
周波数比較器あるいは第２の位相周波数比較器に入力す
るクロック信号は第３のクロック信号に限るものでな
く、どの相のクロック信号であってもよい。また、単位
選択回路に入力する補クロックは主クロックと位相が１
８０度ずれている必要はない。たとえば、８相のクロッ
ク信号を用いる場合には、主クロックと補クロックは位
相が９０度ずれたものでもよいし、９０度以外であって
もよい。
【００６３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、選択されたクロック信号と発振器が出力する
いずれか１つのクロック信号の位相および周波数を比較
し、これらが一致するように発振器の発振周波数を変更
している。これにより、発振器の周波数は次第にデータ
信号の周波数に近づくので予め発振周波数をデータ信号
の周波数に一致させておく必要がなく、種々のデータ信
号に対応することができる。また、選択されたクロック
信号と位相比較を行っているので、たとえばデータ信号
の値として“０”が連続するような場合でも、位相比較
を継続して行うことができる。さらに、データ信号の位
相に最も近いクロック信号の選択と、発振器の周波数の
変更を並行して行っているので、抽出クロック信号の位
相および周波数を短い時間でデータ信号にほぼ一致させ
ることができる。
【００６４】さらに選択データ信号の所定の変化に対し
て論理積回路がヒゲ状のグリッチノイズを発生させるこ
とになるが、請求項１記載の発明によれば、補クロック
信号の位相が主クロック信号の位相に較べて１８０度異
なっており、第１および第２のフリップフロップの出力
の論理和をとった信号と主クロック信号の論理積をとる
ようにしているので、このようなヒゲ状のグリッチノイ
ズが発生することがない。
【００６５】また、請求項２記載の発明によれば、選択
される抽出クロック信号の位相は１段階ずつ変化する。
これによりデータ信号の位相が一時的に大きく変動して
も、抽出クロック信号の位相が急激に変化することがな
い。たどえば、位相比較をした時点よりも後のデータ信
号を選択されたクロック信号のタイミングで取り込むよ
うな場合がある。取り込む時点ではデータ信号の位相の
変動が位相を比較した時点よりも小さくなっていること
が多い。したがって、選択される位相の変化を１段階ず
つにすることによって、データを切り込む時点では位相
の誤差を却って小さくすることができる。
【００６６】
【００６７】
【図面の簡単な説明】
【図１】本発明の一実施例におけるクロック信号抽出回
路についてその回路構成の概要を表わしたブロック図で
ある。
【図２】図１に示したクロック信号抽出回路の位相補正
部についてその概略構成を表わしたブロック図である。
【図３】図２に示した位相補正部のクロック選択部につ
いてその回路構成の概要を表わしたブロック図である。
【図４】電圧制御発振器が出力する４つのクロック信号
の波形を表わした各種波形図である。
【図５】クロック選択部の符号化器が符号化する値と各
クロック信号との対応関係を表わした一覧表である。
【図６】図２に示したクロック切換部についてその回路
構成の概要を表わしたブロック図である。
【図７】図６に示した第１の単位選択回路についてその
回路構成の概要を表わした回路図である。
【図８】単位選択回路がクロック信号を切り換える際の
各信号の波形を表わした各種波形図である。
【図９】電圧制御発振器についてその回路構成の概要を
表わしたブロック図である。
【図１０】初期化時に電圧制御発振器の発振周波数およ
び位相が基準クロック信号に一致する際の各信号の波形
を表わした各種波形図である。
【図１１】データ信号がない期間からある期間に変化し
たときの各信号の波形を表わした各種波形図である。
【図１２】データ信号がある期間からない期間に変化し
たときの各信号の波形を表わした各種波形図である。
【図１３】本発明の第１の変形例におけるクロック信号
抽出回路についてその回路構成の概要を表わしたブロッ
ク図である。
【図１４】第２の変形例における位相補正部についてそ
の回路構成の概要を表わしたブロック図である。
【図１５】図１４に示した第２の変形例のクロック選択
部についてその回路構成の概要を表わした回路図であ
る。
【図１６】第３の変形例における電圧制御発振器につい
てその回路構成の概要を表わしたブロック図である。
【図１７】従来から使用されているＰＬＬ回路について
その回路構成の概要を表わしたブロック図である。
【符号の説明】
１１ データ信号 １２ 抽出クロック信号 １３ 電圧制御発振器 １４、１５、１６、１７ クロック信号 １８ 位相補正部 ２１，２２ 位相周波数比較器 ２５ 基準クロック発振器 ４１ クロック選択部 ４２ クロック切換部 １０５ 位相比較器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−35536（ＪＰ，Ａ) 特開 昭60−227541（ＪＰ，Ａ) 特開 昭63−122066（ＪＰ，Ａ) 特開 平２−184114（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，ｖ ｏｌ．34，ｎｏ．４Ｂ，1991

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 周波数が同一であってそれぞれ９０度ず
    つ位相の異なる４種類のクロック信号を出力するととも
    にその発振周波数が可変である発振器と、データ信号を入力しその立ち上がりあるいは立ち下がり
    ごとにこの発振器が出力する４種類のクロック信号の中
    からデータ信号の位相に最も近いものを選択して２ビッ
    トのクロック選択信号として出力する選択手段と、 この選択手段から出力されるクロック選択信号を入力し
    て前記４種類のクロック信号にそれぞれ１つずつ対応す
    る４本の線路に対してそれらのうちの１つが選択された
    ことを示す選択データ信号を出力する復号化器と、 前記選択データ信号をデータ入力端子に入力し、前記４
    種類のクロック信号のうちの対応する１つを主クロック
    信号としてクロック端子に入力する第１のフリップフロ
    ップと前記選択データ信号をデータ入力端子に入力し、
    第１のフリップフロップのクロック端子に入力した主ク
    ロック信号と１８０度位相の異なった補クロック信号を
    クロック端子に入力する第２のフリップフロップとこれ
    ら第１および第２のフリップフロップの出力の論理和を
    とる論理和回路と、この論理和回路の出力と前記主クロ
    ック信号との論理積をとる論理積回路とをそれぞれ前記
    ４本の線路に対応して配置すると共に、それぞれの論理
    積回路の出力の論理和をとることで前回選択されたクロ
    ック信号を今回選択されたクロック信号に切り換えて前
    記データ信号の値を取り込むタイミングを定める抽出ク
    ロック信号を出力する切換手段と、 この切換手段によって切り換えたクロック信号と前記発
    振器から出力されるいずれか１つのクロック信号との位
    相および周波数を比較する位相周波数比較手段と、 この位相周波数比較手段の比較結果を入力し前記切換手
    段によって切り換えたクロック信号の位相および周波数
    に比較の対象となるクロック信号の位相および周波数が
    一致するように前記発振器の発振周波数を変更する発振
    周波数変更手段 とを具備することを特徴とするクロック
    信号抽出回路。
  2. 【請求項２】 前記選択手段は、前記データ信号の立ち
    上がりあるいは立ち下がりごとに選択するクロック信号
    の位相を１段階ずつ変化させてデータ信号の 位相に近づ
    けることを特徴とする請求項１記載のクロック信号抽出
    回路。
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