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KR101949964B1 - 임베딩된 클록을 갖는 직교 차동 벡터 시그널링 코드 - Google Patents

임베딩된 클록을 갖는 직교 차동 벡터 시그널링 코드 Download PDF

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KR101949964B1
KR101949964B1 KR1020177005803A KR20177005803A KR101949964B1 KR 101949964 B1 KR101949964 B1 KR 101949964B1 KR 1020177005803 A KR1020177005803 A KR 1020177005803A KR 20177005803 A KR20177005803 A KR 20177005803A KR 101949964 B1 KR101949964 B1 KR 101949964B1
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KR
South Korea
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data
vector
subchannel
input
signal
Prior art date
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KR1020177005803A
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Inventor
브라이언 홀던
아민 쇼크롤라히
Original Assignee
칸도우 랩스 에스에이
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Publication date
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Abstract

동일한 전송 매체를 통해 클록용 신호 및 별개의 그러나 시간적으로 정렬된 데이터의 전송을 허용하는 인코딩된 서브채널을 지원하는 직교 차동 벡터 시그널링 코드가 설명된다. 종래의 고속 CMOS 및 DRAM 집적 회로 프로세스 둘 다에서의 구현에 적합한 향상된 LPDDR 인터페이스를 제공하는 실시형태가 설명된다.

Description

임베딩된 클록을 갖는 직교 차동 벡터 시그널링 코드{ORTHOGONAL DIFFERENTIAL VECTOR SIGNALING CODES WITH EMBEDDED CLOCK}
본 출원은 Brian Holden 및 Amin Shokrllahi의 이름으로 2014년 8월 1일자로 출원된 발명의 명칭이 "Orthogonal Differential Vector Signaling Codes with Embedded Clock"인 미국 특허 가출원 62,032,175호에 대한 우선권을 주장하는데, 상기 가출원은 참조에 의해 그 전체가 모든 목적을 위해 본원에 통합된다.
참조 문헌
다음의 참조 문헌은 참조에 의해 그 전체가 모든 목적을 위해 본원에 통합된다:
Harm Cronie 및 Amin Shokrollahi의 이름으로 2010년 5월 20일자로 출원된, 발명의 명칭이 "Orthogonal Differential Vector Signaling"인 미국 특허 출원 제12/784,414호의 미국 특허 공개공보 제2011/0268225호, 이하, [Cronie I]로 식별됨;
Harm Cronie, Amin Shokrollahi 및 Armin Tajalli의 이름으로 2011년 2월 17일자로 출원된, 발명의 명칭이 "Methods and Systems for Noise Resilient, Pin-Efficient and Low Power Communications with Sparse Signaling Codes"인 미국 특허 출원 제13/030,027호, 이하, [Cronie II]로 식별됨;
John Fox, Brian Holden, Peter Hunt, John D Keay, Amin Shokrollahi, Richard Simpson, Anant Singh, Andrew Kevin John Stewart, 및 Giuseppe Surace의 이름으로 2014년 1월 17일자로 출원된, 발명의 명칭이 "Chip-to-Chip Communication with Reduced SSO Noise"인 미국 특허 출원 제14/158,452호, 이하, [Fox I]로 식별됨;
Brian Holden, Amin Shokrollahi 및 Anant Singh의 이름으로 2013년 3월 15일자로 출원된, 발명의 명칭이 "Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication"인 미국 특허 출원 제13/842,740호, 이하, [Holden I]로 식별됨;
Ali Hormati 및 Amin Shokrollahi의 이름으로 2014년 2월 2일자로 출원된, 발명의 명칭이 "Methods for Code Evaluation Using ISI Ratio"인 미국 특허 가출원 제61/934,804호, 이하, [Hormati I]로 식별됨;
Amin Shokrollahi의 이름으로 2014년 2월 2일자로 출원된, 발명의 명칭이 "Vector Signaling Codes with High pin-efficiency and their Application to Chip-to-Chip Communications and Storage"인 미국 특허 가출원 제61/934,807호, 이하, [Shokrollahi I]로 식별됨;
Amin Shokrollahi의 이름으로 2013년 6월 23일자로 출원된, 발명의 명칭이 "Vector Signaling Codes with Reduced Receiver Complexity"인 미국 특허 가출원 제61/839,360호, 이하, [Shokrollahi II]로 식별됨.
Amin Shokrollahi, Brian Holden, 및 Richard Simpson의 이름으로 2014년 2월 28일자로 출원된, 발명의 명칭이 "Clock Embedded Vector Signaling Codes"인 미국 특허 가출원 제61/946,574호, 이하, [Shokrollahi III]으로 식별됨.
Amin Shokrollahi 및 Roger Ulrich의 이름으로 2014년 7월 10일자로 출원된, 발명의 명칭이 "Vector Signaling Codes with Increased Signal to Noise Characteristics"인 미국 특허 가출원 제62/015,172호, 이하, [Shokrollahi IV]로 식별됨.
Roger Ulrich 및 Peter Hunt의 이름으로 2013년 5월 15일자로 출원된, 발명의 명칭이 "Circuits for Efficient Detection of Vector Signaling Codes for Chip-to-Chip Communications using Sums of Differences"인 미국 특허 출원 제13/895,206호, 이하, [Ulrich I]로 식별됨.
Roger Ulrich 및 Amin Shokrollahi의 이름으로 2014년 7월 21일자로 출원된, 발명의 명칭이 "Bus Reversible Orthogonal Differential Vector Signaling Codes"인 미국 특허 가출원 제62/026,860호, 이하, [Ulrich II]로 식별됨.
종래 기술에 대한 하기의 추가적인 참조 문헌이 본 출원에서 인용되었다:
William Cornelius의 이름으로 2004년 4월 22일자로 출원되고 2006년 5월 30일자로 발행된, 발명의 명칭이 "Single-Ended Balance-Coded Interface with Embedded-Timing"인 미국 특허 제7,053,802호, 이하, [Cornelius]로 식별됨;
George Wiley의 이름으로 2007년 3월 2일로 출원되고 2011년 11월 22일자로 발행된, 발명의 명칭이 "Three Phase and Polarity Encoded Serial Interface"인 미국 특허 제 8,064,535호, 이하, [Wiley]로 식별됨.
Frederick Ware 및 Jade Kizer의 이름으로 2010년 3월 11일자로 출원되고 2014년 2월 11일자로 발행된, 발명의 명칭이 "Techniques for Multi-Wire Encoding with an Embedded Clock"인 미국 특허 제8,649,460호, 이하, [Ware]로 식별됨.
통신 시스템에서는, 하나의 물리적 장소에서 다른 곳으로 정보를 전달하는 것이 목표이다. 이 정보의 전송은 신뢰성이 있고, 빠르며 최소 양의 리소스를 소비하는 것이 통상적으로 바람직하다. 하나의 일반적인 정보 전달 매체는 직렬 통신 링크인데, 이 직렬 통신 링크는 그라운드 또는 다른 공통 기준점(common reference)을 기준으로 한 단일 회선 회로(single wire circuit), 또는 그라운드 또는 다른 공통 기준점을 기준으로 한 다수의 이러한 회로에 기초할 수도 있다. 일반적인 예는 싱글 엔드형 시그널링(singled-ended signaling; "SES")을 사용한다. SES는, 하나의 회선 상에서 신호를 전송하고, 수신기에 있는 고정된 기준점을 기준으로 그 신호를 측정하는 것에 의해 동작한다. 직렬 통신 링크는 또한, 서로 관련하여 사용되는 다수의 회로에 기초할 수도 있다. 후자의 일반적인 예는 차동 시그널링(differential signaling; "DS")을 사용한다. 차동 시그널링은, 하나의 회선 상에서 한 신호를 그리고 매칭 회선 상에서 그 신호 반대의 것을 전송하는 것에 의해 동작한다. 신호 정보는, 그라운드 또는 다른 고정된 기준점을 기준으로 한 그들의 절대 값보다는, 회선 사이의 차이에 의해 표현된다.
DS를 통해 핀 효율성(pin efficiency)을 증가시키면서 DS의 소망의 특성을 유지하는 다수의 시그널링 방법이 존재한다. 벡터 시그널링은 시그널링의 한 방법이다. 벡터 시그널링에서는, 복수의 회선 상의 복수의 신호가 일괄적으로(collectively) 고려되지만, 복수의 신호의 각각은 독립적일 수도 있다. 일괄 신호의 각각은 컴포넌트로 칭해지며, 복수의 회선의 수는 "벡터의 "차원(dimension)"으로 칭해진다. 몇몇 실시형태에서, DS 쌍의 경우에 그러한 것처럼, 하나의 회선 상의 신호는 다른 회선 상의 신호에 완전히 의존하며, 따라서 몇몇 경우에서, 벡터의 차원은, 복수의 회선에서의 회선의 정확한 수 대신, 복수의 회선 상에서의 신호의 자유도의 수를 나타낼 수도 있다.
벡터 시그널링 코드의 임의의 적절한 서브세트는 그 코드의 "서브 코드(sub code)"를 나타낸다. 이러한 서브코드는 그 자체가 벡터 시그널링 코드일 수도 있다. 이진(binary) 벡터 시그널링에서, 벡터의 각각의 컴포넌트 또는 "심볼"은 두 개의 가능한 값 중 하나를 갖게 된다. 비이진(non-binary) 벡터 시그널링에서, 각각의 심볼은, 두 개보다 많은 가능한 값의 세트에서 엄선되는 값을 갖는다. 통신 매체 상에서 물리적 신호로서 송신될 때, 심볼은, 그 매체에 적절한 특정한 물리적 값에 의해 표현될 수도 있다; 예로서, 하나의 실시형태에서, 150 mV의 전압은 "+1" 심볼을 나타낼 수도 있고 50 mV의 전압은 "-1" 심볼을 나타낼 수도 있으며, 한편 다른 실시형태에서 "+1"은 800 mV에 의해 나타내어질 수도 있고 "-1"은 -800 mV로서 나타내어질 수도 있다.
벡터 시그널링 코드는, 본원에서 설명되는 바와 같이, 코드워드로 칭해지는 동일한 길이 N을 갖는 벡터의 집합체(C)이다. C의 사이즈의 이진 로그(binary logarithm)와 길이 N 사이의 비율은, 벡터 시그널링 코드의 핀 효율성(pin-efficiency)으로 칭해진다. [Cronie I], [Cronie II], [Fox I], [Shokrollahi I], [Shokrollahi II], 및 [Shokrollahi III]의 직교 차동 벡터 시그널링 코드(Orthogonal Differential Vector Signaling code)는 벡터 시그널링 코드의 예이며, 본원에서 설명적 목적을 위해 사용된다.
도 1은 벡터 시그널링 코드를 활용하는 통신 시스템을 예시한다. 비트 S0, S1, S2는 인코더(105)에 블록 단위(block-wise; 100)로 진입한다. 블록의 사이즈는 변할 수도 있으며 벡터 시그널링 코드의 파라미터에 의존한다. 인코더는 벡터 시그널링 코드의 코드워드를 생성하는데, 시스템은 그 벡터 시그널링 코드에 대해 설계된다. 동작에서, 인코더는, 통신 채널(120)을 포함하는 N 개의 통신 회선(communication wire)(125) 상에서 전압 또는 전류를 생성하는, 드라이버(110) 내의 PMOS 및 NMOS 트랜지스터를 제어하기 위해 사용되는 정보를 생성할 수 있다. 수신기(132)는, 어쩌면 진폭, 주파수 보상, 및 공통 모드 신호 상쇄(common mode signal cancellation)를 비롯하여, 회선 상의 신호를 판독한다. 수신기(132)는 자신의 결과를 디코더(138)로 제공하는데, 디코더(138)는 여기서는 수신 비트(R0, R1, R2)로서 도시되는 입력 비트를 140에서 재생성한다.
어떤 벡터 시그널링 코드가 사용되는지에 의존하여, 디코더가 없을 수도 있거나, 인코더가 없을 수도 있거나, 또는 디코더도 인코더도 없을 수도 있다. 예를 들면, [Cronie II]에서 개시되는 8b8w 코드의 경우, 인코더(112) 및 디코더(1138) 둘 다가 존재한다. 한편, [Cronie I]에서 개시되는 하다마드(Hadamard) 코드의 경우, 수신기(132)가 출력 비트(140)를 직접적으로 생성하도록 시스템이 구성될 수도 있기 때문에, 명시적 디코더는 불필요할 수도 있다.
입력 데이터(100) 및 엘리먼트(112 및 118)를 포함하는 송신 디바이스(110)의 동작, 및 엘리먼트(132), 옵션적인(optional) 엘리먼트(138), 및 출력 데이터(140)를 포함하는 수신 디바이스(130)의 동작은, 통신 시스템의 정확한 기능화(functioning)를 보장하기 위해 완전히 동기화되어야 한다. 몇몇 실시형태에서, 이 동기화는, 송신기와 수신기 사이에서 공유되는 외부 클록에 의해 수행된다. 다른 실시형태는, 직렬 통신을 위해 사용되는 널리 공지된 2상 인코딩(Biphase encoding)에서와 같이, 클록 기능을 데이터 채널 중 하나 이상과 결합할 수도 있다.
컨트롤러 상에서 클록이 생성되고 메모리 디바이스와 공유되는 메모리 인터페이스에 의해, 하나의 중요한 예가 제공된다. 메모리 디바이스는 자신의 메모리 동작에 대해서 뿐만 아니라, I/O에 대해서 클록 정보를 사용할 수도 있다. 메모리 동작의 비동기성 및 버스트성(burstiness) 때문에, I/O는 항상 활성은 아닐 수도 있다. 또한, 메인 클록 및 데이터 라인은 스큐(skew)로 인해 정렬되지 않을 수도 있다. 이러한 경우, 데이터를 판독하고 기록하는 때를 나타내기 위해, 추가적인 스트로브 신호가 사용된다.
간단한 설명
종래의 고속 CMOS 및 DRAM 집적 회로 프로세스 둘 다에서의 구현에 적합한, 데이터 및 클록용 신호(clocking signal) 둘 다에 대한 전송을 제공하는 직교 차동 벡터 시그널링 코드가 설명된다. 고속의 그리고 더 큰 신호 무결성을 제공하는 적절한 채널 향상으로서, 저전력 DDR4 인터페이스에 대한 현재의 실시로부터 유도되는 예시적인 채널이 설명된다.
도 1은 벡터 시그널링 코드를 활용하는 통신 시스템을 예시한다.
도 2는, 별개의 디코딩 기능이 필요로 되지 않는 ODVS 통신 시스템의 하나의 실시형태를 예시한다.
도 3은 ODVS 코드를 사용하여 데이터 및 클록 신호를 전송하는, 그리고 종래의 DRAM 실시예와의 수신기의 통합을 가능하게 하는 엘리먼트를 통합하는 실시형태의 블록도이다.
도 4는, 제안된 LPDDR5 채널을 통한 전송을 구현하기 위해, 글래스윙(Glasswing)으로도 또한 알려진 5b6w 코드를 활용하는 실시형태의 블록도이다.
도 5는, 제안된 LPDDR5 채널을 통한 전송을 구현하기 위해, 8b9w 코드를 활용하는 실시형태의 블록도이다.
도 6는, 제안된 LPDDR5 채널을 통한 전송을 구현하기 위해, ENRZ 코드를 활용하는 실시형태의 블록도이다.
도 7a, 도 7b, 및 도 7c는, 6.4 GBaud와 8.4 GBaud 및 시그널링 레이트에서 각각 동작하는 글래스윙, ENRZ, 및 8b9w 실시형태에 대한 비교 수신 아이 다이어그램(comparative receive eye diagram)을 도시한다.
도 8은, 적어도 하나의 실시형태에 따른 프로세스를 묘사한다.
도 1은 벡터 시그널링 코드를 활용하는 통신 시스템을 예시한다. 본원에서 S0, S1, S2로 예시되는 송신기(110)에 대한 소스 데이터가 블록 단위(100)로 인코더(112)에 진입한다. 블록의 사이즈는 변할 수도 있으며 벡터 시그널링 코드의 파라미터에 의존한다. 인코더(112)는 벡터 시그널링 코드의 코드워드를 생성하는데, 시스템은 그 벡터 시그널링 코드에 대해 설계된다. 동작에서, 인코더(112)에 의해 생성되는 코드워드는, 코드워드의 N 개의 심볼을 표현하기 위해, 통신 채널(120)의 N 개의 통신 회선(125)의 각각에서 두 개의, 세 개의, 또는 그 이상의 별개의 전압 또는 전류를 생성하는, 드라이버(118) 내의 PMOS 및 NMOS 트랜지스터를 제어하기 위해 사용된다. 통신 수신기(130) 내에서, 수신기(132)는, 어쩌면 증폭, 주파수 보상, 및 공통 모드 신호 상쇄를 비롯해서, N 개의 회선(125) 상의 전압 또는 전류를 판독하고, 자신의 결과를 디코더(138)로 제공하는데, 디코더(138)는 본원에서 R0, R1, R2로서 도시되는 입력 비트를 수신 결과(140)로서 재생성한다. 즉시 명백한 바와 같이, 상이한 코드는 상이한 블록 사이즈 및 상이한 코드워드 사이즈와 관련될 수도 있고; 설명적 편의성을 위해 그리고 제한의 암시 없이, 도 1의 예는, 네 개의 회선을 통한 송신을 위한 세 개의 이진 비트 값을 인코딩할 수 있는 ODVS 코드, 소위 3b4w 코드를 사용하는 시스템을 예시한다.
어떤 벡터 시그널링 코드가 사용되는지에 의존하여, 디코더가 없을 수도 있거나, 인코더가 없을 수도 있거나, 또는 디코더도 인코더도 없을 수도 있다. 예를 들면, [Cronie II]에서 개시되는 8b8w 코드의 경우, 인코더(112) 및 디코더(138) 둘 다가 존재한다. 한편, [Cronie I](본원에서 ENRZ로서 또한 설명됨)에서 개시되는 H4 코드의 경우, 수신기(132)가 수신 결과(140)를 직접적으로 생성하도록 시스템이 구성될 수도 있기 때문에, 명시적인 디코더는 불필요할 수도 있다.
통신 송신기(110) 및 통신 수신기(130)의 동작은, 통신 시스템의 정확한 기능화를 보장하기 위해, 완전히 동기화되어야 한다. 몇몇 실시형태에서, 이 동기화는, 송신기와 수신기 사이에서 공유되는 외부 클록에 의해 수행된다. 다른 실시형태는, 직렬 통신을 위해 사용되는 널리 공지된 2상 인코딩(Biphase encoding)에서와 같이, 클록 기능을 데이터 채널 중 하나 이상과 결합할 수도 있다.
컨트롤러 상에서 클록이 생성되고 메모리 디바이스와 공유되는 메모리 인터페이스에 의해, 하나의 중요한 예가 제공된다. 메모리 디바이스는 자신의 메모리 동작에 대해서 뿐만 아니라, I/O에 대해서 클록 정보를 사용할 수도 있다. 메모리 동작의 비동기성 및 버스트성(burstiness) 때문에, I/O는 항상 활성은 아닐 수도 있다. 또한, 메인 클록 및 데이터 라인은 스큐(skew)로 인해 정렬되지 않을 수도 있다. 이러한 경우, 데이터를 판독하고 기록하는 때를 나타내기 위해, 추가적인 스트로브 신호가 사용된다.
시스템 메모리 컨트롤러와 다수의 동적 RAM 디바이스 사이의 인터페이스는, 전송 속도 및 저전력 소비 둘 다에 대해 다수의 설계 세대에 걸쳐 잘 최적화되어 왔다. 현재 최신의 DRAM 인터페이스인 LPDDR4는 8개의 데이터 라인, 1개의 DMI 신호, 2개의 스트로브 라인뿐만 아니라, 데이터 전송에 관련되지 않는 다른 라인을 포함한다.
동일한 또는 더 적은 전력 소비로 더 높은 성능을 지원하도록 LPDDR4을 확장시키는 것에 상당한 관심이 있지만, 현존하는 기술의 간단한 성능 외삽(extrapolation)은 문제가 될 것처럼 보인다. 신호 무결성을 감소시키는 것은 현존하는 싱글 엔드 인터커넥션을 사용하여 단순히 데이터 전송 레이트를 증가시키는 것을 불가능하게 하고, 수신된 DRAM 데이터 및 그것의 스트로브 신호의 오정렬은 현재의 클록 속도에서도 알려진 이슈이다. 그러나, 신규의 기술의 도입은, 버스 레이아웃, 신호 분배, 클로킹(clocking), 등등에 관하여 가능한 한 종래의 실시예만큼 많이 유지하려는 강한 요구뿐만 아니라, 메모리 컨트롤러에 대해 사용되는 고속 CMOS 프로세스, 및 극도로 소형인 높은 커패시턴스 및 낮은 누설 메모리 셀이지만, 그러나 비교적 느린 디지털 및 인터페이스 로직을 생성하는 고도로 특수화된 DRAM 제조 프로세스 둘 다에서 신규의 기술이 구현가능해야 한다는 엄격한 요건에 의해 제약된다.
이 느린 로직 속도 때문에, 종래의 DRAM 설계는, 현재의 LPDDR4 데이터 전송 레이트를 핸들링하기 위해 프로세싱 로직의 두 개 이상의 단계(phase)를 활용하는데, 하나의 예로서 데이터 전송 스트로브의 상승 에지 상에서 데이터를 캡쳐하기 위한 프로세싱 로직의 하나의 단계 및 스트로브의 하강 에지 상에서 데이터를 캡쳐하기 위한 프로세싱 로직의 다른 단계를 사용한다. 이러한 다단계 프로세싱(multi-phased processing) 실시형태의 하나의 숨겨진 제한은, 정의에 의한 연속하는 단위 인터벌이 상이한 프로세싱에 의해서만 알려지기 때문에, 연속적으로 수신된 단위 인터벌로부터 차이 기반의 정보를 추출하는 것의 어려움이다. 따라서, 다단계 프로세싱은, 전이 인코딩(transition-encoding)뿐만 아니라, 연속하는 단위 인터벌에서 수신되는 데이터 값의 비교에 의존하는 임베딩된 또는 셀프 클로킹 데이터 솔루션을 사용하는 코드 둘 다에 대해 문제가 된다.
클록 추출, 및 전이 또는 변화 검출의 이들 이슈는, 통신 수신기 실시형태에서 가장 다루기 힘들며, 따라서, 본원의 예는, 상대적으로 느린 DRAM 디바이스가 수신기인 실시형태에 초점을 맞춘다. DRAM 디바이스와의 양방향 데이터 통신이 잘 이해되고 있다는 것, 및 DRAM 수신 구현에 적합한 임의의 예시적인 실시형태가 더 간단한 송신 요건도 또한 쉽게 구현할 수 있을 것이다는 것을 기술 분야에서 정통한 자가 쉽게 인정할 것이기 때문에, 어떠한 제한도 암시되지 않는다.
다중 입력 비교기를 사용하는 수신기
[Holden I]에서 설명되는 바와 같이, 계수 a0, a1, …, am-1을 갖는 다중 입력 비교기는, 자신의 입력으로서 벡터 (x0, x1, …, xm-1)를 받아들이고 다음을 출력하는 회로이다
Figure 112017020696599-pct00001
.
많은 실시형태에서, 소망의 출력은 이진 값이며, 따라서 값 Result는, 이진 결정 출력을 생성하도록 아날로그 비교기로 슬라이스된다. 이것은 일반적인 사용 사례이기 때문에, 이 회로의 구어체 이름은 용어 "비교기"를 통합하지만, 다른 실시형태는, 3진(ternary) 또는 4진(quaternary) 출력을 획득하기 위해 PAM-3 또는 PAM-4 슬라이서를 사용할 수도 있거나, 또는 실제로는 식 1의 아날로그 출력을 추가적인 계산을 위해 유지할 수도 있다. 적어도 하나의 실시형태에서, 계수는, ODVS 코드를 생성하기 위해 사용되는 비-간단 직교 또는 단위 행렬(non-simple orthogonal or unitary matrix)의 행(row)에 대응하는 서브채널 벡터에 따라 선택된다.
하나의 예로서, [Ulrich I]는, 본원에서 ENRZ로 칭해지는 ODVS가, 다음의 동작을 수행하는, 동일한 4개 입력의 다중 입력 비교기의 세 개의 인스턴스를 사용하여 검출될 수도 있다는 것을 교시하는데
Figure 112017020696599-pct00002
이들은 [+1 +1 -1 -1]의 계수 및 식 2 내지 식 4에서 설명되는 바와 같은 네 개의 입력 값의 별개의 순열(permutation)를 갖는 다중 입력 비교기의 세 개의 동일한 인스턴스를 사용하여 바로 수행될 수도 있다.
ODVS 서브채널
도 1의 인코더(112)에 대한 데이터 입력을, 채널(120)을 가로질러 송신되고, 수신기(132)에 의해 검출되고, 궁극적으로, 송신된 벡터 또는 데이터 워드의 수신된 재구성을 생성하도록 디코딩될(138) 코드워드로서 원자적으로 인코딩될 데이터(즉, 데이터 워드)의 벡터로서 간주하는 것이 통상적이다.
그러나, 통신 시스템을 다소 상이한 방식으로 모델링하는 것은 마찬가지로 정확하다. 이 대안적인 모델이 별개의 디코더를 필요로 하지 않는 시스템에서 가장 쉽게 이해되기 때문에, 어떠한 제한의 암시 없이, 도 2에서 설명되는 바와 같은 ENRZ 코드에 기초한 특정한 실시형태가 설명의 목적을 위해 사용될 것이다. 도 2는 도 1에서 일반적으로 설명되는 피쳐의 추가적인 내부 구조 또는 구성을 계속해서 예시할 수도 있지만, 도 1의 엘리먼트와 기능적으로 동일한 도 2의 엘리먼트는 동일하게 도면 부호가 병기된다.
도 2에서, 통신 송신기(110)로 진입하는 입력 데이터 벡터(100)는, 자신의 개개의 비트 S0, S1, S2로 확장되어 인코더(112)로 진입하는 것으로 명시적으로 도시된다. 통신 채널(120)을 포함하는 회선(125) 상으로 신호를 방출하도록 개개의 라인 드라이버(118)를 제어하는, 인코더(112)에 의해 출력되는 코드워드의 심볼을 나타내는 개개의 신호가 도시된다. ENRZ 코드를 전송하는 임의의 하나의 회선이 네 개의 상이한 신호 값 중 하나를 취할 수 있기 때문에, 각각의 회선의 라인 드라이버를 제어하는 두 개의 제어 신호가 도시된다.
앞서 언급된 바와 같이, 이 실시형태에서, 통신 수신기(130)는 명시적인 디코더를 필요로 하지 않는다. 회선(125)으로부터 신호를 받아 들이는 프론트 엔드를 (131로서) 포함하는 수신기(132)의 내부 구조가 예시되며, 통신 채널(120)의 특성에 의해 요구되는 바와 같이, 증폭 및 등화를 옵션적으로 포함할 수도 있다. 식 2, 식 3, 및 식 4에 의해 설명되는 바와 같이 네 개의 수신된 회선 신호에 자신의 입력이 연결되는 세 개의 다중 입력 비교기가 도시된다. 혼란의 방지를 위해, 다중 입력 비교기는, 입력 값의 계산적 조합으로부터 디지털 출력 R0, R1, R2를 생성하는 슬라이싱 기능부(134)가 뒤따르는 계산 기능부(133)를 포함하는 것으로 예시된다.
기술 분야와 정통한 자는, ODVS 인코더가 입력 데이터의 하나의 세트를 받아들이고 송신 단위 인터벌마다 하나의 코드워드를 출력한다는 것을 알 수도 있다. 많은 실시형태에서 그러한 것처럼, 인코더가 조합 디지털 로직(즉, 추가적인 내부 상태가 없음)을 포함하는 경우, 이 주기적인 코드워드 출력은, 입력 데이터에 대해 샘플링 기능을 수행하고, 후속하여 인코딩 변환, 후속 송신 등등을 수행하는 것으로 쉽게 보일 수도 있다. 마찬가지로, 본원의 검출을 수행하는 다중 입력 비교기에서와 같이, 수신기 내의 검출 동작이 마찬가지로 조합되면, 주어진 출력 엘리먼트의 상태는, 몇몇 개의 채널 회선 상에서 수신되는 신호 레벨에 의해 전적으로 결정된다. 따라서, 각각의 독립적인 신호 입력(하나의 예로서, S0) 및 그것의 등가의 독립적 신호 출력(하나의 예로서, R0)은, 본원에서 "서브채널"로 칭해지는, ODVS 인코딩된 시스템의 가상 통신 채널로 간주될 수도 있다. 주어진 서브채널은 이진 값일 수도 있거나(즉, 두 상태 값을 전달함) 또는 더 고차 값을 나타낼 수도 있다. 실제, [Shokrollahi IV]에 의해 교시되는 바와 같이, 주어진 ODVS 코드의 서브채널은, 서브채널이 그들이 전달하는 값을 설명하기 위해 상이한 알파벳(및 알파벳의 사이즈)을 활용할 수도 있을 정도로 충분히 독립적이다.
서브채널에서의 상태 변화를 비롯하여, ODVS 시스템에서의 모든 데이터 통신은 전체 채널을 통해 코드워드로서 전달된다. 한 실시형태는, [Holden I] 및 [Ulrich I]에 의해 교시되는 바와 같이, 입력 값의 특정한 매핑을 코드워드에 관련시킬 수도 있고 이들 매핑을 특정한 검출기 결과와 상관시킬 수도 있지만, 이들 상관은 통신 매체 자체의 구획화(partition), 세분화(sub-division), 또는 서브채널과 혼동되지 않아야 한다.
ODVS 서브채널의 개념은 예시적인 실시형태에 의해 특정한 ODVS 코드, 송신기 실시형태, 또는 수신기 실시형태로 제한되지 않는다. 내부 상태를 유지하는 인코더 및/또는 디코더도 또한 실시형태의 컴포넌트일 수도 있다. 서브채널은 개개의 신호에 의해, 또는 다수의 신호에 의해 전달되는 상태에 의해 표현될 수도 있다.
서브채널에 대한 타이밍 정보
ODVS 통신 시스템이 데이터 입력의 각각의 조합을 인코딩된 송신으로서 통신해야 하고, 이러한 인코딩된 송신의 레이트가 통신 매체의 용량에 의해 필연적으로 제약되기 때문에, 송신될 데이터의 변경의 레이트는 나이퀴스트 제한 내에 있어야 하는데, 이 경우, 코드워드의 송신의 레이트는 샘플링 인터벌을 나타낸다. 하나의 예로서, ODVS 서브채널이 코드워드 송신당 단지 하나의 클록 에지를 가지면, 이진 클록 또는 스트로브 신호가 ODVS 서브채널 상에서 송신될 수도 있다.
ODVS 인코더 및 그 관련 라인 드라이버의 실시형태는, 데이터 입력에서의 임의의 변경에 응답하여, 비동기적으로 동작할 수도 있다. 다른 실시형태는, 하나의 예로서, 데이터 프로세싱의 다수의 단계를 결합하여 단일의 고속 출력 스트림을 생성하기 위해, 내부 타이밍 클록을 활용한다. 이러한 실시형태에서, 코드워드의 모든 엘리먼트의 출력은 본질적으로 동시적이며, 따라서 코드의 서브채널 상에서 전송되고 있는 스트로브 또는 클록 신호는 수신기에서 데이터 정렬된 클록(data-aligned clock)(예를 들면, 자신의 전이 에지(transition edge)가 동일한 코드의 다른 서브채널 상의 데이터 에지와 동시에 발생함)으로서 보일 것이다. 클록이 없는 또는 비동기식 실시형태에서도 또한, 유사한 타이밍 관계가 종종 가정된다.
도 3은, (알려진 LPDDR4 채널과 관련되는 스트로브와 비교하여) 데이터 정렬된 스트로브 신호(data-aligned strobe signal)가 서브채널에 의해 반송되고, N 비트의 데이터가 동일한 코드의 다른 서브채널 상에서 반송되는 ODVS 통신 시스템의 블록도이다. 수신기에서, 다중 입력 비교기(132)의 집합체가 수신 정보를 검출하여, 데이터(345) 및 수신된 데이터 정렬된 스트로브(346)를 출력한다. 1/2 인터벌 시간 지연(350)의 도입은, 데이터(345)를 래치할 최적의 샘플링 시간에서 전이 에지를 갖는 아이 정렬 스트로브(eye-aligned strobe; 356)를 생성하도록, 수신된 스트로브를 오프셋한다. 많은 DRAM 실시형태에서 통상적인 것처럼, 데이터 샘플링을 위한 두 개의 프로세싱 단계가 도시된다; 아이 정렬 스트로브(356)의 네거티브 에지 상에서 데이터(345)를 샘플링하는 단계(360), 및 아이 정렬 스트로브(356)의 포지티브 에지 상에서 데이터(345)를 샘플링하는 단계(370). 지연(350)을 위한 실시형태의 방법뿐만 아니라 지연(350)을 위한 실시형태가 필요로 할 수도 있는 임의의 관련된 조정 또는 캘리브레이션 수단은 LPDDR 인터페이스에 대한 기술 분야에서 널리 공지되어 있다.
ODVS 시스템에 대한 LPDDR 통신의 매핑
현존하는 LPDDR4 사양은 여덟 개의 데이터 회선, DMI에 대한 하나의 회선, 및 두 개의 스트로브 회선의 총 11개의 회선을 제공한다. 이들 레거시 연결은, ODVS 인코딩을 사용하여, 본원에서 LPDDR5로 칭해지는 신규의 프로토콜 모드로 상이한 방식으로 매핑될 수도 있다.
[Holden I]에 의해 교시되는 바와 같이, 다중 입력 비교기의 노이즈 특성은 다중 입력 비교기의 입력 사이즈 및 구성에 의존한다. [Shokrollahi IV]는 또한, 식 1과 같은 다양한 계산으로부터 유래하는 신호 진폭이 상이한 수신 아이 특성(receive eye characteristic)을 나타낼 수 있다는 것을 교시한다. 따라서, 바람직한 실시형태는, 이용가능한 서브채널의 특성이 변할 때, 클록, 스트로브, 또는 다른 타이밍 정보를 반송하기 위해 더 고품질의(예를 들면, 더 넓은 아이 개구(eye opening))의 서브채널을 지정할 것이다.
글래스윙 ( Glasswing )
본원에서 글래스윙으로 식별되며 도 4의 블록도에서 도시되는 제1 실시형태는, 신규의 회선을 추가하여 총 12개의 회선을 제공하는데, 이들 총 12개의 회선은, 그 다음, 각각 6개의 회선의 두 개의 그룹으로 논리적으로 분할된다. 여섯 개의 회선의 각각의 그룹은, 6 개의 회선 상에서 5비트를 송신하는 ODVS 코드(이하, 5b6w 코드로 칭함)의 인스턴스를 반송하기 위해 사용되어, 총 10개의 서브채널을 제공하게 된다. 여덟 개의 서브채널은 8 비트의 데이터를 반송하기 위해 사용되고, 하나의 서브채널은 마스크 비트(DRAM 기록 동작 동안 개개의 바이트 기록을 차단하기 위해 통상적으로 사용됨)를 반송하기 위해 사용되고, 하나의 서브채널은 데이터 정렬된 스트로브를 반송하기 위해 사용된다. 5b6w 코드는 균형을 이루어, 임의의 주어진 코드 워드 내의 모든 심볼이 합해서 제로가 되고, 각각의 코드워드가 정확히 하나의 +1과 하나의 -1을 포함하도록 구성되고, 나머지 코드워드 심볼은 +1/3 및 -1/3 심볼을 포함하게 된다. 기술 분야에서 정통한 자에게 명백한 바와 같이, 적절한 코드워드 세트 및 대응하는 비교기 검출 계수의 다수의 순열이 실시형태에서 사용될 수 있다.
글래스윙에서의 각각의 5b6w 수신기는 다섯 개의 다중 입력 비교기를 통합한다. 바람직한 실시형태에서, 5b6w 코드의 각각의 인스턴스의 코드워드는 테이블 1에서 나타내어지며 비교기의 세트는 다음의 것인데:
Figure 112017020696599-pct00003
여기서 각각의 여섯 개의 회선 그룹의 회선은 x0, x1, …x5로서 지정된다.
Figure 112017020696599-pct00004
이 5b6w 코드에 관한 추가적인 정보는 [Ulrich II]에서 제공된다.
8b9w
본원에서 "8b9w"로서 식별되며 도 5의 블록도에서 도시되는 제2 실시형태는, 11개의 데이터 회선의 현존하는 LPDDR4 보완을 유지한다. 아홉 개의 회선은, 본원에서 4.5b5w 코드로 칭해지는 5 회선 코드 및 본원에서 3.5b4w로 칭해지는 4 회선 코드를 내부적으로 포함하는 8b9w 코드를 반송하기 위해 사용되는데, 이들은 결합되어 288개의 별개의 코드워드 조합을 제공하고, 그 중 257개는 인코더에 의해 사용될 것이다. 코드워드 중 256개는, 마스크 입력이 거짓인 경우 8비트의 데이터를 인코딩하기 위해 사용되고, 하나의 코드워드는, 마스크 입력이 참인 경우, "기록 금지(do not write)"를 마킹하기 위해 사용된다. 데이터 정렬된 스트로브는, 두 개의 현존하는 LPDDR4 스트로브 회선을 사용하여, 레거시 수단을 사용하여 전달된다.
적어도 하나의 실시형태에서, 각각의 4.5b5w 수신기는, 테이블 2에서 주어지는 바와 같은 4.5b5w 코드의 코드워드 및 다음의 비교기의 세트를 사용하여, 다음의 일곱 개의 다중 입력 비교기를 통합하는데
Figure 112017020696599-pct00005
여기서 각각의 여섯 개의 회선 그룹의 회선은 x0, x1, …x4로서 지정된다.
Figure 112017020696599-pct00006
([Hormati I]에서 정의되는 바와 같은) 처음 6개의 비교기의 ISI 비는 2이고, 한편 마지막 비교기의 ISI 비는 1이다.
동일한 실시형태에서, 3.5b4w 코드의 코드워드는 테이블 3에서 주어진다.
Figure 112017020696599-pct00007
각각의 3.5b4w 수신기는 여섯 개의 다중 입력 비교기를 통합한다. 각각의 네 개의 와이어 그룹의 와이어가 x0, x1, …, x3으로서 지정되면, 비교기는 다음과 같다:
Figure 112017020696599-pct00008
([Hormati I]에서 정의되는 바와 같은) 모든 이들 비교기의 ISI 비는 2이다.
ENRZ
본원에서 "ENRZ"로 식별되며 도 6의 블록도에서 도시되는 제3 실시형태는, 현존하는 LPDDR4 보완물에 신규의 회선을 추가하여 총 12개의 회선을 제공하는데, 총 12개의 회선은, 그 다음, 각각 네 개의 회선의 세 개의 그룹으로 논리적으로 분할된다. 네 개의 회선의 각각의 그룹은 ENRZ 코드의 한 인스턴스를 반송하기 위해 사용되는데, 각각의 인스턴스는 따라서 여덟 개의 고유의 코드워드를 구비한다. 적어도 하나의 실시형태에서, 각각의 인스턴스로부터의 하나의 코드워드는 반복 코드로서 보존되고, 인스턴스당 일곱 개의 나머지 코드워드는 인코더에 의해 결합되어 7 * 7 * 7 = 343개의 고유의 조합을 제공하는데, 이전 예에서와 같이, 8 데이터 비트 및 마스크 조건을 인코딩하기에 충분한 것 이상이다. 다른 실시형태에서는, 지정된 반복 코드워드가 존재하지 않는다. 대신, 송신기는, [Shokrollahi III]에서 교시되는 바와 같이, 최종 송신된 코드워드를 저장할 수도 있고, 뒤따르는 UI에 대해, 송신된 것과는 상이한 코드워드를 생성할 수도 있다. 데이터 정렬된 스트로브는 송신기에서의 코드워드 방출을 클록화하도록 사용되는데, 방출될 현재의 코드워드가 이전 단위 인터벌에서 방출된 코드워드와 동일할 때마다 각각의 인스턴스에 대해 반복 코드가 방출된다. 수신기에서, 공지 기술의 클록 복원 회로가 수신된 코드워드 에지로부터 타이밍 정보를 추출하고, 수신된 반복 코드워드의 검출시, 하나의 데이터 값 이력 버퍼(data value history buffer)가 각각의 인스턴스에 대한 복제된 데이터 값을 재생성한다.
본 실시형태의 추가 설명은 [Shokrollahi III]에서 발견될 수도 있다.
도 7a, 도 7b, 및 도 7c는, 다양한 실시형태의 비교를 제공하는데; 각각 6.4 GBaud 및 8.4 GBaud의 시그널링 레이트에서의, 글래스윙, ENRZ, 및 8b9w 실시형태에 대해 도시되는 수신 아이 다이어그램을 갖는다.
본원에서 제시되는 예는 점 대 점 회선 통신을 위한 벡터 시그널링 코드의 사용을 예시한다. 그러나, 이것은 설명된 실시형태의 범위를 어떤 식으로든 제한하는 것으로 보여져선 안된다. 본 출원에서 개시되는 방법은, 광학적 통신 및 무선 통신을 포함하는 다른 통신 매체에도 동등하게 적용가능하다. 따라서, "전압" 또는 "신호 레벨"과 같은 설명적 용어는, 다른 측정 시스템에서의 등가적 표현, 예컨대 "광학적 강도", "RF 변조" 등등을 포함하는 것으로 간주되어야 한다. 본원에서 사용되는 바와 같이, 용어 "물리적 신호"는, 정보를 전달할 수 있는 물리적 현상의 임의의 적절한 거동 및/또는 속성을 포함한다. 물리적 신호는 유형이고(tangible) 비일시적일 수도 있다.
실시형태
적어도 하나의 실시형태에서, 방법(800)은, 단계 802에서, 복수의 다중 입력 비교기(MIC)에서, 벡터 시그널링 코드의 코드워드의 심볼의 세트 - 심볼의 세트는 비-간단 직교 또는 단위 행렬을 갖는 입력 벡터의 변환을 나타내고, 입력 벡터는 복수의 서브채널을 포함하고, 적어도 하나의 서브채널은 입력 데이터 신호에 대응하고 적어도 하나의 서브채널은 데이터 정렬된 스트로브 신호에 대응함 - 를 수신하는 것, 단계 802에서, 코드워드의 심볼의 복수의 서브세트 사이의 복수의 비교에 기초하여 MIC 출력 신호의 세트를 형성하는 것 - 각각의 비교를 위해, 심볼의 각각의 서브세트는, 대응하는 MIC에 의해 결정되는 자신에게 적용되는 입력 계수의 세트를 구비하고, MIC 출력 신호의 세트는 적어도 하나의 데이터 출력 신호 및 적어도 하나의 수신된 데이터 정렬된 스트로브 신호를 포함함 - ; 및 단계 806에서, 적어도 하나의 수신된 데이터 정렬된 스트로브 신호에 따라 적어도 하나의 데이터 출력 신호를 샘플링하는 것을 포함한다.
적어도 하나의 실시형태에서, 적어도 하나의 데이터 출력 신호는 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 상승 에지 상에서 샘플링된다. 다른 실시형태에서, 적어도 하나의 출력 데이터 신호는 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 하강 에지 상에서 샘플링된다.
적어도 하나의 실시형태에서, 입력 벡터는 입력 데이터 신호에 대응하는 4개의 서브채널 및 데이터 정렬된 스트로브 신호에 대응하는 1개의 서브채널을 포함한다. 적어도 하나의 실시형태에서, 심볼의 세트의 각각의 심볼은 적어도 두 개의 값의 세트로부터 선택되는 값을 갖는다. 추가 실시형태에서, 심볼의 세트의 각각의 심볼은 값의 세트 {+1, +1/3, -1/3, -1}로부터 선택되는 값을 갖는다.
적어도 하나의 실시형태에서, 각각의 MIC에 대한 입력 계수의 세트는 비-간단 직교 또는 단위 행렬에 의해 결정된다.
적어도 하나의 실시형태에서, 코드워드는 균형을 이룬다.
적어도 하나의 실시형태에서, 방법은, MIC 출력 신호의 세트를 슬라이스하는 것에 의해 출력 비트의 세트를 형성하는 것을 더 포함한다.
적어도 하나의 실시형태에서, 방법은 복수의 회선 상에서 입력 벡터를 수신하는 것, 인코더를 사용하여, 서브채널 벡터의 가중된 합을 나타내는 코드워드의 심볼의 세트를 생성하는 것 - 서브채널 벡터는 비-간단 직교 또는 단위 행렬의 행에 대응하고, 각각의 서브채널 벡터의 가중화(weighting)는 대응하는 입력 벡터 서브채널에 의해 결정됨 - ; 및 다중 회선 버스(multi-wire bus) 상에서 코드워드의 심볼을 제공하는 것을 더 포함한다.
적어도 하나의 실시형태에서, 장치는, 벡터 시그널링 코드의 코드워드의 심볼의 세트 - 심볼의 세트는 비-간단 직교 또는 단위 행렬을 갖는 입력 벡터의 변환을 나타내고, 입력 벡터는 복수의 서브채널을 포함하고, 적어도 하나의 서브채널은 입력 데이터 신호에 대응하고 적어도 하나의 서브채널은 데이터 정렬된 스트로브 신호에 대응함 - 를 수신하도록 구성되는 다중 회선 버스, 코드워드의 심볼의 복수의 서브세트 사이의 복수의 비교에 기초하여 복수의 다중 입력 비교기(MIC) 출력 신호의 세트를 형성하도록 구성되는 MIC - 각각의 비교를 위해, 심볼의 각각의 서브세트는, 대응하는 MIC에 의해 결정되는 서브세트에 적용되는 입력 계수의 세트를 구비하고, MIC 출력 신호의 세트는 적어도 하나의 데이터 출력 신호 및 적어도 하나의 수신된 데이터 정렬된 스트로브 신호를 포함함 - ; 및 적어도 하나의 수신된 데이터 정렬된 스트로브 신호에 따라 적어도 하나의 데이터 출력 신호를 샘플링하도록 구성되는 복수의 샘플링 회로를 포함한다.
적어도 하나의 실시형태에서, 적어도 하나의 샘플링 회로는, 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 상승 에지 상에서 적어도 하나의 데이터 출력 신호를 샘플링하도록 구성된다. 다른 실시형태에서, 적어도 하나의 샘플링 회로는, 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 하강 에지 상에서 적어도 하나의 출력 데이터 신호를 샘플링하도록 구성된다.
적어도 하나의 실시형태에서, 입력 벡터는 입력 데이터 신호에 대응하는 4개의 서브채널 및 데이터 정렬된 스트로브 신호에 대응하는 1개의 서브채널을 포함한다. 적어도 하나의 실시형태에서, 심볼의 세트의 각각의 심볼은 적어도 두 개의 값의 세트로부터 선택되는 값을 갖는다. 추가 실시형태에서, 심볼의 세트의 각각의 심볼은 값의 세트 {+1, +1/3, -1/3, -1}로부터 선택되는 값을 갖는다.
적어도 하나의 실시형태에서, 각각의 MIC의 입력 계수의 세트는 비-간단 직교 또는 단위 행렬에 의해 결정된다.
적어도 하나의 실시형태에서, 코드워드는 균형을 이룬다.
적어도 하나의 실시형태에서, 장치는, MIC 출력 신호의 세트를 슬라이스하는 것에 의해 출력 비트의 세트를 생성하도록 구성되는 복수의 슬라이서를 더 포함한다.
적어도 하나의 실시형태에서, 장치는, 입력 벡터 - 입력 벡터는 복수의 서브채널을 포함하고, 적어도 하나의 서브채널은 데이터 신호에 대응하고, 적어도 하나의 서브채널은 데이터 정렬된 스트로브 신호에 대응함 - 를 수신하도록 구성되는 복수의 회선, 서브채널 벡터의 가중된 합을 나타내는 코드워드의 심볼의 세트를 생성하도록 구성되는 인코더 - 서브채널 벡터는 비-간단 직교 또는 단위 행렬의 행에 대응하고, 각각의 서브채널 벡터의 가중화는 대응하는 입력 벡터 서브채널에 의해 결정됨 - , 및 다중 회선 버스 상에서 코드워드의 심볼을 송신하도록 구성되는 복수의 라인 드라이버를 포함한다.

Claims (17)

  1. 방법으로서,
    복수의 다중 입력 비교기(multi-input comparator; MIC)에서 다중 회선 버스(multi-wire bus)를 통해, 균형을 이룬(balanced) 벡터 시그널링 코드의 코드워드의 심볼의 세트 - 상기 다중 회선 버스의 임의의 하나의 회선은 네 개의 상이한 신호 값들 중 하나를 취할 수 있으며, 임의의 주어진 코드워드 내의 모든 심볼은 합해서 제로가 되고, 심볼의 상기 세트는 비-간단 직교 또는 단위 행렬(non-simple orthogonal or unitary matrix)의 행에 대응하는 서브채널 벡터를 갖는 입력 벡터의 변환을 나타내고, 상기 입력 벡터는 복수의 서브채널을 포함하고, (i) 적어도 하나의 서브채널은 대응하는 데이터 서브채널 벡터에 의해 반송되는 입력 데이터 신호에 대응하고 (ii) 적어도 하나의 서브채널은 상기 대응하는 데이터 서브채널 벡터에 직교하는 서브채널 벡터에 의해 반송되는 데이터 정렬된 스트로브 신호(data-aligned strobe signal)에 대응함 - 를 수신하는 단계;
    상기 코드워드의 심볼의 복수의 서브세트 사이의 복수의 비교 - 각각의 비교를 위해, 심볼의 각각의 서브세트는, 대응하는 MIC에 의해 자신에게 적용되는 입력 계수의 복수의 세트 중 입력 계수의 각각의 세트를 구비하고, 입력 계수의 상기 복수의 세트는 상기 비-간단 직교 또는 단위 행렬의 상기 행에 따라 선택되고, MIC 출력 신호의 상기 세트는 적어도 하나의 데이터 출력 신호 및 적어도 하나의 수신된 데이터 정렬된 스트로브 신호를 포함함 - 에 기초하여 MIC 출력 신호의 세트를 형성하는 단계; 및
    상기 적어도 하나의 수신된 데이터 정렬된 스트로브 신호에 따라 상기 적어도 하나의 데이터 출력 신호를 샘플링하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 데이터 출력 신호는 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 상승 에지 상에서 샘플링되는 것인, 방법.
  3. 제1항에 있어서,
    상기 적어도 하나의 데이터 출력 신호는 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 하강 에지 상에서 샘플링되는 것인, 방법.
  4. 제1항에 있어서,
    상기 입력 벡터는 입력 데이터 신호에 대응하는 4개의 서브채널 및 데이터 정렬된 스트로브 신호에 대응하는 1개의 서브채널을 포함하는 것인, 방법.
  5. 제4항에 있어서,
    심볼의 상기 세트의 각각의 심볼은 값의 세트 {+1, +1/3, -1/3, -1}로부터 선택되는 값을 갖는 것인, 방법.
  6. 삭제
  7. 제1항에 있어서,
    MIC 출력 신호의 상기 세트를 슬라이스하는 것에 의해 출력 비트의 세트를 형성하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    복수의 회선 상에서 상기 입력 벡터를 수신하는 단계;
    인코더를 사용하여, 서브채널 벡터 - 상기 서브채널 벡터는 상기 비-간단 직교 또는 단위 행렬의 행에 대응하고, 각각의 서브채널 벡터의 가중화(weighting)는 대응하는 입력 벡터 서브채널에 의해 결정됨 - 의 가중된 합을 나타내는 상기 코드워드의 심볼의 상기 세트를 생성하는 단계; 및
    다중 회선 버스 상에서 상기 코드워드의 상기 심볼을 제공하는 단계
    를 더 포함하는, 방법.
  9. 장치로서,
    다중 회선 버스를 통해 균형을 이룬 벡터 시그널링 코드의 코드워드의 심볼의 세트 - 상기 다중 회선 버스의 임의의 하나의 회선은 네 개의 상이한 신호 값들 중 하나를 취할 수 있으며, 임의의 주어진 코드워드 내의 모든 심볼은 합해서 제로가 되고, 심볼의 상기 세트는 비-간단 직교 또는 단위 행렬의 행에 대응하는 서브채널 벡터를 갖는 입력 벡터의 변환을 나타내고, 상기 입력 벡터는 복수의 서브채널을 포함하고, (i) 적어도 하나의 서브채널은 대응하는 데이터 서브채널 벡터에 의해 반송되는 입력 데이터 신호에 대응하고 (ii) 적어도 하나의 서브채널은 상기 대응하는 데이터 서브채널 벡터에 직교하는 서브채널 벡터에 의해 반송되는 데이터 정렬된 스트로브 신호에 대응함 - 를 수신하도록 구성되는 다중 회선 버스;
    상기 코드워드의 심볼의 복수의 서브세트 사이의 복수의 비교 - 각각의 비교를 위해, 심볼의 각각의 서브세트는, 대응하는 다중 입력 비교기(MIC)에 의해 자신에게 적용되는 입력 계수의 복수의 세트 중 입력 계수의 각각의 세트를 구비하고, 입력 계수의 상기 복수의 세트는 상기 비-간단 직교 또는 단위 행렬의 상기 행에 따라 선택되고, MIC 출력 신호의 상기 세트는 적어도 하나의 데이터 출력 신호 및 적어도 하나의 수신된 데이터 정렬된 스트로브 신호를 포함함 - 에 기초하여 다중 입력 비교기(MIC) 출력 신호의 세트를 형성하도록 구성되는 복수의 MIC; 및
    상기 적어도 하나의 수신된 데이터 정렬된 스트로브 신호에 따라 상기 적어도 하나의 데이터 출력 신호를 샘플링하도록 구성되는 복수의 샘플링 회로
    를 포함하는, 장치.
  10. 제9항에 있어서,
    상기 적어도 하나의 샘플링 회로는, 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 상승 에지 상에서 적어도 하나의 데이터 출력 신호를 샘플링하도록 구성되는 것인, 장치.
  11. 제9항에 있어서,
    적어도 하나의 샘플링 회로는, 적어도 하나의 수신된 데이터 정렬된 스트로브 신호의 하강 에지 상에서 적어도 하나의 데이터 출력 신호를 샘플링하도록 구성되는 것인, 장치.
  12. 제9항에 있어서,
    상기 입력 벡터는 입력 데이터 신호에 대응하는 4개의 서브채널 및 데이터 정렬된 스트로브 신호에 대응하는 1개의 서브채널을 포함하는 것인, 장치.
  13. 제9항에 있어서,
    심볼의 상기 세트의 각각의 심볼은 값의 세트 {+1, +1/3, -1/3, -1}로부터 선택되는 값을 갖는 것인, 장치.
  14. 삭제
  15. 제9항에 있어서,
    MIC 출력 신호의 상기 세트를 슬라이스하는 것에 의해 출력 비트의 세트를 생성하도록 구성되는 복수의 슬라이서를 더 포함하는, 장치.
  16. 제5항에 있어서,
    각각의 코드워드는 [+1, -1/3, -1/3, -1/3] 또는 [-1, +1/3, +1/3, +1/3]의 순열인 것인, 방법.
  17. 제13항에 있어서,
    각각의 코드워드는 [+1, -1/3, -1/3, -1/3] 또는 [-1, +1/3, +1/3, +1/3]의 순열인 것인, 장치.
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