JPS63305617A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
- Publication number
- JPS63305617A JPS63305617A JP62141754A JP14175487A JPS63305617A JP S63305617 A JPS63305617 A JP S63305617A JP 62141754 A JP62141754 A JP 62141754A JP 14175487 A JP14175487 A JP 14175487A JP S63305617 A JPS63305617 A JP S63305617A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- output
- fixed frequency
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000005070 sampling Methods 0.000 abstract description 3
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタルＰＬＬ回路に関し、特に精度を要求さ
れる分野のデジタルＰＬＬ回路に関する。
れる分野のデジタルＰＬＬ回路に関する。
従来のデジタルＰＬＬ回路の一例を第３図に示す。
入力信号は、一般にタイミング抽出回路から得られたタ
イミング信号の入力される場合が多い。
イミング信号の入力される場合が多い。
このデジタルＰＬＬ回路では、入力信号１１０のタイミ
ング周波数とほぼ等しい周波数で動作する固定周波数発
信器８Ａを用い、その出力を複数個のタップを持つ遅延
回路８に加え、そのタップ位置を判定回路６の出力で切
換える位相切換回路７から出力信号１１１を制御する。
ング周波数とほぼ等しい周波数で動作する固定周波数発
信器８Ａを用い、その出力を複数個のタップを持つ遅延
回路８に加え、そのタップ位置を判定回路６の出力で切
換える位相切換回路７から出力信号１１１を制御する。
位相比較器５には、位相切換回路７の出力信号１１１と
、外部より印加された入力信号１１０とが加えられる０
位相比較器５からこの２個の信号を比較した信号が判定
回路６に加えられ、その信号から入力信号１１０と出力
信号１１１との位相の進み・遅れを検出する。その結果
、判定回路６の出力は、位相切換回路７に対して、タッ
プ位置の切換を指令し、切換えられた状態で作動させ、
ふたたび判定回路６の出力による位相切換回路のタップ
の切換えを行う。
、外部より印加された入力信号１１０とが加えられる０
位相比較器５からこの２個の信号を比較した信号が判定
回路６に加えられ、その信号から入力信号１１０と出力
信号１１１との位相の進み・遅れを検出する。その結果
、判定回路６の出力は、位相切換回路７に対して、タッ
プ位置の切換を指令し、切換えられた状態で作動させ、
ふたたび判定回路６の出力による位相切換回路のタップ
の切換えを行う。
このような動作をくり返して、入力信号１１０と、位相
同期のとれた信号を出力するようになっていた。
同期のとれた信号を出力するようになっていた。
上述した従来のデジタルＰＬＬ回路は、位相比較器の出
力が入力信号と比較して進んでいるが遅れているかの２
値しかわからないなめ、入力信号に対しどの程度の位相
が違っているかが不明であるので、位相同期をとるため
には同一動作を繰り返して行う必要があった。
力が入力信号と比較して進んでいるが遅れているかの２
値しかわからないなめ、入力信号に対しどの程度の位相
が違っているかが不明であるので、位相同期をとるため
には同一動作を繰り返して行う必要があった。
上述した従来のデジタルＰＬＬ回路に対し、本発明は複
数個の位相比較器を用意し、固定周波数に対し、その周
期に比べて小さい時間ずつ遅延した信号を遅延回路によ
り生成し、入力信号と移相器との出力により一度に複数
個分の位相比較をするという独創的内容を有する。
数個の位相比較器を用意し、固定周波数に対し、その周
期に比べて小さい時間ずつ遅延した信号を遅延回路によ
り生成し、入力信号と移相器との出力により一度に複数
個分の位相比較をするという独創的内容を有する。
本発明のデジタルＰＬＬ回路は、あらがじめ定められた
遅延時間を有する遅延素子が複数個縦続接続されあらか
じめ定められた周波数の信号が入力される遅延回路と、
前記遅延素子ごとに出力される信号と外部から入力する
入力信号との位相比較を行い前記遅延素子から出力され
る信号ごとに前記位相比較の結果を出力する位相比較器
と、前記遅延素子ごとの前記位相比較の結果を入力しそ
の結果が反転するときの遅延素子の位置情報を出力する
エンコーダと、前記位置情報に対応する前記遅延素子の
出力信号を出力する選択回路とを備えて構成される。
遅延時間を有する遅延素子が複数個縦続接続されあらか
じめ定められた周波数の信号が入力される遅延回路と、
前記遅延素子ごとに出力される信号と外部から入力する
入力信号との位相比較を行い前記遅延素子から出力され
る信号ごとに前記位相比較の結果を出力する位相比較器
と、前記遅延素子ごとの前記位相比較の結果を入力しそ
の結果が反転するときの遅延素子の位置情報を出力する
エンコーダと、前記位置情報に対応する前記遅延素子の
出力信号を出力する選択回路とを備えて構成される。
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の作動を示すタイミング図であ
る。第１図を見るに本発明の一実施例は、遅延回路１と
、位相比較器２と、エンコーダ３と、選択回路４とを備
えている。
２図は本発明の一実施例の作動を示すタイミング図であ
る。第１図を見るに本発明の一実施例は、遅延回路１と
、位相比較器２と、エンコーダ３と、選択回路４とを備
えている。
第１図において、入力信号１００に近い周波数（同一で
あってもよい）で動作する固定周波数発振器ＩＡを用い
、１タツプごとにあらかじめ定められた時間τだけ遅延
する遅延素子をＮ個（Ｎは複数）縦列接続した遅延回路
１を用意する。ここで固定周波数発信器ＩＡから出力さ
れた固定周波数信号が遅延回路１に入力される。そして
時間τずつ遅延したＮ個の固定周波数信号が、位相比較
器２を構成するＮ個の位相比較素子にそれぞれ入力され
る。入力信号１００が位相比較器２のＮ個の位相比較素
子に入力され、遅延したＮ個の固定周波数信号との間で
、あらかじめ定められたサンプリングタイミングで位相
比較を行う、その結果は、Ｎ個の遅延した固定周波数信
号に対応した情報（例えば１ビツトの２値信号〉として
エンコーダ３へ送られる。
あってもよい）で動作する固定周波数発振器ＩＡを用い
、１タツプごとにあらかじめ定められた時間τだけ遅延
する遅延素子をＮ個（Ｎは複数）縦列接続した遅延回路
１を用意する。ここで固定周波数発信器ＩＡから出力さ
れた固定周波数信号が遅延回路１に入力される。そして
時間τずつ遅延したＮ個の固定周波数信号が、位相比較
器２を構成するＮ個の位相比較素子にそれぞれ入力され
る。入力信号１００が位相比較器２のＮ個の位相比較素
子に入力され、遅延したＮ個の固定周波数信号との間で
、あらかじめ定められたサンプリングタイミングで位相
比較を行う、その結果は、Ｎ個の遅延した固定周波数信
号に対応した情報（例えば１ビツトの２値信号〉として
エンコーダ３へ送られる。
このときの位相比較の状況は第２図に示されている。す
なわち入力信号１００に対して固定周波数信号が表わさ
れ、以下遅延した固定周波数信号の遅延時間をτからＮ
τまでを示している。これを入力信号１００に対応した
サンプリングタイミング１２０で位相比較を行うと、遅
延時間が２τ以下のときと、３τ〜Ｎτのときとでは位
相比較の結果が（例えば１ビツトの２値信号で表わした
とき）反転する。そこで、このうち位相比較の結果が反
転した次の固定周波数信号、すなわち遅延時間が３での
固定周波数信号を選択回路４がら、出力信号１０１とし
て出力すればよい。なお、このとき、固定周波数信号と
入力信号とが逆相となったときは、これを捨てて、正相
となるもののみを出力する。
なわち入力信号１００に対して固定周波数信号が表わさ
れ、以下遅延した固定周波数信号の遅延時間をτからＮ
τまでを示している。これを入力信号１００に対応した
サンプリングタイミング１２０で位相比較を行うと、遅
延時間が２τ以下のときと、３τ〜Ｎτのときとでは位
相比較の結果が（例えば１ビツトの２値信号で表わした
とき）反転する。そこで、このうち位相比較の結果が反
転した次の固定周波数信号、すなわち遅延時間が３での
固定周波数信号を選択回路４がら、出力信号１０１とし
て出力すればよい。なお、このとき、固定周波数信号と
入力信号とが逆相となったときは、これを捨てて、正相
となるもののみを出力する。
そのためエンコーダ３では、位相比較の結果が反転した
ときの遅延された固定周波数信号の立上り位置情報に変
換する。そのエンコーダ３の出方信号を選択回路に入力
して、入力信号と位相同期した固定周波数発振器の出方
を遅らせたものを選択し、これを出力信号１０１として
する。以下固定周波数発振器ＩＡの周期ごとに上述の過
程を行うので、時間τの精度で位相制御が可能である。
ときの遅延された固定周波数信号の立上り位置情報に変
換する。そのエンコーダ３の出方信号を選択回路に入力
して、入力信号と位相同期した固定周波数発振器の出方
を遅らせたものを選択し、これを出力信号１０１として
する。以下固定周波数発振器ＩＡの周期ごとに上述の過
程を行うので、時間τの精度で位相制御が可能である。
以上説明したように本発明は、デジタルＰＬＬ回路にお
いて一度に複数個分の位相比較を行うことにより、従来
の位相比較器の出力より精度のよい出力信号を最初から
得ることができるという効果がある。
いて一度に複数個分の位相比較を行うことにより、従来
の位相比較器の出力より精度のよい出力信号を最初から
得ることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の作動を示すタイミング図、第
３図は従来の技術によるデジタルＰＬＬ回路の構成を示
すブロック図。 １・・・遅延回路、ＩＡ・・・固定周波数発振器、２・
・・位相比較器、３・・・エンコーダ、４・・・選択回
路。 代理人 弁理士 内 原 音ど １：ｙ−ロ幻蹄ｍ：入力Ｃｊ￥５１０／ ： 士ｈ４８
ｉ竿３ 凹
２図は本発明の一実施例の作動を示すタイミング図、第
３図は従来の技術によるデジタルＰＬＬ回路の構成を示
すブロック図。 １・・・遅延回路、ＩＡ・・・固定周波数発振器、２・
・・位相比較器、３・・・エンコーダ、４・・・選択回
路。 代理人 弁理士 内 原 音ど １：ｙ−ロ幻蹄ｍ：入力Ｃｊ￥５１０／ ： 士ｈ４８
ｉ竿３ 凹
Claims (1)
- あらかじめ定められた遅延時間を有する遅延素子が複数
個縦続接続されあらかじめ定められた周波数の信号が入
力される遅延回路と、前記遅延素子ごとに出力される信
号と外部から入力する入力信号との位相比較を行い前記
遅延素子から出力される信号ごとに前記位相比較の結果
を出力する位相比較器と、前記遅延素子ごとの前記位相
比較の結果を入力しその結果が反転するときの遅延素子
の位置情報を出力するエンコーダと、前記位置情報に対
応する前記遅延素子の出力信号を出力する選択回路とを
備えて成ることを特徴とするデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141754A JPS63305617A (ja) | 1987-06-05 | 1987-06-05 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141754A JPS63305617A (ja) | 1987-06-05 | 1987-06-05 | デジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305617A true JPS63305617A (ja) | 1988-12-13 |
Family
ID=15299415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141754A Pending JPS63305617A (ja) | 1987-06-05 | 1987-06-05 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
-
1987
- 1987-06-05 JP JP62141754A patent/JPS63305617A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0220173B2 (ja) | ||
| EP1363399A3 (en) | Clock and data recovery circuit and clock control method thereof | |
| JP3467975B2 (ja) | 位相検出回路 | |
| JPS63305617A (ja) | デジタルｐｌｌ回路 | |
| JPH03127526A (ja) | 同期化装置 | |
| EP0094956B1 (en) | A method of bringing an oscillator into phase with an incoming signal and an apparatus for carrying out the method | |
| CA2062246A1 (en) | Synchronizing circuit | |
| JPS6130450B2 (ja) | ||
| JPH02156324A (ja) | データ入力装置 | |
| JPS6315517A (ja) | クロツク発生回路 | |
| JPS6412414B2 (ja) | ||
| JPH11205101A (ja) | 位相追従装置 | |
| JPS61224521A (ja) | 位相同期回路 | |
| JPH0417565B2 (ja) | ||
| JPS58139395A (ja) | シフトレジスタ | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH06244890A (ja) | ディジタル処理型直交検波回路 | |
| SU790218A1 (ru) | Устройство дл синхронизации сигналов тактовой последовательности | |
| JPS6012814B2 (ja) | 位相同期制御方式 | |
| JPH0239614A (ja) | 位相調整回路 | |
| JPH03187543A (ja) | クロック位相調整回路 | |
| JPH03198541A (ja) | 多点サンプリング回路 | |
| JPH01251215A (ja) | コンピュータの動作クロック切り換え回路 | |
| JPS62204622A (ja) | Ｄ／ａ変換器 | |
| JPH1093401A (ja) | クロック周波数逓倍回路 |