JP3346445B2 - 識別・タイミング抽出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号伝送の
受信回路において、受信信号を識別再生するクロックを
抽出し、識別再生を行う識別・タイミング抽出回路に係
り、特に、パケット状のバースト信号に瞬時に応答し、
クロックを抽出する識別・タイミング抽出回路に関する
ものである。

【０００２】

【背景技術】ディジタル伝送方式における識別・タイミ
ング抽出回路は、通信媒体を通して伝送されることによ
って劣化したデータ信号を受信し、これを識別再生し、
品質劣化のない伝送特性を実現する回路である。

【０００３】図１１は、入力データ、クロック、識別デ
ータの位相関係を示す図であり、図１２は、バースト伝
送波形の例を示す図である。

【０００４】上記ディジタル伝送方式で通常用いられて
いるＮＲＺ（Ｎｏｎｅ−ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒ
ｏ）符号による伝送方式では、クロック成分を送信しな
いので、上記識別再生を行うクロックを抽出することが
必要である。また、バーストデータ伝送システムにおい
ては、図１２に示すようなバースト状のパケット信号を
受信する。上記システムにおいて各データパケットの位
相が非同期である場合、各バースト入力データに対応
し、クロックを瞬時に抽出する必要がある。

【０００５】図１３は、バースト伝送用の識別・タイミ
ング抽出回路の先行例を示す図である。

【０００６】この識別・タイミング抽出回路の先行例
は、本件出願の発明者が特願平７−４２４３０号で開示
した回路であり、入力データの位相を伝送レートの１／
２周期位相だけ遅らせる遅延回路１と、排他的論理和回
路２と、論理反転回路３と、この論理反転回路３が出力
するゲーティング信号によって発振が制御される電圧制
御発振器４とによって構成され、入力データと遅延出力
との排他的論理和をとり、この反転信号をゲーティング
信号として、電圧制御発振器４の発振の開始／停止を制
御し、この電圧制御発振器４が出力する発振信号を、上
記識別再生を行うクロックとして使用するものである。

【０００７】図１４は、上記先行例におけるタイミング
チャー卜である。

【０００８】上記先行例においては、入力データと９０
度遅延されたデー夕との排他的論理和をとることによっ
て、ＮＲＺ信号の符号の切り替わりを検出し、これによ
って、クロックを出力する電圧制御発振器４の開始／停
止の位相制御信号を与えている。したがって、上記先行
例では、クロックを瞬時に抽出することができる。

【０００９】さらに、この排他的論理和回路２の出力信
号の反転信号をゲーティング信号とすることによって、
同符号連続時には、上記ゲーティング信号が常に“Ｈ”
になるので、電圧制御発振器４の発振周波数に応じて、
電圧制御発振器４が発振を続けるので、上記先行例で
は、入力データが同符号で連続している場合でも、クロ
ックを発生し続けることが可能になる。

【００１０】

【発明が解決しようとする課題】しかし、上記先行例に
おいては、クロツク周波数に関して、外部から基準クロ
ック、または基準となる発振周波数制御電圧を与える必
要がある。したがって、上記先行例においては、入力デ
ータと非同期の外部基準周波数によってクロック周波数
が決定されるので、伝送されるデータが揺らいだ場合、
クロックは追従できず、入力データを最適なタイミング
で識別再生ができない。特に、同符号が連続する場合に
は位相誤差が蓄積されるので、わずかな揺らぎも大きく
影響される。すなわち、周波数誤差によって、入力デー
タの同符号連続期間中に位相誤差が蓄積され、同符号連
続の時間が長ければ長い程、最適な識別・タイミングか
らのずれが大きくなり、入力データの識別誤りが生じる
という問題がある。

【００１１】図１５は、上記先行例において、同符号連
続期間に、周波数誤差によって位相誤差が蓄積される例
を示すタイミングチャートである。

【００１２】この図１５において、電圧制御発振器４の
周波数ｆと入力データの周波数ｆ₀とが一致している
（ｆ＝ｆ₀ ）場合、発振周波数ｆが入力データの周波数
ｆ₀ よりも高い（ｆ＞ｆ₀ ）場合、発振周波数ｆが入力
データの周波数ｆ₀ よりも低い（ｆ＜ｆ₀ ）場合につい
て示してある。

【００１３】周波数誤差（つまり、上記周波数ｆとｆ₀
との誤差（ｆ＞ｆ₀ 、ｆ＜ｆ₀ ））によって、入力デー
タにおける同符号が連続した場合の最終ビットでは、正
規の位相との位相誤差（ｆ−ｆ₀ ）が大きくなる。すな
わち、周波数誤差△ｆによる同符号連続後の位相誤差△
φは次の式によって表される（ｎは同符号連続ビット数
である）。 △φ＝（１／△ｆ）×ｎ 一方、入力データの同符号が連続する時間が長ければ長
い程、最適な識別・タイミングからのずれが大きくな
り、やがては識別誤りを生じさせてしまうという問題を
解決する方法としては、入力データと抽出クロックとを
同期させるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）
方式を使用することが考えられる。

【００１４】しかし、従来のＰＬＬは、周波数、位相の
同期引き込みに長い時間を必要とするために、互いに位
相が異なるバーストデータに対して瞬時に応答すること
ができず、したがって、上記識別・タイミング抽出回路
の先行例に従来のＰＬＬを単に組合せるだけでは、最適
なクロックを抽出することができないという問題があ
る。

【００１５】本発明は、バースト入力データからクロッ
クを瞬時に抽出でき、しかも、バースト入力データの同
符号が連続する時間が長くても、抽出されたクロックと
最適な識別・タイミングとのずれが少ない識別・タイミ
ング抽出回路を提供することを目的とするものである。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、バースト入力データを１／２周期遅延させる遅延回
路と、上記バースト入力データと上記遅延回路の出力信
号とを入力する排他的論理和回路と、上記排他的論理和
回路の出力信号を反転する論理反転回路とを具備する第
１のゲーティング回路と、この第１のゲーティング回路
が出力する第１のゲーティング信号によって発振が制御
される第１の電圧制御発振器と、この第１の電圧制御発
振器が出力するクロックに基づいてバースト入力データ
を識別する第１の識別回路とで構成されている識別・タ
イミング抽出回路において、上記バースト入力データの
立ち上がりを検出すると第２のゲーティング信号を出力
する第２のゲーティング回路と、上記第２のゲーティン
グ信号によって発振が制御される第２の電圧制御発振器
と、上記バースト入力データを１／2周期遅延させた信
号と上記バースト入力データとの排他的論理をとった信
号であって上記バースト入力データのクロック周波数の
成分が抽出された信号と、上記第２の電圧制御発振器が
出力するクロックとの位相を比較する位相比較器と、こ
の位相比較器の出力信号の高周波成分を除去するローパ
スフィルタとを有し、上記第１の電圧制御発振器の発振
周波数制御端子と上記第２の電圧制御発振器の発振周波
数制御端子とが上記ローパスフィルタの出力端子に接続
されている識別・タイミング抽出回路である。

【００１７】請求項２に記載の発明は、バースト入力デ
ータを１／２周期遅延させる遅延回路と、上記バースト
入力データと上記遅延回路の出力信号とを入力する排他
的論理和回路と、上記排他的論理和回路の出力信号を反
転する論理反転回路とを具備する第１のゲーティング回
路と、この第１のゲーティング回路が出力する第１のゲ
ーティング信号によって発振が制御される第１の電圧制
御発振器と、この第１の電圧制御発振器が出力するクロ
ックに基づいてバースト入力データを識別する第１の識
別回路とで構成されている識別・タイミング抽出回路に
おいて、上記バースト入力データの立ち上がりを検出す
ると第２のゲーティング信号を出力する第２のゲーティ
ング回路と、上記第２のゲーティング信号によって発振
が制御される第２の電圧制御発振器と、上記第２の電圧
制御発振器が出力するクロックに基づいて上記バースト
入力データを識別する第２の識別回路と、上記第１の識
別回路が出力した識別信号と上記第２の識別回路が出力
した識別信号とを比較する位相比較器と、この位相比較
器の出力信号の高周波成分を除去するローパスフィルタ
とを有し、上記第１の電圧制御発振器の発振周波数制御
端子と上記第２の電圧制御発振器の発振周波数制御端子
とが上記ローパスフィルタの出力端子に接続されている
識別・タイミング抽出回路である。

【００１８】また、請求項３に記載の発明は、位相比較
器における位相比較入力時にのみ、位相比較器の出力と
ローパスフィルタとを接続するサンプルホールドスイッ
チを有するものである。

【００１９】

【００２０】

【実施例】図１は、本発明の第１の実施例である識別・
タイミング抽出回路ＴＣ１を示す図である。

【００２１】この識別・タイミング抽出回路ＴＣ１は、
クロックゲーティング回路（第１のゲーティング回路）
１０と、ゲーティング付電圧制御発振器（第１の電圧制
御発振器）４ａと、バーストＰＬＬ１１と、第１の識別
回路５ａとによって構成されている。

【００２２】クロックゲーティング回路１０は、バース
ト入力データＤａｔａ ｉｎの符号切り替わり時に、１
／２周期のパルスを発生する回路であり、１／２周期遅
延１ａと排他的論理和回路２ａと論理反転回路３とによ
って構成されている。なお、クロックゲーティング回路
１０が出力する第１のゲーティング信号Ｇａｔｉｎｇ＃
１を、第１の電圧制御発振器４ａのゲーティング入力と
している。

【００２３】バーストＰＬＬ１１は、第２のバーストゲ
ーティング回路（第２のゲーティング回路）６と、ゲー
ティング付電圧制御発振器（第２の電圧制御発振器）４
ｂと、１／２周期遅延１ｂと、排他的論理和回路２ｂ
と、位相比較器８と、ローパスフィルタ７とによって構
成されている。なお、電圧制御発振器４ａが出力するク
ロックに基づいて、第１の識別回路５ａが入力データを
識別する。

【００２４】第２のゲーティング回路６は、バースト入
力データＤａｔａ ｉｎの先頭符号の立ち上がりを検出
し、第２のゲーティング信号Ｇａｔｉｎｇ＃２を出力す
る回路であり、バーストＰＬＬ１１におけるゲーティン
グ付電圧制御発振器４ｂの発振を制御するものである。

【００２５】第２の遅延回路１ｂは、バースト入力デー
タＤａｔａ ｉｎを、伝送レートの１／２周期分だけ遅
延させる回路である。第２の排他的論理和回路２ｂは、
遅延回路１ｂによって遅延された信号と上記バースト入
力データＤａｔａ ｉｎとの２つの信号のＥＸ−ＯＲ論
理をとる回路である。

【００２６】位相比較器８は、第２の排他的論理和回路
２ｂの信号と第２のゲーティング回路６の信号とを位相
比較するものである。ローパスフィルタ７は、位相比較
器８の出力信号の高周波成分を除去するものである。

【００２７】第２の電圧制御発振器４ｂは、発振周波数
制御端子を具備し、第２のゲーティング回路６の出力信
号によって発振を制御するものである。また、第２の電
圧制御発振器４ｂの発振周波数制御電圧端子と、第１の
クロック生成用である第１の電圧制御発振器４ａの発振
周波数制御電圧端子とがローパスフィルタ７の出力端子
に接続されている。

【００２８】なお、クロックゲーティング回路１０は、
遅延回路と排他的論理和回路と論理反転回路とを具備す
る第１のゲーティング回路の例である。電圧制御発振器
４ａは、第１のゲーティング回路が出力する第１のゲー
ティング信号によって発振が制御される第１の電圧制御
発振器の例である。第１の識別回路５ａは、第１の電圧
制御発振器が出力するクロックに基づいてバースト入力
データを識別する第１の識別回路の例である。

【００２９】また、バーストゲーティング回路６は、バ
ースト入力データの先頭符号の立ち上がりを検出すると
第２のゲーティング信号を出力する第２のゲーティング
回路の例である。電圧制御発振器４ｂは、第２のゲーテ
ィング信号によって発振が制御される第２の電圧制御発
振器の例である。さらに、位相比較器８は、バースト入
力データのクロック周波数の成分が抽出された信号と第
２の電圧制御発振器が出力するクロックとの位相を比較
する位相比較器の例である。

【００３０】次に、上記実施例の動作について説明す
る。

【００３１】図２は、上記実施例の動作を示すタイミン
グチャートである。

【００３２】ＮＲＺ（Ｎｏｎｅ−ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ）のバースト入力データＤａｔａ ｉｎを、伝
送レートの１／２周期分だけ遅延回路１ａが遅延させ、
この遅延された信号とバースト入力データＤａｔａ ｉ
ｎとの２つの信号を排他的論理和回路２ａがＥＸ−ＯＲ
論理をとり、この信号を論理反転回路３が反転すること
によって、クロックゲーティング信号Ｇａｔｉｎｇ＃１
を得る。

【００３３】すなわち、クロックゲーティング信号Ｇａ
ｔｉｎｇ＃１は、バースト入力データＤａｔａ ｉｎの
符号切り替わり時に１／２周期のパルスを発生し、バー
スト入力データＤａｔａ ｉｎの同符号連続時に、
“Ｈ”レベルを送出する。

【００３４】そして、クロックゲーティング信号Ｇａｔ
ｉｎｇ＃１を、電圧制御発振器４ａの発振の停止／開始
の制御信号として用い、電圧制御発振器４ａがクロック
ＣＬＫ＃１を出力する。つまり、バースト入力データＤ
ａｔａ ｉｎの符号切り替わり時に、電圧制御発振器４
ａが１／２周期のクロックＣＬＫ＃１を出力し、バース
ト入力データＤａｔａ ｉｎの同符号連続時に、クロッ
クゲーティング信号Ｇａｔｉｎｇ＃１が“Ｈ”レベルに
なるので、この期間では、ローパスフィルタ７が出力す
る電圧に応じた周波数のパルス（クロックＣＬＫ＃１）
を電圧制御発振器４ａが出力する。そして、このクロッ
クＣＬＫ＃１を使用して、第１の識別回路５ａがデータ
再生を行う。

【００３５】一方、遅延回路１ｂと排他的論理和回路２
ｂとによってクロックパルス検出信号が発生し、このク
ロックパルス検出信号の位相と電圧制御発振器４ｂが出
力するパルスの位相とが位相比較器８で比較され、この
比較結果の信号中の高周波成分がローパスフィルタ７に
よって除去され、このローパスフィルタ７の出力電圧に
応じた周波数のパルスが電圧制御発振器４ｂから出力さ
れる。

【００３６】つまり、入力データの位相に対応したクロ
ックパルス検出信号と電圧制御発振器４ｂの出力パルス
の位相がロックされ、ローパスフフィルタ７の出力電圧
は上記２つの比較パルスの位相差がなくなるように一定
に維持される。ローパスフィルタ７の出力電圧は、バー
スト入力データＤａｔａ ｉｎの同符号連続時において
も、一定に維持される。

【００３７】ところで、電圧制御発振器４ｂは、クロッ
ク用の電圧制御発振器４ａと同一の回路構成を有し、ま
た、上記のように、ローパスフィルタ７の出力電圧は、
バースト入力データＤａｔａ ｉｎの同符号連続時にお
いても、一定に維持されるので、このローパスフィルタ
７の出力電圧によって発振周波数が制御される電圧制御
発振器４ａは、一定の周波数のクロックを発生する。

【００３８】すなわち、電圧制御発振器４ａは、バース
ト入力データＤａｔａ ｉｎの同符号連続時において
も、一定の周波数のクロックを発生する。また、この場
合、ローパスフィルタ７の出力電圧は、バースト入力デ
ータＤａｔａ ｉｎから検出されたクロックと同じ周波
数のクロックであるので、バースト入力データＤａｔａ
ｉｎの同符号連続時においても、電圧制御発振器４ａ
は、適切なクロックとずれがないクロックを発生する。

【００３９】また、電圧制御発振器４ｂは、ゲーティン
グ回路６が検出したバースト入力データの立ち上がりと
同時に動作を開始するので、電圧制御発振器４ｂはバー
スト入力データからクロックを瞬時に抽出でき、また、
電圧制御発振器４ａも、バースト入力データからクロッ
クを瞬時に抽出できる。

【００４０】したがって、バースト入力データと同相の
クロックＣＬＫ＃２が瞬時に得られ、これによって、従
来のＰＬＬの引き込み時間よりも、バーストＰＬＬ１１
における引き込み時間が短くなる。

【００４１】さらに、クロック用電圧制御発振器４ａの
発振周波数は、データ速度との誤差をある程度許容する
ので、引き込み期間中でも識別クロックの抽出が可能で
ある。すなわち、上記実施例においては、クロックゲー
ティング回路１０のゲーティング信号Ｇａｔｉｎｇ＃１
の位相によって、クロックの識別・タイミングが決定さ
れるので、発振器４ａ、４ｂの周波数誤差によってクロ
ックのＤｕｔｙ比は若干劣化するものの、一定の最適な
識別点は維持される。

【００４２】次に、上記識別・タイミング抽出回路ＴＣ
１の変形例である識別・タイミング抽出回路ＴＣ２の構
成について説明する。

【００４３】図３は、識別・タイミング抽出回路ＴＣ２
を示す図である。

【００４４】この識別・タイミング抽出回路ＴＣ２は、
識別・タイミング抽出回路ＴＣ１におけるバーストＰＬ
Ｌ１１の代りに、バーストＰＬＬ１１ａを設けたもので
あり、バーストＰＬＬ１１ａは、入カデータからクロッ
クパルス（位相比較用パルス）を作る検出回路として、
クロックゲーティング回路１０の一部を共用した回路で
ある。つまり、位相比較器８ａは、クロックゲーティン
グ回路１０における排他的論理和回路２ａの出力信号と
第２の電圧制御発振器４ｂの出力信号との位相を比較す
るものである。

【００４５】識別・タイミング抽出回路ＴＣ２において
も、識別・タイミング抽出回路ＴＣ１と同様の動作を行
う。

【００４６】図４は、ゲーティング付電圧制御発振器４
ａ、４ｂの具体的例を示す回路図である。

【００４７】ゲーティング付電圧制御発振器４ａ、４ｂ
は、奇数個の論理反転回路３と、論理積回路５１とで構
成され、発振周波数制御用電圧印加端子５２と、発振開
始／停止制御用電圧印加端子５３と、クロック出力端子
５４とを有する。発振周波数制御用電圧印加端子５２
は、ローパスフィルタ７の出力端子に接続され、発振開
始／停止制御用電圧印加端子５３は、クロックゲーティ
ング回路１０の出力端子、またはバーストゲーティング
回路６の出力端子に接続されている。

【００４８】ゲーティング付電圧制御発振器４ａ、４ｂ
は、論理反転回路３を奇数個接続したリング発振器を基
本構成としている。また、論理反転回路３のループの中
に、論理積回路５１を挿入することによって、ゲーティ
ング機能を容易に実現することが可能である。すなわ
ち、論理積回路５１の一方の入力をリング発振器のルー
プとし、論理積回路５１の他方の入力に、発振器の発振
／停止を制御する制御信号Ｇａｔｉｎｇ Ｓｉｇｎａｌ
（ゲーティング信号Ｇａｔｉｎｇ＃１またはＧａｔｉｎ
ｇ＃２）を印加する。そして、電圧制御発振器４ａ、４
ｂの発振制御端子５３に“Ｈ”が入力されると、発振ル
ープが形成され発振し、逆に、発振制御端子５３に
“Ｌ”が入力される（バースト入力データが検出されな
くなる）と、論理積出カレベルは固定されるので、発振
ループが切断され発振が停止する。

【００４９】また、図４に示す発振器４ａ、４ｂにおい
ては、外部から制御電圧を与えることによって、発振周
波数を制御することができる。つまり、発振周波数を制
御する場合、たとえば、論理反転回路３に電流源を接続
し、この電流源を調整することによって、ループを形成
するトランジスタの時定数が変化するので、発振周波数
が変化する。

【００５０】図５は、バーストゲーティング回路６の具
体例の説明図であり、図５（１）は、バーストゲーティ
ング回路６を示す回路図であり、図５（２）は、そのタ
イミングチャートである。

【００５１】バーストゲーティング回路６は、ピーク検
出用ダイオード６１と、レベルホールド容量６２と、リ
セット用ＦＥＴ６３と、インバータアンプ（論理反転回
路）３とで構成されている。

【００５２】図５（１）に示すように、バーストゲーテ
ィング回路６が出力するバーストゲーティング信号Ｇａ
ｔｉｎｇ＃２は、リセット信号Ｒｅｓｅｔによって一
旦、“Ｌ”にリセットされ、バースト入力データＤａｔ
ａ ｉｎを検出すると“Ｈ”になり、次のリセット信号
Ｒｅｓｅｔを受けるまで“Ｈ”を保持する。

【００５３】図６は、本発明の他の実施例である識別・
タイミング抽出回路ＴＣ３を示す回路図である。

【００５４】識別・タイミング抽出回路ＴＣ３は、クロ
ックゲーティング回路１０と、ゲーティング付電圧制御
発振器４ａと、識別回路５ａと、バーストＰＬＬ１１ｂ
とで構成されている。バーストＰＬＬ１１ｂは、バース
トゲーティング回路６と、位相比較器８ａと、ローパス
フィルタ７と、ゲーティング付電圧制御発振器４ｂと、
インバータと、識別回路５ｂとで構成されている。

【００５５】識別・タイミング抽出回路ＴＣ３は、識別
・タイミング回路ＴＣ１において、ＰＬＬの発振器４ｂ
が出力するクロックＣＬＫ＃２によって、バースト入カ
データを識別する第２の識別回路５ｂを新たに備え、第
１の識別器５ａによる再生データＤＥＣ＃１と、第２の
識別器５ｂによる再生データＤＥＣ＃２とを、位相比較
器８ａが位相比較し、この位相比較結果のうちの高周波
成分をローパスフィルタ７が除去するものである。

【００５６】図７は、識別・タイミング抽出回路ＴＣ３
のタイミングチャートである。

【００５７】まず、クロックゲーティング信号Ｇａｔｉ
ｎｇ＃１、バーストゲーティング信号Ｇａｔｉｎｇ＃２
は、識別・タイミング抽出回路ＴＣ１の場合と同様に生
成される。

【００５８】そして、バーストゲーティング信号Ｇａｔ
ｉｎｇ＃２に応じて発振開始の位相が制御されたＰＬＬ
のクロックＣＬＫ＃２によって識別再生されたデータＤ
ＥＣ＃２と、クロックゲーティング信号Ｇａｔｉｎｇ＃
１に応じて発振の開始／停止が制御されたクロックＣＬ
Ｋ＃１によって識別再生された再生データＤＥＣ＃１と
を、位相比較器８ａが位相比較する。

【００５９】したがって、位相比較を行う２つの入力デ
ータは、基本的に同一の論理パターンになるので、デー
タとクロックとを比較する場合に、同符号連続時に比較
する論理バターンが異なることによって生じる位相比較
誤差を排除できる。

【００６０】図７に示すタイミングチャートにおいて、
立ち下がり比較の例を示しているが、上記のように、位
相比較器８ａに入力される再生データＤＥＣ＃１とＤＥ
Ｃ＃２とは同一論理パターンになり、論理的な位相誤差
は生じない。したがって、同符号連続時の位相誤差が低
減され、クロック周波数の保持特性が向上する。

【００６１】上記識別・タイミング抽出回路ＴＣ３にお
いては、同符号連続時における位相を比較せずに、変化
点のみを位相比較するので、識別・タイミング抽出回路
ＴＣ１よりも、位相比較誤差が少なくなる。

【００６２】図８は、本発明の別の実施例である識別・
タイミング抽出回路ＴＣ４を示すブロック図である。

【００６３】識別・タイミング抽出回路ＴＣ４は、クロ
ックゲーティング回路１０と、ゲーティング付電圧制御
発振器４ａと、識別回路５ａと、バーストＰＬＬ１１ｃ
とで構成されている。

【００６４】バーストＰＬＬ１１ｃは、バーストゲーテ
ィング回路６と、位相比較器８ｂと、サンプルホールド
制御回路９０と、サンプルホールドスイッチ付きローパ
スフィルタ９１と、ゲーティング付電圧制御発振器４ｂ
と、識別回路５ｂと、遅延回路１ｃとで構成されてい
る。

【００６５】識別・タイミング抽出回路ＴＣ４は、電圧
制御発振器４ｂによるクロックＣＬＫ＃２によってバー
スト入カデータを識別する第２の識別回路５ｂを新たに
備え、第１、第２の識別回路５ａ、５ｂによる再生デー
タＤＥＣ＃１とＤＥＣ＃２とを位相比較器８ｂが比較
し、識別データＤＥＣ＃２をＴ／２遅延させる遅延回路
１ｃと、遅延回路１ｃの出力信号とバースト入力データ
とを入力するサンプルホールド制御回路９０と、この制
御回路９０の制御信号によって位相比較器８ｂとローパ
スフィルタ７ａとの接続をオン／オフするサンプルホー
ルドスイッチ付ローパスフィルタ９１とを備えているも
のである。

【００６６】次に、サンプルホールドスイッチ付ローパ
スフィルタ９１の具体的な実施例を示す。

【００６７】図９は、識別・タイミング抽出回路ＴＣ４
におけるサンプルホールドスイッチ付ローパスフィルタ
９１の具体例を示す図であり、図９（１）はその回路構
成例を示す図であり、図９（２）はそのタイミングチャ
ートである。

【００６８】サンプルホールドスイッチ付ローパスフィ
ルタ９１は、サンプルホールド制御回路９０と、サンプ
ルホールドスイッチ９２と、ローパスフィルタ７ａとを
有する。サンプルホールド制御回路９０は、バースト入
力データＤａｔａ ｉｎと遅延回路１ｃの出力データと
を入力する排他的論理和回路と、この排他的論理和回路
の出力と遅延回路１ｃの出力データとを入力する論理積
回路とによって構成されている。サンプルホールドスイ
ッチ９２として通常のＣＭＯＳスイッチが使用され、ロ
ーパスフィルタ７ａとして一般的なラグ・リードフィル
タが使用されている。

【００６９】サンプルホールド制御回路９０は、図９
（２）に示すように、位相比較時にのみ、サンプルホー
ルドスイッチ９２をオンする。逆にいえば、位相比較時
以外の期間には、サンプルホールドスイッチ９２をオフ
しているので、この位相比較時以外の期間には、ローパ
スフィルタ７ａを構成するコンデンサが回路的にオープ
ンにされるので、リーク電流が流れず、ローパスフィル
タ７ａが出力する発振周波数制御電圧の変化が少なく、
識別・タイミング抽出回路ＴＣ１、ＴＣ２よりも、位相
比較誤差がさらに少なくなる。

【００７０】図１０は、識別・タイミング抽出回路ＴＣ
４のシミュレーション結果を示す図である。

【００７１】バースト入力データに対応した抽出クロッ
クが瞬時に得られ、この抽出クロックによって識別デー
タが再生なされていることを確認できる。バーストゲー
ティングＰＬＬ１１ｃによって、バースト入力データと
ともにデータの先頭から位相がほば等しい比較データを
得ることができる。さらに、バースト間の同符号連続期
間（識別データにおける“Ｌ”）においては、発振周波
数制御電圧Ｖｒｅｆがサンプルホールドによって保持さ
れ、このために、バースト入カデータと同期した一定の
発振周波数のクロックを送出し続けていることがわか
る。

【００７２】上記各実施例において、バースト入力デー
タの受信と同時に、クロックの位相を同期することがで
き、バースト入力データの先頭ビットから符号識別する
ことが可能になる。さらに、バースト入カデータとクロ
ック信号との同期を高速にとることができるので、識別
の位相誤差を低減でき、同符号連続耐性が高くなる。さ
らに、ＰＬＬ構成によって、基準発振器等の外部部品が
不要となり、これによって、バーストデータ伝送を行う
受信器において、識別・タイミング抽出回路の高速応答
と識別位相の高精度化とが可能でになる。さらに、構成
が容易であるために、一般的なＣＭＯＳによる構成が可
能となり、受信回路の小型、経済化に有効である。

【００７３】

【発明の効果】本発明によれば、識別・タイミング抽出
回路において、バースト入力データからクロックを瞬時
に抽出でき、しかも、バースト入力データの同符号が連
続する時間が長くても、抽出されたクロックと最適な識
別・タイミングとのずれが少ないという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である識別・タイミング
抽出回路ＴＣ１を示す図である。

【図２】上記実施例の動作を示すタイミングチャートで
ある。

【図３】識別・タイミング抽出回路ＴＣ２を示す図であ
る。

【図４】ゲーティング付電圧制御発振器４ａ、４ｂの具
体例を示す回路図である。

【図５】バーストゲーティング回路６の具体例の説明図
である。

【図６】本発明の他の実施例である識別・タイミング抽
出回路ＴＣ３を示す回路図である。

【図７】識別・タイミング抽出回路ＴＣ３のタイミング
チャートである。

【図８】本発明の別の実施例である識別・タイミング抽
出回路ＴＣ４を示すブロック図である。

【図９】識別・タイミング抽出回路ＴＣ４におけるサン
プルホールドスイッチ付ローパスフィルタ９１の具体例
を示す図である。

【図１０】識別・タイミング抽出回路ＴＣ４のシミュレ
ーション結果を示す図である。

【図１１】入力データ、クロック、識別データの位相関
係を示す図である。

【図１２】バースト伝送波形の例を示す図である。

【図１３】バースト伝送用識別・タイミング抽出回路の
先行例を示す図である。

【図１４】上記先行例におけるタイミングチャー卜であ
る。

【図１５】上記先行例において、同符号連続期間に、周
波数誤差によって位相誤差が蓄積される例を示すタイミ
ングチャートである。

【符号の説明】

１ａ、１ｂ、１ｃ…１／２周期遅延回路、 ２ａ、２ｂ…排他的論理和、 ３…論理反転回路、 ４ａ…第１のゲーティング付電圧制御発振器、 ４ｂ…第２のゲーティング付電圧制御発振器、 ５ａ…第１の識別回路、 ５ｂ…第２の識別回路、 ６…バーストゲーティング回路、 ７…ローパスフィルタ、 ８、８ａ、８ｂ…位相比較器、 １０…クロックゲーティング回路、 １１、１１ａ、１１ｂ、１１ｃ…バーストＰＬＬ、 ３１…リセット端子、 ５１…論理積回路、 ５２…発振周波数制御端子、 ５３…ゲーティング端子、 ９０…サンプルホールド制御回路、 ９１…サンプルホールドスイッチ付きローパスフィル
タ、 ９２…サンプルホールドスイッチ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−53950（ＪＰ，Ａ) 特開 平６−224893（ＪＰ，Ａ) 特開 平６−232857（ＪＰ，Ａ) 特開 平６−188898（ＪＰ，Ａ) 特開 平５−14538（ＪＰ，Ａ) 特開 平５−91098（ＪＰ，Ａ) 特開 平２−76429（ＪＰ，Ａ) 特開 昭58−95447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H04L 7/027 H03L 7/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 バースト入力データを１／２周期遅延さ
   せる遅延回路と、上記バースト入力データと上記遅延回
   路の出力信号とを入力する排他的論理和回路と、上記排
   他的論理和回路の出力信号を反転する論理反転回路とを
   具備する第１のゲーティング回路と、この第１のゲーテ
   ィング回路が出力する第１のゲーティング信号によって
   発振が制御される第１の電圧制御発振器と、この第１の
   電圧制御発振器が出力するクロックに基づいてバースト
   入力データを識別する第１の識別回路とで構成されてい
   る識別・タイミング抽出回路において、 上記バースト入力データの立ち上がりを検出すると第２
   のゲーティング信号を出力する第２のゲーティング回路
   と； 上記第２のゲーティング信号によって発振が制御される
   第２の電圧制御発振器と；上記バースト入力データを１／2周期遅延させた信号と
   上記バースト入力データとの排他的論理をとった信号で
   あって上記バースト入力データのクロック周波数の成分
   が抽出された信号と、 上記第２の電圧制御発振器が出力
   するクロックとの位相を比較する位相比較器と； この位相比較器の出力信号の高周波成分を除去するロー
   パスフィルタと； を有し、上記第１の電圧制御発振器の発振周波数制御端
   子と上記第２の電圧制御発振器の発振周波数制御端子と
   が上記ローパスフィルタの出力端子に接続されているこ
   とを特徴とする識別・タイミング抽出回路。
2. 【請求項２】 バースト入力データを１／２周期遅延さ
   せる遅延回路と、上記バースト入力データと上記遅延回
   路の出力信号とを入力する排他的論理和回路と、上記排
   他的論理和回路の出力信号を反転する論理反転回路とを
   具備する第１のゲーティング回路と、この第１のゲーテ
   ィング回路が出力する第１のゲーティング信号によって
   発振が制御される第１の電圧制御発振器と、この第１の
   電圧制御発振器が出力するクロックに基づいてバースト
   入力データを識別する第１の識別回路とで構成されてい
   る識別・タイミング抽出回路において、 上記バースト入力データの立ち上がりを検出すると第２
   のゲーティング信号を出力する第２のゲーティング回路
   と； 上記第２のゲーティング信号によって発振が制御される
   第２の電圧制御発振器と； 上記第２の電圧制御発振器が出力するクロックに基づい
   て上記バースト入力データを識別する第２の識別回路
   と； 上記第１の識別回路が出力した識別信号と上記第２の識
   別回路が出力した識別信号とを比較する位相比較器と； この位相比較器の出力信号の高周波成分を除去するロー
   パスフィルタと； を有し、上記第１の電圧制御発振器の発振周波数制御端
   子と上記第２の電圧制御発振器の発振周波数制御端子と
   が上記ローパスフィルタの出力端子に接続されているこ
   とを特徴とする識別・タイミング抽出回路。
3. 【請求項３】 請求項２において、 上記位相比較器における位相比較入力時にのみ、上記位
   相比較器の出力と上記ローパスフィルタとを接続するサ
   ンプルホールドスイッチを有することを特徴とする識別
   ・タイミング抽出回路。