JP5300671B2 - クロックリカバリ回路およびデータ再生回路 - Google Patents

Description

本発明は、受信信号からクロック信号を復元するクロックリカバリ（Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ）回路および、復元したクロック信号を用いてデータ信号を再生するデータ再生回路に関する。

例えばＧＨｚクラスの高速データ通信の多くでは、パラレルデータを一旦シリアルデータに変換して伝送を行い、受信機側でシリアルデータをパラレルデータに変換する手法が採用されている。

この種の高速シリアルデータ通信に適用される一般的な受信機では、シリアルデータから復元したクロック信号を使用して受信データに同期させた状態でシリアルデータのサンプリングを行うと共に、受信機側のクロックに同期させてデータを再生することが行われる。このように、受信したシリアルデータからクロック信号を復元する回路がクロックリカバリ回路であり、復元したクロック信号を用いてシリアルデータを再生する回路がデータ再生回路である。

クロックリカバリ回路では、受信データに含まれるジッタ成分を除去して安定した同期クロックを生成して、シリアルデータのサンプリングを行う必要がある。このため、クロックリカバリ回路には、ジッタ除去のためのフィルタ機能を有する回路（フィルタ回路）が必要となる。

クロックリカバリ回路に設けられたフィルタ回路は、受信したシリアルデータにおける遷移エッジの情報をパラレル化した後のデータに対してデジタルフィルタ処理を行う。このデジタルフィルタ処理により、低周波から高周波成分までのジッタ成分が除去された安定した同期クロックが生成される。

一方、高速シリアルデータ通信で使用する信号には高いレベルのＥＭＩノイズが含まれている。このため、ＥＭＩノイズの低減のため、送信機側にてシリアルデータの生成クロックにスペクトル拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ：以下「ＳＳＣ」と表記）を用いる技法が登場した。

このＳＳＣでは、スペクトル拡散されたクロックを用いて送信される送信データの周波数は、受信機側のクロックに対して、例えば数ｋＨｚの周期で周波数変調（数１００〜数１０００ｐｐｍ）されており、非常に高周波で変調された信号と見なすことができる。このため、クロックリカバリ回路には、高周波変調されたジッタ成分に追従する機能も要求される。

このように、ＳＳＣ技法を適用したクロックリカバリ回路には、低周波成分から高周波成分までのジッタ成分の除去と、高周波で変調された信号への追従という、相反する動作が要求されることになる。

なお、ＳＳＣ技法を適用したクロックリカバリ回路に係る従来技術として、下記特許文献１に示されたものがある（特許文献１では、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路として開示されている）。この特許文献１に示されるＣＤＲ回路は、復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成するサンプラと、シリアルサンプリングパルスをパラレルデータに変換し、パラレルデータから相対的に低速の複数の位相信号を生成し、複数の位相信号を用いて相対的に高速の一つである位相制御信号を生成するＣＤＲループと、位相制御信号に応答して外部から提供される基準クロック信号の位相を進めるか遅らせるようにすることで復元クロック信号を生成する位相補間器を備えて構成されている。

この特許文献１では、小さい位相誤差を有しながら、高速で動作するＣＤＲ回路を提供することができるとしている。しかしながら、特許文献１に示されたＣＤＲ回路では、ＣＤＲループが生成する位相制御信号は、クロック信号の２ｎ分の１（９０度間隔の位相差を有する４相クロック信号を用いる場合であってもクロック信号のｎ分の２）の周波数で動作するに過ぎない。例えば、高速シリアルデータのビットレートが１ＧＨｚであり、高速シリアルデータを１０ビットのパラレルデータに変換する（ｎ＝１０）場合、５０ＭＨｚ（速くても高々２００ＭＨｚ）の周波数でしか動作することができない。したがって、特許文献１に示されたＣＤＲ回路では、１回の位相調整量が大きくならざるを得ず、高速シリアルデータ通信の通信速度が大きくなるに従い、あるいはシリアルパラレル変換のビット数が大きくなるに従って、クロックジッタが増大するという課題があった。

特開２００７−６０６５２号公報

本発明は、クロックジッタを低減可能なクロックリカバリ回路およびデータ再生回路を提供することを目的とする。

本願発明の一態様によれば、第１のクロック信号に同期してシリアル入力信号をサンプリングし、サンプリングデータを出力するサンプラと、前記サンプリングデータに基づき、前記第１のクロック信号と前記シリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を出力する位相比較回路と、第２のクロック信号に同期して、前記シリアル位相情報信号をシリアルパラレル変換し、パラレル位相情報信号を出力するシリアルパラレル変換回路と、前記パラレル位相情報信号に基づき、前記第１のクロック信号に対する前記シリアル入力信号のクロックの周波数偏差を位相量に換算した位相偏差信号および前記第１のクロック信号と前記シリアル入力信号のクロックとの位相のズレの方向を判定する瞬時的な位相の遅れ／進みを表す位相遅進信号を演算するデジタルフィルタ回路と、前記位相偏差信号と前記位相遅進信号とに基づき、前記第１のクロック信号の位相を制御する位相制御信号を生成し、前記第２のクロック信号よりも高速な第３のクロック信号に同期して、前記位相制御信号を出力する位相制御量処理回路と、前記位相制御信号に基づき、基準クロック信号の位相を調整し前記第１のクロック信号を出力する位相補間回路と、を備えたことを特徴とするクロックリカバリ回路が提供される。

本発明によれば、クロックジッタが減少し、ジッタ耐性性能が向上するという効果を奏する。

図１は、クロックリカバリ回路の全体構成図。 図２は、位相制御量処理回路の詳細構成図。 図３は、位相制御信号の時間変化の様子を示す図。 図４は、リングレジスタに適用可能なシフトレジスタの構成例を示す図。 図５は、位相補間回路に適用可能な回路構成例を示す図。 図６は、位相象限、位相象限コードＩＰ，ＱＰおよび、各象限において用いられる電流源の関係を示す図。 図７は、各象限において用いられる電流源および位相象限コードＩＰ，ＱＰを位相空間上に示した図。 図８は、位相補間回路の出力段に用いられる１／２分周回路の入出力関係を示す図。 図９は、１／２分周回路の入出力波形を示す図。 図１０は、クロックリカバリ回路をデータ再生回路として用いる場合の一構成例を示す図。 図１１は、シリアルデータと４相クロック信号との位相関係を示す図。 図１２は、サーモメータコードで表現した位相制御信号の一例を示す図。 図１３は、本実施の形態の位相補間回路における位相の動きを説明する図。 図１４は、従来の位相補間回路における位相の動きを説明する図。 図１５は、従来の位相補間回路におけるオーバーシュート現象を説明する図。 図１６は、本実施の形態のクロックリカバリ回路における位相調整の様子（実線部）と、従来のクロックリカバリ回路における位相調整の様子（破線部）を示す図。

以下に添付図面を参照して、本発明の実施の形態にかかるクロックリカバリ回路およびデータ再生回路を詳細に説明する。なお、以下の内容により本発明が限定されるものではない。

＜実施の形態＞
図１は、本発明の実施の形態にかかるクロックリカバリ回路の構成を示すブロック図である。図１に示すように、本実施の形態にかかるクロックリカバリ回路は、受信回路１０、ＰＬＬ回路１１、位相補間回路１２、４個のサンプラ１３、位相比較回路１４、分周回路１５、シリパラ変換（シリアル信号をパラレル信号に変換する処理、以下同様に略記）回路１７、位相追従回路１８、周波数追従回路１９および、位相制御量処理回路２０を備えて構成される。なお、上記の構成部のうち、破線部内に位置する位相追従回路１８および周波数追従回路１９は、分周回路１５から出力される相対的に低速な第１のクロック信号であるＤＣＬＫで動作するデジタルフィルタ回路１６を構成する。

つぎに、図１に示すクロックリカバリ回路の動作について説明する。なお、クロックリカバリ回路には、Ｆ（ｂｐｓ）のシリアルデータ（Ｓｅｒｉａｌ Ｄａｔａ）が入力されるものとする。シリアルデータは、データに重畳されたクロック信号を備える。

まず、受信回路１０は、Ｆ（ｂｐｓ）のシリアルデータを受信する。一方、ＰＬＬ回路１１は、９０度ずつ位相がずれたＦ（Ｈｚ）の４相クロック（ＩＣＫＰ，ＩＣＫＮ，ＱＣＫＰ，ＱＣＫＮ）を生成して位相補間回路１２に出力する。位相補間回路１２は、後述する位相制御量処理回路２０から出力される位相制御信号に基づき、ＰＬＬ回路１１から入力する４相クロックの位相を調整（補間）すると共に、リカバリクロックと称されるＦ／２（Ｈｚ）の相補的なクロック信号（ＲＣＫＰ，ＲＣＫＮ）、およびサンプルドクロックと称されるＦ／２（Ｈｚ）の相補的なクロック信号（ＳＣＫＰ，ＳＣＫＮ）を生成して出力する。４個のサンプラ１３は、位相補間回路１２から出力される４相クロック信号（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）に同期して、受信回路１０を介して入力された受信信号をサンプリングし、サンプリングデータ（ＤＲ０，ＤＳ０，ＤＲ１，ＤＳ１）を出力する。

位相比較回路１４は、サンプラ１３から出力されるサンプリングデータ（ＤＲ０，ＤＳ０，ＤＲ１，ＤＳ１）の状態から、４相クロック信号（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）とシリアルデータのクロック信号との位相関係を表すシリアル位相情報信号（ＥＡＲＬＹ＿１，ＬＡＴＥ＿１）を生成してシリパラ変換回路１７に出力する。なお、位相関係を表すシリアル位相情報信号とは、受信したシリアルデータのクロックと４相クロック信号（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）との位相関係が進んでいるのか遅れているのかを判定した情報である。

分周回路１５は、位相補間回路１２から出力されるＦ／２（Ｈｚ）のクロックを２／Ｎに分周してＦ／Ｎ（Ｈｚ）（Ｎは、シリパラ変換における並列ビット数）のクロック信号を生成する。シリパラ変換回路１７は、分周回路１５から出力されるクロック（ＤＣＬＫ）に同期して、位相比較回路１４から出力されるシリアル位相情報信号（ＥＡＲＬＹ＿１，ＬＡＴＥ＿１）のデータレートを下げたパラレル位相情報信号（ＥＡＲＬＹ＿２[Ｎ−１:０]，ＬＡＴＥ＿２[Ｎ−１:０]）に変換する。なお、分周回路１５から出力される相対的に低速なクロック（ＤＣＬＫ）は、デジタルフィルタ回路１６を構成する位相追従回路１８および周波数追従回路１９に対しても入力される。

デジタルフィルタ回路１６は、シリパラ変換回路１７から出力されるパラレル位相情報信号のジッタ成分を除去すると共に、位相調整量と位相調整方向を演算する。デジタルフィルタ回路１６は、位相追従回路１８と周波数追従回路１９とを備える。位相追従回路１８は、パラレル位相情報信号（ＥＡＲＬＹ＿２［Ｎ−１：０］，ＬＡＴＥ＿２［Ｎ−１：０］）を元に、受信機内におけるクロックＲＣＫＰとシリアルデータのクロック信号との位相のズレの方向を判定するための信号でもあり、瞬時的な位相の遅れ／進みを表す位相遅進信号（ＥＡＲＬＹ＿３，ＬＡＴＥ＿３）を生成する。周波数追従回路１９は、パラレル位相情報信号（ＥＡＲＬＹ＿２［Ｎ−１：０］，ＬＡＴＥ＿２［Ｎ−１：０］）を元に、受信機内におけるクロックＲＣＫＰとシリアルデータのクロック信号との位相の遅れ／進みに関する時間積分を一定時間行い、受信機内のクロック信号に対する受信データの周波数偏差を検出し、移相量に換算した位相偏差信号ＦＳＣＡＬＥを生成する。すなわち、周波数追従回路１９は、パラレル位相情報信号（ＥＡＲＬＹ＿２［Ｎ−１：０］，ＬＡＴＥ＿２［Ｎ−１：０］）から得られる位相情報および周波数情報に基づき、４相クロック信号（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）の位相をシリアルデータのクロック信号の位相に合わせるための、４相クロック信号に対する位相調整量である位相偏差信号ＦＳＣＡＬＥを決定し、出力する。

位相制御量処理回路２０には、ＰＬＬ回路１１から出力され、上記第１のクロックよりも高速な第２のクロック信号であるＩＣＫＰ，ＩＣＫＮ，ＱＣＫＰ，ＱＣＫＮのうちの何れか一つが入力される。位相制御量処理回路２０は、位相遅進信号（ＥＡＲＬＹ＿３およびＬＡＴＥ＿３）と位相偏差信号ＦＳＣＡＬＥに基づいて、位相補間回路１２がサンプラ１３に出力するクロック信号（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）の位相を制御するための位相制御信号を生成して、高速な第２のクロック信号に同期して位相制御信号を位相補間回路１２に出力する。位相制御量処理回路２０は、例えば、位相遅進信号（ＥＡＲＬＹ＿３およびＬＡＴＥ＿３）と、位相偏差信号（ＦＳＣＡＬＥ）とを混合することで生成される位相制御信号と、当該位相制御信号がどの象限に位置するのかを表す位相象限コードとを出力する。これらの詳細については後述する。

なお、位相制御量処理回路２０から出力される位相制御信号としては、例えば、ビット１もしくはビット０が連続して現れ、ビットの切替も１度しか行われないという特徴を有するサーモメータコード（Ｔｈｅｒｍｏｍｅｔｅｒ Ｃｏｄｅ）と称される符号列を用いることができる。

図２は、本実施の形態にかかる位相制御量処理回路２０の構成の一態様を示す図である。図２に示す位相制御量処理回路２０は、クロックリカバリ回路の位相調整をより高速に行う機能を有している。なお、図２において、図１に示す構成部と同一または同等のものについては、同一符号を付して示している。

図２において、位相制御量処理回路２０は、移動量決定回路２４、移動方向決定回路２６、シフトレジスタ２８、位相制御信号の生成回路としてのリングレジスタ３４および、位相象限コードの生成回路としてのリングレジスタ３６を主たる構成部として構成されている。

つぎに、図２に示す位相制御量処理回路２０の動作について説明する。なお、位相比較回路１４、分周回路１５、シリパラ変換回路１７、位相追従回路１８および周波数追従回路１９に関する動作については、上述したとおりであり、詳細な説明は省略する。

移動方向決定回路２６は、位相追従回路１８からの位相遅進信号（ＥＡＲＬＹ＿３およびＬＡＴＥ＿３）を元に、後述するリングレジスタ３４，３６の移動方向（回転方向）を決定する。具体的には、位相進み信号（ＥＡＲＬＹ＿３）に含まれる“１”の数の和と、位相遅れ信号（ＬＡＴＥ＿３）に含まれる“１”の数の和との比較により、リングレジスタの移動方向が決定される。

また、移動量決定回路２４は、位相追従回路１８からの位相遅進信号（ＥＡＲＬＹ＿３およびＬＡＴＥ＿３）と、周波数追従回路１９からの位相偏差信号（ＦＳＣＡＬＥ）とを元に、現処理時点におけるクロックＩＣＫＰの位相に加算もしくは減算させる位相制御量を決定すると共に、決定した位相制御量を低速なクロックであるＤＣＬＫに同期して、でシフトレジスタ２８に設定する。このシフトレジスタ２８に書き込まれたものが新たな位相制御量になる。

なお、図２では、位相遅進信号（ＥＡＲＬＹ＿３およびＬＡＴＥ＿３）および、位相偏差信号（ＦＳＣＡＬＥ）の３者が移動量決定回路２４に入力される構成としているが、移動方向決定回路２６の処理結果を受領し、その処理結果と位相偏差信号（ＦＳＣＡＬＥ）とを用いて移動量を決定することでも構わない。このような処理とする場合、移動量決定回路２４には、周波数追従回路１９からの位相偏差信号（ＦＳＣＡＬＥ）と、移動方向決定回路２６の処理結果とが入力される構成となる。

シフトレジスタ２８に送出された位相制御量の各ビット値は、高速なクロックである例えばＩＣＫＰ（ＰＬＬ回路１１が生成）を反転回路３０で反転させたクロックに同期して、シリアル信号として１ビットずつ論理積回路３２に送出される。論理積回路３２には、クロックＩＣＫＰが入力され、シフトレジスタ２８から送出されたビット値とクロックＩＣＫＰとの論理積が、後述するリングレジスタ３４，３６の動作クロック（ＨＳＣＬＫ）となる。なお、分周回路１５への入力クロックとして、図１に示すように、位相補間回路１２によって補間されたクロックである、例えばＲＣＫＰ（ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮでも可）を用いるようにしてもよい。

また、シフトレジスタ２８のＭＳＢ（最終ビット）には０を書き込むことが好ましい。このようにすれば、ＭＳＢが論理積回路３２に入力されたときには、論理積回路３２から出力される動作クロックＨＳＣＬＫが０となるので、リングレジスタ３４，３６の動作を確実に停止することができる。なお、この処理は、図２の例であれば、移動量決定回路２４が決定した移動量の上限を９ビットに制限することを意味している。したがって、移動量決定回路２４が決定した移動量の上限を例えば６ビットに制限する場合には、シフトレジスタ２８におけるＭＳＢから４ビット目までに０を書き込むようにすればよい。

サーモメータコードである位相制御信号を生成するリングレジスタ３４には、予め位相制御信号の出力値となる値が書き込まれている。また、位相象限コード（ＩＰ，ＱＰ）を生成するリングレジスタ３６にも同様に、位相象限コードの出力値となる値が書き込まれている。

リングレジスタ３４，３６は、移動方向決定回路２６からの出力信号（ＤＩＲＥＣＴＩＯＮ）によりリングレジスタ３４，３６における各ビット列のシフト方向（回転方向）が決定され、上述したクロック信号（ＨＳＣＬＫ）により格納されたデータが１ビットずつシフトする。例えば、移動方向が位相を進ませる方向の場合、リングレジスタ３４，３６に格納されたビット列は時計方向に回転する。すなわち、リングレジスタ３４では、上段部にあるレジスタ３４ａのビット列が右側にシフトし、最右翼にあるビット０が下段部にあるレジスタ３４ｂの最右翼に移動すると共に、レジスタ３４ｂのビット列が左側にシフトし、最左翼にあるビット１がレジスタ３４ａの最左翼に移動する。同様に、リングレジスタ３６では、上段部にあるレジスタ３６ａのビット列が右側にシフトし、最右翼にあるビット０が下段部にあるレジスタ３６ｂの最右翼に移動すると共に、レジスタ３６ｂのビット列が左側にシフトし、最左翼にあるビット１がレジスタ３６ａの最左翼に移動する。なお、図２の例では、位相制御信号としては、上段部にあるレジスタ３４ａに格納されたビット列（１６ビット）が出力され、位相象限コードとしては、上段部にあるレジスタ３６ａの最左翼のビットがＱＰとして出力されると共に、下段部にあるレジスタ３６ｂにおける左から１６ビット目のビットがＩＰとして出力される。

図３は、位相制御量処理回路から出力される位相制御信号の時間変化の様子を示す図であり、上段部には、クロックＩＣＫＰ、クロックＤＣＬＫ、シリアルデータを、下段部には位相制御量処理回路から出力される位相制御信号を表すビット列（Ａ），（Ｂ），（Ｃ）を示している。ビット列（Ａ），（Ｂ），（Ｃ）は５ビットの位相変化を示すビット列であるが、従来の回路では、これらのビット列（Ａ），（Ｂ），（Ｃ）がＤＣＬＯＣＫの周期（タイミング）で出力されていた。一方、本実施の形態の位相制御量処理回路では、図３に示すように、（Ａ）のビット列を初期値として、（１）→（２）→（３）→（４）の順で１ビットずつビットが変化したビット列が出力される。すなわち、本実施の形態では、位相制御量処理回路２０が、高速なクロックであるＩＣＫＰに同期して、位相制御信号を出力する。

このように、位相制御量処理回路２０は、低速のクロックＤＣＬＫに同期したデジタルフィルタ回路１６により決定された位相偏差信号および位相遅進信号を元に、位相制御量を決定し、高速のクロックであるＩＣＫＰに同期して、位相制御調整量を出力する。これにより、位相補完回路１２は、高速のクロックであるＩＣＫＰに同期して、制御されることとなり、従来に比べ、一度に受ける制御量を減らすことができる。

つぎに、本実施の形態のクロックリカバリ回路を具現するさらに詳細な回路構成を例示すると共に、クロックリカバリ回路の具現に必要な技術的事項に関する補足的な説明を適宜行う。

図４は、図２に示したリングレジスタ３４に適用可能なシフトレジスタの構成例を示す図であり、特に、リングレジスタ３４の上段部にあるレジスタ３４ａの構成を示している。図４に示すシフトレジスタでは、複数のフリップフロップ４０と、複数のセレクタ４２とが設けられ、各フリップフロップ４０の出力が相前後して隣接するセレクタの入力端にカスケード接続されるように構成されると共に、移動方向決定回路２６の出力（ＤＩＲＥＣＴＩＯＮ）がセレクタ４２に入力され、論理積回路３２の出力（ＨＳＣＬＫ）がフリップフロップ４０に入力されるように構成されている。

このシフトレジスタによれば、信号ＤＩＲＥＣＴＩＯＮにより隣接フリップフロップのどちらを選択するかが決定され、クロック信号ＨＳＣＬＫによりビットシフト動作が行われる。

なお、図４のシフトレジスタは、図２に示したリングレジスタ３４に適用可能であるとして説明したが、ビット数を変更することでリングレジスタ３６に適用することも無論可能である。

図５は、図１に示した位相補間回路１２に適用可能な回路構成の一例を示す図である。また、図６は、位相象限、リングレジスタ３６から出力される位相象限コードＩＰ，ＱＰおよび、各象限において用いられる電流源の関係を示す図表であり、図７は、各象限において用いられる電流源および位相象限コードＩＰ，ＱＰを位相空間上に示した図である。

図５に示す位相補間回路では、４個の差動回路における一方側のトランジスタ素子の一端（例えばドレイン）同士が接続され、他方側のトランジスタ素子の一端（例えばドレイン）同士が接続されている。また、各差動回路における一方側のトランジスタ素子の他端（例えばソース）と他方側のトランジスタ素子の他端（例えばソース）同士は接続され、それぞれ異なる電流源Ｉ１〜Ｉ４に接続されている。さらに、共通に接続された一方側の各トランジスタ素子の一端は抵抗素子を介して電源端（ＶＤＤ）に接続され、共通に接続された他方側の各トランジスタ素子の一端も抵抗素子を介して電源端（ＶＤＤ）に接続されている。

なお、電流源Ｉ１〜Ｉ４の大きさを位相調整電流とするとき、この位相調整電流とリングレジスタ３４から出力されるとの間には、次式に示す関係がある。

Ｉ１＝（位相制御信号における０の数）×基準電流
Ｉ２＝（位相制御信号における１の数）×基準電流
Ｉ３＝（位相制御信号における０の数）×基準電流
Ｉ４＝（位相制御信号における１の数）×基準電流

例えば、第１象限における位相調整を行う場合、図６の表に示されるように電流源Ｉ１，Ｉ２が用いられる。このとき、ＰＬＬ回路１１から出力されるクロックＩＣＫＰ、ＱＣＫＰをトランジスタ素子のゲートに入力し、位相制御信号におけるビット値に応じた電流値で電流源Ｉ１，Ｉ２が動作するので、クロックＩＣＫＰ、ＱＣＫＰを補間した新たなクロック信号が生成されることになる。

両極端の例として、位相制御信号におけるビットがオール“０”であれば、電流源Ｉ２の大きさは０となり、ＩＣＫＰの軸に沿った出力のみが現れ、位相制御信号におけるビットがオール“１”であれば、電流源Ｉ１の大きさは０となり、ＱＣＫＰの軸に沿った出力のみが現れる。したがって、電流源Ｉ１，Ｉ２の大きさが共に０でなければ第１象限における出力が現れ（図７参照）、この出力を用いてクロック位相が補間されることになる。

図８は、位相補間回路の出力段に用いられる１／２分周回路の入出力関係を示す図であり、図９は、１／２分周回路の入出力波形を示す図である。この１／２分周回路は、図５に示す位相補間回路が生成した差動信号（差動クロック）ＯＵＴＰ，ＯＵＴＮを使用し、周波数を１／２に下げた図９に示すような４相クロック（ＲＣＫＰ，ＲＣＫＮ，ＳＣＫＰ，ＳＣＫＮ）が生成される。なお、ここで生成された４相クロック信号がサンプラ１３の動作クロックとなることは、上述したとおりである。

図１０は、クロックリカバリ回路をデータ再生回路として用いる場合の一構成例を示す図であり、図１１は、クロックリカバリ回路が受信データにロックした状態におけるシリアルデータとＲＣＫＰ，ＳＣＫＰ，ＲＣＫＮ，ＳＣＫＮとの位相関係を示す図である。

サンプラ１３（１３ａ〜１３ｄ）は、クロックリカバリ回路が受信データにロックした状態において、入力されたシリアルデータの遷移領域をＲＣＫＰ，ＲＣＫＮでサンプリングし、安定領域をＳＣＫＰ、ＳＣＫＮでサンプリングする（図１１参照）。サンプラ１３から出力されたサンプリングデータは、位相比較回路１４に送られるが、位相比較回路１４以降の処理は上述したとおりである。

一方、サンプラ１３から出力されたサンプリングデータのうち、ＳＣＫＰ、ＳＣＫＮでサンプリングされたデータは、シリアルデータの安定領域でサンプリングされたデータである。よって、このデータをデータ再生回路の出力とすることが可能である。図１０は、この考えによって構成されたものであり、ＳＣＫＰ，ＳＣＫＮによってサンプリングされるサンプラ１３ｂ，１３ｄの出力を、シリパラ変換回路１７とは異なるシリパラ変換回路５０に入力する構成としている。このように、ＳＣＫＰ，ＳＣＫＮによってサンプリングされたデータをシリパラ変換回路を介して出力することにより、上述したクロックリカバリ回路をデータ再生回路として使用することができる。

図１２は、サーモメータコードで表現した位相制御信号の一例を示す図である。図１２に示すように、サーモメータコードでは、ビット１もしくはビット０が連続して現れ、且つ、ビットの切替が１度しか行われないことが特徴である。なお、図２において、リングレジスタ３４の上段部にあるレジスタ３４ａに格納されているデータは、図１２における位相Ｎｏ１５として示されている。すなわち、図２の状態は、位相制御信号が第１象限と第２象限との境界部に位置していることを表している。いま、この状態からリングレジスタ３４，３６が時計方向に１ビット回転すると、リングレジスタ３４からの出力である位相制御信号のビットは、“１１１……１”となり、リングレジスタ３６からの出力である象限信号（ＩＰ，ＱＰ）は、（０，１）となる。すなわち、位相Ｎｏが、“１５”から“１６”に変化することになる。このようなサーモメータコードを用いれば、位相Ｎｏの“１”の変化に対してビット列におけるビット変化が１ビットしか起こらないため、ビット切替時の誤動作を防止する観点から非常に有効である。

つぎに、本実施の形態にかかるクロックリカバリ回路の効果について説明する。従来のクロックリカバリ回路では、位相制御量処理回路から出力される位相制御信号が位相象限を跨ぐ制御量である場合、位相変化にオーバーシュートが発生するという問題点があった。この現象は、位相補間回路の動作が、象限信号ＩＰ，ＱＰに対しては瞬時に反応するのに対して、サーモメータコードを使用する位相制御信号の変化に対しては瞬時に反応せず、時間遅れが発生するからである。なお、時間遅れが発生する主因は、位相補間回路を構成する定電流回路（差動回路および電流源）における配線等の寄生容量であり、配線等の寄生容量によって定電流回路が安定するまでの時間が延びてしまうからである。

上述した時間遅れについて、具体的な例で説明する。いま、例えば図１３に示すように第１象限の１２番目の位相（位相Ｎｏ１２）から第２象限の１６番目の位相（位相Ｎｏ１６）への切替制御を行う場合を考える（位相Ｎｏについては、図１２を参照）。本実施の形態のクロックリカバリ回路では、位相の切替を高速なクロックで行っているため、１回の位相制御（位相補間）は１ビットずつ行われる。したがって、第１象限の１２番目の位相から第２象限の１６番目の位相への切替制御はオーバーシュートなしに行われる。

これに対して、従来のクロックリカバリ回路では、象限信号ＩＰ，ＱＰが（１，１）から（０，１）に切り替わるため、第１象限の位相である位相Ｎｏ１２は、第２象限の位相である位相Ｎｏ２０として認識されてしまう（位相Ｎｏ１２と位相Ｎｏ２０とでは、ビット０の数およびビット１の数が同数である）。したがって、位相Ｎｏ１２→位相Ｎｏ１６の制御を行う場合、従来のクロックリカバリ回路では、図１４に示すように、位相Ｎｏ１２→位相Ｎｏ２０→位相Ｎｏ１６という制御が実行されてしまい、図１５に示すようなオーバーシュートが発生することになる。

また、従来のクロックリカバリ回路では、ＳＳＣのような周波数偏差を持つシリアルデータに追従する場合、１回の位相調整量が大きいため、クロックジッタが多くなってしまうという問題点があった。例えば、位相制御量処理回路の分解能力を１／６４ＵＩ分割（１ＵＩは送信データ速度Ｆの逆数）とし、シリパラ変換のビット幅を１０ビットとすると、位相調整の更新サイクルはＦ／１０となる。ここで、ＳＡＴＡ−Ｇｅｎ２に見られるような３Ｇｂｐｓ、−５０００ｐｐｍの周波数偏差を有するシリアルデータに追従させるためには、最大で５／６４ＵＩの位相調整を行う必要があると言われている。一方、従来のクロックリカバリ回路では、位相調整の更新サイクルは、デジタルフィルタの処理サイクル（Ｆ／１０サイクル）で行っている。したがって、従来のクロックリカバリ回路の考え方では、５／６４ＵＩの位相調整はＦ／１０サイクル毎に行う必要がある。

これに対して、本実施の形態のクロックリカバリ回路では、位相調整の更新をデータレートのサイクル（Ｆサイクル）で行っているので、１回の位相調整は１／６４ＵＩで充分である（Ｆ／１０サイクルに換算すれば１０／６４ＵＩの位相調整を行っていることに相当する）。

図１６は、本実施の形態のクロックリカバリ回路における位相調整の様子（実線部）と、従来のクロックリカバリ回路における位相調整の様子（破線部）を示す図である。図１６において、直線で示した波形Ｋ１は、ＳＳＣによる位相変化を簡略的に示したものである。本実施の形態では、従来のクロックリカバリ回路のように５／６４ＵＩの位相調整を一度に行う必要がないため、クロックジッタを減少させることが可能となる。

以上説明したように、本実施の形態にかかるクロックリカバリ回路によれば、シリアル入力信号を第１のクロック信号に同期させてサンプリングしたサンプリングデータに基づき、第１のクロック信号とシリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を第２のクロック信号に同期させてシリアルパラレル変換したパラレル位相情報信号に基づいて位相偏差信号と位相遅進信号を演算し、これらの位相偏差信号と位相遅進信号とに基づいて生成した位相制御信号を第２のクロック信号より高速の第３のクロック信号に同期して出力し、この位相制御信号に基づき、外部から入力する基準クロック信号の位相を調整した第１のクロック信号の位相を補間して出力することとしたので、クロックジッタを低減させることができるという効果が得られる。

１０ 受信回路、１１ ＰＬＬ回路、１２ 位相補間回路、１３（１３ａ〜１３ｄ） サンプラ、１４ 位相比較回路、１５ 分周回路、１６ デジタルフィルタ回路、１７，５０ シリパラ変換回路、１８ 位相追従回路、１９ 周波数追従回路、２０ 位相制御量処理回路、２４ 移動量決定回路、２６ 移動方向決定回路、２８ シフトレジスタ、３０ 反転回路、３２ 論理積回路、３４，３６ リングレジスタ、３４ａ，３４ｂ，３６ａ，３６ｂ レジスタ、４０ フリップフロップ、４２ セレクタ

Claims (5)

1. 第１のクロック信号に同期してシリアル入力信号をサンプリングし、サンプリングデータを出力するサンプラと、
   前記サンプリングデータに基づき、前記第１のクロック信号と前記シリアル入力信号のクとの位相関係を表すシリアル位相情報信号を出力する位相比較回路と、
   第２のクロック信号に同期して、前記シリアル位相情報信号をシリアルパラレル変換し、パラレル位相情報信号を出力するシリアルパラレル変換回路と、
   前記パラレル位相情報信号に基づき、前記第１のクロック信号に対する前記シリアル入力信号のクロックの周波数偏差を位相量に換算した位相偏差信号および前記第１のクロック信号と前記シリアル入力信号のクロックとの位相のズレの方向を判定する瞬時的な位相の遅れ／進みを表す位相遅進信号を演算するデジタルフィルタ回路と、
   前記位相偏差信号と前記位相遅進信号とに基づき、前記第１のクロック信号の位相を制御する位相制御信号を生成し、前記第２のクロック信号よりも高速な第３のクロック信号に同期して、前記位相制御信号を出力する位相制御量処理回路と、
   前記位相制御信号に基づき、基準クロック信号の位相を調整し前記第１のクロック信号を出力する位相補間回路と、
   を備えたことを特徴とするクロックリカバリ回路。
2. 前記第３のクロック信号と、前記基準クロック信号とが、同一クロック信号源からのクロック信号であることを特徴とする請求項１に記載のクロックリカバリ回路。
3. 前記位相制御量処理回路は、
   前記位相偏差信号と前記位相遅進信号とに基づき、連続した０又は１のパラレル信号である位相制御量を生成し、前記第２のクロック信号に同期して、前記位相制御量を出力する移動量決定回路と、
   前記位相制御量を、前記第３のクロック信号に同期してシリアル信号として出力するシフトレジスタと、
   リングレジスタから構成され、前記シフトレジスタから出力される前記位相制御量に基づき、前記位相制御信号を出力する位相制御コード生成回路と、
   前記位相偏差信号と前記位相遅進信号とに基づき、前記リングレジスタの移動方向を決定する移動方向決定回路と、
   を備えることを特徴とする請求項１または２に記載のクロックリカバリ回路。
4. 前記位相遅進信号は、前記第１のクロック信号の位相を進ませる位相進み信号と、この第１のクロック信号の位相を遅らせる位相遅れ信号とを含んでおり、
   前記移動方向決定回路は、前記位相進み信号に含まれる１の数の和と、前記位相遅れ信号に含まれる１の数の和との比較により、移動方向を決定することを特徴とする請求項３に記載のクロックリカバリ回路。
5. 第１のクロック信号に同期してシリアル入力信号をサンプリングし、サンプリングデータを出力するサンプラと、
   前記サンプリングデータに基づき、前記第１のクロック信号と前記シリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を出力する位相比較回路と、
   第２のクロック信号に同期して、前記シリアル位相情報信号をシリアルパラレル変換し、パラレル位相情報信号を出力する第１のシリアルパラレル変換回路と、
   前記パラレル位相情報信号に基づき、前記第１のクロック信号に対する前記シリアル入力信号のクロックの周波数偏差を位相量に換算した位相偏差信号および前記第１のクロック信号と前記シリアル入力信号のクロックとの位相のズレの方向を判定する瞬時的な位相の遅れ／進みを表す位相遅進信号を演算するデジタルフィルタ回路と、
   前記位相偏差信号と前記位相遅進信号とに基づき、前記第１のクロック信号の位相を制御する位相制御信号を生成し、前記第２のクロック信号よりも高速な第３のクロック信号に同期して、前記位相制御信号を出力する位相制御量処理回路と、
   前記位相制御信号に基づき、基準クロック信号の位相を調整し前記第１のクロック信号を出力する位相補間回路と、
   前記第１のクロック信号に同期して、前記サンプリングデータをシリアルパラレル変換し、再生データを出力する第２のシリアルパラレル変換回路と、
   を備えたことを特徴とするデータ再生回路。

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