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JPH08228147A - クロック発生器を制御する方法、位相検出器及びｐｌｌ - Google Patents

クロック発生器を制御する方法、位相検出器及びｐｌｌ

Info

Publication number
JPH08228147A
JPH08228147A JP7282374A JP28237495A JPH08228147A JP H08228147 A JPH08228147 A JP H08228147A JP 7282374 A JP7282374 A JP 7282374A JP 28237495 A JP28237495 A JP 28237495A JP H08228147 A JPH08228147 A JP H08228147A
Authority
JP
Japan
Prior art keywords
signal
transition edge
data signal
clock
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7282374A
Other languages
English (en)
Inventor
Bertrand J Williams
バートランド・ジェイ・ウィリアムズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Publication of JPH08228147A publication Critical patent/JPH08228147A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 非ピーキング伝達関数を有し、ランレングス
許容差を向上させたＰＬＬ回路を得る。 【解決手段】 位相検出器は、クロック信号の遷移端が
データ信号の遷移端の後で起こったときは、第１の信号
を発生する。位相検出器は、クロック信号の遷移端がデ
ータ信号の遷移端より早く起こったときには第２の信号
を発生し、クロック信号の同じ型の少なくとも２つの遷
移端にわたってデータ信号が同じ信号状態にとどまって
いるときには、第３の信号を発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電気回路の分野に関
する。さらに特定すれば、本発明はフェーズロックルー
プ回路の設計に関する。
【０００２】
【従来の技術】典型的なシステムにおいては、デジタル
データを同期送信するために、送信装置はその装置に対
する局所クロックであるクロックによって確定される一
定の速度でデータ信号を送信し、受信装置はデータ信号
をそれと同じ一定の速度で受信しようとする。送信装置
はクロック信号なしでデータ信号を送信しても良いので
あるが、その場合、システムが要求する帯域幅はクロッ
ク信号を伴なうデータ信号の送信のときに必要な帯域幅
の二分の一に満たない。そこで、誤りを最小限に抑えて
送信データ信号を受信するために、受信装置はそのデー
タ信号と関連するクロック信号を回復しようと試みる。
【０００３】クロック信号を回復するために、受信装置
は、位相検出器と、受信装置の局所クロックの周波数を
制御する電圧制御発振器（ＶＣＯ）とを含むフェーズロ
ックループ（ＰＬＬ）クロック回復システムを使用して
も良い。位相検出器は受信したデータ信号と、受信装置
に対し局所的なクロックとの位相差（すなわち、位相誤
差）を検出し、次に、局所クロックを受信したデータ信
号とほぼ同じ位相と周波数にするためにこの局所クロッ
クの周波数を変調する。従って、ＰＬＬ回路は局所クロ
ックを受信したデータ信号と特定の位相関係に維持する
ために使用される。ＰＬＬ回路は、周波数合成装置、ア
ナログ変調器、デジタル変調器、アナログ復調器、デジ
タル復調器及びクロック回復回路を含む広範囲に及ぶ用
途で使用されている。
【０００４】従来のＰＬＬ回路の１つは、２つの入力信
号の位相差に比例する出力電圧を発生する位相検出器か
ら構成されている。従来のＰＬＬ回路は、入力制御電圧
に比例する周波数を有する交流出力信号を発生する電圧
制御発振器をさらに具備する。従来のＰＬＬ回路の位相
検出器は位相差に比例する出力電圧を発生するので、Ｐ
ＬＬ回路は電圧制御発振器の線形制御を利用していた。
ところが、電圧制御発振器が線形制御されるために、従
来のＰＬＬ回路はピーキング伝達関数を有しており、通
過域中のピーキングを示していた。そのピーキングはＰ
ＬＬの雑音フィルタリング特性を制限することになる。
【０００５】従来の別のＰＬＬ回路は、２つの入力信号
の位相差の大きさとは無関係の出力電圧を発生する位相
検出器から構成されている。位相検出器は、電圧制御発
振器から出力するクロック信号を加速する高電位を発生
するか、又は電圧制御発振器から出力するクロック信号
を遅らせる低電位を発生するかのいずれかである。従っ
て、位相検出器は電圧制御発振器を制御するためのデジ
タル信号を発生する。位相検出器の出力電圧は位相差に
比例していないので、この技法は電圧制御発振器の非線
形制御として特徴づけられる。ＰＬＬ回路の非線形特性
は非ピーキング伝達関数をもたらし、通過域中のピーキ
ングを排除する。しかしながら、ＰＬＬ回路のランレン
グス許容差は相対的に劣っており、回路はシステムにジ
ッタ（雑音）を導入する。
【０００６】
【発明が解決しようとする課題】従って、必要とされて
いるのは、非ピーキング伝達関数を有し、ランレングス
許容差を向上させ且つジッタ性能を改善したＰＬＬ回路
である。
【０００７】
【発明を解決するための手段】新規な位相検出器を説明
する。この位相検出器はクロック信号を発生し、外部回
路からのデータ信号を受信し、クロック信号の遷移端が
データ信号の遷移端の後で起こったときは第１の信号を
発生し、クロック信号の遷移端がデータ信号の遷移端よ
り早く起こったときには第２の信号を発生し、クロック
信号の同じ型の少なくとも２つの遷移端にわたってデー
タ信号が同じ信号状態にとどまっているときには第３の
信号を発生する。位相検出器は、データ信号の遷移端が
起こったときに第１の信号状態を発生し、クロック信号
の同じ型の少なくとも２つの遷移端にわたってデータ信
号が同じ信号状態にとどまっているときには第２の信号
状態を発生することもできる。加えて、位相検出器は、
データ信号の遷移端がクロック信号の遷移端より早く起
こったときに第１の信号状態を発生し、データ信号の遷
移端がクロック信号の遷移端の後で起こったときには第
２の信号状態を発生することもできる。
【０００８】位相検出器は、位相検出器にデータ信号源
からのデータ信号を受信させるデータ入力端子と、位相
検出器にクロック信号源からのクロック信号を受信させ
るクロック入力端子と、データ入力端子及びクロック入
力端子に結合し、データ信号の遷移端を指示するように
動作する第１の回路と、データ入力端子及びクロック入
力端子に結合し、クロック信号の遷移端に対するデータ
信号の遷移端の位置を指示するように動作する第２の回
路とを具備する。位相検出器は、第１の回路及び第２の
回路に結合し、クロック信号の遷移端がデータ信号の遷
移端の後で起こったときに第１の信号を発生するように
動作する第３の回路をさらに具備することができる。第
３の回路は、クロック信号の遷移端がデータ信号の遷移
端より早く起こったときには第２の信号を発生するよう
に動作し、クロック信号の同じ型の少なくとも２つの遷
移端にわたってデータ信号が同じ信号状態にとどまって
いるときには第３の信号を発生するように動作する。
【０００９】フェーズロックループ回路についても説明
する。フェーズロックループ回路は、第１の信号に応答
してクロック信号を加速するように動作し、第２の信号
に応答してクロック信号を遅らせるように動作し、且つ
第３の信号に応答してクロック信号を維持するように動
作するクロック発生器と、クロック発生器に結合し、ク
ロック信号の遷移端がデータ信号の遷移端の後で起こっ
たときに第１の信号を発生するように動作可能である位
相検出器と、位相検出器に結合し、位相検出器に外部回
路からのデータ信号を受信させるデータ入力端子とを具
備する。位相検出器は、クロック信号の遷移端がデータ
信号の遷移端より早く起こったときには第２の信号を発
生するようにも動作可能であり、クロック信号の同じ型
の少なくとも２つの遷移端にわたってデータ信号が同じ
信号状態にとどまっているときには第３の信号を発生す
るように動作可能である。
【００１０】本発明を限定としてではなく、例として添
付の図面の図中に示す。図中、同じ図中符号は同様の素
子を指示する。
【００１１】
【発明の実施の形態】新規な位相検出器を説明する。以
下の詳細な説明の中では、本発明を完全に理解させるた
めに特定の詳細を数多く挙げる。しかしながら、それら
の特定の詳細な事項がなくとも本発明を実施しうること
は当業者には理解されるであろう。別の場合には、本発
明をわかりにくくしないように、周知の方法、手続き、
素子及び回路を詳細には説明しなかった。
【００１２】システムでデジタルデータを同期送信する
ために、送信装置はそれに対し局所的であるクロックに
より確定される一定の速度でデータ信号を送信し、受信
装置はデータ信号をそれと同じ一定の速度で受信しよう
とする。送信装置はデータ信号をクロック信号なしで送
信する。送信されるデータ信号を誤差を最小限に抑えて
受信するために、受信装置はデータ信号と関連するクロ
ック信号を回復しようと試みる。
【００１３】クロック信号を回復するために、受信装置
は、位相検出器と、受信装置に対し局所的であるクロッ
ク、すなわち、局所クロックの周波数を制御する電圧制
御発振器（ＶＣＯ）とを含むフェーズロックループ（Ｐ
ＬＬ）クロック回復システムを使用しても良い。特に指
示のない限り、局所クロックという用語は受信装置に対
し局所的であるクロックを含む。位相検出器は受信した
データ信号と、局所クロックとの位相差（すなわち、位
相誤差）を検出し、次に、局所クロックを受信したデー
タ信号とほぼ同じ位相と周波数にするために局所クロッ
クの周波数を変調する。
【００１４】局所クロックの周波数を変調するために、
位相検出器はポンプアップノードでポンプアップパルス
を発生し、出力し、ポンプダウンノードでポンプダウン
パルスを発生，出力する。ポンプアップパルスにより局
所クロックの周波数は増加し、ポンプダウンパルスによ
り周波数は減少する。ポンプアップパルス又はポンプダ
ウンパルスは、局所クロックの周波数を制御するため
に、電圧制御発振器（ＶＣＯ）の制御信号として直接に
又は間接的に使用されれば良い。
【００１５】位相検出器はデータ信号中の遷移端ごとに
局所クロックの周波数を変調しても良い。データ信号の
遷移端はハイ、すなわち、論理値１のデータ信号と、ロ
ー、すなわち、論理値０のデータ信号との間の遷移、又
はローのデータ信号とハイのデータ信号との間の遷移に
より形成される端を含む。局所クロックの周波数を増加
させる必要がある場合、位相検出器はクロック周波数を
増加させるためのポンプアップパルスを発生する。局所
クロックの周波数を減少させなければならない場合に
は、位相検出器はクロック周波数を減少させるためのポ
ンプダウンパルスを発生する。このように、送信データ
を受信するときの誤差を最小にするために、受信装置は
その局所クロックを同期させるのである。
【００１６】局所クロックを送信データ信号と同期させ
ると、位相検出器を平衡させる。局所クロックと受信デ
ータ信号との位相誤差が約０であるときに、位相検出器
を平衡させても良い。すなわち、サンプリングすべきデ
ータ信号の遷移端を局所クロックの遷移端と整列させ
る。
【００１７】加えて、遷移端の相互間に長時間の間隔が
ある場合には、理想の位相検出器はポンプアップパルス
も、ポンプダウンパルスも発生せず、局所クロックの周
波数は増減しない。すなわち、位相検出器は局所クロッ
クの周波数を維持する。遷移端の相互間の長時間の間隔
の間、データ遷移端とクロック遷移端の比較を実行でき
ず、どの位相検出器出力もおそらくは誤差を導入しない
であろう。
【００１８】図１は、ジッタを減少させたクロック回復
のための３値位相検出器を論理線図の形態で示す。図１
の位相検出器は回路１００，１１０及び１２０と、遅延
回路１３０とを含む。
【００１９】図１の位相検出器の場合、データ信号を送
信装置からノード１４０で受信する。回路１００の入力
ノードはノード１４０に結合している。回路１００の出
力ノードであるノード１８１は回路１２０の入力ノード
に結合している。回路１２０の出力ノードはノード１５
０である。遅延回路１３０の入力ノードはノード１４０
に結合している。遅延回路１３０の出力ノードであるノ
ード１８３は回路１１０の入力ノードに結合している。
回路１１０の出力ノードはノード１６０及び１８２であ
る。ノード１４０で受信したデータ信号はノード１６０
で回復される。
【００２０】回路１００はノード１４０におけるデータ
信号の遷移端を検出し、ノード１８１から遷移端の存在
を指示するパルスを回路１２０へ出力する。さらに、遅
延回路１３０はノード１４０のデータ信号を遅延させ、
ノード１８３から遅延データ信号を出力する。一実施例
では、遅延回路１３０の伝搬遅延は、たとえば、送信装
置に局所的に使用されるクロックの周期の約二分の一に
等しくても良い。回路１１０はノード１８３の遅延デー
タ信号をサンプリングし、ノード１６０からサンプルデ
ータ信号を出力する。回路１１０は、さらに、ノード１
８３の遅延データ信号の遷移端を検出して、位相を指示
する出力信号をノード１８２から出力する。回路１２０
はノード１８１のパルスと、ノード１８２の信号とに応
答して、ノード１５０から正パルス，負パルスのいずれ
かを出力するか、もしくはパルスを出力しない。
【００２１】遅延回路１３０があるため、回路１００は
ノード１４０で受信したデータ信号の遷移端を回路１１
０より相対的に早く検出する。ノード１８１のパルスと
ノード１８２の出力信号は共にノード１４０の遷移端に
応答して発生されるので、遅延回路１３０は、ノード１
８１でパルスが発生される時点に対してノード１８２の
出力信号が発生される時点を確定することになる。回路
１００がノード１８１から遷移端の存在を示すパルスを
出力するのと同時に、回路１１０はノード１８２から位
相を指示する信号を出力しても良い。この構成では、ノ
ード１８２の出力信号は時間の上でノード１８１のパル
スと重なり合うように論理的に発生される。重なり合い
とい用語は部分的な重なり合い、全体的な、すなわち、
完全な重なり合い、そして、たとえば、クロック端が同
時にこの重なり合いを実現する場合のような厳密な又は
ほぼ厳密な重なり合いを含む。
【００２２】回路１００はＤ形フリップフロップ１０１
と、排他的ＯＲ（ＸＯＲ）ゲート１０２と、Ｄ形フリッ
プフロップ１０３とを含む。Ｄ形フリップフロップ１０
１のＤ端子，Ｃ端子及びＱ端子はノード１４０と、ノー
ド１８０と、ＸＯＲゲート１０２の第２の入力端子とに
それぞれ結合している。ノード１８０は局所クロックの
論理反転に結合している。ＸＯＲゲート１０２の第１の
入力端子はノード１４０に結合している。ＸＯＲゲート
１０２の出力端子はＤ形フリップフロップ１０３のＤ端
子に結合している。Ｄ形フリップフロップ１０３のＣ端
子及びＤ端子はノード１８０と、ノード１８１とにそれ
ぞれ結合している。
【００２３】Ｄ形フリップフロップ１０１は局所クロッ
クの論理反転の適切な端、たとえば、その立上がり端で
クロックオフされ、ノード１４０で受信したデータ信号
をサンプリングすなわちリタイミングする。ＸＯＲゲー
ト１０２はノード１４０のデータ信号と、Ｄ形フリップ
フロップ１０１のＱ端子のサンプルすなわちリタイミン
グデータ信号との排他的論理和を演算する。その結果、
ＸＯＲゲート１０２はノード１４０のデータ信号の遷移
端ごとに１つのパルスを出力する。そのパルスはノード
１４０のデータ信号の遷移端により確定される立上がり
遷移端と、Ｄ形フリップフロップ１０１からのサンプル
データ信号の遷移端により確定される立下がり遷移端と
を有する。従って、パルス幅はノード１４０のデータ信
号の遷移端と、Ｄ形フリップフロップ１０１からのサン
プルデータ信号の遷移端との間隔によって設定される。
ノード１４０の遷移端ごとに、その後、ＸＯＲゲート１
０２は遷移端の極性とは無関係である既知の極性をもつ
１つのパルスを出力する。一実施例では、図１の位相検
出器が平衡している又はほぼ平衡しているとき、パルス
の幅は局所クロックのクロック周期の約二分の一であ
る。Ｄ形フリップフロップ１０３は局所クロックの論理
反転の適切な端、たとえば、その立上がり端でクロック
オフされ、ＸＯＲゲート１０２から受信した信号をサン
プリングすなわちリタイミングする。その結果、Ｄ形フ
リップフロップ１０３はノード１４０の遷移端ごとに、
その後、遷移端の極性とは無関係である既知の極性をも
つ１つのパルスをノード１８１から出力する。Ｄ形フリ
ップフロップ１０３からのパルスはノード１４０の遷移
端に対してほぼ半クロックサイクル遅延している。
【００２４】回路１１０はＤ形フリップフロップ１１１
と、ＸＯＲゲート１１２と、Ｄ形フリップフロップ１１
３とを含む。Ｄ形フリップフロップ１１１のＤ端子，Ｃ
端子及びＱ端子はノード１８３と、ノード１７０と、Ｘ
ＯＲゲート１１２の第１の入力端子とにそれぞれ結合し
ている。ノード１７０は局所クロックに結合している。
ＸＯＲゲート１１２の第２の入力端子はノード１８３に
結合している。ＸＯＲゲート１１２の出力端子はＤ形フ
リップフロップ１１３のＤ端子に結合している。Ｄ形フ
リップフロップ１１３のＣ端子及びＱ端子はノード１８
０と、ノード１８２とにそれぞれ結合している。ノード
１８０は局所クロックの論理反転に結合している。
【００２５】Ｄ形フリップフロップ１１１は局所クロッ
クの適切な端、たとえば、その立上がり端でクロックオ
フされ、ノード１８３で受信した遅延データ信号をサン
プリングすなわちリタイミングする。Ｄ形フリップフロ
ップ１１１はノード１４０で受信したデータ信号に対す
る回復データ信号として、このサンプルデータ信号を出
力する。Ｄ形フリップフロップ１１１はサンプルデータ
信号をＸＯＲゲート１１２の第１の入力端子へも出力す
る。ＸＯＲゲート１１２はノード１８３の遅延データ信
号と、Ｄ形フリップフロップ１１１のＱ端子のサンプル
すなわちリタイミングデータ信号との排他的論理和を演
算する。その結果、ＸＯＲゲート１１２はノード１８３
の遅延データ信号の遷移端ごとに１つのパルスを出力す
る。そのパルスはノード１８３の遅延データ信号の遷移
端により確定される立上がり遷移端と、Ｄ形フリップフ
ロップ１１１からのサンプルデータ信号の遷移端により
確定される立下がり遷移端とを有する。従って、パルス
幅はノード１８３の遅延データ信号の遷移端と、Ｄ形フ
リップフロップ１１１からのサンプルデータ信号の遷移
端との間隔によって設定される。ＸＯＲゲート１１２
は、ノード１８３の（従って、ノード１４０の）遷移端
ごとに、その後、遷移端の極性とは無関係である既知の
極性をもつ１つのパルスを出力する。ところが、パルス
の幅は局所クロックの遷移端に対するデータ信号の遷移
端の場所によって決まる。データ信号の遷移端が局所ク
ロックの遷移端より早く起こった場合、パルスの幅はク
ロック周期の二分の一より大きい。これに対し、データ
信号の遷移端が局所クロックの遷移端の後で起こったと
きには、パルスの幅はクロック周期の二分の一より小さ
い。Ｄ形フリップフロップ１１３は局所クロックの論理
反転の適切な端、たとえば、その立上がり端でクロック
オフされ、ＸＯＲゲート１１２から受信した信号をサン
プリング又はリタイミングする。その結果、Ｄ形フリッ
プフロップ１１３は、ＸＯＲゲート１１２からのパルス
の局所クロックの立下がり遷移端より先に立上がったと
きは、第１の信号状態、たとえば、論理値１をノード１
８１から出力する。ＸＯＲゲート１１２からのパルスが
局所クロックの立下がり遷移端の後に立上がったとき、
又は局所クロックの立下がり遷移端の付近にパルスが存
在しない（データ信号に遷移端がない）ときには、Ｄ形
フリップフロップ１１３は第２の信号状態、たとえば、
論理値０を出力する。
【００２６】回路１２０はＡＮＤゲート１２１と、ＡＮ
Ｄゲート１２２と、バッファ１２３とを含む。ＡＮＤゲ
ート１２１の第１の入力端子はノード１８１に結合し、
ＡＮＤゲート１２１の第２の入力端子はノード１８２に
結合している。ＡＮＤゲート１２１の出力端子はバッフ
ァ１２３の第１の入力端子に結合している。ＡＮＤゲー
ト１２２の第１の入力端子はノード１８１に結合し、Ａ
ＮＤゲート１２２の第２の入力端子はノード１８２に結
合している。ＡＮＤゲート１２２の出力端子はバッファ
１２３の第２の入力端子に結合している。バッファ１２
３の出力端子はノード１５０に結合している。
【００２７】ＡＮＤゲート１２１はノード１８１の信号
と、ノード１８２の信号との論理積を演算する。その結
果、ＡＮＤゲート１２１は、ノード１８１がパルス（論
理値１）がある間にノード１８２に論理値１が現われた
ときは、論理値１を出力する。この条件は、データ信号
の遷移端が局所クロックの立上がり遷移端より先に起こ
ったときに満たされる。ノード１８１にパルス（論理値
１）がある間にノード１８２に論理値０が現われた場合
には、ＡＮＤゲート１２１は論理値０を出力する。この
条件は、データ信号の遷移端が局所クロックの立上がり
遷移端の後で起こった場合に満たされる。ノード１８１
にパルスが現われない（論理値０）ときにも、ＡＮＤゲ
ート１２１は論理値０を出力する。この条件は、データ
信号の遷移端が起こらない場合に満たされる。
【００２８】ＡＮＤゲート１２２はノード１８１の信号
と、ノード１８２の信号との論理積を演算する。その結
果、ＡＮＤゲート１２２は、ノード１８１にパルス（論
理値１）がある間にノード１８２に論理値１が現われた
ときは、論理値０を出力する。この条件は、データ信号
の遷移端が局所クロックの立上がり遷移端より先に起こ
った場合に満たされる。ノード１８１にパルス（論理値
１）がある間にノード１８２に論理値０が現われたとき
には、ＡＮＤゲート１２２は論理値１を出力する。この
条件は、データ信号の遷移端が局所クロックの立上がり
遷移端の後に起こる場合に満たされる。ノード１８１に
パルスが現われない（論理値０）ときには、ＡＮＤゲー
ト１２２は論理値０を出力する。この条件は、データ信
号の遷移端が起こらない場合に満たされる。
【００２９】バッファ１２３はＡＮＤゲート１２１及び
ＡＮＤゲート１２２の出力を受信する。ＡＮＤゲート１
２１が論理値１を出力し且つＡＮＤゲート１２２は論理
値０を出力したとき、バッファ１２３は第１の電位を出
力する。ＡＮＤゲート１２１が論理値０を出力し且つＡ
ＮＤゲート１２２は論理値１を出力したときには、バッ
ファ１２３は第２の電位を出力する。ＡＮＤゲート１２
１が論理値０を出力し、ＡＮＤゲート１２２も論理値０
を出力したときには、バッファ１２３は第３の電位を出
力する。
【００３０】回路１００，１１０及び１２０は別の適切
な回路から構成されていても良い。たとえば、Ｄ形フリ
ップフロップの代わりに適切なラッチング回路又はサン
プルホールド回路などを使用しても良い。加えて、論理
ゲートはバイポーラゲート，ＣＭＬ／ＥＣＬゲート，Ｃ
ＭＯＳゲート又は他の適切な論理回路技術を含んでいて
も良い。
【００３１】図２は、図１の位相検出器の動作を波形図
の形態で示す。波形Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，
Ｉ及びＪは局所クロックと、ノード１４０と、Ｄ形フリ
ップフロップ１０１のＱ端子と、ＯＲゲート１０２の出
力端子と、ノード１８１と、ノード１８３と、Ｄ形フリ
ップフロップ１１１のＱ端子と、ＯＲゲート１１２の出
力端子と、ノード１８２と、ノード１５０とにおける信
号をそれぞれ表わす。図２は、ノード１４０のデータ信
号の遷移端が、まず、局所クロックの遷移端よりわずか
に先行し、次に局所クロックの遷移端よりわずかに後に
なり、次に局所クロックの遷移端よりわずかに先行し、
次に局所クロックの遷移端よりわずかに後になる場合の
図１の位相検出器に関わる波形を示す。
【００３２】図２に示す通り、ノード１４０でデータ信
号の遷移端が検出されたとき（波形Ｂ）、回路１００は
データ信号のその遷移端の後に、遷移端の極性とは無関
係である１つのパルス（波形Ｅ）をノード１８１から出
力する。そのパルスはほぼクロック周期１つ分の幅を有
する。データ信号の遷移端が局所クロックの遷移端より
先行しているとき、回路１１０はデータ信号の遷移端の
後にノード１８２から第１の信号状態、たとえば、論理
値１を出力し、データ信号の遷移端が局所クロックの遷
移端の後になったときには、回路１１０は第２の信号状
態、たとえば、論理値０を出力する（波形Ｉ）。回路１
２０はノード１８１及びノード１８２の信号を受信し
て、それらの信号を組合せ、ノード１５０からポンプア
ップパルス又はポンプダウンパルスを出力するか、ある
いは全くパルスを出力しない（波形Ｊ）。回路１２０
は、データ信号の遷移端が局所クロックの遷移端より先
行しているときは、ノード１５０からポンプアップパル
スを出力し、データ信号の遷移端が局所クロックの遷移
端より後になっているときにはポンプダウンパルスを出
力し、データ信号の遷移端が存在しないときにはパルス
を出力しない。ポンプアップパルスとポンプダウンパル
スは約１クロック周期の幅を有する。
【００３３】遅延回路１３０はノード１４０のデータ信
号（波形Ｂ）を遅延させ、ノード１８３から遅延データ
信号（波形Ｆ）を出力する。ノード１８３の遅延データ
信号（波形Ｆ）の中で遷移端が検出されると、回路１１
０は位相を指示する第１の信号状態（論理値１）又は第
２の信号状態（論理値０）をノード１８２から出力する
（波形Ｉ）。各々の信号状態は約１クロック周期の持続
時間を有する。
【００３４】ノード１４０のデータ信号（波形Ｂ）の中
で遷移端が検出されると、図１の位相検出器は、データ
信号の遷移端が局所クロックの遷移端より先行している
ときはポンプアップパルスを発生し、データ信号の遷移
端が局所クロックの遷移端より後になっているときには
ポンプダウンパルスを発生し、データ信号の遷移端が存
在しないときにはパルスを発生しない。
【００３５】波形ＣはＤ形フリップフロップ１０１のＱ
端子のサンプルすなわちリタイミングデータ信号を表わ
す。Ｄ形フリップフロップ１０１は局所クロックの立下
がり遷移端でクロックオフされ且つデータ信号の遷移端
は局所クロックの立上がり遷移端の付近で起こるので、
Ｄ形フリップフロップ１０１からのサンプルデータ信号
は、約二分の一クロック周期だけ遅延するという点を除
いて、ノード１４０のデータ信号に類似している。
【００３６】波形ＤはＸＯＲゲート１０２の出力信号を
表わす。ＸＯＲゲート１０２はノード１４０のデータ信
号と、Ｄ形フリップフロップ１０１からのサンプルデー
タ信号との排他的論理和を演算する。図示した実施例で
は、データ信号の遷移端が局所クロックの立上がり遷移
端の付近で起こるのに伴なって、ＸＯＲゲート１０２
は、Ｄ形フリップフロップ１０１からのサンプルデータ
信号がデータ信号に対して二分の一クロック周期だけ遅
延しているために、データ信号の遷移端ごとに１つのパ
ルスを出力する。各パルスはデータ信号の各々の遷移端
のわずかに後で発生され、約二分の一クロック周期のパ
ルス幅を有する。
【００３７】波形ＥはＤ形フリップフロップ１０３のＱ
端子のサンプル又はリタイミングデータ信号を表わす。
Ｄ形フリップフロップ１０３は局所クロックの立下がり
遷移端でクロックオフされ、ＸＯＲゲート１０２が発生
するパルスごとに１つのパルスを出力する。Ｄ形フリッ
プフロップ１０３からのパルスは約１クロック周期のパ
ルス幅を有し、ＸＯＲゲート１０２からのパルスの立下
がり遷移端の付近で始まる。すなわち、Ｄ形フリップフ
ロップ１０３からのパルスは、ＸＯＲゲート１０２から
のパルスと比較して、二分の一クロック周期だけ遅延し
ている。ノード１４０のデータ信号と比べて、Ｄ形フリ
ップフロップ１０３からのパルスはデータ信号中の各々
の遷移端から二分の一クロック周期だけ遅れて発生され
る。ところが、この例に示すように、２回の遷移端に対
してＤ形フリップフロップ１０３からのパルスは１つし
か発生されない。実施例においては、データ信号の立下
がり遷移端と立上がり遷移端は互いに１クロック周期だ
け離れている。すなわち、局所クロックの立下がり遷移
端の間、クロック周期ごとにＤ形フリップフロップ１０
３は一度クロックオフされるので、１クロック周期ずつ
の２つのパルスは実際には２クロック周期の１つのパル
スへと組合される。データ信号の立下がり遷移端と立上
がり遷移端が２クロック周期以上離れている場合には、
Ｄ形フリップフロップ１０３はそれぞれ１クロック周期
の２つの別個のパルスを発生する。このように、Ｄ形フ
リップフロップ１０３は、位相検出器がデータ信号の１
つの遷移端を受信したときに１つのパルスを発生する。
【００３８】加えて、実施例中に示す通り、局所クロッ
クの２回以上の立下がり遷移端にわたってデータ信号が
同じ信号状態にとどまっているときには、ＸＯＲゲート
１０２のパルス相互間に少なくとも１クロック周期の隙
間が現われ、Ｄ形フリップフロップ１０３からのパルス
相互間にも隙間が現われる。
【００３９】波形Ｆは遅延回路１３０からの遅延データ
信号を表わす。遅延回路１３０は、二分の一クロック周
期の遅延を伴なって遅延データ信号を出力する。遅延回
路１３０は回路１００の出力信号を回路１１０からの出
力信号と整列させるために使用される。
【００４０】波形Ｇは、Ｄ形フリップフロップ１１１の
Ｑ端子におけるサンプルすなわちリタイミングデータ信
号を表わす。Ｄ形フリップフロップ１１１は局所クロッ
クの立上がり遷移端の間にクロックオフされ、図示した
実施例においては、Ｄ形フリップフロップ１１１のサン
プルデータ信号は、もう二分の一クロック周期だけ遅延
している点を除いて、遅延回路１３０の遅延データ信号
に類似している。
【００４１】波形ＨはＸＯＲゲート１１２の出力信号を
表わす。ＸＯＲゲート１１２は遅延回路１３０からの遅
延データ信号と、Ｄ形フリップフロップ１１１からのサ
ンプルデータ信号との排他的論理和を演算する。図示し
た実施例では、データ信号の遷移端が局所クロックの立
上がり遷移端の付近で起こるのに伴なって、ＸＯＲゲー
ト１１２は、Ｄ形フリップフロップ１１１からのサンプ
ルデータ信号が遅延回路１３０からの遅延データ信号を
二分の一クロック周期だけ遅延させたものであるため
に、データ信号の遷移端ごとに１つのパルスを出力す
る。データ信号の遷移端が局所クロックの立上がり遷移
端の付近で起こるとき、各パルスは遅延回路１３０から
の遅延データ信号の各々の遷移端のわずかに後で（デー
タ信号の各々の遷移端の二分の一クロック周期の後で）
発生され、約二分の一クロック周期のパルス幅を有す
る。
【００４２】波形ＩはＤ形フリップフロップ１１３のＱ
端子のサンプル又はリタイミングデータ信号を表わす。
Ｄ形フリップフロップ１１３は局所クロックの立下がり
遷移端の間にクロックオフされ、ＸＯＲゲート１１２か
らのパルスが局所クロックの立下がり遷移端より先に立
上がるときは、Ｄ形フリップフロップ１１３は第１の信
号状態、たとえば、論理値１を発生する。ＸＯＲゲート
１１２からのパルスが局所クロックの立下がり遷移端の
後で立上がるとき又は局所クロックの立下がり遷移端の
付近にパルスが存在しないときには、Ｄ形フリップフロ
ップ１１３は第２の信号状態、たとえば、論理値０を発
生する。ＸＯＲゲート１１２からのパルス信号の立上が
り遷移端は遅延回路１３０からの遅延データ信号の遷移
端に反映されているようにデータ信号の遷移端から取り
出されるので、データ信号の遷移端が局所クロックの立
上がり遷移端より先に起こった場合には、Ｄ形フリップ
フロップ１１３は第１の信号状態を発生する。同様に、
データ信号の遷移端が局所クロックの立上がり遷移端の
後で起こったときには、Ｄ形フリップフロップ１１３は
第２の信号状態を発生する。このように、Ｄ形フリップ
フロップ１１３は、データ信号の遷移端が局所クロック
の立上がり遷移端より前に起こったときは第１の信号状
態を発生し、データ信号の遷移端が局所クロックの立上
がり遷移端の後で起こったときには第２の信号状態を発
生する。
【００４３】波形Ｊは回路１２０の出力信号を表わす。
回路１００がパルスを出力すると、回路１２０は第１の
電位を出力し、そのとき、回路１１０も第１の信号状態
を出力する。回路１００がパルスを出力する一方で回路
１１０は第２の信号状態を出力したときには、回路１２
０は第２の電位を出力する。これに対し、回路１００が
パルスを出力しないときには、回路１２０は回路１１０
の出力とは関係なく第３の電位を出力する。このよう
に、回路１２０は、データ信号の遷移端が局所クロック
の立上がり遷移端より先に起こったときは第１の電位を
発生し、データ信号の遷移端が局所クロックの立上がり
遷移端の後で起こったときには第２の電位を発生し、デ
ータ信号が局所クロックの２つ以上の遷移端にわたって
同じ信号状態にとどまっているときには第３の電位を発
生する。
【００４４】図３は、本発明の第２の実施例の位相検出
器を論理線図の形態で示す。図３の位相検出器は回路２
００と、回路２１０と、回路２２０と、Ｄ形フリップフ
ロップ２３０と、ＯＲゲート２４０とから構成されてい
る。
【００４５】図３の位相検出器の場合、データ信号は送
信装置からノード２５０で受信される。Ｄ形フリップフ
ロップ２３０のＤ端子，Ｃ端子及びＱ端子はノード２５
０と、ノード２８０と、ＯＲゲート２４０の第１の入力
端子とにそれぞれ結合している。ノード２８０は局所ク
ロックに結合している。ＯＲゲート２４０の第２の入力
端子はノード２５０に結合している。ＯＲゲート２４０
の出力端子はノード２８３に結合している。回路２００
の入力ノードはノード２８３に結合し、回路２１０の入
力ノードもノード２８３に結合している。回路２００の
出力ノードであるノード２８１は回路２２０の第１の入
力ノードに結合している。回路２１０の出力ノードであ
るノード２８２は回路２２０の第２の入力ノードに結合
している。回路２２０の出力ノードはノード２６０であ
る。ノード２５０で受信されたデータ信号は、Ｄ形フリ
ップフロップ２３０のＱ端子に結合しているノード２７
０で回復される。
【００４６】Ｄ形フリップフロップ２３０とＯＲゲート
２４０は、共に、ノード２５０のデータ信号の遷移端を
検出し、その遷移端に応答してパルスを出力する。回路
２００はノード２５０のデータ信号の遷移端により発生
されるノード２８３のパルスを検出し、遷移端の存在を
指示するパルスをノード２８１から回路２２０へ出力す
る。回路２１０もノード２５０のデータ信号の遷移端に
より発生されるノード２８３のパルスを検出し、その位
相を指示する出力信号を回路２２０へ出力する。回路２
２０は、ノード２８１のパルスと、ノード２８２の信号
とに応答して、ノード２６０から正パルス又は負パルス
を出力するか、あるいは全くパルスを出力しない。
【００４７】Ｄ形フリップフロップ２３０は局所クロッ
クの適切な端、たとえば、その立上がり端でクロックオ
フされ、ノード２５０で受信したデータ信号をサンプリ
ングすなわちリタイミングする。Ｄ形フリップフロップ
２３０はこのサンプルデータ信号を、ノード２５０で受
信したデータ信号の回復データ信号としてノード２７０
へ出力する。Ｄ形フリップフロップ２３０はサンプルデ
ータ信号をＸＯＲゲート２４０の第１の入力端子へも出
力する。ＸＯＲゲート２４０はノード２５０のデータ信
号と、Ｄ形フリップフロップ２３０のＱ端子におけるサ
ンプルすなわちリタイミングデータ信号との排他的論理
和を演算する。その結果、ＸＯＲゲート２４０はノード
２５０のデータ信号の遷移端ごとに１つのパルスを出力
する。そのパルスはノード２５０のデータ信号の遷移端
により確定される立上がり遷移端と、Ｄ形フリップフロ
ップ２３０からのサンプルデータ信号の遷移端により確
定される立下がり遷移端とを有する。従って、パルス幅
はノード２５０のデータ信号の遷移端と、Ｄ形フリップ
フロップ２３０からのサンプルデータ信号の遷移端との
間隔によって設定される。ＸＯＲゲート２４０は、ノー
ド２５０での遷移端ごとに、遷移端の極性とは無関係で
ある既知の極性をもつパルスを出力する。ところが、パ
ルスの幅は、局所クロックの遷移端に対するデータ信号
の遷移端の場所によって決まる。データ信号の遷移端が
局所クロックの立下がり遷移端より先に起こったとき、
パルスの幅はクロック周期の二分の一より大きい。これ
に反し、データ信号の遷移端が局所クロックの立下がり
遷移端の後で起こったときには、パルスの幅はクロック
周期の二分の一に満たない。回路２００はＤ形フリップ
フロップ２０１を含む。Ｄ形フリップフロップ２０１の
Ｄ端子，Ｃ端子及びＱ端子はノード２８３と、ノード２
８０と、ノード２８１とにそれぞれ結合している。ノー
ド２８０は局所クロックに結合している。Ｄ形フリップ
フロップ２０１は局所クロックの適切な端、たとえば、
その立上がり端でクロックオフされ、ＸＯＲゲート２４
０から受信した信号をサンプリングすなわちリタイミン
グする。その結果、Ｄ形フリップフロップ２０１は、ノ
ード２５０の遷移端ごとに、その後、遷移端の極性とは
無関係である既知の極性をもつパルスをノード２８１か
ら出力する。Ｄ形フリップフロップ２０１からのパルス
は、ノード２５０の遷移端から約二分の一クロックサイ
クルだけ遅延している。
【００４８】回路２１０はＤ形フリップフロップ２１１
と、Ｄ形フリップフロップ２１２とを含む。Ｄ形フリッ
プフロップ２１１のＤ端子，Ｃ端子及びＱ端子はノード
２８３と、ノード２９０と、Ｄ形フリップフロップ２１
２のＤ端子とにそれぞれ結合している。ノード２９０は
局所クロックの論理反転に結合している。Ｄ形フリップ
フロップ２１２のＣ端子及びＱ端子はノード２８０と、
ノード２８２とにそれぞれ結合している。ノード２８０
は局所クロックに結合している。
【００４９】Ｄ形フリップフロップ２１１は局所クロッ
クの論理反転の適切な端、たとえば、その立上がり端で
クロックオフされ、ＸＯＲゲート２４０から受信した信
号をサンプリング又はリタイミングする。その結果、Ｄ
形フリップフロップ２１１は、ＸＯＲゲート２４０から
のパルスが局所クロックの立下がり遷移端より先に立上
がったときは第１の信号状態、たとえば、論理値１を出
力する。ＸＯＲゲート２４０からのパルスが局所クロッ
クの立下がり遷移端の後で立上がったとき又は局所クロ
ックの立下がり遷移端の付近にパルスが存在しない（デ
ータ信号中に遷移端がない）ときには、Ｄ形フリップフ
ロップ２１１は第２の信号状態、たとえば、論理値０を
出力する。
【００５０】Ｄ形フリップフロップ２１２は局所クロッ
クの適切な端、たとえば、その立上がり端でクロックオ
フされ、Ｄ形フリップフロップ２１１から受信した信号
をサンプリング又はリタイミングする。その結果、Ｄ形
フリップフロップ２１２は、Ｄ形フリップフロップ２１
１が第１の信号状態を出力したときは第１の信号状態、
たとえば、論理値１を出力する。この条件は、ＸＯＲゲ
ート２４０からのパルスが局所クロックの立下がり遷移
端より先に立上がったときに起こる。Ｄ形フリップフロ
ップ２１１が第２の信号状態を出力したときには、Ｄ形
フリップフロップ２１２は第２の信号状態、たとえば、
論理値０を出力する。この条件は、ＸＯＲゲート２４０
からのパルスが局所クロックの立下がり遷移端の後で立
上がったとき又は局所クロックの立下がり遷移端の付近
にパルスが存在しない（データ信号中に遷移端がない）
ときに起こる。Ｄ形フリップフロップ２１２の出力信号
は、約二分の一クロック周期だけ遅延している点を除い
てＤ形フリップフロップ２１１の出力に類似している。
ノード２８１のパルスとノード２８２の出力信号は共に
ノード２５０における遷移端に応答して発生されるの
で、Ｄ形フリップフロップ２１２は、ノード２８１でパ
ルスが発生される時点に関してノード２８２の出力信号
が発生される時点を確定する。このように、Ｄ形フリッ
プフロップ２１２は、ノード２５０で受信したデータ信
号中の遷移端を検出する回路２００を回路２１０より相
対的に早く補正する。回路２００が遷移端の存在を示す
パルスをノード２８１から出力するのと同時に、回路２
１０は位相を指示する信号をノード２８２から出力して
も良い。ノード２８２の出力信号はノード２８１のパル
スと時間の上で重なり合うように発生される。
【００５１】回路２２０はＡＮＤゲート２２１と、ＡＮ
Ｄゲート２２２と、バッファ２２３とを含む。ＡＮＤゲ
ート２２１の第１の入力端子はノード２８２に結合し、
ＡＮＤゲート２２１の第２の入力端子はノード２８１に
結合している。ＡＮＤゲート２２１の出力端子はバッフ
ァ２２３の第１の入力端子に結合している。ＡＮＤゲー
ト２２２の第１の入力端子はノード２８２に結合し、Ａ
ＮＤゲート２２２の第２の入力端子はノード２８１に結
合している。ＡＮＤゲート２２２の出力端子はバッファ
２２３の第２の入力端子に結合している。バッファ２２
３の出力端子はノード２６０に結合している。
【００５２】ＡＮＤゲート２２１はノード２８１の信号
をノード２８２の信号と加算する。その結果、ＡＮＤゲ
ート２２１は、ノード２８１にパルス（論理値１）があ
る間にノード２８２に論理値１が現われたときは論理値
１を出力する。この条件は、データ信号の遷移端が局所
クロックの立上がり遷移端より先に起こったときに満た
される。ノード２８１にパルス（論理値１）がある間に
ノード２８２に論理値０が現われたときには、ＡＮＤゲ
ート２２１は論理値０を出力する。この条件は、データ
信号の遷移端が局所クロックの立上がり遷移端の後で起
こったときに満たされる。ノード２８１にパルスが現わ
れない（論理値０）ときにも、ＡＮＤゲート２２１は論
理値０を出力する。この条件は、データ信号の遷移端が
起こらないときに満たされる。
【００５３】ＡＮＤゲート２２２はノード２８１の信号
をノード２８２の信号と加算する。その結果、ＡＮＤゲ
ート２２２は、ノード２８１にパルス（論理値１）があ
る間にノード２８２に論理値１が現われたときは、論理
値０を出力する。この条件は、データ信号の遷移端が局
所クロックの立上がり遷移端より先に起こったときに満
たされる。ノード２８１にパルス（論理値１）がある間
にノード２８２に論理値０が現われたときには、ＡＮＤ
ゲート２２２は論理値１を出力する。この条件は、デー
タ信号の遷移端が局所クロックの立上がり遷移端の後で
起こったときに満たされる。ノード２８１にパルスが現
われない（論理値０）ときには、ＡＮＤゲート２２２は
論理値０を出力する。この条件は、データ信号の遷移端
が起こらないときに満たされる。
【００５４】バッファ２２３はＡＮＤゲート２２１及び
ＡＮＤゲート２２２の出力を受信する。ＡＮＤゲート２
２１が論理値１を出力し且つＡＮＤゲート２２２は論理
値０を出力するとき、バッファ２２３は第１の電位を出
力する。ＡＮＤゲート２２１が論理値０を出力し且つＡ
ＮＤゲート２２２は論理値１を出力するときには、バッ
ファ２２３は第２の電位を出力する。ＡＮＤゲート２２
１が論理値０を出力し、ＡＮＤゲート２２２も論理値０
を出力するときには、バッファ２２３は第３の電位を出
力する。
【００５５】回路２００，２１０及び２２２は別の適切
な回路から構成されていても良い。たとえば、Ｄ形フリ
ップフロップの代わりに適切なラッチング回路又はサン
プルホールド記憶回路などを使用しても良い。加えて、
論理ゲートはバイポーラゲート，ＣＭＬ／ＥＣＬゲー
ト，ＣＭＯＳゲート又は他の適切な論理回路技術を含ん
でいても良い。
【００５６】図４は、図３の位相検出器の動作をタイミ
ング図の形態で示す。波形Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ
及びＨは局所クロックの信号と、ノード２５０の信号
と、Ｄ形フリップフロップ２３０のＱ端子の信号と、ノ
ード２８３の信号と、ノード２８１の信号と、Ｄ形フリ
ップフロップ２１１の信号と、ノード２８２の信号と、
ノード２６０の信号とをそれぞれ表わす。図４は、ノー
ド２５０のデータ信号の遷移端が、まず、局所クロック
の遷移端よりわずかに先行しており、次に局所クロック
の遷移端のわずかに後になり、次に局所クロックの遷移
端よりわずかに先行し、次に局所クロックの遷移端のわ
ずかに後になる場合の図３の位相検出器の波形を示す。
【００５７】図４に示す通り、ノード２５０のデータ信
号の中で遷移端が検出されたと（波形Ｂ）、回路２００
は、データ信号のその遷移端の後に、遷移端の極性とは
無関係であるパルスをノード２８１から出力する（波形
Ｅ）。そのパルスは約１クロック周期の幅を有する。デ
ータ信号の遷移端の後、回路２１０はデータ信号の遷移
端が局所クロックの遷移端より先行しているときは第１
の信号状態、たとえば、論理値１をノード１８２から出
力し、データ信号の遷移端が局所クロックの遷移端の後
になっているときには第２の信号状態、たとえば、論理
値０を出力する（波形Ｇ）。回路２２０はノード２８１
及びノード２８２の信号を受信し、それらの信号を組合
せて、ノード２６０からポンプアップパルス又はポンプ
ダウンパルスを出力するか、あるいは全くパルスを出力
しない（波形Ｈ）。回路２００は、データ信号の遷移端
が局所クロックの遷移端より先行しているときはポンプ
アップパルスをノード２６０から出力し、データ信号の
遷移端が局所クロックの遷移端の後になっているときに
はポンプダウンパルスを出力し、データ信号の遷移端が
存在しないときには全くパルスを出力しない。ポンプア
ップパルスとポンプダウンパルスは約１クロック周期の
幅を有する。
【００５８】Ｄ形フリップフロップ２３０はノード２５
０のデータ信号をサンプリング又はリタイミングする
（波形Ｃ）。Ｄ形フリップフロップ２３０はＯＲゲート
２４０の第１の入力端子へこのサンプルデータ信号を出
力する。ＸＯＲゲート２４０はＤ形フリップフロップ２
３０のＱ端子のサンプル信号と、ノード２５０のデータ
信号との排他的論理和を演算する。その結果、ＸＯＲゲ
ート２４０は、ノード２５０の遷移端ごとに、その後、
遷移端の極性とは無関係である既知の極性のパルスをノ
ード２８３から出力する（波形Ｄ）。
【００５９】波形Ｃは、Ｄ形フリップフロップ２３０の
Ｑ端子におけるサンプル又はリタイミングデータ信号を
表わす。Ｄ形フリップフロップ２３０は局所クロックの
立上がり遷移端でクロックオフされ且つデータ信号の遷
移端は局所クロックの立下がり遷移端の付近で起こるの
で、Ｄ形フリップフロップ２３０からのサンプルデータ
信号は、約二分の一クロック周期だけ遅延することを除
いて、ノード２５０のデータ信号に類似している。
【００６０】波形ＤはＸＯＲゲート２４０の出力信号を
表わす。ＸＯＲゲート２４０はノード２５０のデータ信
号と、Ｄ形フリップフロップ２３０からのサンプルデー
タ信号との排他的論理和を演算する。図示した実施例で
は、データ信号の遷移端が局所クロックの立下がり遷移
端の付近で起こるとき、Ｄ形フリップフロップ２３０か
らのサンプルデータ信号はデータ信号を二分の一クロッ
ク周期だけ遅延させたものであるので、ＸＯＲゲート２
４０はデータ信号中の遷移端ごとに１つのパルスを出力
する。各パルスはデータ信号の各々の遷移端のわずかに
後で発生され、約二分の一クロック周期のパルス幅を有
する。
【００６１】波形Ｅは、Ｄ形フリップフロップ２０１の
Ｑ端子のサンプルすなわちリタイミングデータ信号を表
わす。Ｄ形フリップフロップ２０１は局所クロックの立
上がり遷移端でクロックオフされ、ＸＯＲゲート２４０
により発生されるパルスごとに１つのパルスを出力す
る。Ｄ形フリップフロップ２０１からのパルスは約１ク
ロック周期のパルス幅を有し、ＸＯＲゲート２４０から
のパルスの立下がり遷移端の付近で始まる。従って、Ｄ
形フリップフロップ２０１からのパルスはＸＯＲゲート
２４０からパルスと比べて、二分の一クロック周期だけ
遅延している。ノード２５０のデータ信号と比較したと
き、Ｄ形フリップフロップ２０１からのパルスはデータ
信号中の各々の遷移端から二分の一クロック周期遅れて
発生される。ところが、実施例中に示すように、２つの
遷移端に対してＤ形フリップフロップ２０１からは唯一
つのパルスしか発生されない。実施例では、データ信号
の立下がり遷移端と立上がり遷移端は互いに１クロック
周期離れている。すなわち、Ｄ形フリップフロップ２０
１は局所クロックの立上がり遷移端の間にクロック周期
ごとに一度クロックオフされるので、実際には、それぞ
れ１クロック周期の２つのパルスが２クロック周期の１
つのパルスに組合される。データ信号の立下がり遷移端
と立上がり遷移端が２クロック周期以上離れている場合
には、Ｄ形フリップフロップ２０１はそれぞれ１クロッ
ク周期の２つの別個のパルスを発生する。このように、
Ｄ形フリップフロップ２０１は、位相検出器がデータ信
号の１つの遷移端を受信したときに１つのパルスを発生
する。
【００６２】加えて、実施例の中に示すように、データ
信号が局所クロックの２回以上の立上がり遷移端にわた
って同じ信号状態にとどまっているときには、ＸＯＲゲ
ート２４０のパルス相互間には少なくとも１クロック周
期の隙間が現われ、また、Ｄ形フリップフロップ２０１
からのパルス相互間にも隙間が現われる。
【００６３】波形Ｆは、Ｄ形フリップフロップ２１１の
Ｑ端子におけるサンプルすなわちリタイミングデータ信
号を表わす。Ｄ形フリップフロップ２１１は局所クロッ
クの立下がり遷移端でクロックオフされ、ＸＯＲゲート
２４０からのパルスが局所クロックの立下がり遷移端よ
り早く立上がったときは第１の信号状態、たとえば、論
理値１を発生する。ＸＯＲゲート２４０からのパルスが
局所クロックの立下がり遷移端の後で立下がったとき又
は局所クロックの立下がり遷移端の付近にパルスが存在
しないときには、Ｄ形フリップフロップ２１１は第２の
信号状態を発生する。ＸＯＲゲート２４０からのパルス
信号の立上がり遷移端はデータ信号の遷移端から取り出
されるので、データ信号の遷移端が局所クロックの立下
がり遷移端より早く起こったときには、Ｄ形フリップフ
ロップ２１１は第１の信号状態を発生する。同様に、デ
ータ信号の遷移端が局所クロックの立下がり遷移端の後
で起こったときには、Ｄ形フリップフロップ２１１は第
２の信号状態を発生する。
【００６４】波形Ｇは、Ｄ形フリップフロップ２１２の
Ｑ端子におけるサンプルすなわちリタイミングデータ信
号を表わす。Ｄ形フリップフロップ２１２は局所クロッ
クの立上がり遷移端の間にクロックオフされ且つＤ形フ
リップフロップ２１２のサンプルデータ信号の遷移端は
局所クロックの立下がり遷移端の付近で起こるので、Ｄ
形フリップフロップ２１２のサンプルデータ信号は、二
分の一クロック周期だけ遅延しているという点を除い
て、Ｄ形フリップフロップ２１１のサンプルデータ信号
に類似している。この遅延によって、回路２００からの
出力信号を回路２１０からの出力信号と整列させること
ができる。このように、Ｄ形フリップフロップ２１２
は、データ信号の遷移端が局所クロックの立下がり遷移
端より早く起こったときは第１の信号状態を発生し、デ
ータ信号の遷移端が局所クロックの立下がり遷移端の後
で起こったときには第２の信号状態を発生する。
【００６５】波形Ｈは回路２２０の出力信号を表わす。
回路２００がパルスを出力すると、回路２２０は第１の
電位を出力し、そのとき、回路２１０も第１の信号状態
を出力する。回路２００がパルスを出力する一方で回路
２１０は第２の信号状態を出力すると、回路２２０は第
２の電位を出力する。これに対し、回路２００がパルス
を出力しないときには、回路２２０は回路２１０の出力
とは関係なく第３の電位を出力する。このように、回路
２２０は、データ信号の遷移端が局所クロックの立下が
り遷移端より早く起こったときは第１の電位を発生し、
データ信号の遷移端が局所クロックの立下がり遷移端の
後で起こったときには第２の電位を発生し、局所クロッ
クの２つ以上の立上がり遷移端にわたってデータ信号が
同じ信号状態にとどまっているときには第３の電位を発
生する。
【００６６】図５は、本発明の一実施例の１つの適用用
途のフェーズロックループ回路をブロック線図の形態を
示す。フェーズロックループ（ＰＬＬ）回路５００は位
相検出器５０１と、フィルタ５０２と、クロック発生器
５０３とを含む。ＰＬＬ回路５００は位相検出器５０１
に結合するデータ入力端子をさらに含む。データ入力端
子によって、位相検出器５０１は外部素子から、あある
いは同じ素子又は同じチップにある外部回路からデータ
信号を受信できる。位相検出器５０１はクロック発生器
５０３から出ている局所クロック線にも結合しているた
め、クロック発生器５０３から局所クロック信号を受信
することができる。加えて、位相検出器５０１は、クロ
ック発生器５０３に結合するフィルタ５０２にも結合し
ている。局所クロックの遷移端がデータ信号の遷移端の
後で起こったとき、位相検出器５０１は第１の信号を発
生する。局所クロックの遷移端がデータ信号の遷移端よ
り早く起こったときは、位相検出器は第２の信号を発生
し、局所クロックの同じ型の少なくとも２つの遷移端に
わたってデータ信号が同じ信号状態にとどまっていると
きには、位相検出器は第３の信号を発生する。それら２
つの遷移端は立下がり遷移端であっても良く、あるいは
立上がり遷移端であっても良い。同じ信号状態にとどま
ることによって、データ信号は論理値１又は論理値０に
とどまる。第１の信号は第１の電位であって良い。第２
の信号は第２の電位であって良く、第３の信号は第３の
電位であって良い。以上説明した回路は第１，第２及び
第３の３つの電圧レベルをもつ３値システムである。第
１の信号，第２の信号又は第３の信号は位相検出器５０
１によりフィルタ５０２へ送信される。あるいは、複数
のデジタル信号、たとえば、論理値１と論理値０の組合
せを第１の信号にしても良い。第２の信号を論理値１と
論理値０とすることができる。第３の信号は論理値０と
論理値１、あるいは論理値０と論理値０であっても良
い。位相検出器５０１はデータ信号をクロック信号の立
上がり端又は立下がり端のいずれかと比較すれば良い。
【００６７】フィルタ５０２は、ＰＬＬ回路の総応答を
システムの設計目標に適合するように整形するために使
用される。このように、フィルタ５０２はＰＬＬ回路の
ダイナミクスと、システムの性能とを制御する。フィル
タ５０２は第１の信号，第２の信号又は第３の信号をク
ロック発生器５０３へ送信する。この実施例では、クロ
ック発生器５０３は電圧制御発振器（ＶＣＯ）である。
クロック発生器５０３は局所クロックを位相検出器５０
１へ発生する。クロック発生器５０３は第１の信号に応
答して位相検出器５０１への局所クロックを加速する。
クロック発生器５０３は第２の信号に応答して位相検出
器５０１への局所クロック信号を遅延させ、また、第３
の信号に応答して位相検出器５０１への局所クロックを
維持する。この実施例においては、クロック発生器５０
３は局所クロックの周波数を増すことにより局所クロッ
クを加速し、局所クロックの周波数を減らすことにより
局所クロックを遅らせる。あるいは、クロック発生器５
０３は局所クロックの位相をシフトインすることにより
局所クロックを加速し、局所クロックの位相をシフトア
ウトすることにより局所クロックを遅らせることも可能
である。
【００６８】データ信号中の遷移端の相互間に長時間の
間隔がある場合、データの遷移端とクロックの遷移端と
の比較を実行できず、位相検出器の出力が誤差を導入す
ることもありうると思われるので、ＰＬＬ回路は局所ク
ロックを加速もせず、遅らせもしないことが望ましい。
このように、ＰＬＬ回路５００は向上したランレングス
許容差を示す。遷移端の長い間隔の間、位相検出器５０
１は第３の信号を発生し、クロック発生器５０３は局所
クロックを維持する。従来の非線形システムとは異な
り、長いランレングスの間にＰＬＬ回路５００は局所ク
ロックを加速も、遅らせもせず、その結果、すぐれたラ
ンレングス許容差を示す。加えて、ＰＬＬ回路５００
は、長いランレングスの間に局所クロックを維持するこ
とにより、システムに導入される誤差の量を減少させ
る。そのために、ジッタも減少する。
【００６９】図６は、本発明の象徴的な一実施例の位相
検出器をブロック線図の形態で示す。位相検出器６０１
は有無指示器６０４と、極性指示器６０５と、３値増幅
器６０６とを含む。位相検出器６０１は、位相検出器６
０１がデータ信号源からデータ信号を受信できるように
するためのデータ入力端子をさらに含むと共に、位相検
出器６０１が局所クロック源、たとえば、クロック発生
器５０３から局所クロック信号を受信できるようにする
ためのクロック入力端子を含む。有無指示器６０４はデ
ータ入力端子と、クロック入力端子とに結合している。
有無指示器６０４はデータ信号の遷移端を指示する。有
無指示器６０４は、位相検出器６０１がデータ信号の端
を受信したときは第１の信号状態を発生し、局所クロッ
クの同じ型の少なくとも２つの遷移端にたって位相検出
器６０１により受信されるデータ信号が同じ信号状態に
とどまっているときには第２の信号状態を発生すること
により、データ信号の遷移端を指示する。極性指示器６
０５はデータ入力端子と、クロック入力端子とに結合し
ている。極性指示器６０５は、局所クロックの遷移端に
対するデータ信号の遷移端の位置を指示する。この比較
のために使用される局所クロックの遷移端は立上がり遷
移端であっても良く、あるいは立下がり遷移端であって
も良い。極性指示器６０５は、データ信号の遷移端が局
所クロックの遷移端より早く起こったときは第１の信号
状態を発生することにより、データ信号の遷移端の位置
を指示し、データ信号の遷移端が局所クロックの遷移端
の後で起こったときには第２の信号状態を発生する。
【００７０】３値増幅器６０６は有無指示器６０４と、
極性指示器６０５とに結合している。３値増幅器６０６
は、クロック信号の遷移端がデータ信号の遷移端の後で
起こったときは第１の信号を発生する。３値増幅器６０
６は、クロック信号の遷移端がデータ信号の遷移端より
早く起こったときには第２の信号を発生し、局所クロッ
クの同じ型の少なくとも２つの遷移端にわたってデータ
信号が同じ信号状態にとどまっているときには、第３の
信号を発生する。あるいは、有無指示器６０４と極性指
示器６０５が第１の信号状態、たとえば、論理値１を発
生したときに、３値増幅器６０６は第１の信号を発生す
る。有無指示器６０４が第１の信号状態を発生し、極性
指示器６０５は第２の信号状態を発生したときには、３
値増幅器６０６は第２の信号を発生する。有無指示器６
０４が第２の信号状態、たとえば、論理値０を発生した
ときには、３値増幅器６０６は第３の信号を発生する。
さらに別の実施例の下では、位相検出器６０１は３値増
幅器６０６を有していない。その代わりに、有無指示器
６０４と極性指示器６０５はフィルタ５０２を介してク
ロック発生器５０３に結合している。
【００７１】以上の説明においては、本発明をその特定
の実施例を参照しながら説明した。しかしながら、特許
請求の範囲の中に記載されている本発明のより広い趣旨
から逸脱せずに様々な変形及び変更を実施しうることは
明白であろう。従って、明細書や図面は限定的な意味を
もつものではなく、例示としてみなされるべきである。
【００７２】以上の説明を読んだならば、本発明の数多
くの変更や変形は当業者によって理解されるであろう
が、例示を目的として示し且つ説明した特定の実施例は
限定するものと考えられることを全く意図していないと
いう点を理解すべきである。従って、特定の実施例の詳
細を参照しても、それは特許請求の範囲の範囲を限定し
ようとすることにはならず、特許請求の範囲それ自体は
本発明に不可欠であると考えられる特徴のみを列挙して
いる。以上、クロック発生器を制御する方法及び装置を
説明した。
【図面の簡単な説明】
【図１】 ジッタを減少させたクロック回復のための３
値位相検出器を論理線図の形態で示す図。
【図２】 図１の位相検出器の動作を波形図の形態で示
す図。
【図３】 本発明の第２の実施例の位相検出器を論理線
図の形態で示す図。
【図４】 図３の位相検出器の動作をタイミング図の形
態で示す図。
【図５】 本発明の一実施例の一用途のフェーズロック
ループ回路をブロック線図の形態で示す図。
【図６】 本発明の象徴的な一実施例の位相検出器をブ
ロック線図の形態で示す図。
【符号の説明】
１００，１１０，１２０…回路、１０１…Ｄ形フリップ
フロップ、１０２…ＸＯＲゲート、１０３…Ｄ形フリッ
プフロップ、１１１…Ｄ形フリップフロップ、１１２…
ＸＯＲゲート、１１３…Ｄ形フリップフロップ、１２
１，１２２…ＡＮＤゲート、１２３…バッファ、１３０
…遅延回路、１４０，１５０，１６０，１７０，１８０
…ノード、２００，２１０，２２０…回路、２０１…Ｄ
形フリップフロップ、２１１，２１２…Ｄ形フリップフ
ロップ、２２１，２２２…ＡＮＤゲート、２２３…バッ
ファ、２３０…Ｄ形フリップフロップ、２４０…ＯＲゲ
ート、２５０，２６０，２７０，２８０，２９０…ノー
ド、５００…フェーズロックループ（ＰＬＬ）回路、５
０１…位相検出器、５０２…フィルタ、５０３…クロッ
ク発生器、６０１…位相検出器、６０４…有無指示器、
６０５…極性指示器、６０６…３値増幅器。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を発生する過程と；外部回
    路からデータ信号を受信する過程と；前記クロック信号
    の遷移端が前記データ信号の遷移端の後で起こったと
    き、第１の信号を発生する過程と；前記クロック信号の
    前記遷移端が前記データ信号の前記遷移端より早く起こ
    ったとき、第２の信号を発生する過程と；前記クロック
    信号の同じ型の少なくとも２つの遷移端にわたって前記
    データ信号が同じ信号状態にとどまっているとき、第３
    の信号を発生する過程とを有するクロック発生器を制御
    する方法。
  2. 【請求項２】 前記第１の信号に応答して前記クロック
    信号を加速する過程と；前記第２の信号に応答して前記
    クロック信号を遅延させる過程と；前記第３の信号に応
    答して前記クロック信号を維持する過程とをさらに含む
    請求項１記載の方法。
  3. 【請求項３】 前記データ信号の前記遷移端が起こった
    ときに第１の信号状態を発生する過程と；前記クロック
    信号の少なくとも２つの同じ型の遷移端にわたって前記
    データ信号が前記同じ信号状態にとどまっているときに
    第２の信号状態を発生する過程とをさらに含む請求項１
    記載の方法。
  4. 【請求項４】 前記データ信号の前記遷移端が前記クロ
    ック信号の前記遷移端より早く起こったとき、第１の信
    号状態を発生する過程と；前記データ信号の前記遷移端
    が前記クロック信号の前記遷移端の後で起こったとき、
    第２の信号状態を発生する過程とをさらに含む請求項１
    記載の方法。
  5. 【請求項５】 位相を指示する位相検出器において、 前記位相検出器にデータ信号源からのデータ信号を受信
    させるデータ入力端子と；前記位相検出器にクロック信
    号源からのクロック信号を受信させるクロック入力端子
    と；前記データ入力端子及び前記クロック入力端子に結
    合し、前記データ信号の遷移端を指示する第１の回路
    と；前記データ入力端子及び前記クロック入力端子に結
    合し、前記クロック信号の遷移端に対する前記データ信
    号の前記遷移端の位置を指示する第２の回路とを具備す
    る位相検出器。
  6. 【請求項６】 前記第１の回路及び前記第２の回路に結
    合し、前記クロック信号の前記遷移端が前記データ信号
    の前記遷移端の後で起こったときは第１の信号を発生す
    る第３の回路をさらに具備し、前記第３の回路は、前記
    クロック信号の前記遷移端が前記データ信号の前記遷移
    端より早く起こったときには前記第２の信号を発生する
    ように動作し、且つ前記第３の回路は、前記クロック信
    号の同じ型の少なくとも２つの遷移端にわたって前記デ
    ータ信号が同じ信号状態にとどまっているときには前記
    第３の信号を発生する請求項５記載の位相検出器。
  7. 【請求項７】 前記データ入力端子及び前記第２の回路
    に結合し、前記第２の回路による前記データ信号の受信
    を遅延させる遅延回路をさらに具備する請求項５記載の
    位相検出器。
  8. 【請求項８】 クロック信号を発生する手段と；外部回
    路からデータ信号を受信する手段と；前記クロック信号
    の遷移端が前記データ信号の遷移端の後で起こったと
    き、第１の信号を発生する手段と；前記クロック信号の
    前記遷移端が前記データ信号の前記遷移端より早く起こ
    ったとき、第２の信号を発生する手段と；前記クロック
    信号の少なくとも２つの同じ型の遷移端にわたって前記
    データ信号が同じ信号状態にとどまっているとき、第３
    の信号を発生する手段とを具備するクロック発生器を制
    御する装置。
  9. 【請求項９】 前記データ信号の前記遷移端が起こった
    時点を指示する手段と；前記クロック信号の前記遷移端
    に対する前記データ信号の前記遷移端の位置を指示する
    手段とをさらに具備する請求項８記載の装置。
  10. 【請求項１０】 第１の信号に応答してクロック信号を
    加速するように動作し、第２の信号に応答して前記クロ
    ック信号を遅延させるように動作し、且つ第３の信号に
    応答して前記クロック信号を維持するクロック発生器
    と；前記クロック発生器に結合し、前記クロック信号の
    遷移端がデータ信号の遷移端の後で起こったときは前記
    第１の信号を発生し、前記クロック信号の前記遷移端が
    前記データ信号の前記遷移端より早く起こったときには
    前記第２の信号を発生し、且つ前記クロック信号の少な
    くとも２つの同じ型の遷移端にわたって前記データ信号
    が同じ信号状態にとどまっているときには前記第３の信
    号を発生する位相検出器と；前記位相検出器に結合し、
    前記位相検出器に外部回路からの前記データ信号を受信
    させるデータ入力端子とを具備するフェーズロックルー
    プ回路。
JP7282374A 1994-10-26 1995-10-05 クロック発生器を制御する方法、位相検出器及びｐｌｌ Pending JPH08228147A (ja)

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