CN111211126B - 三维存储器及其形成方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。所述三维存储器包括：依次层叠的第一存储器件、第一外围电路器件和第二存储器件；所述第一存储器件、第二存储器件均与所述第一外围电路器件电连接。本发明一方面，提供了更大的存储空间和存储密度，并改善了三维存储器的结构稳定性；另一方面，有助于降低单个存储器件中台阶区域的高度，从而增强了三维存储器的结构稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
随着三维存储器堆叠层数的不断增加，在三维存储器的工艺生产、存储性能和稳定性等方面都面临着越来越巨大的挑战。
因此，如何提高三维存储器的存储密度，改善三维存储器的结构稳定性，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其形成方法，用于解决现有技术中三维存储器的存储密度较低的问题，以提供更大的存储空间，改善三维存储器的结构稳定性。
为了解决上述问题，本发明提供了一种三维存储器，包括：
依次层叠的第一存储器件、第一外围电路器件和第二存储器件；
所述第一存储器件、第二存储器件均与所述第一外围电路器件电连接。
可选的，所述第一存储器件包括沿所述第一存储器件指向所述第一外围电路器件的方向依次堆叠的多个第一栅层，所述第二存储器件包括沿所述第二存储器件指向所述第一外围电路器件的方向依次堆叠的多个第二栅层；所述三维存储器还包括：
与多个所述第一栅层对应的多个第一插塞，每一所述第一插塞的一端电连接一所述第一栅层、另一端电连接所述第一外围电路器件；
与多个所述第二栅层对应的多个第二插塞，每一所述第二插塞的一端电连接一所述第二栅层、另一端电连接所述第一外围电路器件。
可选的，所述第一存储器件包括第一核心区域和第一台阶区域，所述第二存储器件包括第二核心区域和第二台阶区域；
每一所述第一插塞与位于所述第一台阶区域的一所述第一栅层电连接；
每一所述第二插塞与位于所述第二台阶区域的一所述第二栅层电连接。
可选的，所述第一外围电路器件包括：
多个第一导电塞，所述第一导电塞位于所述第一外围电路器件朝向所述第一存储器件的表面，所述第一导电塞用于与所述第一插塞电连接；
多个第二导电塞，所述第二导电塞位于所述第一外围电路器件朝向所述第二存储器件的表面，所述第二导电塞用于与所述第二插塞电连接。
可选的，还包括：
第一柱塞，一端电连接所述第一核心区域、另一端电连接所述第一外围电路器件；
第二柱塞，一端电连接所述第二核心区域、另一端电连接所述第一外围电路器件。
可选的，所述第一台阶区域位于所述第一核心区域的外围，所述第二台阶区域位于所述第二核心区域的外围；或者，
所述第一核心区域位于所述第一台阶区域的外围，所述第二核心区域位于所述第二台阶区域的外围。
可选的，还包括：
依次层叠的第三存储器件、第二外围电路器件和第四存储器件，所述第三存储器件层叠于所述第一存储器件背离所述第一外围电路器件的一侧；
所述第三存储器件、所述第四存储器件均与所述第二外围电路器件电连接。
可选的，还包括：
导电连接柱，一端与所述第一外围电路器件电连接、另一端与所述第二外围电路器件电连接。
为了解决上述问题，本发明还提供了一种三维存储器的形成方法，包括如下步骤：
提供依次层叠的第一存储器件、第一外围电路器件和第二存储器件；
电连接所述第一存储器件与所述第一外围电路器件、以及所述第二存储器件与所述第一外围电路器件。
可选的，所述第一存储器件包括沿所述第一存储器件指向所述第一外围电路器件的方向依次堆叠的多个第一栅层，所述第二存储器件包括沿所述第二存储器件指向所述第一外围电路器件的方向依次堆叠的多个第二栅层；电连接所述第一存储器件与所述第一外围电路器件、以及所述第二存储器件与所述第一外围电路器件的具体步骤包括：
于所述第一存储器件中形成与多个所述第一栅层对应的多个第一插塞，每一所述第一插塞的一端电连接一所述第一栅层、另一端延伸至所述第一存储器件朝向所述第一外围电路器件的表面；
于所述第二存储器件中形成与多个所述第二栅层对应的多个第二插塞，每一所述第二插塞的一端电连接一所述第二栅层、另一端延伸至所述第二存储器件朝向所述第一外围电路器件的表面；
电连接所述第一插塞与所述第一外围电路器件、以及所述第二插塞与所述第一外围电路器件。
可选的，所述第一存储器件包括第一核心区域和第一台阶区域，所述第二存储器件包括第二核心区域和第二台阶区域；
每一所述第一插塞与位于所述第一台阶区域的一所述第一栅层电连接；
每一所述第二插塞与位于所述第二台阶区域的一所述第二栅层电连接。
可选的，电连接所述第一插塞与所述第一外围电路器件、以及所述第二插塞与所述第一外围电路器件的具体步骤包括：
于所述第一外围电路器件中形成与多个所述第一插塞对应的多个第一导电塞、以及与多个所述第二插塞对应的多个第二导电塞；
电连接所述第一导电塞与所述第一插塞、以及所述第二导电塞与所述第二插塞。
可选的，电连接所述第一存储器件与所述第一外围电路器件、以及所述第二存储器件与所述第一外围电路器件还包括如下步骤：
于所述第一存储器件中形成第一柱塞，所述第一柱塞的一端与所述第一核心区域电连接、另一端延伸至所述第一存储器件朝向所述第一外围电路器件的表面；
于所述第二存储器件中形成第二柱塞，所述第二柱塞的一端与所述第二核心区域电连接、另一端延伸至所述第二存储器件朝向所述第一外围电路器件的表面；
电连接所述第一柱塞与所述第一外围电路器件、以及所述第二柱塞与所述第一外围电路器件。
可选的，所述第一台阶区域位于所述第一核心区域的外围，所述第二台阶区域位于所述第二核心区域的外围；或者，
所述第一核心区域位于所述第一台阶区域的外围，所述第二核心区域位于所述第二台阶区域的外围。
可选的，还包括如下步骤：
提供依次层叠的第三存储器件、第二外围电路器件和第四存储器件，所述第三存储器件层叠于所述第一存储器件背离所述第一外围电路器件的一侧；
电连接所述第三存储器件和所述第二外围电路器件、以及所述第四存储器件和所述第二外围电路器件。
可选的，还包括如下步骤：
形成导电连接柱，所述导电连接柱的一端与所述第一外围电路器件电连接、另一端与所述第二外围电路器件电连接。
本发明提供的三维存储器及其形成方法，通过依次层叠的第一存储器件、第一外围电路器件和第二存储器件，使得在同一片外围电路器件上可以电连接两个存储器件，一方面，提供了更大的存储空间和存储密度，并改善了三维存储器的结构稳定性；另一方面，通过将所述第一存储器件和所述第二存储器件分布于所述第一外围电路器件的相对两侧，有助于降低单个存储器件中台阶区域的高度，从而进一步增强了三维存储器的结构稳定性。
附图说明
附图1是本发明具体实施方式中一三维存储器的结构示意图；
附图2是本发明具体实施方式中另一三维存储器的结构示意图；
附图3是本发明具体实施方式中具有四个存储器件堆叠结构的三维存储器的示意图；
附图4是本发明具体实施方式中三维存储器的形成方法流程图；
附图5A-5E是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。
随着三维存储器存储单元层数的不断增加，其在工艺生产、存储性能以及结构稳定性方面都面临着巨大的挑战。为了提高存储密度，所采用的技术方案是：将负责数据输入/输出以及记忆单元操作的外围电路形成在一片晶圆上，将存储单元阵列形成在另一片晶圆上，然后通过数百万根金属VIA(Vertical Interconnect Accesses，垂直互联通道)将两片晶圆键合，实现外围电路与存储单元阵列之间的电连接。但是，随着存储单元层数的不断增加，这种方案在台阶区域的稳定性以及单个产品的高度上面临更大的挑战。
为了提高三维存储器的存储密度以及结构稳定性，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中一三维存储器的结构示意图。如图1所示，本具体实施方式提供的三维存储器，包括：
依次层叠的第一存储器件10、第一外围电路器件12和第二存储器件11；
所述第一存储器件10与所述第二存储器件11均与所述第一外围电路器件12电连接。
具体来说，所述第一存储器件10包括第一衬底100、位于所述第一衬底100表面的第一堆叠层101、以及覆盖所述第一堆叠层101的第一介质层(图1中未示出)。所述第一堆叠层101包括沿垂直于所述第一衬底100的方向交替堆叠的第一栅层和第一层间绝缘层。所述第二存储器件11包括第二衬底110、位于所述第二衬底110表面的第二堆叠层111、以及覆盖所述第二堆叠层111的第二介质层(图1中未示出)。所述第二堆叠层111包括沿垂直于所述第二衬底110的方向交替堆叠的第二栅层和第二层间绝缘层。所述第一外围电路器件12可以为具有数据输入/输出以及记忆单元操作功能的CMOS电路。所述第一衬底100和所述第二衬底110可以均为硅衬底。所述第一栅层和所述第二栅层可以均为栅极层或者伪栅层。
本具体实施方式通过将所述第一外围电路12设置在所述第一存储器件10和所述第二存储器件11的外围，使得所述第一外围电路器件12不占用所述第一存储器件10与所述第二存储器件11的面积，从而提高了单个存储器件中的存储密度。而且，通过在所述第一外围电路器件12的相对两侧分别电连接所述第一存储器件10和所述第二存储器件11，一方面，增大了三维存储器的存储单元层数，从而提供了更大的存储空间和存储密度；另一方面，有助于降低单个存储器件中台阶区域的高度，从而增强了三维存储器的结构稳定性。
可选的，所述第一存储器件10包括沿所述第一存储器件10指向所述第一外围电路器件12的方向依次堆叠的多个第一栅层，所述第二存储器件11包括沿所述第二存储器件11指向所述第一外围电路器件12的方向依次堆叠的多个第二栅层；所述三维存储器还包括：
与多个所述第一栅层对应的多个第一插塞102，每一所述第一插塞102的一端电连接一所述第一栅层、另一端电连接所述第一外围电路器件12；
与多个所述第二栅层对应的多个第二插塞112，每一所述第二插塞112的一端电连接一所述第二栅层、另一端电连接所述第一外围电路器件12。
具体来说，所述第一堆叠层101中的每一第一栅层都至少通过一根所述第一插塞102与所述第一外围电路器件12电连接，以便于向所述第一存储器件10传输电信号；所述第二堆叠层111中的每一第二栅层都至少通过一根所述第二插塞112与所述第一外围电路器件12电连接，以便于向所述第二存储器件11传输电信号。
可选的，所述第一存储器件10包括第一核心区域Ⅰ和第一台阶区域Ⅱ，所述第二存储器件11包括第二核心区域Ⅲ和第二台阶区域Ⅳ；
每一所述第一插塞102与位于所述第一台阶区域Ⅱ的一所述第一栅层电连接；
每一所述第二插塞112与位于所述第二台阶区域Ⅳ的一所述第二栅层电连接。
可选的，所述第一外围电路器件12包括：
多个第一导电塞，所述第一导电塞位于所述第一外围电路器件12朝向所述第一存储器件10的表面，所述第一导电塞用于与所述第一插塞102电连接；
多个第二导电塞，所述第二导电塞位于所述第一外围电路器件12朝向所述第二存储器件11的表面，所述第二导电塞用于与所述第二插塞112电连接。
具体来说，所述第一导电塞与所述第一插塞102电连接、以及所述第二导电塞与所述第二插塞112电连接的方式均为键合。所述第一插塞102和所述第二插塞112的材料可以均是钨等金属材料，所述第一插塞102的侧壁可以覆盖有第一扩散阻挡层，所述第二插塞112的侧壁可以覆盖有第二扩散阻挡层。通过在所述第一外围电路器件12中设置所述第一导电塞和所述第二导电塞，一方面，便于所述第一存储器件10与所述第一外围电路器件12键合时对准、以及所述第二存储器件11与所述第一外围电路器件12键合时对准；另一方面，当所述第一插塞102、所述第二插塞112、所述第一导电塞和所述第二导电塞的材料均为金属材料时，还能增强所述第一外围电路器件12与所述第一存储器件10以及所述第二存储器件11之间的键合强度。所述第一导电塞和所述第二导电塞均与所述第一外围电路器件12内部的CMOS电路电连接。
可选的，所述三维存储器还包括：
第一柱塞103，一端电连接所述第一核心区域Ⅰ、另一端电连接所述第一外围电路器件12；
第二柱塞113，一端电连接所述第二核心区域Ⅲ、另一端电连接所述第一外围电路器件12。
具体来说，通过所述第一柱塞103向所述第一堆叠层101的所述第一核心区域Ⅰ传输电信号，通过所述第二柱塞113向所述第二堆叠层111的所述二核心区域Ⅲ传输电信号。所述第一柱塞103与所述第二柱塞113的材料也可以为钨等金属材料。
在本具体实施方式中，如图1所示，所述第一台阶区域Ⅱ位于所述第一核心区域Ⅰ的外围，所述第二台阶区域Ⅳ位于所述第二核心区域的外围Ⅲ。
附图2是本发明具体实施方式中另一三维存储器的结构示意图。为了进一步提高所述三维存储器的结构稳定性，还可以使得所述第一核心区域Ⅰ位于所述第一台阶区域Ⅱ的外围，所述第二核心区域Ⅲ位于所述第二台阶区域Ⅳ的外围。
附图3是本发明具体实施方式中具有四个存储器件堆叠结构的三维存储器的示意图。为了进一步增大所述三维存储器的存储密度，可选的，如图3所示，所述三维存储器还包括：
依次层叠的第三存储器件13、第二外围电路器件15和第四存储器件14，所述第三存储器件13层叠于所述第一存储器件10背离所述第一外围电路器件12的一侧；
所述第三存储器件13、所述第四存储器件14均与所述第二外围电路器件15电连接。
可选的，所述三维存储器还包括：
导电连接柱17，一端与所述第一外围电路器件12电连接、另一端与所述第二外围电路器件15电连接。
具体来说，所述第三存储器件13形成于所述第一衬底100背离所述第一堆叠层101的一侧，所述第三存储器件13与所述第一存储器件10共同所述第一衬底100。其中，所述第三存储器件包括形成于所述第一衬底100背离所述第一堆叠层101一侧的第三堆叠层，所述第三堆叠层包括沿垂直于所述第一衬底100的方向交替堆叠的第三栅层和第三层间绝缘。所述第三堆叠层包括第三台阶区域和第三核心区域，所述第三台阶区域中的所述第三栅层通过第三插塞132与所述第二外围电路器件15电连接、所述第三核心区域通过第三柱塞133与所述第二外围电路器件15电连接。所述第四存储器件14包括第四衬底141、以及位于所述第四衬底141表面的第四堆叠层，所述第四堆叠层包括沿垂直于所述第四衬底141的方向交替堆叠的第四栅层和第四层间绝缘层。所述第四堆叠层包括第四台阶区域和第四核心区域，所述第四台阶区域中的所述第四栅层通过第四插塞142与所述第二外围电路器件15电连接，所述第四核心区域通过第四柱塞143与所述第二外围电路器件15电连接。所述第三插塞132和所述第四插塞142的结构与所述第一插塞102和所述第二插塞112的结构类似。本领域技术人员可以根据实际需要设置多个外围电路器件，且每一外围电路器件的相对两侧分别与一存储器件键合。所述第二外围电路器件15可以与所述第一外围电路器件12类似，为具有数据输入/输出以及记忆单元操作功能的CMOS电路。
所述导电连接柱17电连接所述第一外围电路器件12和所述第二外围电路器件15，以实现所述第一外围电路器件12与所述第二外围电路器件15之间电信号的传输。由于所述第一堆叠层101和所述第三堆叠层的中均包括伪沟道孔区域，所述伪沟道孔区域仅具有支撑作用，因此，所述导电连接柱17可以贯穿所述第一堆叠层101的伪沟道孔区域、所述第三堆叠层的伪沟道孔区域、以及所述第一衬底100。本领域技术人员可以根据实际需要，控制所述导电连接柱自所述第一存储器件10和所述第三存储器件13的其他区域贯穿所述第一存储器件10，本具体实施方式对此不作限定。
不仅如此，本具体实施方式还提供了一种三维存储器的形成方法，附图4是本发明具体实施方式中三维存储器的形成方法流程图，附图5A-5E是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图。本具体实施方式形成的三维存储器的结构可参见图1、图2以及图3。如图4、图5A-图5E所示，本具体实施方式提供的三维存储器的形成方法，包括如下步骤：
步骤S41，提供依次层叠的第一存储器件10、第一外围电路器件12和第二存储器件11。图5A是第一存储器件10的结构示意图，图5B是第二存储器件11的结构示意图，图5C是第一外围电路器件12的结构示意图。
步骤S42，电连接所述第一存储器件10与所述第一外围电路器件12、以及所述第二存储器件11与所述第一外围电路器件12，如图5E所示。
可选的，所述第一存储器件10包括沿所述第一存储器件10指向所述第一外围电路器件12的方向依次堆叠的多个第一栅层，所述第二存储器件11包括沿所述第二存储器件11指向所述第一外围电路器件12的方向依次堆叠的多个第二栅层；电连接所述第一存储器件10与所述第一外围电路器件12、以及所述第二存储器件11与所述第一外围电路器件12的具体步骤包括：
于所述第一存储器件10中形成与多个所述第一栅层对应的多个第一插塞102，每一所述第一插塞102的一端电连接一所述第一栅层、另一端延伸至所述第一存储器件朝向所述第一外围电路器件12的表面，如图5A所示；
于所述第二存储器件11中形成与多个所述第二栅层对应的多个第二插塞112，每一所述第二插塞112的一端电连接一所述第二栅层、另一端延伸至所述第二存储器件朝向所述第一外围电路器件12的表面，如图5B所示；
电连接所述第一插塞102与所述第一外围电路器件12、以及所述第二插塞112与所述第一外围电路器件12。
可选的，所述第一存储器件10包括第一核心区域Ⅰ和第一台阶区域Ⅱ，所述第二存储器件11包括第二核心区域Ⅲ和第二台阶区域Ⅳ；
每一所述第一插塞102与位于所述第一台阶区域Ⅱ的一所述第一栅层电连接；
每一所述第二插塞112与位于所述第二台阶区域Ⅳ的一所述第二栅层电连接。
可选的，电连接所述第一插塞102与所述第一外围电路器件12、以及所述第二插塞112与所述第一外围电路器件的具体步骤包括：
于所述第一外围电路器件12中形成与多个所述第一插塞102对应的多个第一导电塞、以及与多个所述第二插塞112对应的多个第二导电塞；
电连接所述第一导电塞与所述第一插塞102、以及所述第二导电塞与所述第二插塞112。
具体来说，在分别形成具有第一堆叠层101和第一插塞102的第一存储器件10、具有第二堆叠层111和第二插塞112的第二存储器件11和具有第一导电塞和第二导电塞的第一外围电路器件12之后，先键合所述第一插塞102与所述第一导电塞，实现所述第一存储器件10与所述第一外围电路器件12的电连接，如图5D所示；然后，再键合所述第二插塞112与所述第二导电塞，实现所述第二存储器件11与所述第一外围电路器件12的电连接，如图5E所示。
可选的，电连接所述第一存储器件10与所述第一外围电路器件12、以及所述第二存储器件11与所述第一外围电路器件12还包括如下步骤：
于所述第一存储器件10中形成第一柱塞103，所述第一柱塞103的一端与所述第一核心区域Ⅰ电连接、另一端延伸至所述第一存储器件10朝向所述第一外围电路器件12的表面；
于所述第二存储器件11中形成第二柱塞113，所述第二柱塞113的一端与所述第二核心区域Ⅲ电连接、另一端延伸至所述第二存储器件11朝向所述第一外围电路器件12的表面；
电连接所述第一柱塞103与所述第一外围电路器件12、以及所述第二柱塞113与所述第一外围电路器件12。
可选的，所述第一台阶区域Ⅱ位于所述第一核心区域Ⅰ的外围，所述第二台阶区域Ⅳ位于所述第二核心区域Ⅲ的外围；或者，
所述第一核心区域Ⅰ位于所述第一台阶区域Ⅱ的外围，所述第二核心区域Ⅲ位于所述第二台阶区域Ⅳ的外围。
可选的，所述三维存储器的形成方法，还包括如下步骤：
提供依次层叠的第三存储器件13、第二外围电路器件15和第四存储器件14，所述第三存储器件13层叠于所述第一存储器件10背离所述第一外围电路器件12的一侧；
电连接所述第三存储器件13和所述第二外围电路器件15、以及所述第四存储器件14和所述第二外围电路器件15。
可选的，所述三维存储器的形成方法还包括如下步骤：
形成导电连接柱17，所述导电连接柱17的一端与所述第一外围电路器件12电连接、另一端与所述第二外围电路器件15电连接。
本具体实施方式提供的三维存储器及其形成方法，通过依次层叠的第一存储器件、第一外围电路器件和第二存储器件，使得在同一片外围电路器件上可以电连接两个存储器件，一方面，提供了更大的存储空间和存储密度，并改善了三维存储器的结构稳定性；另一方面，通过将所述第一存储器件和所述第二存储器件分布于所述第一外围电路器件的相对两侧，有助于降低单个存储器件中台阶区域的高度，从而进一步增强了三维存储器的结构稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (14)
1.一种三维存储器，其特征在于，包括：
依次层叠的第一存储器件、第一外围电路器件和第二存储器件，所述第一存储器件包括第一衬底和位于所述第一衬底上的第一堆叠层，所述第一堆叠层包括沿所述第一存储器件指向所述第一外围电路器件的方向依次堆叠的多个第一栅层，所述第二存储器件包括第二衬底和位于所述第二衬底上的第二堆叠层，所述第二堆叠层包括沿所述第二存储器件指向所述第一外围电路器件的方向依次堆叠的多个第二栅层，所述第一堆叠层与所述第二堆叠层相向分布；在沿所述第一存储器件指向所述第一外围电路器件的方向上任意相邻的两个所述第一栅层中，较靠近所述第一衬底的所述第一栅层沿水平方向突出于另一个所述第一栅层；在沿所述第二存储器件指向所述第一外围电路器件的方向上任意相邻的两个所述第二栅层中，较靠近所述第二衬底的所述第二栅层沿水平方向突出于另一个所述第二栅层；
与多个所述第一栅层对应的多个第一插塞，每一所述第一插塞的一端电连接一所述第一栅层、另一端通过键合直接接触电连接所述第一外围电路器件；
与多个所述第二栅层对应的多个第二插塞，每一所述第二插塞的一端电连接一所述第二栅层、另一端通过键合直接接触电连接所述第一外围电路器件。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一存储器件包括第一核心区域和第一台阶区域，所述第二存储器件包括第二核心区域和第二台阶区域；
每一所述第一插塞与位于所述第一台阶区域的一所述第一栅层电连接；
每一所述第二插塞与位于所述第二台阶区域的一所述第二栅层电连接。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一外围电路器件包括：
多个第一导电塞，所述第一导电塞位于所述第一外围电路器件朝向所述第一存储器件的表面，所述第一导电塞用于与所述第一插塞电连接；
多个第二导电塞，所述第二导电塞位于所述第一外围电路器件朝向所述第二存储器件的表面，所述第二导电塞用于与所述第二插塞电连接。
4.根据权利要求2所述的三维存储器，其特征在于，还包括：
第一柱塞，一端电连接所述第一核心区域、另一端电连接所述第一外围电路器件；
第二柱塞，一端电连接所述第二核心区域、另一端电连接所述第一外围电路器件。
5.根据权利要求2所述的三维存储器，其特征在于，所述第一台阶区域位于所述第一核心区域的外围，所述第二台阶区域位于所述第二核心区域的外围；或者，
所述第一核心区域位于所述第一台阶区域的外围，所述第二核心区域位于所述第二台阶区域的外围。
6.根据权利要求1所述的三维存储器，其特征在于，还包括：
依次层叠的第三存储器件、第二外围电路器件和第四存储器件，所述第三存储器件层叠于所述第一存储器件背离所述第一外围电路器件的一侧；
所述第三存储器件、所述第四存储器件均与所述第二外围电路器件电连接。
7.根据权利要求6所述的三维存储器，其特征在于，还包括：
导电连接柱，一端与所述第一外围电路器件电连接、另一端与所述第二外围电路器件电连接。
8.一种三维存储器的形成方法，其特征在于，包括如下步骤：
分别形成第一存储器件、第一外围电路器件和第二存储器件，所述第一存储器件包括第一衬底和位于所述第一衬底上的第一堆叠层，所述第一堆叠层包括沿所述第一衬底指向所述第一堆叠层的方向依次堆叠的多个第一栅层，所述第二存储器件包括第二衬底和位于所述第二衬底上的第二堆叠层，所述第二堆叠层包括沿所述第二衬底指向所述第二堆叠层的方向依次堆叠的多个第二栅层；在沿所述第一衬底指向所述第一堆叠层的方向上任意相邻的两个所述第一栅层中，较靠近所述第一衬底的所述第一栅层沿水平方向突出于另一个所述第一栅层；在沿所述第二衬底指向所述第二堆叠层的方向上任意相邻的两个所述第二栅层中，较靠近所述第二衬底的所述第二栅层沿水平方向突出于另一个所述第二栅层；
于所述第一存储器件中形成与多个所述第一栅层对应的多个第一插塞，每一所述第一插塞的一端电连接一所述第一栅层、另一端延伸至所述第一存储器件朝向所述第一外围电路器件的表面；
于所述第二存储器件中形成与多个所述第二栅层对应的多个第二插塞，每一所述第二插塞的一端电连接一所述第二栅层、另一端延伸至所述第二存储器件朝向所述第一外围电路器件的表面；
以所述第一堆叠层朝向所述第一外围电路器件的方向键合所述第一插塞和所述第一外围电路器件，并以所述第二堆叠层朝向所述第一外围电路器件的方向键合所述第二插塞和所述第一外围电路器件，以直接接触电连接所述第一插塞与所述第一外围电路器件、以及所述第二插塞与所述第一外围电路器件，所述第一堆叠层与所述第二堆叠层位于所述第一外围电路器件的相对两侧且相向分布。
9.根据权利要求8所述的三维存储器的形成方法，其特征在于，所述第一存储器件包括第一核心区域和第一台阶区域，所述第二存储器件包括第二核心区域和第二台阶区域；
每一所述第一插塞与位于所述第一台阶区域的一所述第一栅层电连接；
每一所述第二插塞与位于所述第二台阶区域的一所述第二栅层电连接。
10.根据权利要求9所述的三维存储器的形成方法，其特征在于，电连接所述第一插塞与所述第一外围电路器件、以及所述第二插塞与所述第一外围电路器件的具体步骤包括：
于所述第一外围电路器件中形成与多个所述第一插塞对应的多个第一导电塞、以及与多个所述第二插塞对应的多个第二导电塞；
电连接所述第一导电塞与所述第一插塞、以及所述第二导电塞与所述第二插塞。
11.根据权利要求9所述的三维存储器的形成方法，其特征在于，直接接触电连接所述第一插塞与所述第一外围电路器件、以及所述第二插塞与所述第一外围电路器件电连接所述第一存储器件与所述第一外围电路器件、以及所述第二存储器件与所述第一外围电路器件还包括如下步骤：
于所述第一存储器件中形成第一柱塞，所述第一柱塞的一端与所述第一核心区域电连接、另一端延伸至所述第一存储器件朝向所述第一外围电路器件的表面；
于所述第二存储器件中形成第二柱塞，所述第二柱塞的一端与所述第二核心区域电连接、另一端延伸至所述第二存储器件朝向所述第一外围电路器件的表面；
电连接所述第一柱塞与所述第一外围电路器件、以及所述第二柱塞与所述第一外围电路器件。
12.根据权利要求9所述的三维存储器的形成方法，其特征在于，所述第一台阶区域位于所述第一核心区域的外围，所述第二台阶区域位于所述第二核心区域的外围；或者，
所述第一核心区域位于所述第一台阶区域的外围，所述第二核心区域位于所述第二台阶区域的外围。
13.根据权利要求8所述的三维存储器的形成方法，其特征在于，还包括如下步骤：
提供依次层叠的第三存储器件、第二外围电路器件和第四存储器件，所述第三存储器件层叠于所述第一存储器件背离所述第一外围电路器件的一侧；
电连接所述第三存储器件和所述第二外围电路器件、以及所述第四存储器件和所述第二外围电路器件。
14.根据权利要求13所述的三维存储器的形成方法，其特征在于，还包括如下步骤：
形成导电连接柱，所述导电连接柱的一端与所述第一外围电路器件电连接、另一端与所述第二外围电路器件电连接。
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