[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20200112013A - 수직형 반도체 소자 - Google Patents

수직형 반도체 소자 Download PDF

Info

Publication number
KR20200112013A
KR20200112013A KR1020190031814A KR20190031814A KR20200112013A KR 20200112013 A KR20200112013 A KR 20200112013A KR 1020190031814 A KR1020190031814 A KR 1020190031814A KR 20190031814 A KR20190031814 A KR 20190031814A KR 20200112013 A KR20200112013 A KR 20200112013A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
pattern
vertical semiconductor
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020190031814A
Other languages
English (en)
Other versions
KR102832063B1 (ko
Inventor
양우성
임준성
황성민
김지영
김지원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190031814A priority Critical patent/KR102832063B1/ko
Priority claimed from KR1020190031814A external-priority patent/KR102832063B1/ko
Priority to US16/722,418 priority patent/US11456236B2/en
Priority to CN202010201012.6A priority patent/CN111725218B/zh
Publication of KR20200112013A publication Critical patent/KR20200112013A/ko
Application granted granted Critical
Publication of KR102832063B1 publication Critical patent/KR102832063B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H01L27/11573—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L27/11568—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

수직형 반도체 소자는, 수직 메모리 셀들이 형성된 제1 기판이 구비된다. 상기 제1 기판 하부면에 접착막이 구비된다. 페리 회로들이 형성된 제2 기판이 구비된다. 상기 제2 기판 상에 하부 층간 절연막이 구비된다. 그리고, 상기 수직 메모리 셀 및 페리 회로를 전기적으로 연결하는 배선이 구비된다. 상기 접착막의 저면 및 상기 하부 층간 절연막 상부면이 서로 접합된 구조를 갖는다. 상기 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.

Description

수직형 반도체 소자{A VERTICAL SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다.
소자의 집적화에 따라, VNAND 플래시 메모리 소자는 기판 상에 페리 회로가 형성되고, 상기 페리 회로 상에 수직형 메모리 셀들이 구비되는 COP 구조를 가질 수 있다. 이 경우, 수직형 메모리 셀들을 형성할 때, 하부의 페리 회로들이 열화될 수 있다. 따라서, 상기 VNAND 플래시 메모리 소자는 불량이 발생되거나 또는 특성이 저하될 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 제1 기판의 상부면에 수직 메모리 셀들이 구비된다. 상기 제1 기판 상부면의 반대편인 하부면에 접착막이 구비된다. 페리 회로들이 형성된 제2 기판이 구비된다. 상기 제2 기판 상에 하부 층간 절연막이 구비된다. 그리고, 상기 수직 메모리 셀 및 페리 회로를 전기적으로 연결하는 배선이 구비된다. 상기 접착막의 저면 및 상기 하부 층간 절연막 상부면이 서로 접합된 구조를 갖는다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 제1 기판의 상부면에 수직 메모리 셀들이 구비된다. 상기 제1 기판 상에 상기 수직 메모리 셀들을 덮는 제1 층간 절연막이 구비된다. 상기 제1 기판 상부면의 반대편인 하부면에 접착막이 구비된다. 제2 기판 상에 페리 회로들이 구비된다. 상기 제2 기판 상에 상기 페리 회로들을 덮고, 상부면이 상기 접착막의 저면과 접합된 하부 층간 절연막이 구비된다. 적어도 상기 제1 층간 절연막을 관통하여 상기 페리 회로의 하부 배선과 접촉하는 관통 비아 콘택들을 포함한다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 제1 기판 상부면에 메모리 셀들이 구비된다. 상기 제1 기판 상부면과 반대편인 하부면에 접착막이 구비된다. 제2 기판 상에 페리 회로들이 구비된다. 상기 제2 기판 상에 상기 페리 회로들을 덮고, 상부면이 상기 접착막의 저면과 접합된 하부 층간 절연막을 포함한다. 상기 제1 기판은 상기 접착막 및 하부 층간 절연막을 사이에 두고 상기 제2 기판 상부면과 오버랩되게 배치된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법으로, 제1 기판 상부면에 수직 메모리 셀들을 형성한다. 상기 제1 기판의 상부면의 반대편인 하부면에 접착막을 형성한다. 제2 기판 상에 페리 회로들을 형성한다. 상기 제2 기판 상에 하부 층간 절연막을 형성한다. 상기 접착막의 저면 및 상기 하부 층간 절연막 상부면이 서로 접합한다. 그리고, 상기 수직 메모리 셀 및 페리 회로를 전기적으로 연결하는 배선을 형성한다.
예시적인 실시예들에 따른 수직형 반도체 소자는 상기 수직 메모리 셀들 및 페리 회로들을 각각의 기판에 구비됨으로써, 수직 메모리 셀들 및 페리 회로들이 각각 우수한 전기적 특성을 가질 수 있다. 따라서, 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 2는 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 15는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 18은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 19 내지 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 23 및 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 28 내지 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 32는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 33은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 35는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 36은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 39는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 40은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 표면과 평행하면서 서로 수직한 방향들을 각각 제1 및 제2 방향이라고 하고, 기판 표면과 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 2는 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 수직형 반도체 소자는 수직 메모리 셀들이 형성된 제1 기판(102)과, 페리 회로들이 형성된 제2 기판(200)을 포함할 수 있다. 상기 제1 기판(102)의 하부면에 형성된 접착막과 상기 제2 기판(200) 상에 형성된 하부 층간 절연막(220)의 상부면이 서로 접합될 수 있다. 또한, 상기 수직 메모리 셀들과 상기 페리 회로들을 전기적으로 연결하기 위한 관통 비아 콘택들(262a, 262b)이 구비될 수 있다. 상기 관통 비아 콘택들(262a, 262b)은 상기 제1 기판(102) 상에 형성되는 제1 층간 절연막(140) 및 제1 기판(102)을 관통할 수 있다.
상기 제1 기판(102)은 단결정 반도체 물질을 포함할 수 있다. 예를들어, 상기 제1 기판(102)은 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 기판(102)의 두께는 예를들어 약 0.1㎛ 내지 1㎛일 수 있다. 상기 제1 기판(102)은 베어 기판의 저면을 그라인딩함으로써 수득할 수 있다. 상기 제1 기판(102)은 상기 제2 기판(200)보다 얇을 수 있다.
상기 제1 기판(102) 상에는 제1 절연 패턴(110a) 및 제1 도전 패턴(150)이 반복 적층된 도전 패턴 구조물(152)이 구비될 수 있다.
상기 제1 도전 패턴들(150)은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 제1 도전 패턴들(150)은 수직 메모리 셀에 포함되는 게이트 전극으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴들(150)은 상기 제1 방향으로 연장될 수 있다.
상기 도전 패턴 구조물(152)은 상기 제1 방향으로 연장될 수 있다. 상기 도전 패턴 구조물(152)의 가장자리 부위는 계단 형상을 가질 수 있다. 계단 형상 부위의 상기 제1 도전 패턴들(150)은 배선들과 연결되기 위한 게이트 패드로 제공될 수 있다. 도시하지는 않았지만, 상기 게이트 패드로 제공되는 제1 도전 패턴들(150) 상에는 각각 콘택 플러그들이 구비될 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(152)의 가장자리 부위는 상기 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다. 일 예로, 상기 제1 방향으로의 한 층의 계단에는 복수의 제1 절연 패턴들(110a) 및 제1 도전 패턴들(150)이 포함될 수 있다. 또한, 상기 제2 방향으로의 한 층의 계단에는 하나의 제1 절연 패턴(110a) 및 제1 도전 패턴(150)이 포함될 수 있다.
일부 실시예에서, 상기 도전 패턴 구조물(152)의 제1 방향으로만 계단이 형성되고, 이 때, 한 층의 계단에는 한 층의 상기 제1 절연 패턴(110a) 및 제1 도전 패턴(150)이 포함되는 구조를 가질 수도 있다.
상기 도전 패턴 구조물(152)을 관통하여 상기 제1 기판(102) 상부면을 노출하는 채널홀들(도 6, 126)이 구비될 수 있다. 상기 채널홀들(126) 내에는 상기 제1 기판(102) 상부면과 전기적으로 연결되는 채널 구조물(138)이 구비될 수 있다.
예시적인 실시예에서, 상기 채널홀(126)은 하부 채널홀(도 6, 120) 및 상부 채널홀(도 6, 124)을 포함할 수 있다. 상기 하부 및 상부 채널홀(120, 124)의 각각의 측벽은 하부로 갈수록 폭이 좁아지도록 경사를 가질 수 있다. 또한, 상기 상부 채널홀(124) 및 하부 채널홀(120)의 경계 부위에서 채널홀(126)의 측벽이 절곡된 형상을 가질 수 있다. 상기 채널 구조물(138)의 측벽 프로파일은 상기 채널홀(126)의 측벽 프로파일과 동일할 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 채널홀(126)의 측벽은 절곡된 부위 없이, 하부로 갈수록 폭이 좁아지도록 경사를 가질 수 있다. 이 경우, 상기 채널 구조물(138)의 측벽은 절곡된 부위가 없을 수 있다.
예시적인 실시예에서, 상기 채널 구조물(138)은 전하 저장 구조물(130), 채널(132), 매립 절연 패턴(134) 및 캡핑 패드 패턴(136)을 포함할 수 있다. 상기 전하 저장 구조물(130)은 터널 절연 패턴, 전하 저장 패턴 및 블로킹 유전막 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 채널(132)은 상기 제1 기판(102)과 전기적으로 연결될 수 있다. 상기 채널(132)은 폴리실리콘을 포함할 수 있다. 상기 채널(132) 상에는 상기 터널 절연 패턴, 전하 저장 패턴 및 블로킹 유전막 패턴이 차례로 적층될 수 있다.
상기 전하 저장 구조물(130)은 상기 채널홀(126)의 측벽 상에 구비될 수 있다. 상기 전하 저장 구조물(130)의 블록킹 유전막 패턴은 상기 채널홀(126)에 의해 노출되는 제1 도전 패턴(150)들과 접촉될 수 있다.
예시적인 실시예에서, 상기 채널(132)은 실린더 형상을 가질 수 있고, 상기 매립 절연 패턴(134)은 상기 채널(132)의 내부 공간을 채울 수 있다.
상기 캡핑 패드 패턴(136)은 상기 채널(132) 및 매립 절연 패턴(134) 상에 구비될 수 있다. 상기 캡핑 패드 패턴(136)은 폴리실리콘을 포함할 수 있다. 상기 캡핑 패드 패턴(136)은 상부의 배선들과 접촉하기 위한 패드로 제공될 수 있다.
예시적인 실시예에서, 상기 채널 구조물(138)은 상기 채널홀(126)에 의해 노출된 상기 제1 기판(102) 상부면과 접촉할 수 있다. 이 경우, 상기 채널(132)은 상기 제1 기판(102) 상부면과 접촉할 수 있다.
일부 실시예에서, 도 2에 도시된 것과 같이, 상기 채널홀(126)에 의해 노출되는 제1 기판(102) 상부면 상에 반도체 패턴(128)이 더 구비될 수 있다. 상기 반도체 패턴(128)은 선택적 에피택셜 공정을 수행하여 형성된 것일 수 있다. 상기 반도체 패턴(128)은 단결정 실리콘을 포함할 수 있다. 이 경우, 상기 채널 구조물(138)은 상기 반도체 패턴(128) 상에 형성될 수 있다. 또한, 상기 채널(132)은 상기 반도체 패턴(128)과 접촉할 수 있다.
이하에 설명하는 각 실시예들에서, 상기 제1 기판이 단결정 반도체,예를들어, 단결정 실리콘을 포함하는 경우, 상기 채널홀의 저면에 각각 반도체 패턴이 더 구비될 수도 있다.
상기 제1 기판(102) 상에 상기 도전 패턴 구조물(152)을 덮는 제1 층간 절연막(140)이 구비될 수 있다. 상기 제1 층간 절연막(140)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(140)의 상부면은 평탄할 수 있다.
이와 같이, 상기 제1 기판(102) 상에는 상기 도전 패턴 구조물(152) 및 채널 구조물(138)을 포함하는 수직 메모리 셀들이 구비될 수 있다.
상기에서, 수직 메모리 셀의 일 예 대해 설명하였지만, 상기 제1 기판(102) 상에 형성된 수직 메모리 셀들의 구조 및 형상은 이에 한정되지 않을 수 있다.
상기 제1 기판(102)에는 상기 수직 메모리 셀들이 형성되는 제1 영역(R1)과 상기 게이트 패드가 형성되는 제2 영역(R2) 및 상기 게이트 패드 부위의 측방으로 배치되는 제3 영역(R3)이 포함될 수 있다.
상기 제1 기판(102)의 저면에는 접착막(104)이 구비될 수 있다. 상기 접착막(104)은 제1 및 제2 기판(102, 200)을 본딩하기 위한 막으로 제공될 수 있다. 상기 접착막(104)은 절연 물질을 포함할 수 있다. 상기 접착막(104)은 실리콘 화합물을 포함할 수 있다. 예시적인 실시예에서, 상기 접착막(104)은 실리콘 산화물(SiO2), SiCN, SiOC 또는 SiC를 포함할 수 있다. 다른 예로, 상기 접착막(104)은 Ga, GaN 또는 구리를 포함할 수 있다. 상기 접착막(104)은 상기 물질들이 단독으로 사용하거나 또는 2 이상이 사용될 수도 있다.
상기 제2 기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 단결정 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제2 기판(200)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 제2 기판(200) 상에는 페리 회로를 구성하는 회로 패턴들이 구비되고, 상기 회로 패턴들을 덮는 하부 층간 절연막(220)이 구비될 수 있다.
상기 제2 기판(200)에는 소자 분리 패턴(202)이 구비될 수 있다. 따라서, 상기 제2 기판(200)은 액티브 영역 및 필드 영역이 구분될 수 있다. 상기 회로 패턴은 제1 트랜지스터들(204) 및 하부 배선들(210)을 포함할 수 있다. 상기 제1 트랜지스터들(204)은 게이트 구조물 및 불순물 영역들을 포함할 수 있다. 상기 하부 배선(210)은 하부 콘택 플러그들(206) 및 패드 패턴들을 포함할 수 있다. 예를들어, 상기 하부 콘택 플러그(206)는 상기 게이트 구조물 및/또는 불순물 영역과 접촉할 수 있다. 또한, 상기 하부 패드 패턴(208)은 상기 하부 콘택 플러그들(206)과 전기적으로 연결될 수 있다.
상기 패드 패턴들 중 적어도 일부는 상기 제1 기판(102)에 형성되는 수직 메모리 셀들과 전기적으로 연결되는 하부 패드 패턴(208)으로 제공될 수 있다. 일 예로, 상기 하부 패드 패턴(208)은 상기 제2 기판(200) 상의 최상부에 위치할 수 있다.
도시하지는 않았지만, 상기 하부 콘택 플러그들(206) 및 패드 패턴들은 다층으로 형성될 수도 있다.
상기 하부 층간 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 하부 층간 절연막(220)의 상부면이 평탄면을 가질 수 있다.
상기 하부 층간 절연막(220) 상에 상기 제1 기판(102) 저면에 위치하는 접착막(104)이 구비될 수 있다. 그러므로, 상기 제1 및 제2 기판(102, 200)은 서로 수직 방향으로 이격되면서 서로 오버랩될 수 있다.
상기 제1 및 제2 기판(102, 200)은 상기 접착막(104) 및 하부 층간 절연막(220)을 사이에 두고 서로 접합될 수 있다.
또한, 상기 하부 층간 절연막(220)의 상부면과 접착막 (104)의 저면은 접합면(222, bonding interface)이 될 수 있다. 예시적인 실시예에서, 상기 접합면(222) 부위에는 불규칙적으로 보이드가 발생될 수 있다.
예시적인 실시예에서, 상기 하부 패드 패턴(208)의 적어도 일부는 상기 제2 영역 및 제3 영역(R2, R3)과 대향하도록 배치될 수 있다. 일 예로, 상기 하부 패드 패턴(208)은 상기 제1 영역(R1)과는 대향하지 않을 수 있다.
일부 실시예에서, 상기 하부 패드 패턴(208)의 적어도 일부는 상기 제3 영역(R3)과 대향하도록 배치될 수도 있다. 일 예로, 상기 하부 패드 패턴(208)은 상기 제1 및 제2 영역(R1, R2)과는 대향하지 않을 수 있다.
상기 제1 기판(102)의 제2 및 제3 영역(R2, R3) 상의 제1 층간 절연막(140) 및 상기 제1 기판(102)을 관통하여 하부 패드 패턴(208)의 상부면과 접촉하는 제1 및 제2 관통 비아 콘택들(262a, 262b)이 구비될 수 있다.
예시적인 실시예에서, 제1 관통 비아 콘택들(262a)은 상기 제3 영역(R3) 상의 제1 층간 절연막(140), 제1 기판(102)과, 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)과 접촉할 수 있다. 또한, 제2 관통 비아 콘택들(262b)은 상기 제2 영역(R2) 상의 제1 층간 절연막(140), 계단 부위의 도전 패턴 구조물(152), 제1 기판(102)과, 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)과 접촉할 수 있다.
상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 도시하지는 않았으나, 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
상기 제1 및 제2 관통 비아 콘택(262a, 262b)의 외측벽을 둘러싸는 절연 스페이서(260)가 구비될 수 있다. 상기 절연 스페이서(260)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
이와 같이, 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 상기 제1 기판(102)을 관통하여 상기 제2 기판(200) 상에 형성되어 있는 하부 패드 패턴(208)과 접촉할 수 있다.
또한, 상기 절연 스페이서(260)에 의해, 상기 제1 관통 비아 콘택(262a)과 상기 제1 기판(102)이 서로 절연되고, 상기 제2 관통 비아 콘택(262b)과 상기 제1 기판(102) 및 상기 제1 도전 패턴들(150)이 서로 절연될 수 있다. 즉, 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 수직 메모리 셀들과 직접 접촉되지 않을 수 있다.
상기 제1 층간 절연막(140) 상에는 제2 층간 절연막(270)이 구비되고, 상기 제2 층간 절연막(270) 및 제1 층간 절연막(140)을 관통하는 제1 및 제2 상부 콘택들(272a, 272b)이 구비될 수 있다.
상기 제1 상부 콘택들(272a)은 상기 제2 층간 절연막(270) 및 제1 층간 절연막(140)을 관통하여 상기 채널 구조물(138)에 포함되는 캡핑 패드 패턴(136)과 접촉될 수 있다. 상기 제2 상부 콘택들(272b)은 상기 제2 층간 절연막(270)을 관통하여 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)과 각각 접촉될 수 있다.
상기 제2 층간 절연막(270) 및 제1 및 제2 상부 콘택들(272a, 272b) 상에 제3 층간 절연막(280)이 구비되고, 상기 제3 층간 절연막(280) 내에 상기 제1 및 제2 상부 콘택들(272a, 272b)과 연결되는 상부 배선들(282)이 구비될 수 있다.
상기 상부 배선들(282)은 상기 수직 메모리 셀들과 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)을 서로 연결시킬 수 있다. 따라서, 상기 제1 기판(102) 상에 형성되는 수직 메모리 셀들과 상기 제2 기판(200) 상에 형성되는 페리 회로들이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 상부 배선(282)에 의해 상기 캡핑 패드 패턴(136)과 페리 회로들이 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 상부 배선(282)에 의해 상기 수직 메모리 셀들에 포함되는 제1 도전 패턴(150)과 페리 회로들이 전기적으로 연결될 수 있다.
일부 실시예에서, 상기 상부 배선(282)의 일부는 복수의 관통 비아 콘택들(262a, 262b)을 서로 연결하여, 상기 제2 기판(200) 상에 형성되는 페리 회로들 간을 전기적으로 연결할 수도 있다.
상기 설명한 것과 같이, 상기 제1 기판(102) 상에 수직 메모리 셀들이 구비되고, 제2 기판(200) 상에 페리 회로를 구성하는 회로 패턴들이 구비될 수 있다. 또한, 수직 반도체 소자는 제1 및 제2 기판(102, 200)이 상기 접착막(104)과 및 하부 층간 절연막(220)을 사이에 두고 서로 접합된 구조를 가질 수 있다.
상기 제1 기판(102) 상의 수직 메모리 셀 및 제2 기판(200) 상의 회로 패턴들은 각각 별도의 공정을 통해 형성될 수 있다. 그러므로, 상기 수직 메모리 셀을 형성할 때, 상기 회로 패턴에 열 및 스트레스가 가해지지 않으므로 회로 패턴의 특성 저하가 발생되지 않을 수 있다. 따라서, 상기 수직 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 3 및 4를 참조하면, 예비 제1 기판(100)의 상부면 상에 제1 절연막(110) 및 제1 희생막(112)이 제1 높이를 갖도록 교대로 반복하여 적층함으로써, 예비 제1 몰드 구조물(106)을 형성한다. 상기 제1 절연막(110)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(112)은 상기 제1 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 예비 제1 몰드 구조물(106)에서, 채널 구조물들이 형성될 부위를 식각하여 상기 예비 제1 기판(100)의 표면을 노출하는 하부 채널홀들(120)을 형성한다. 이 후, 상기 하부 채널홀들(120) 내부를 채우는 매립 희생막 패턴(122)을 형성할 수 있다.
예시적인 실시예에서, 도 3에 도시된 것과 같이, 상기 예비 제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 단결정 반도체 물질을 포함하는 베어 기판일 수 있다.
일부 실시예들에 따르면, 도 4에 도시된 것과 같이, 상기 예비 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 이 경우, 상기 예비 제1 기판(100) 내에 절연막이 포함될 수 있다. 일 예로, 상기 절연막은 접착막(104)일 수 있다.
도 5를 참조하면, 상기 예비 제1 몰드 구조물(106) 상에, 제1 절연막(110) 및 제1 희생막(112)이 제2 높이를 갖도록 교대로 반복하여 적층함으로써, 예비 제2 몰드 구조물을 형성한다. 따라서, 상기 예비 제1 및 제2 몰드 구조물이 적층되는 예비 몰드 구조물(108)이 형성될 수 있다.
하부에 상기 매립 희생막 패턴들(122)이 각각 노출되도록 상기 제2 예비 몰드 구조물의 일부분을 식각함으로써, 상기 매립 희생막 패턴들(122) 상에 상부 채널홀들(124)을 형성한다. 이 후, 상기 매립 희생막 패턴들(122)을 제거한다. 따라서, 상기 하부 채널홀(120) 및 상부 채널홀(124)은 서로 연통하여 채널홀(126)로 제공될 수 있다. 이 경우, 상기 채널홀(126)은 상기 하부 및 상부 채널홀(120, 124)의 경계 부위에서 측벽이 절곡된 형상을 가질 수 있다.
그러나, 상기 채널홀을 형성하는 방법은 상기 설명한 것에 한정되지는 않는다. 도시하는 않았지만, 예를들어, 상기 제1 절연막(110) 및 제1 희생막(112)을 반복 적층하여 목표한 높이를 갖는 예비 몰드 구조물을 형성하고, 상기 예비 몰드 구조물을 식각하여 상기 예비 제1 기판(100)의 표면을 노출하는 채널홀들을 형성할 수도 있다. 이 경우, 상기 채널홀의 측벽에는 절곡된 부위가 없을 수 있다.
도 6을 참조하면, 상기 채널홀(126) 내부에 채널 구조물(138)을 형성한다. 상기 채널 구조물(138)은 전하 저장 구조물(130), 채널(132), 매립 절연 패턴(134) 및 캡핑 패드 패턴(136)을 포함할 수 있다.
예시적인 실시예에서, 상기 채널홀들(126) 측벽 상에 상기 전하 저장 구조물(130)을 형성할 수 있다. 이 후, 상기 전하 저장 구조물(130) 및 예비 제1 기판(100) 상에 채널막을 형성하고, 상기 채널막 상에 상기 채널홀(126)을 채우도록 매립 절연막을 형성한다. 상기 예비 몰드 구조물(108)의 상부면이 노출되도록 상기 매립 절연막, 채널막 및 전하 저장 구조물의 표면을 평탄화할 수 있다. 상기 매립 절연막 및 채널막의 상부를 일부를 제거하여 상기 매립 절연 패턴(134) 및 채널(132)을 형성한다. 상기 매립 절연 패턴(134) 및 채널(132) 상에 생성되는 리세스 내부를 채우도록 캡핑 패드 패턴(136)을 형성할 수 있다. 상기 캡핑 패드 패턴(136)은 폴리실리콘을 포함할 수 있다.
이와는 다른 예로, 상기 채널홀(126)의 하부에 노출된 예비 제1 기판(100)을 시드로 사용하는 선택적 에피택셜 공정을 수행하여, 상기 채널홀(126) 하부의 예비 제1 기판(100) 상에 반도체 패턴(도 2, 128)을 형성하는 공정이 더 포함될 수 있다. 이 경우, 상기 반도체 패턴(128) 상에 상기 채널 구조물(138)이 형성될 수 있다. 또한, 이 후에 설명하는 후속 공정을 동일하게 수행하면, 도 2에 도시된 수직형 반도체 소자가 제조될 수 있다.
도 7을 참조하면, 상기 예비 몰드 구조물(108)의 일부분을 패터닝함으로써, 가장자리 부위에 계단 형상을 갖는 몰드 구조물(108a)을 형성한다. 상기 몰드 구조물(108a)은 제1 절연 패턴(110a) 및 제1 희생 패턴(112a)이 반복 적층되는 구조를 가질 수 있다.
예시적인 실시예에서, 상기 몰드 구조물(108a)은 상기 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다. 일 예로, 상기 제1 방향으로의 한 층의 계단에는 복수의 제1 절연 패턴(110a) 및 제1 희생 패턴(112a)이 포함될 수 있다. 또한, 상기 제2 방향으로의 한 층의 계단에는 하나의 제1 절연 패턴(110a) 및 제1 희생 패턴(112a)이 포함될 수 있다.
일부 실시예에서, 상기 몰드 구조물(108a)의 제1 방향으로만 계단이 형성되고, 이 때, 한 층의 계단에는 한 층의 상기 제1 절연 패턴(110a) 및 제1 희생 패턴(112a)이 포함될 수도 있다.
도 8을 참조하면, 상기 몰드 구조물(108a)을 덮는 절연막을 형성하고, 상기 절연막의 상부를 평탄화함으로써 제1 층간 절연막(140)을 형성한다. 상기 제1 층간 절연막(140)은 실리콘 산화물을 포함할 수 있다.
이 후, 상기 몰드 구조물(108a)에 포함되는 제1 희생 패턴들(112a)을 제1 도전 패턴들(150)로 대체하는 게이트 리플레이스먼트 공정을 수행한다. 상기 제1 도전 패턴(150)은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다.
구체적으로, 상기 몰드 구조물(108a)을 절단하는 개구부(도시안됨)를 형성한다. 상기 개구부는 상기 제1 방향으로 연장될 수 있다. 예를들어, 상기 개구부는 블록 컷팅 영역 또는 워드 라인 컷팅 영역으로 제공될 수 있다.
상기 개구부의 측벽에 의해 노출된 제1 희생 패턴들(112a)을 제거하여 갭들을 형성할 수 있다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 갭들 내부를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막을 형성하기 이 전에 상기 갭들의 표면 상에 베리어 금속막을 더 형성할 수도 있다. 이 후, 상기 개구부 내부에 형성된 제1 도전막을 제거하여, 각각의 갭들 내부에 상기 제1 도전 패턴들(150)을 형성할 수 있다.
따라서, 상기 제1 절연 패턴(110a) 및 제1 도전 패턴(150)이 반복 적층되는 도전 패턴 구조물(152)이 형성될 수 있다.
도시하지 않았지만, 상기 개구부 내에는 절연 패턴을 형성할 수 있다. 또한, 도시하지 않았지만, 상기 제1 층간 절연막(140)을 관통하여 상기 계단 형상을 갖는 부위의 각 층의 제1 도전 패턴들(150)의 상부면과 각각 접촉하는 콘택 플러그들을 형성할 수 있다.
상기 공정을 수행하면, 상기 예비 제1 기판(100)에는 도전 패턴 구조물(152) 및 채널 구조물들(138)로 구성되는 수직 메모리 셀들이 형성될 수 있다. 또한, 상기 예비 제1 기판(100)에서 계단 부위의 제1 도전 패턴들(150)은 게이트 패드로 제공될 수 있다.
상기 예비 제1 기판(100)은 상기 수직 메모리 셀들이 형성되는 제1 영역(R1)과 상기 게이트 패드들이 형성되는 제2 영역(R2) 및 상기 게이트 패드 부위의 측방으로 배치되는 제3 영역(R3)을 포함할 수 있다.
도 9를 참조하면, 상기 예비 제1 기판(100) 상에 형성된 제1 층간 절연막(140) 상부면에 케리어 기판(160)을 부착한다.
이 후, 상기 예비 제1 기판(100)의 저면을 그라인딩하여 제1 두께를 갖는 제1 기판(102)을 형성한다. 상기 제1 두께는 예를들어 약 0.1㎛ 내지 1㎛일 수 있다. 상기 제1 두께가 0.1㎛ 보다 얇으면 상기 제1 기판의 취급이 용이하지 않고, 상기 제1 두께가 1㎛보다 두꺼우면 후속의 배선 공정들이 용이하지 않다.
상기 제1 기판(102)의 저면 상에 접착막(104)을 형성한다. 상기 접착막(104)은 후속 공정에서 제1 및 제2 기판(102, 200)을 본딩하기 위한 접착막으로 제공될 수 있다. 예시적인 실시예에서, 상기 접착막(104)의 표면 상에 플라즈마 처리를 더 수행할 수도 있다.
한편, 도 4를 참조로 설명한 것과 같이, 상기 예비 제1 기판(100)을 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판으로 사용하는 경우에는, 상기 예비 제1 기판에 포함된 절연막, 예를들어 실리콘 산화물이 노출되도록 그라인딩 공정을 수행하여 상기 제1 기판(102)을 형성할 수 있다. 따라서, 상기 제1 기판(102)의 저면에 접착막을 형성하는 공정을 생략할 수 있다.
도 10을 참조하면, 제2 기판(200)을 마련한다.
상기 제2 기판(200)에 트렌치 소자 분리 공정을 수행하여 소자 분리 패턴(202)을 형성한다. 따라서, 상기 제2 기판(200)의 상부에는 소자 분리 패턴(202)이 형성된 필드 영역과, 소자 분리 패턴(202)이 형성되지 않은 액티브 영역이 포함될 수 있다.
상기 제2 기판(200) 상에 페리 회로를 구성하는 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(220)을 형성한다.
상기 회로 패턴은 제1 트랜지스터들(204) 및 하부 배선들(210)을 포함할 수 있다. 상기 제1 트랜지스터들(204)은 게이트 구조물 및 불순물 영역들을 포함할 수 있다. 상기 하부 배선(210)은 하부 콘택 플러그(206) 및 패드 패턴을 포함할 수 있다. 상기 하부 콘택 플러그들(206)은 상기 게이트 구조물 및/또는 불순물 영역과 접촉하도록 형성될 수 있다. 상기 패드 패턴은 상기 하부 콘택 플러그들(206)과 전기적으로 연결될 수 있다. 상기 패드 패턴 중 적어도 일부는 수직 메모리 셀들과 전기적으로 연결되는 하부 패드 패턴으로 제공될 수 있다.
상기 하부 층간 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 하부 층간 절연막(220)을 형성한 다음, 그 표면을 평탄화할 수 있다. 따라서, 상기 하부 층간 절연막(220)의 상부면은 평탄할 수 있다.
설명한 것과 같이, 상기 제1 기판(102) 상의 수직 메모리 셀 및 제2 기판(200) 상의 회로 패턴들을 각각 별도의 공정을 통해 형성될 수 있다. 따라서, 상기 수직 메모리 셀들을 형성하는 공정을 수행하는 동안, 상기 회로 패턴에 열 및 스트레스가 가해지지 않을 수 있다. 그러므로, 상기 회로 패턴의 특성 저하가 발생되지 않을 수 있다.
도 11을 참조하면, 상기 제1 기판(102) 저면에 형성된 접착막(104) 및 상기 제2 기판(200) 상의 하부 층간 절연막(220)이 서로 접하도록 배치하고, 가압하면서 열을 가하여 상기 접착막(104) 및 하부 층간 절연막(220)을 서로 접합시킨다. 따라서, 상기 제1 및 제2 기판(102, 200)이 서로 수직 방향으로 이격되면서 서로 오버랩될 수 있다. 상기 제1 및 제2 기판(102, 200)은 상기 접착막(104) 및 하부 층간 절연막(220)을 사이에 두고 서로 접합될 수 있다.
즉, 상기 접착막(104)의 하부면과 및 하부 층간 절연막(220)의 상부면은 접합면(222, bonding interface)이 될 수 있다. 예시적인 실시예에서, 상기 접합면(222) 부위에는 불규칙적으로 보이드가 발생될 수 있다.
상기 공정에 의하면, 상기 제2 기판(200) 상에는 페리 회로를 구성하는 회로 패턴들이 형성되고, 상기 제2 기판(200) 상에 위치하는 제1 기판(102) 상에는 수직 메모리 셀들이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 기판(102, 200)이 접합된 상태에서, 상기 하부 패드 패턴(208)은 상기 제2 영역(R2) 및 제3 영역(R3)과 대향하도록 배치될 수 있다. 일 예로, 상기 하부 패드 패턴(208)은 상기 제1 영역(R1)과는 대향하지 않을 수 있다.
일부 실시예에서, 상기 하부 패드 패턴(208)은 상기 제3 영역(R3)과 대향하도록 배치될 수도 있다. 일 예로, 상기 하부 패드 패턴(208)은 상기 제1 및 제2 영역(R1, R2)과는 대향하지 않을 수 있다.
상기 접합 공정을 수행한 이 후에, 상기 제1 층간 절연막(140) 상에 형성된 상기 케리어 기판(160)을 제거한다.
도 12를 참조하면, 상기 제1 기판(102)의 제2 및 제3 영역들(R2, R3)의 제1 층간 절연막(140) 및 상기 제1 기판(102)을 관통하여 저면에 하부 패드 패턴(208)의 상부면을 노출하는 관통홀들(250a, 250b)을 형성한다.
예시적인 실시예에서, 상기 제3 영역(R3) 상의 제1 층간 절연막(140), 제1 기판(102)과, 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)의 상부면을 노출하는 제1 관통홀들(250a)을 형성할 수 있다. 또한, 상기 제2 영역(R2) 상의 제1 층간 절연막(140), 계단 형상 부위의 도전 패턴 구조물(152), 제1 기판(102)과, 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)의 상부면을 노출하는 제2 관통홀들(250b)을 형성할 수 있다.
일부 실시예에서, 상기 제1 관통홀들(250a)만을 형성하고, 상기 제2 관통홀들(250b)은 형성하지 않을 수도 있다.
도 13을 참조하면, 상기 제1 및 제2 관통홀들(250a, 250b)의 측벽 상에 절연 스페이서(260)를 형성한다.
이 후, 상기 제1 및 제2 관통홀들(250a, 250b) 내부를 채우도록 도전막을 형성하고, 상기 제1 층간 절연막(140)의 상부면이 노출되도록 도전막을 평탄화함으로써 제1 및 제2 관통 비아 콘택들(262a, 262b)을 각각 형성한다. 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 도전막을 형성하기 이전에, 베리어막을 더 형성할 수 있다.
상기 절연 스페이서(260)를 형성함에 따라, 상기 제1 관통 비아 콘택(262a)과 상기 제1 기판(102)이 서로 절연될 수 있다. 또한, 상기 제2 관통 비아 콘택(262b)과 상기 제1 기판(102) 및 상기 제1 도전 패턴들(150)이 서로 절연될 수 있다.
도 14를 참조하면, 상기 제1 층간 절연막(140) 상에 제2 층간 절연막(270)을 형성하고, 상기 제2 층간 절연막(270) 및 제1 층간 절연막(140)을 관통하는 제1 및 제2 상부 콘택들(272a, 272b)을 형성한다.
상기 제2 층간 절연막(270) 및 제1 및 제2 상부 콘택들(272a, 272b) 상에 제3 층간 절연막(280)을 형성하고, 상기 제3 층간 절연막(280) 내에 상기 제1 및 제2 상부 콘택들(272a, 272b)과 연결되는 상부 배선들(282)을 형성한다.
상기 제1 상부 콘택들(272a)은 상기 제2 및 제1 층간 절연막(270, 140)을 관통하여 상기 채널 구조물(138)에 포함되는 캡핑 패드 패턴(136)과 접촉될 수 있다. 상기 제2 상부 콘택들(272b)은 상기 제2 층간 절연막(270)을 관통하여 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)과 각각 접촉될 수 있다.
상기 상부 배선들(282)은 상기 메모리 셀 구조물과 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)을 서로 전기적으로 연결시킬 수 있다. 따라서, 상기 제1 기판(102) 상에 형성되는 메모리 셀 구조물과 상기 제2 기판(200) 상에 형성되는 페리 회로들이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 상부 배선(282)의 일부는 상기 캡핑 패드 패턴(136)과 페리 회로들을 전기적으로 연결시킬 수 있다. 예시적인 실시예에서, 상기 상부 배선(282)의 일부는 상기 도전 패턴 구조물(152)에 포함되는 제1 도전 패턴(150)과 페리 회로들을 전기적으로 연결시킬 수 있다.
일부 실시예에서, 상기 상부 배선(282)의 일부는 복수의 관통 비아 콘택들(262a, 262b)과 서로 연결됨으로써, 상기 제2 기판(200) 상에 형성되는 페리 회로들 간을 전기적으로 연결시킬 수도 있다.
설명한 것과 같이, 상기 제1 기판 상의 수직 메모리 셀 및 제2 기판 상의 회로 패턴들을 각각 별도의 공정을 통해 형성되므로, 상기 수직 메모리 셀을 형성하는 공정 중에 회로 패턴의 특성 저하가 발생되지 않을 수 있다. 또한, 상기 제1 및 제2 기판을 형성한 이 후에 제1 및 제2 기판에 형성된 소자들을 전기적으로 연결하기 위한 배선 공정들을 수행할 수 있다. 따라서, 상기 제1 및 제2 기판을 접합할 때 배선을 고려하지 않아도 되므로, 상기 제1 및 제2 기판의 얼라인을 용이하게 할 수 있다.
도 15는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 메모리 장치는 제1 기판 저면과 접하는 하부 도전막이 더 포함되는 것을 제외하고는 도 1 또는 도 2를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 15를 참조하면, 상기 제1 기판(102) 저면 상에 하부 도전막(103) 및 접착막(104)이 적층되는 구조를 가질 수 있다. 즉, 상기 접착막(104)과 제1 기판(102) 사이에 하부 도전막(103)이 개재될 수 있다.
상기 하부 도전막(103)은 금속 및/또는 금속 실리사이드를 포함할 수 있다. 예시적인 실시예에서, 상기 하부 도전막(103)은 텅스텐, 텅스텐 실리사이드를 포함할 수 있다.
예시적인 실시예에서, 상기 하부 도전막(103)은 상기 수직 메모리 셀에서 공통 소오스로 제공될 수 있다.
도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 16을 참조하면, 먼저, 도 3 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행한다.
이 후, 상기 예비 제1 기판(100) 상에 형성된 제1 층간 절연막(140) 상부면에 케리어 기판(160)을 부착하고, 상기 예비 제1 기판(100)의 저면을 그라인딩하여 제1 기판(102)을 형성한다.
상기 제1 기판(102)의 저면 상에 하부 도전막(103)을 형성한다. 상기 하부 도전막(103) 상에 접착막(104)을 형성한다. 예시적인 실시예에서, 상기 접착막(104)의 표면 상에 플라즈마 처리를 더 수행할 수도 있다.
이 후, 도 10 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행함으로써 도 15에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제1 기판이 폴리실리콘막을 대체되는 것과 채널 구조물의 형상을 제외하고는 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 17을 참조하면, 도 1을 참조로 설명한 수직형 반도체 소자에서 제1 기판이 형성되는 부위에 상기 제1 기판 대신 폴리실리콘막(170)이 구비될 수 있다.
상기 채널 구조물(138)은 상기 폴리실리콘막(170) 상부면과 접할 수 있다. 상기 채널 구조물(138)은 전하 저장 구조물(130), 채널(132), 매립 절연 패턴(134) 및 캡핑 패드 패턴(136)을 포함할 수 있다.
예시적인 실시예에서, 상기 전하 저장 구조물(130) 및 채널(132)은 하부면이 뚫린 원통 형상을 가질 수 있다. 따라서, 상기 채널(132)의 저면은 상기 폴리실리콘막(170)과 접할 수 있다. 또한, 상기 매립 절연 패턴(134)의 저면은 상기 폴리실리콘막(170)과 접할 수 있다.
도 18은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 18에 도시된 수직형 반도체 소자는 폴리실리콘막 및 접착막사이에 하부 도전막이 더 포함되는 것을 제외하고는 도 17을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 18을 참조하면, 상기 하부 도전막(103)은 금속 및/또는 금속 실리사이드를 포함할 수 있다. 예시적인 실시예에서, 상기 하부 도전막(103)은 텅스텐, 텅스텐 실리사이드를 포함할 수 있다. 예시적인 실시예에서, 상기 하부 도전막(103)은 상기 수직 메모리 셀에서 공통 소오스로 제공될 수 있다.
도시하지는 않았지만, 이 후에 설명하는 각 실시예들에 따른 수직형 반도체 소자들에서, 제1 기판 및 접착막 사이 또는 제1 기판 패턴 및 접착막사이에 하부 도전막이 개재될 수 있다. 상기 하부 도전막은 수직 메모리 셀에서 공통 소오스로 제공될 수 있다.
도시하지는 않았지만, 이 후에 설명하는 각 실시예들에 따른 수직형 반도체 소자들에서, 폴리실리콘막 및 접착막 사이 또는 폴리실리콘 패턴 및 접착막 사이에 하부 도전막이 개재될 수 있다. 상기 하부 도전막은 수직 메모리 셀에서 공통 소오스로 제공될 수 있다.
도 19 내지 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 19를 참조하면, 먼저, 도 3 내지 도 5를 참조로 설명한 것과 동일한 공정을 수행한다. 다만, 상기 예비 제1 기판의 최하부에 형성되는 절연막은 다른 층의 절연막보다 두껍게 형성할 수 있다.
이 후, 채널홀의 내부에 예비 채널 구조물(139)을 형성한다. 상기 예비 채널 구조물(139)은 예비 전하 저장 구조물(131), 채널막(133), 매립 절연막(135) 및 캡핑 패드 패턴(136)을 포함할 수 있다. 상기 예비 채널 구조물(139)에서 상기 채널막(133)은 상기 예비 제1 기판과 접촉하지 않을 수 있다.
예시적인 실시예에서, 상기 채널홀 측벽 및 저면을 따라 예비 전하 저장 구조물(131) 및 채널막(133)을 형성하고, 상기 채널막(133) 상에 상기 채널홀 내부를 채우는 매립 절연막을 형성할 수 있다. 이 후, 상기 채널막 및 매립 절연막의 상부를 일부 식각하고, 식각에 의해 생성되는 리세스 내부를 채우도록 캡핑 패드 패턴(136)을 형성할 수 있다. 따라서, 상기 예비 채널 구조물(139)을 형성할 수 있다.
도 20을 참조하면, 먼저, 도 7 및 도 8을 참조로 설명한 공정을 동일하게 수행한다.
이 후, 상기 예비 제1 기판(100) 상에 형성된 제1 층간 절연막(140) 상부면에 케리어 기판(160)을 부착하고, 상기 예비 제1 기판(100)의 저면을 그라인딩하여 상기 예비 제1 기판(100)을 모두 제거한다. 상기 예비 제1 기판(100)이 제거되면, 상기 예비 채널 구조물(139)의 저면이 노출될 수 있다.
상기 그라인딩 공정을 계속 수행하여, 상기 예비 전하 저장 구조물(131) 및 채널막(133)이 뚫린 원통 형상을 갖도록 상기 예비 채널 구조물(139)의 하부를 일부 제거한다. 따라서, 상기 예비 채널 구조물(139)은 전하 저장 구조물(130), 채널(132), 매립 절연 패턴(134) 및 캡핑 패드 패턴(136)을 포함하는 채널 구조물(138)로 형성될 수 있다.
상기 그라인딩 공정이 완료되면, 최하부의 제1 절연 패턴(110a) 및 채널 구조물(138)의 저면이 노출될 수 있다.
도 21을 참조하면, 상기 최하부의 제1 절연 패턴(110a) 및 채널 구조물(138)의 저면 상에 폴리실리콘막(170)을 형성한다. 상기 폴리실리콘막(170)의 저면 상에 접착막(104)을 형성한다.
상기 폴리실리콘막(170)은 그라인딩 공정이 수행된 이 후에 증착 공정에 의해 형성될 수 있다. 따라서, 상기 폴리실리콘막(170)은 도 1을 참조로 설명한 제1 기판의 제1 두께만큼 두껍지 않을 수 있다. 일 예로, 상기 폴리실리콘막(170)은 상기 제1 두께와 동일하게 형성하거나 또는 상기 제1 두께보다 더 얇게 형성할 수 있다.
이 후, 도 10 내지 도 14를 참조로 설명한 공정을 수행함으로써, 도 17에 도시된 수직형 반도체 소자를 제조할 수 있다.
일부 예시적인 실시예에서, 상기 폴리실리콘막의 저면 상에 하부 도전막을 더 형성할 수 있다. 상기 하부 도전막 상에 접착막을 형성할 수 있다. 이 후, 도 10 내지 도 14를 참조로 설명한 공정을 수행함으로써, 도 18에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제1 기판이 폴리실리콘막을 대체되는 것을 제외하고는 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 22를 참조하면, 도 1을 참조로 설명한 수직형 반도체 소자에서 제1 기판이 형성되는 부위에 폴리실리콘막(170)이 구비될 수 있다. 상기 채널 구조물(138)은 상기 폴리실리콘막(170) 상부면과 접할 수 있다.
도시하지는 않았지만, 도 18에 도시된 것과 유사하게, 상기 수직형 반도체 소자는 폴리실리콘막(170) 및 접착막(104) 사이에 하부 도전막이 더 포함될 수도 있다. 예시적인 실시예에서, 상기 하부 도전막은 상기 수직 메모리 셀에서 공통 소오스로 제공될 수 있다.
도 23 및 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 23을 참조하면, 예비 제1 기판(100)의 상부면 상에 접착막(104) 및 폴리실리콘막(170)을 순차적으로 형성한다.
상기 접착막(104)은 후속의 공정에서 기판들을 서로 본딩하기 위하여 제공될 수 있다. 상기 폴리실리콘막(170)은 후속 공정을 통해 상부 기판으로써 제공될 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 예비 제1 기판(100)의 상부면 상에, 접착막, 하부 도전막 및 폴리실리콘막을 순차적으로 형성할 수도 있다.
상기 폴리실리콘막(170) 상에, 도 3을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 예비 제1 몰드 구조물(106) 및 매립 희생막 패턴(122)을 형성할 수 있다.
도 24를 참조하면, 먼저 도 5 내지 도 8을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다.
이 후, 상기 예비 제1 기판(100) 상에 형성된 제1 층간 절연막(140) 상부면에 케리어 기판(160)을 부착하고, 상기 예비 제1 기판(100)의 저면을 그라인딩하여 상기 예비 제1 기판(100)을 모두 제거한다. 상기 예비 제1 기판(100)이 제거되면, 상기 접착막(104)의 저면이 노출될 수 있다.
계속하여, 도 10 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 도 22에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제2 기판의 일부 영역에 별도의 제2 메모리 셀들이 더 포함되는 것을 제외하고는 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 25를 참조하면, 제2 기판(200) 상에는 페리 회로를 구성하는 회로 패턴들 및 제2 메모리 셀들(230)이 더 포함될 수 있다. 상기 회로 패턴들은 제1 트랜지스터들(204) 및 하부 배선들(210)을 포함할 수 있다.
상기 하부 배선들(210)의 적어도 일부는 상기 페리 회로들 및 상기 제2 메모리 셀들(230)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 페리 회로를 구성하는 상기 제1 트랜지스터들(204)은 상기 제1 기판(102)의 상기 제2 영역(R2) 및 제3 영역(R3)과 대향하도록 배치될 수 있다. 일 예로, 상기 제1 트랜지스터들(204)은 적어도 상기 제1 영역(R1)과는 대향하지 않도록 배치될 수 있다.
일부 실시예에서, 상기 페리 회로를 구성하기 위한 제1 트랜지스터들은 상기 제1 기판의 상기 제3 영역(R3)과 대향하도록 배치될 수도 있다. 일 예로, 상기 제1 트랜지스터들은 상기 제1 및 제2 영역(R1, R2)과는 대향하지 않도록 배치될 수 있다.
상기 제2 메모리 셀들은 상기 페리 회로들이 형성되지 않는 부위에 배치될 수 있다. 예시적인 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 영역(R1)과 대향하는 부위에 배치될 수 있다. 일부 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 및 제2 영역(R1, R2)과 대향하는 부위에 배치될 수 있다.
예시적인 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 기판(102) 상에 형성되는 수직 메모리 셀들과 동일한 메모리로 제공될 수 있다. 예를들어, 상기 수직 메모리 셀들 및 상기 제2 메모리 셀들(230)은 NAND 플래시 메모리 셀로 제공될 수 있다. 예시적인 실시예에서, 상기 제2 메모리 셀들(230)은 상기 수직 메모리 셀들과 동일한 전기적 특성을 가질 수 있다. 일부 실시예에서, 상기 제2 메모리 셀들(230)은 상기 수직 메모리 셀들과 다른 전기적 특성을 가질 수도 있다. 이 경우, 하나의 수직형 반도체 소자 내에 2가지 전기적 특성을 갖는 메모리 셀들이 각각 포함될 수 있다.
일부 예시적인 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 기판(102) 상에 형성되는 수직 메모리 셀들과 다른 메모리로 제공될 수 있다. 예를들어, 상기 수직 메모리 셀들은 NAND 플래시 메모리 셀로 제공되고, 상기 제2 메모리 셀들(230)은 NOR 메모리 셀, 디램 셀 또는 에스램 셀들로 제공될 수 있다.
또한, 상기 제2 기판(200) 상에 형성되는 회로 패턴들은 상기 제2 메모리 셀들(230)의 동작에 요구되는 페리 회로들을 더 포함할 수 있다.
예시적인 실시예에서, 상기 수직 메모리 셀과 상기 제2 메모리 셀들(230)의 동작에 요구되는 페리 회로들의 적어도 일부는 서로 공유하여 사용할 수도 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 각 실시예들에 따른 수직형 반도체 소자들에서, 제2 기판을 도 25에 설명한 상기 페리 회로를 구성하는 회로 패턴들 및 제2 메모리 셀들을 포함하는 상기 제2 기판으로 각각 대체할 수 있다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 3 내지 도 9를 참조로 설명한 공정을 동일하게 수행하여 예비 제1 기판 상에 수직 메모리 셀들을 형성한다.
도 26을 참조하면, 제2 기판(200)을 마련한다. 상기 제2 기판(200) 의 일 부분에 페리 회로를 구성하는 제1 트랜지스터들(204)을 형성하고, 상기 제2 기판의 다른 부분에는 제2 메모리 셀들(230)을 형성한다.
상기 제1 트랜지스터들(204) 및 제2 메모리 셀들(230)을 서로 연결하는 하부 배선들(210)을 형성한다. 이 후, 상기 제1 트랜지스터들(204) 및 제2 메모리 셀들(230)을 덮는 하부 층간 절연막(220)을 형성한다.
상기 제2 메모리 셀들(230)은 상기 제1 트랜지스터들(204)이 형성되지 않는 부위에 배치될 수 있다. 예시적인 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 영역(R1)과는 대향하는 부위에 배치될 수 있다. 일부 실시예에서, 상기 제2 메모리 셀들(230)은 상기 제1 및 제2 영역(R1, R2)과 대향하는 부위에 배치될 수 있다.
상기 공정을 통해, 상기 제2 기판(200) 상에 제2 메모리 셀들(230) 및 페리 회로들을 형성할 수 있다.
다음에, 도 11 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 도 25에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제1 기판 패턴 및 관통 비아 콘택들의 형상 등을 제외하고, 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 27을 참조하면, 제1 기판이 일부 식각된 형상을 갖는 제1 기판 패턴(102a)이 제공될 수 있다. 상기 제1 기판 패턴(102a)의 측방에는 절연물질을 포함하는 분리 패턴(226)이 구비될 수 있다. 상기 제1 기판 패턴(102a)은 예를들어 약 0.1㎛ 내지 1㎛의 두께를 가질 수 있다.
상기 제1 기판 패턴(102a)은 하부의 제2 기판(200)의 일부분과 오버랩될 수 있다.
상기 제1 기판 패턴(102a)은 상기 도전 패턴 구조물(152) 아래에 배치될 수 있다. 또한, 상기 도전 패턴 구조물(152)의 측방 부위의 아래에는 상기 분리 패턴(226)이 구비될 수 있다. 예시적인 실시예에서, 상기 분리 패턴(226)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 제1 기판 패턴(102a) 및 분리 패턴(226)은 측방으로 나란하게 배치될 수 있으며, 상기 제1 기판 패턴(102a) 및 분리 패턴(226)의 저면은 평탄할 수 있다.
상기 제1 기판 패턴(102a) 및 분리 패턴(226)의 저면에는 접착막(104)이 구비될 수 있다.
예시적인 실시예에서, 상기 분리 패턴(226) 및 접착막(104)은 동일한 물질로 형성되어 하나로 병합될 수도 있다.
상기 도전 패턴 구조물(152)을 덮는 제1 층간 절연막(140)을 관통하여 하부 패드 패턴(208)의 상부면과 접촉하는 제1 및 제2 관통 비아 콘택들(262a, 262b)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 관통 비아 콘택들(262a)은 상기 도전 패턴 구조물(152)의 측방으로 배치될 수 있다. 즉, 상기 제1 관통 비아 콘택(262a)은 제1 층간 절연막(140), 분리 패턴(226), 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)과 접촉할 수 있다. 따라서, 상기 제1 관통 비아 콘택(262a)은 제1 기판 패턴(102a)을 관통하지 않을 수 있다. 이와 같이, 상기 제1 관통 비아 콘택(262a)은 절연 물질들만을 관통하여 형성할 수 있다.
예시적인 실시예에서, 상기 제1 관통 비아 콘택(262a)의 측벽에는 절연 스페이서가 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 관통 비아 콘택들(262b)은 상기 도전 패턴 구조물(152)의 계단 부위를 관통하도록 배치될 수 있다. 상기 제2 관통 비아 콘택(262b)은 제1 층간 절연막(140), 계단 부위의 도전 패턴 구조물(152), 제1 기판 패턴(102a)과, 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)과 접촉할 수 있다.
예시적인 실시예에서, 상기 제2 관통 비아 콘택(262b)의 측벽을 둘러싸는 절연 패턴(268a)이 구비될 수 있다. 예시적인 실시예에서, 상기 절연 패턴은 스페이서 형상을 가질 수 있다. 일 예로, 상기 절연 패턴(268a)은 제2 관통홀의 측벽 상에서, 상기 제1 층간 절연막(140), 도전 패턴 구조물(152) 및 제1 기판 패턴(102a)과 접할 수 있다. 따라서, 상기 절연 패턴 (268a)에 의해 상기 제2 관통 비아 콘택(262b)과 상기 제1 기판 패턴(102a) 및 제1 도전 패턴(150)이 서로 절연될 수 있다.
일부 실시예에서, 상기 제2 관통 비아 콘택들은 구비되지 않을 수도 있다. 이 경우, 측벽에 절연 스페이서가 구비되지 않는 상기 제1 관통 비아 콘택들(262a)만이 배치될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제1 및 제2 관통 비아 콘택들 각각의 측벽에 절연 스페이서들이 구비될 수도 있다. 이 경우, 상기 제1 및 제2 관통 비아 콘택은 도 1에 도시된 제1 및 제2 관통 비아 콘택과 유사한 형상을 가질 수 있다.
도 28 내지 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 28을 참조하면, 예비 제1 기판(100)의 상부를 일부 식각하여 트렌치를 형성한다. 상기 트렌치 내부에 절연막을 채우고 평탄화함으로써 분리 패턴(226)을 형성한다.
상기 분리 패턴(226)은 후속 공정에서 도전 패턴 구조물이 배치되지 않는 부위에 형성될 수 있다. 즉, 상기 분리 패턴(226)은 상기 도전 패턴 구조물의 측방에 형성될 수 있다. 상기 분리 패턴(226)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 분리 패턴(226)의 높이는 목표한 제1 기판 패턴의 두께보다 더 클 수 있다.
이 후, 도 3 내지 도 8을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 상기 예비 제1 기판(100) 및 분리 패턴(226) 상에 채널 구조물(138), 몰드 구조물(108a) 및 제1 층간 절연막(140)을 형성할 수 있다.
도 29를 참조하면, 상기 제1 층간 절연막(140), 계단 형상 부위의 몰드 구조물(108a) 및 상기 예비 제1 기판(100)의 상부를 식각하여 홀을 형성한다. 상기 홀은 후속 공정에서 제2 관통 비아 콘택이 형성될 부위에 형성될 수 있다. 또한, 후속 공정에서 상기 홀 내부에 상기 제2 관통 비아 콘택이 형성될 수 있도록, 상기 홀은 목표한 제2 관통 비아 콘택보다 더 크게 형성될 수 있다.
상기 홀 내부를 채우도록 절연막을 형성하고, 상기 제1 층간 절연막(140)의 상부면이 노출되도록 상기 절연막을 평탄화한다. 따라서, 상기 홀 내부에 제2 매립 절연 패턴(268)을 형성한다. 상기 제2 매립 절연 패턴(268)은 상기 제1 희생 패턴(112a)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 매립 절연 패턴(268)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 예비 제1 기판(100)의 표면 아래에 위치하는 제2 매립 절연 패턴(268) 부위의 높이는 목표한 제1 기판 패턴의 두께보다 더 클 수 있다.
일부 실시예에서, 후속 공정에서 상기 제2 관통 비아 콘택이 형성되지 않을 수도 있다. 이 경우, 상기 홀 및 제2 매립 절연 패턴의 형성 공정은 수행되지 않을 수 있다.
도 30을 참조하면, 상기 예비 제1 기판(100) 상에 형성된 제1 층간 절연막(140) 상부면에 케리어 기판(160)을 부착한다.
이 후, 상기 분리 패턴(226) 및 제2 매립 절연 패턴(268)의 저면이 노출되도록 상기 예비 제1 기판(100)의 저면을 그라인딩한다. 따라서, 상기 예비 제1 기판(100)은 제1 기판 패턴(102a)으로 변환될 수 있다.
상기 그라인딩을 수행하면, 상기 제1 기판 패턴(102a), 분리 패턴(226) 및 제2 매립 절연 패턴(268)의 저면이 노출될 수 있다.
이 후, 상기 제1 기판 패턴(102a), 분리 패턴(226) 및 제2 매립 절연 패턴(268)의 저면 상에 접착막(104, 도 31참조)을 형성한다.
도 31을 참조하면, 먼저 도 10 및 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 제2 기판(200) 상에 페리 회로를 구성하는 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(220)을 형성한다. 그리고, 상기 제1 기판 패턴(102a), 분리 패턴(226) 및 제2 매립 절연 패턴(268)의 저면 상의 접착막(104) 및 상기 제2 기판(200) 상의 하부 층간 절연막(220)을 서로 접합시킨다.
이 후, 상기 제1 층간 절연막(140)을 관통하여 저면에 하부 패드 패턴(208)의 상부면을 노출하는 관통홀들을 형성한다.
예시적인 실시예에서, 상기 제1 층간 절연막(140), 분리 패턴(226), 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)의 상부면을 노출하는 제1 관통홀들을 형성할 수 있다.
또한, 상기 제2 매립 절연 패턴(268), 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)의 상부면을 노출하는 제2 관통홀들을 형성할 수 있다. 상기 제2 관통홀을 식각하는 공정에서 금속 물질이 식각되지 않고 절연 물질만 식각되므로, 상기 제2 관통홀을 보다 용이하게 형성할 수 있다.
상기 제1 및 제2 관통홀들 내에 도전막을 형성하고 평탄화함으로써 제1 및 제2 관통 비아 콘택들(262a, 262b)을 각각 형성한다. 상기 제1 및 제2 관통 비아 콘택(262a, 262b)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 도전막을 형성하기 이전에, 베리어막을 더 형성할 수 있다.
상기 제2 관통 비아 콘택(262a)은 상기 제2 매립 절연 패턴(268)을 관통하여 형성되고, 상기 제2 관통 비아 콘택(262a)의 측벽을 둘러싸도록 상기 제2 매립 절연 패턴이 남아있게 되어 절연 패턴(268a)이 형성될 수 있다. 즉, 상기 절연 패턴(268a)은 상기 제2 관통 비아 콘택의 측벽을 둘러싸는 절연 스페이서의 형상을 가질 수 있다
일부 실시예에서, 상기 제2 매립 절연 패턴을 형성하지 않을 수 있고, 이 경우 제2 관통 비아 콘택은 형성되지 않을 수 있다.
계속하여, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 도 27에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 32는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 폴리실리콘 패턴 및 관통 비아 콘택들의 형상 등을 제외하고, 도 17을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 32를 참조하면, 상기 수직형 반도체 소자는 도 17의 폴리실리콘막 부위에, 폴리실리콘 패턴(170a) 및 상기 폴리실리콘 패턴(170a) 측방으로 분리 패턴(226)이 구비된다. 상기 폴리실리콘 패턴(170a)은 도전 패턴 구조물(152) 아래에 위치할 수 있다. 또한, 제1 및 제2 관통 비아 콘택들(262a, 262b)은 도 27을 참조로 설명한 것과 동일할 수 있다. 따라서, 상기 제2 관통 비아 콘택(262a)의 측벽을 둘러싸는 절연 패턴(268a)이 구비될 수 있다.
일부 실시예에서, 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)은 도 17을 참조로 설명한 것과 동일할 수도 있다. 즉, 상기 제1 및 제2 관통 비아 콘택들 각각의 측벽에 절연 스페이서들이 구비될 수도 있다.
도 33은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 폴리실리콘 패턴 및 관통 비아 콘택들의 형상 등을 제외하고, 도 22를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 33을 참조하면, 상기 수직형 반도체 소자는 도 22의 폴리실리콘막 부위에, 폴리실리콘 패턴(170a) 및 상기 폴리실리콘 패턴(170a) 측방으로 분리 패턴(226)이 구비된다. 상기 폴리실리콘 패턴(170a)은 도전 패턴 구조물(152) 아래에 위치할 수 있다. 또한, 제1 및 제2 관통 비아 콘택(262a, 262b)은 도 27을 참조로 설명한 것과 동일할 수 있다.
일부 실시예에서, 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)은 도 17을 참조로 설명한 것과 동일할 수도 있다. 즉, 상기 제1 및 제2 관통 비아 콘택들 각각의 측벽에 절연 스페이서들이 구비될 수도 있다.
도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 절연 패턴을 제외하고, 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 34를 참조하면, 상기 수직형 반도체 소자는 계단 형상 부위의 도전 패턴 구조물(152)을 관통하는 절연 패턴(268b)이 구비될 수 있다. 예시적인 실시예에서, 상기 절연 패턴(268b)은 상기 제1 기판(102) 상에 형성될 수 있다. 즉, 상기 절연 패턴(268b)은 제1 기판(102)을 관통하지 않을 수 있다.
상기 제1 및 제2 관통 비아 콘택들(262a, 262b)을 각각 둘러싸는 상기 절연 스페이서(260)가 구비될 수 있다. 상기 제2 관통 비아 콘택(262b)은 상기 절연 패턴(268b)을 관통하고, 제1 기판(102), 접착막(104), 하부 층간 절연막(220)을 관통하여 상기 하부 패드 패턴(208)과 접촉할 수 있다.
따라서, 상기 제1 기판(102) 상에 위치하는 상기 제2 관통 비아 콘택(262b)은 상기 절연 스페이서(260) 및 절연 패턴(268b)에 의해 둘러싸여 있는 형상을 가질 수 있다.
도 34에 도시된 수직형 반도체 소자는 도 3 내지 도 14를 참조로 설명한 것과 유사한 공정을 통해 형성할 수 있다. 다만, 도 8을 참조로 하여 상기 제1 층간 절연막(140)을 형성한 다음, 상기 제1 층간 절연막(140) 및 계단 부위의 몰드 구조물(108a, 도 7 참조)을 관통하여 예비 제1 기판(100) 상부면까지 연장되는 매립 절연 패턴을 형성하는 공정을 더 포함할 수 있다.
이 후에, 상기 제2 관통 비아 콘택(262b)은 상기 매립 절연 패턴을 관통하도록 형성될 수 있다. 따라서, 상기 제2 관통 비아 콘택(262b)의 측벽을 둘러싸는 절연 패턴(268b)이 형성될 수 있다. 한편, 상기 제2 관통 비아 콘택(262b)을 형성하기 위한 식각 공정에서 절연 물질들만 식각되므로, 상기 식각 공정이 용이하게 수행될 수 있다.
도 35는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제1 기판 패턴 및 절연 패턴을 제외하고, 도 27을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 35를 참조하면, 상기 수직형 반도체 소자에서, 제1 기판 패턴(102a)은 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)이 형성되는 부위가 선택적으로 식각된 형상을 가질 수 있다.
즉, 상기 제1 기판 패턴(102a)에서, 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)이 형성되는 부위에는 각각의 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)의 폭보다 더 큰 개구부가 형성될 수 있다. 상기 개구부 내부에는 분리 패턴(226a)이 구비될 수 있다.
또한, 상기 수직형 반도체 소자는 계단 형상 부위의 도전 패턴 구조물(152)을 관통하는 절연 패턴(268b)이 구비될 수 있다. 예시적인 실시예에서, 상기 절연 패턴(268b)은 일부의 분리 패턴(226a)의 상에 형성될 수 있다.
상기 제1 및 제2 관통 비아 콘택들(262a, 262b)의 측벽에는 절연 스페이서가 구비되지 않을 수 있다. 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)은 상기 분라 패턴(226a)을 관통하여 하부 패드 패턴(208)과 접촉할 수 있다. 따라서, 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)은 제1 기판 패턴(102a)과 접촉되지 않을 수 있다.
또한, 상기 제2 관통 비아 콘택(262b)은 상기 절연 패턴(268b)을 관통할 수 있다. 따라서, 상기 절연 패턴(268b)은 상기 제2 관통 비아 콘택(262b)의 측벽을 둘러쌀 수 있다.
도 35에 도시된 수직형 반도체 소자는 도 28 내지 도 32를 참조로 설명한 것과 유사한 공정을 통해 형성할 수 있다.
다만, 도 28을 참조로 예비 제1 기판(100)에 분리 패턴(226a)을 형성하는 공정에서, 상기 분리 패턴(226a)은 상기 제1 및 제2 관통 비아 콘택들(262a, 262b)이 형성되는 부위에 형성될 수 있다. 또한, 도 29를 참조로 제2 매립 절연 패턴을 형성하는 공정에서, 상기 제2 매립 절연 패턴은 예비 제1기판(100)을 관통하지 않도록 형성할 수 있다. 즉, 상기 제2 매립 절연 패턴은 상기 분리 패턴(226a) 상에 형성될 수 있다. 따라서, 후속 공정을 통해 상기 분리 패턴(226a) 상에 상기 관통 비아 콘택(262b)의 측벽을 둘러싸는 절연 패턴(268b)이 형성될 수 있다.
도 36은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 제1 기판의 제3 영역에 페리 회로들이 더 구비되는 것을 제외하고, 도 1을 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 36을 참조하면, 제1 기판(102)의 제3 영역(R3) 상에 페리 회로들의 일부를 구성하기 위한 제1 회로 패턴들(184)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 회로 패턴들(184)은 트랜지스터를 포함할 수 있다. 또한, 상기 제1 기판(102)의 제3 영역(R3)의 상부에 제1 소자 분리 패턴(180)이 구비될 수 있다. 상기 제1 회로 패턴들(184)을 덮는 하부 절연 패턴(186)이 더 구비될 수 있다.
상기 제2 기판(200)에는, 도 1을 참조로 설명한 것과 같이, 페리 회로를 구성하는 회로 패턴들이 포함될 수 있다.
또한, 상기 관통 비아 콘택들 중 일부(262c)는 상기 제1 회로 패턴들과 전기적으로 연결될 수 있다.
이와 같이, 상기 제2 기판(200)의 상부면 및 상기 제1 기판(102)의 제3 영역 상에 각각 페리 회로들이 형성될 수 있다.
일부 실시예에서, 도시되지는 않았지만, 도 25를 참조로 설명한 것과 같이, 상기 제2 기판(200) 상에는 페리 회로를 구성하는 회로 패턴들 및 제2 메모리 셀들(230, 도 25)이 형성될 수도 있다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 37을 참조하면, 예비 제1 기판(100)의 제3 영역(R3)에 제1 소자 분리 패턴(180)을 형성한다. 또한, 상기 예비 제1 기판(100)의 제3 영역(R3)에 페리 회로의 일부분으로 제공되는 제1 회로 패턴들(184)을 형성한다. 상기 제1 회로 패턴들(184)은 트랜지스터를 포함할 수 있다. 상기 제1 회로 패턴들(184)을 덮는 하부 절연 패턴(186)을 형성한다.
즉, 상기 예비 제1 기판(100)에서 도전 패턴 구조물(152)이 형성되지 않는 부위에 페리 회로를 구성하는 제1 회로 패턴들(184)이 형성될 수 있다.
이 후, 도 3 내지 도 8을 참조로 설명한 공정을 수행하여 도 36에 도시된 구조를 형성할 수 있다.
계속하여 도 9 내지 도 14를 참조로 설명한 공정을 수행함으로써, 도 36에 도시된 반도체 소자를 제조할 수 있다. 이 때, 상기 관통 비아 콘택들 중 일부(262c)는 상기 제1 회로 패턴들과 전기적으로 연결되도록 할 수 있다.
도 39는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 도 1을 참조로 설명한 수직형 반도체 소자에 추가적으로 수직 메모리 셀들이 형성된 제3 기판이 더 부착된 구조를 가질 수 있다.
도 39를 참조하면, 도 1을 참조로 설명한 수직형 반도체 소자와 동일하게, 상기 제1 기판(102) 상의 수직 메모리 셀들 상에는 상기 제3 층간 절연막(280)이 구비될 수 있다. 상기 제3 층간 절연막(280) 상에는 상기 제3 기판(300)의 저면이 부착될 수 있다. 상기 제3 기판(300)의 저면과 반대편인 제3 기판(300)의 상부면에 수직 메모리 셀들이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 기판(102) 상의 제3 층간 절연막(280) 및 상부 배선들(282)을 덮는 상부 층간 절연막(290)이 구비되고, 상기 상부 층간 절연막(290) 상에 상부 접착막(292)이 구비될 수 있다. 상기 상부 접착막(292) 상에는 수직 메모리 셀들이 형성된 상기 제3 기판(300)이 부착될 수 있다. 따라서, 상기 상부 접착막(292) 상에 상기 제3 기판의 저면이 부착되는 구조를 기질 수 있다.
예시적인 실시예에서, 상기 제3 기판(300)의 상부면 상에 형성되는 구조물은 도 1을 참조로 설명한 상기 제1 기판(102) 상에 형성되는 구조물과 실질적으로 동일할 수 있다. 일 예로, 상기 제3 기판(300) 상에는 수직 메모리 셀, 제1 및 제2 관통 비아 콘택들(262c, 262d), 제1 및 제2 상부 콘택들(272a, 272b) 및 상부 배선들(282a)이 구비될 수 있다.
상기 제3 기판(300) 상에 형성되는 제1 및 제2 관통 비아 콘택들(262c, 262d)의 적어도 일부는 상기 제1 기판(102) 상에 형성되는 제1 및 제2 관통 비아 콘택들(262a, 262b)의 적어도 일부와 각각 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 제3 기판(300) 상에 형성되는 상기 제1 및 제2 관통 비아 콘택들(262c, 262d)은 상기 제1 기판(102) 상에 형성되는 상부 배선들(282)과 접촉할 수 있다.
예시적인 실시예에서, 상기 수직 메모리 셀들이 형성된 복수의 기판들을 추가적으로 더 적층될 수도 있다.
설명한 것과 같이, 상기 수직형 반도체 소자는 수직 메모리 셀들이 형성된 기판들이 복수개가 적층되는 구조를 가질 수 있다. 따라서, 고집적화된 메모리 소자가 제공될 수 있다.
일부 예시적인 실시예에서, 상기 설명한 다른 실시예들에 따른 수직형 반도체 소자에 추가적으로 수직 메모리 셀들이 형성된 제3 기판이 더 부착된 구조를 가질 수 있다.
도 40은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 도 1을 참조로 설명한 수직형 반도체 소자에 추가적으로 수직 메모리 셀들이 형성된 제3 기판이 더 부착된 구조를 가질 수 있다.
도 40을 참조하면, 도 1을 참조로 설명한 수직형 반도체 소자와 동일하게, 상기 제1 기판(102) 상에 형성된 수직 메모리 셀들 상에는 상기 제3 층간 절연막(280)이 구비될 수 있다.
상기 제3 기판(300)의 제1 면 상에는 수직 메모리 셀들이 구비되고, 상기 수직 메모리 셀은 상부 층간 절연막(280a)에 의해 덮혀 있을 수 있다. 상기 제1 기판(102) 상에 형성된 제3 층간 절연막(280) 및 상기 제3 기판 상에 형성된 상부 층간 절연막(280a)이 서로 부착되는 구조를 가질 수 있다.
예시적인 실시예에서, 상기 제3 기판(300) 상에 형성되는 구조물은 도 1을 참조로 설명한 상기 제1 기판(102) 상에 형성되는 구조물과 실질적으로 동일할 수 있다. 일 예로, 상기 제3 기판(300) 상에는 수직 메모리 셀, 제1 및 제2 관통 비아 콘택들(262c, 262d), 제1 및 제2 상부 콘택들(272a, 272b), 상부 배선들(282a) 및 상부 층간 절연막(280a)이 구비될 수 있다.
상기 제1 기판(102) 상에 형성된 수직 메모리 셀들 상의 제3 층간 절연막(280)과 상기 제3 기판(300) 상에 형성된 수직 메모리 셀들 상의 상부 층간 절연막(280a)이 서로 부착되므로, 상기 제3 기판(300) 상에 형성된 수직 메모리 셀들은 상기 제1 기판(102) 상에 형성된 수직 메모리 셀들이 뒤집혀진 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 기판(102)의 제3 층간 절연막(280) 내에 형성된 상부 배선(282)과 상기 제3 기판(280)의 상부 층간 절연막(280a) 내에 형성된 상부 배선(282a)이 서로 접촉될 수 있다. 따라서, 상기 제1 기판(102) 상에 형성된 수직 메모리 셀들과 제3 기판(280)에 형성된 수직 메모리 셀들은 서로 접착되는 부위를 기준으로 대칭되는 형상을 가질 수 있다. 또한, 상기 제3 기판(300)은 상기 수직 메모리 소자의 상부에 위치할 수 있다.
상기 제3 기판(300)의 제1 면과 반대면인 제2 면에는 상기 제1 및 제2 관통 비아 콘택들(262c, 262d)이 노출될 수 있다. 즉, 상기 수직 메모리 소자의 최상부로 향하는 부위의 상기 제3 기판(300) 표면에는 상기 제1 및 제2 관통 비아 콘택들(262c, 262d)이 노출될 수 있다.
상기 제3 기판(300) 상에는 상부 절연막(302) 및 상부 패드(304)가 구비될 수 있다. 예시적인 실시예에서, 상기 상부 패드(304)는 적어도 일부의 제1 및 제2 관통 비아 콘택들(262c, 262d)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 수직 메모리 셀들이 형성된 복수의 기판들을 동일한 방식으로 더 적층시킬 수도 있다.
설명한 것과 같이, 상기 수직형 반도체 소자는 수직 메모리 셀들이 형성된 기판이 복수개가 적층되는 구조를 가질 수 있다. 따라서, 고집적화된 메모리 소자가 제공될 수 있다.
일부 예시적인 실시예에서, 상기 설명한 다른 실시예들에 따른 수직형 반도체 소자에 추가적으로 수직 메모리 셀들이 형성된 제3 기판이 더 부착된 구조를 가질 수 있다. 상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 예비 제1 기판 102a : 제1 기판 패턴
102 : 제1 기판 104 : 접착막
108a : 몰드 구조물 110a : 제1 절연 패턴
112a : 제1 희생 패턴 152 : 도전 패턴 구조물
128 : 반도체 패턴 138 : 채널 구조물
140 : 제1 층간 절연막 150 : 제1 도전 패턴
170 : 폴리실리콘막 170a : 폴리실리콘 패턴
200 : 제2 기판 204 : 제1 트랜지스터
210 : 하부 배선들 220 : 하부 층간 절연막
226 : 분리 패턴 260 : 절연 스페이서
268a, 268b : 절연 패턴
262a , 262b : 제1 및 제2 관통 비아 콘택
282 : 상부 배선들 103 : 하부 도전막

Claims (20)

  1. 제1 기판 상부면에 구비되는 수직 메모리 셀들;
    상기 제1 기판 상부면의 반대편인 하부면에 형성된 접착막;
    페리 회로들이 형성된 제2 기판;
    상기 제2 기판 상에 형성되는 하부 층간 절연막; 및
    상기 수직 메모리 셀 및 페리 회로를 전기적으로 연결하는 배선을 포함하고,
    상기 접착막의 저면 및 상기 하부 층간 절연막 상부면이 서로 접합된 구조를 갖는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제1 기판은 단결정 반도체 물질을 포함하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 기판은 폴리실리콘 물질을 포함하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 접착막은 실리콘을 포함하는 화합물, Ga, GaN 또는 구리를 포함하는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 기판 상에 상기 수직 메모리 셀들을 덮는제1 층간 절연막을 포함하는 수직형 반도체 소자.
  6. 제5항에 있어서, 상기 배선은,
    제1 층간 절연막 및 상기 제1 기판을 관통하여 상기 페리 회로의 일부분과 접촉하는 관통 비아 콘택들; 및
    상기 관통 비아 콘택들과 전기적으로 연결되는 상부 배선들을 포함하는 수직형 반도체 소자.
  7. 제6항에 있어서, 적어도 일부의 관통 비아 콘택들에는 상기 관통 비아 콘택의 측벽을 둘러싸는 절연 스페이서 또는 상기 관통 비아 콘택의 측벽을 둘러싸는 절연 패턴이 더 구비되는 수직형 반도체 소자.
  8. 제6항에 있어서, 상기 관통 비아 콘택들은 상기 수직 메모리 셀들과 직접 접촉되지 않는 수직형 반도체 소자.
  9. 제5항에 있어서, 상기 제1 기판 내에 절연 물질을 포함하는 분리 패턴이 구비되고,
    상기 배선은,
    상기 제1 층간 절연막 및 상기 분리 패턴을 관통하여 상기 페리 회로의 하부 배선과 접촉하는 관통 비아 콘택들; 및
    상기 관통 비아 콘택들과 전기적으로 연결되는 상부 배선들을 포함하는 수직형 반도체 소자.
  10. 제1항에 있어서, 상기 수직 메모리 셀들은,
    상기 제1 기판과 수직한 방향으로 서로 이격되게 배치되는 제1 도전막 패턴들; 및
    상기 제1 도전막 패턴들을 관통하여 상기 제1 기판과 전기적으로 연결되는 채널 구조물들을 포함하는 수직형 반도체 소자.
  11. 제1항에 있어서, 상기 제2 기판의 일부 영역 상에 제2 메모리 셀을 더 포함하는 수직형 반도체 소자.
  12. 제1항에 있어서, 상기 제1 기판과 상기 접착막 사이에 하부 도전막이더 포함되는 수직형 반도체 소자.
  13. 제1항에 있어서, 상기 제1 기판의 일부 영역 상에 제1 페리 회로를 더 포함하는 수직형 반도체 소자.
  14. 제1항에 있어서, 상기 제1 기판은 상기 접착막 및 하부 층간 절연막을 사이에 두고 상기 제2 기판 상부면과 오버랩되게 배치되는 수직형 반도체 소자.
  15. 제1 기판의 상부면에 구비되는 수직 메모리 셀들;
    상기 제1 기판 상에 상기 수직 메모리 셀들을 덮는 제1 층간 절연막;
    상기 제1 기판 상부면의 반대편인 하부면에 형성된 접착막;
    제2 기판 상에 구비되는 페리 회로들;
    상기 제2 기판 상에 상기 페리 회로들을 덮고, 상부면이 상기 접착막의 저면과 접합된 하부 층간 절연막; 및
    적어도 상기 제1 층간 절연막을 관통하여 상기 페리 회로의 하부 배선과 접촉하는 관통 비아 콘택들을 포함하는 수직형 반도체 소자.
  16. 제15항에 있어서, 상기 제1 기판은 단결정 반도체 물질을 포함하는 수직형 반도체 소자.
  17. 제15항에 있어서, 상기 제1 기판은 상기 접착막 및 하부 층간 절연막을 사이에 두고 상기 제2 기판 상부면의 일부 또는 전부와 오버랩되게 배치되는 수직형 반도체 소자.
  18. 제15항에 있어서, 적어도 일부의 관통 비아 콘택들에는 상기 관통 비아 콘택의 측벽을 둘러싸는 절연 스페이서와 상기 관통 비아 콘택의 측벽을 둘러싸는 절연 패턴 중 적어도 하나가 더 구비되는 수직형 반도체 소자.
  19. 제1 기판 상부면에 수직 메모리 셀들을 형성하고;
    상기 제1 기판의 상부면의 반대편인 하부면에 접착막을 형성하고;
    제2 기판 상에 페리 회로들을 형성하고;
    상기 제2 기판 상에 하부 층간 절연막을 형성하고;
    상기 접착막의 저면 및 상기 하부 층간 절연막 상부면이 서로 접합하고; 그리고,
    상기 수직 메모리 셀 및 페리 회로를 전기적으로 연결하는 배선을 형성하는 것을 포함하는 수직형 반도체 소자의 제조 방법.
  20. 제19항에 있어서, 상기 접착막을 형성하기 이 전에, 상기 수직 메모리 셀들이 형성된 제1 기판의 저면을 그라인딩하는 공정을 더 포함하는 수직형 반도체 소자의 제조 방법.
KR1020190031814A 2019-03-20 2019-03-20 수직형 반도체 소자 Active KR102832063B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190031814A KR102832063B1 (ko) 2019-03-20 수직형 반도체 소자
US16/722,418 US11456236B2 (en) 2019-03-20 2019-12-20 Vertical semiconductor devices including vertical memory cells and peripheral circuits under the vertical memory cells
CN202010201012.6A CN111725218B (zh) 2019-03-20 2020-03-20 垂直半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190031814A KR102832063B1 (ko) 2019-03-20 수직형 반도체 소자

Publications (2)

Publication Number Publication Date
KR20200112013A true KR20200112013A (ko) 2020-10-05
KR102832063B1 KR102832063B1 (ko) 2025-07-08

Family

ID=

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230038032A (ko) 2021-09-10 2023-03-17 광운대학교 산학협력단 불순물 확산 방지 및 수평 열 방출이 용이한 층간막이 형성된 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230038032A (ko) 2021-09-10 2023-03-17 광운대학교 산학협력단 불순물 확산 방지 및 수평 열 방출이 용이한 층간막이 형성된 반도체 소자

Also Published As

Publication number Publication date
US11456236B2 (en) 2022-09-27
CN111725218B (zh) 2023-12-12
CN111725218A (zh) 2020-09-29
US20200303284A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
US10991717B2 (en) Vertical memory devices
JP7478512B2 (ja) 垂直型メモリ装置及びその製造方法
JP7676119B2 (ja) 垂直型メモリ装置
US11700731B2 (en) Stacked structure for a vertical memory device
CN111725218B (zh) 垂直半导体器件
KR102184449B1 (ko) 반도체 소자
US11778826B2 (en) Vertical memory devices
US11600632B2 (en) Vertical memory with simplified integration
US11430732B2 (en) Vertical memory devices
US11430800B2 (en) Vertical semiconductor devices
KR20190123880A (ko) 수직형 메모리
US11876043B2 (en) Semiconductor devices having vias on a scribe lane region
KR102748982B1 (ko) 반도체 장치 및 그 제조 방법
US12279429B2 (en) Three-dimensional memory devices with supporting structure for staircase region and spacer structure for contact structure and methods for forming the same
KR102816786B1 (ko) 수직형 메모리 장치
KR102832063B1 (ko) 수직형 반도체 소자
KR20190139528A (ko) 수직형 메모리 장치
US12021030B2 (en) Contact structure and method of forming the same
US20240179914A1 (en) Semiconductor device
US20230067727A1 (en) Contact structure and method of forming the same
KR20230169663A (ko) 본딩형 반도체 소자
KR20230159912A (ko) 수직형 반도체 소자
KR20250028786A (ko) 수직형 메모리 장치
TW202407982A (zh) 半導體裝置及其製造方法
CN117858516A (zh) 接合型垂直半导体器件

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20190320

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220224

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20190320

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20231030

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20240729

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20250415

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20250703

Patent event code: PR07011E01D

PR1002 Payment of registration fee