JP2013150033A - 電圧制御型発振器 - Google Patents

Abstract

【課題】 電圧可変容量素子への印加電圧を制御ことによって発振起動がし易く、回路面積を増大させずに安定的に動作する電圧制御型発振器を提供する。
【解決手段】発振インバータ１と、水晶振動子２と、容量３、４と、出力端子３１と、制御電圧印加端子１２と、電圧可変容量素子７、８と、バイアス抵抗５，６とを有する。電圧印加端子１２と容量４/電圧可変容量素子８間との間のバイアス抵抗６の中間点にブート信号発生回路を構成するＰＭＯＳトランジスタ１５を接続する。このトランジスタ１５をオンオフ制御して制御電圧（ＶＣ）を印加しその容量値を小さくする。インバータ１の出力端とトランジスタ１５のゲート間の発振検出回路２０によってトランジスタ１５を制御できる。
【選択図】 図２

Description

本発明は、発振起動がし易く、かつ回路面積を増大させずに安定的に動作する電圧制御型発振器に関するものである。

従来の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Xtal
Oscillator）を図５にその一例を示す。
第１の直流カット容量１０４の一方の端子が発振インバータ１０１の入力端子１１３に接続され、第２の直流カット容量１０３の一方の端子が発振インバータ１０１の出力端子１１２に接続され、第１の直流カット容量１０４の他方の端子が水晶振動子１０２の第１の端子１１１に接続され、第２の直流カット容量１０３の他方の端子が水晶振動子１０２の第２の端子１１０に接続されている。第１の電圧可変容量素子(バリキャップダイオード)１０８の一方の端子は、水晶振動子１０２の第１の端子１１１に接続されている。第２の電圧可変容量素子(バリキャップダイオード)１０７の一方の端子は、水晶振動子１０２の第２の端子１１０に接続されている。

第１の電圧可変容量素子１０８及び第２の電圧可変容量素子１０７の他方の端子は、接地電位（ＶＳＳ）に接続されている。発振インバータ１０１は、その入出力端子間に帰還抵抗１０９を並列接続している。
周波数制御電圧は、第１のバイアス抵抗１０６を介して、水晶振動子２の第１の端子１１１と第１の電圧制御可変容量素子１０８の一方の端子間に入力され、また、第２のバイアス抵抗１０５を介して、水晶振動子１０２の第２の端子１１０と第２の電圧可変容量素子１０７の一方の端子間に入力される。

特許文献１には、発振起動性を確保しつつ、発振周波数の可変幅が大きい電圧制御発振器が開示されている。検出回路によって、発振信号が所定の振幅値となり、発振動作が初期状態から定常状態へと移行したことを検出して、ＰチャネルＭＯＳトランジスタＴｒをオンとして水晶振動子ＸＬとバリキャップダイオードＣＶとのなす直列回路にキャパシタＣＡを直列に接続する。初期状態では負荷容量を小さくして水晶振動子の低振幅動作化に対応するための発振増幅部のコンダクタンスｇｍの低下分を相殺し、良好な発振起動性を維持するために必要な負性抵抗が得られ、定常状態ではバリキャップダイオードＣＶの効果を大きくして発振周波数の変化幅を大きくすることができる。

特許文献２には、起動時間を著しく短くすることができ、かつ起動時の消費電力が特に増大することもなく、間欠的な動作に適する水晶発振器が開示されている。この発振器は水晶振動子の負荷容量を可変するバリキャップダイオードを有し、電源投入直後はバリキャップダイオードに定常状態よりも高い電圧を印加するように構成されている。

特開２００２−３４４２４２号公報

特開２００１−２４４３５号公報

従来の電圧制御型発振器は発振器のＣＧ、ＣＤ容量値をトランジスタスイッチを用いて、接続、切断を行なっていたが、スイッチのオン抵抗を下げるためにはトランジスタのサイズを大きくする必要がある。特許文献１では使用されているバリキャップダイオードと負荷容量制御機構は別々に存在し、発振起動時には負荷容量制御機構が発振器を制御している。発振検出回路を使った起動時の容量設定も記載されている。
また、バリキャップダイオードへの印加電圧を制御をすることは特許文献２に記載されている。

しかしながら、特許文献２の水晶発振器は、加算回路を使用しており、その結果、次のような影響がある。アンプのノイズが影響し、バリキャップダイオードにノイズが乗ると直ぐ位相ノイズとして出てくる。印加範囲が狭く、発振が安定したあとは、バリキャップダイオードに印加する電圧は、オペアンプの飽和出力電圧に制約され出力電圧の範囲が狭くなる。
本発明は、このような事情によりなされたものであり、電圧可変容量素子への印加電圧を制御して、発振起動がし易く、かつ回路面積を増大させずに安定的に動作する電圧制御型発振器を提供するものである。

本発明の電圧制御型発振器は、発振インバータと、水晶振動子と、一方の端子が前記発振インバータの入力端子に接続され、他方の端子が前記水晶振動子の第１の端子に接続された第１の直流カット容量と、一方の端子が前記発振インバータの出力端子に接続され、他方の端子が前記水晶振動子の第２の端子に接続された第２の直流カット容量と、制御電圧入力端子と、一方の端子が前記第１の端子に接続され、他方の端子が接地電位に接続された第１の電圧可変容量素子と、一方の端子が前記第２の端子に接続され、他方の端子が前記接地電位に接続された第２の電圧可変容量素子と、前記第１の端子と前記第１の電圧可変容量素子の一方の端子との間に一端が接続され、他端が前記制御電圧入力端子に接続された第１のバイアス抵抗と、前記第２の端子と前記第２の電圧可変容量素子の一方の端子との間に一端が接続され、他端が前記制御電圧入力端子に接続された第２のバイアス抵抗とを具備し、前記第１バイアス抵抗もしくは第２バイアス抵抗の中間点にブート信号発生回路を構成するトランジスタを接続して、前記電圧可変容量素子の容量を小さくすることを特徴としている。前記トランジスタは、バイポーラトランジスタもしくはＭＯＳトランジスタであってもよい。前記電圧可変容量素子が電圧を印加すると容量が小さくなる素子の場合は、前記トランジスタにＰＭＯＳトランジスタを用い、前記電圧可変容量素子が電圧を印加すると容量が大きくなる素子の場合は、前記トランジスタにＮＭＯＳトランジスタを用いても良い。

本発明の電圧制御型発振器は、発振起動がし易く、かつ回路面積を増大させずに安定的に動作することができるものである。

実施例１に係る電圧制御型発振器の回路ブロック図。 実施例２に係る電圧制御型発振器の回路ブロック図。 図２に記載された電圧制御型発振器に組み込まれた発振検出回路の回路図。 図２に係る電圧制御型発振器の各部（Ａ−Ｄ）の信号波形図。 従来の電圧制御型発振器の回路図。

電圧制御型発振器は、一般に負荷容量としてのＣＧ、ＣＤ容量に、例えば、バリキャップダイオードなどの電圧可変容量素子を使用し、外部より電圧を印加する端子と抵抗でＣＧ、ＣＤ容量と接続された構造を有している。本発明の電圧制御型発振器は、このような構造において、抵抗の中間点にトランジスタを追加することによって、ＣＧ、ＣＤ容量が最小となる電圧を印加できるようにしている。
以下、実施例を参照して発明の実施の形態を説明する。

図１を参照して実施例１を説明する。
図１に記載された電圧制御型発振器は、発振インバータ１と、水晶振動子２と、一方の端子が発振インバータ１の入力端子に接続され、他方の端子が水晶振動子２の第１の端子(ＸＩＮ)１１に接続された第１の直流カット容量４と、一方の端子が発振インバータ１の出力端子に接続され、他方の端子が水晶振動子２の第２の端子(ＸＯＵＴ)１０に接続された第２の直流カット容量３と、制御電圧印加端子１２と、一方の端子が第１の端子１１に接続され、他方の端子が接地電位に接続された第１の電圧可変容量素子８と、一方の端子が第２の端子１０に接続され、他方の端子が接地電位に接続された第２の電圧可変容量素子７と、第１の端子１１と第１の電圧可変容量素子８の一方の端子との間に一端が接続され、他端が制御電圧印加端子１２に接続された第１のバイアス抵抗６と、第２の端子１０と第２の電圧可変容量素子７の一方の端子との間に一端が接続され、他端が制御電圧印加端子１２に接続された第２のバイアス抵抗５と、出力端子３１とを具備し、前記第１バイアス抵抗６もしくは第２バイアス抵抗５の中間点にブート信号発生回路を構成するトランジスタ１５を接続している。このトランジスタにはバイポーラトランジスタもしくはＭＯＳトランジスタを用いることができる。この実施例ではＰＭＯＳトランジスタを用いている。

発振インバータ１はＣＭＯＳインバータからなり、発振増幅部を構成している。その入力端子、出力端子間には帰還抵抗（Ｒｆ）９が接続されている。第１の電圧可変容量素子８は、発振インバータ１の入力端子側の負荷容量となり、第２の電圧可変容量素子７は、出力端子側の負荷容量となる。発振インバータ１の出力端子及び帰還抵抗９と第２の直流カット容量３との接続点の間には抵抗（ＲＤ）１７が接続されている。この抵抗１７は、水晶電流を抑え、最適な値に調整するために設ける。これにより、発振条件を維持しながら周波数調整幅を大きくできる。
発振インバータ１からの出力信号は、抵抗１７を介してレベルシフト回路（レベルシフタ）１８に入力され、信号レベルを上げる。レベルシフト回路１８の出力信号は、分周器１９に入力されて所定の周波数に分周される。分周された出力信号はバッファ回路３０を介して出力端子３１から出力する。

このような電圧制御型発振器において、安定的に水晶振動子を発振起動させるためには、負荷容量（ＣＧ、ＣＤ）を小さくすることが必要である。
この実施例では、負荷容量（ＣＧ，ＣＤ）として電圧可変容量素子（バリキャップダイオード）を使用し、バイアス抵抗の中間点にブート信号発生回路を構成するトランジスタを接続して、このトランジスタを発振起動時にオンさせ、負荷容量（ＣＧ）を最小となる電圧を印加できるようにしている。このような構成によって、発振起動時において、負荷容量（ＣＧ）が最小となり、発振起動性を高めることができる。

電圧制御型発振器は、一般に負荷容量としてのＣＧ、ＣＤ容量に、例えば、バリキャップダイオードなどの電圧可変容量素子を使用し、外部より電圧を印加する端子と抵抗でＣＧ、ＣＤ容量と接続された構造を有している。この実施例の電圧制御型発振器は、バイアス抵抗の中間点にトランジスタを追加することによって、ＣＧ、ＣＤ容量が最小となる電圧を印加できるようにしたことを特徴としている。
ブート信号発生回路は、第１バイアス抵抗６（６a,６b）の中間点に接続されたＰＭＯＳトランジスタ１５からなる。ＰＭＯＳトランジスタ１５のゲート電極には電圧が印加されるゲート端子１６が接続され、ＰＭＯＳトランジスタ１５の電流路の一端は電源電圧（ＶＤＤ）に接続され、他端はバイアス抵抗６の中間点（６aと６bの接続点）に接続されている。ゲート端子１６には所望の制御電圧が印加されて、発振起動時にＰＭＯＳトランジスタ１５をオンさせ、第１の電圧可変容量素子８の一端に電源電圧（ＶＤＤ）を印加することでＣＧ容量が最小となるように構成されている。ゲート端子１６に制御電圧を印加する時期は、発振状態を判断して決める。電源オンと同時にＰＭＯＳトランジスタ１５をオンさせる制御電圧を印加し、発振信号が安定した後にＰＭＯＳトランジスタ１５をオフさせる制御電圧に切り替えるよう制御することもでき、この場合、電圧制御型発振器内に発振状態を検出する検出手段を導入して該制御電圧の切り替えが行われる。

追加するトランジスタおよび接続位置は、電圧可変容量素子の特性によって変える。すなわち、電圧を印加すると容量が小さくなる電圧可変容量素子の場合には、この実施例と同じように、ＰＭＯＳトランジスタを用い、ＰＭＯＳトランジスタの電流路の一端は、電源（ＶＤＤ）側に接続し、他方の電極は、バイアス抵抗の中間点に接続する。また、トランジスタのゲート端子に印加する電圧のロジックを反転させることで、このＰＭＯＳトランジスタはＮＭＯＳトランジスタに置き換えることができる。更に、ＰＭＯＳトランジスタの電流路の一端は、電源（ＶＤＤ）ではなく、０．５ＶＤＤ程度でも良く、この電圧は制御電圧印加端子１２に与えられる制御電圧（ＶＣ）よりも高い電圧であればよい。
一方、電圧を印加すると容量が大きくなる電圧可変容量素子の場合には、例えば、ＮＭＯＳトランジスタを用い、ＮＭＯＳトランジスタの電流路の一端の電極は接地（低電位電源ＶＳＳ）側に接続し、他方の電極は、バイアス抵抗の中間点に接続する。例えば、Ｈレベルの電圧をＮＭＯＳトランジスタのゲートに印加すると、電圧可変容量素子に一端は低電位電源ＶＳＳに接続され、その容量は小さくなる。また、トランジスタのゲート端子に印加する電圧のロジックを反転させることで、このＮＭＯＳトランジスタはＰＭＯＳトランジスタに置き換えることができる。なお、この他にバイポーラトランジスタを用いることも可能である。
この実施例ではバイアス抵抗は、発振インバータ１の入力端側の第１バイアス抵抗６の中間点のみにトランジスタ（ブート信号発生回路）を接続して発振起動時に電圧可変容量素子の容量値を下げているが、これに代えて出力端側の第２バイアス抵抗５の中間点に接続しても良い。また、入力端側および出力端側の両方にトランジスタ（ブート信号発生回路）を接続してもよい。

以上のように、この実施例では、電圧可変容量素子への印加電圧を制御することにより、発振起動時と定常状態の切り替えのために別途設けられていた調整用容量が不要になる。そして、抵抗の中間点に接続することにより、電圧印加端子に電圧が印加されていても起動特性に影響を与えないという特徴がある。また、ブート解除後に抵抗と容量でフィルタの役割を果たすため、発振器に異常動作を発生させ難い。また、トランジスタはバイアス抵抗の中間点で接続されているので、トランジスタ（ブート信号発生回路）により電源（ＶＤＤ）と接続されている発振起動中に、制御電圧印加端子に制御電圧（ＶＣ）が印加されても発振器の起動特性に影響を及ぼすことはない。

次に、図２乃至図４を参照して、実施例２を説明する。この実施例では図１に示した電圧制御型発振器を発振検出回路を用いて発振動作を制御することに特徴がある。
図２に示すように、この実施例では、発振検出回路２０が付加されている。発振検出回路２０は、入力側が発振インバータ１の出力端に抵抗（ＲＤ）１７を介して接続され、出力側がＰＭＯＳトランジスタ１５のゲート端子１６に接続されている。

図３は、図２の電圧制御型発振器に用いられた発振検出回路２０の詳細である。発振検出回路２０は、ＰＭＯＳトランジスタ２１，２２、ＣＭＯＳインバータ２３，２４、容量素子２５、２６、抵抗２７，２８，２９からなる。容量素子２５は、発振インバータ１の出力端と、抵抗１７を介して、接続されている。ＰＭＯＳトランジスタ２１，２２は、カレントミラー回路を構成しており、ゲート電極同士は抵抗２８を介して互いに接続されている。ＰＭＯＳトランジスタ２１，２２の一方の電極は電源（ＶＤＤ）に接続されている。ＰＭＯＳトランジスタ２１の電極は他方の電極と接続されている。ＰＭＯＳトランジスタ２１，２２の他方の電極は、それぞれ抵抗２７，２９を介して接地(低電位側電源ＶＳＳ)されている。

インバータ２３の入力端は、ＰＭＯＳトランジスタ２２の他方の電極と抵抗２９の接地端とは反対側の他端との接続点に接続され、容量２６の接地端（ＶＳＳ）とは反対側の他端は、インバータ２３の入力端と前記接続点との間に接続されている。インバータ２３の出力端は、インバータ２４の入力端に接続されている。
発振検出回路には、この電圧制御型発振器を構成する発振回路の発振出力Ｖosc（Ａ点）が入力され、この発振出力に応じてオンオフし、オン期間中に所定の電流を流す発振検出部と、発振検出部の出力（Ｂ点）に応じて充電または放電を行う容量素子２６と、容量素子２６の電位変化に基づいて所望の発振状態を検出し、その結果をＶout（Ｃ点）として出力する振幅検出回路より構成されている。

次に、図２、図３及び図４を参照して、発振検出回路２０の動作を説明する。図４は、各ノードの電圧の変化を示す波形図であり、図４（ａ）はＶＤＤ電源の状態、図４（ｂ）はＡ点、図４（ｃ）はＢ点、図４（ｄ）はＣ点、図４（ｅ）はＤ点の状態をそれぞれ示している。
発振回路において発振が開始すると、Ａ点（＝Ｖout）の発振波形の振幅（電圧レベル）は徐々に大きくなり、所定時間の経過により、その振幅が、設定されたしきい値レベル（Ｖref）を超えて低い電圧になると、越えている間ＰＭＯＳトランジスタ２２がオンし、Ｂ点の電位を上昇させる（図４（ｃ）参照）。すなわち、検出端（Ｂ点）が抵抗素子２６を介して低電位側電源（ＶＳＳ）に接続されていることで、放電状態であった容量素子２６の電位を、ＰＭＯＳトランジスタ２２に電流を流すことにより充電させる。これが、発振振幅がしきい値レベル（Ｖref）を超えて低い電圧になるたびに繰り返される。

そして、容量素子２６の保持電位が、検出回路（シュミットインバータ）の反転しきい値のレベル（Ｖth-inv）に達すると、低レベルであった検出回路２０の出力（Ｃ点）を、高レベル（ＶＤＤ）に変化させる。（図４（ｄ）参照）。これにより、発振状態の検出となる。
そして、Ｃ点の電位が高レベルになることにより、電源オンと同時にオンしていたトランジスタ１５はオフし、その結果、Ｄ点は、電源（ＶＤＤ）から遮断され、電圧印加端子１２から入力される制御電圧（ＶＣ）に依存した電圧となる。

以上のように、この実施例では、発振検出回路を用い、発振出力の振幅を検出してトランジスタをオン、オフしているので、効率的な設定時間になる。抵抗の中間点に接続することにより、電圧印加端子に電圧が印加されていても起動特性に影響を与えない。また、ブート解除後に抵抗と容量でフィルタの役割を果たすため、発振器に異常動作を発生させ難い。また、トランジスタは抵抗の中間点で接続されているので、電圧印加端子に制御電圧が印加されても発振器の起動特性に影響を及ぼすことはない。

１・・・発振インバータ
２・・・水晶振動子
３、４・・・容量
５，６・・・バイアス抵抗
７，８・・・電圧可変容量素子
９・・・帰還抵抗
１０，１１・・・端子（水晶接続端子）
１２・・・制御電圧印加端子
１５，２１，２２・・・ＰＭＯＳトランジスタ
１６・・・ゲート端子
１７・・・抵抗（ＲＤ）
１８・・・レベルシフタ
１９・・・分周器
２０・・・発振検出回路
２３，２４・・・インバータ
２５，２６・・・容量素子
２７，２８，２９・・・抵抗
３０・・・バッファ
３１・・・出力端子

Claims (2)

1. 発振インバータと、水晶振動子と、一方の端子が前記発振インバータの入力端子に接続され、他方の端子が前記水晶振動子の第１の端子に接続された第１の直流カット容量と、一方の端子が前記発振インバータの出力端子に接続され、他方の端子が前記水晶振動子の第２の端子に接続された第２の直流カット容量と、制御電圧入力端子と、一方の端子が前記第１の端子に接続され、他方の端子が接地電位に接続された第１の電圧可変容量素子と、一方の端子が前記第２の端子に接続され、他方の端子が前記接地電位に接続された第２の電圧可変容量素子と、前記第１の端子と前記第１の電圧可変容量素子の一方の端子との間に一端が接続され、他端が前記制御電圧入力端子に接続された第１のバイアス抵抗と、前記第２の端子と前記第２の電圧可変容量素子の一方の端子との間に一端が接続され、他端が前記制御電圧入力端子に接続された第２のバイアス抵抗とを具備し、前記第１バイアス抵抗もしくは第２バイアス抵抗の中間点にブート信号発生回路を構成するトランジスタを接続して、前記電圧可変容量素子の容量を小さくすることを特徴とする電圧制御型発振器。
2. 前記電圧可変容量素子が電圧を印加すると容量が小さくなる素子の場合は、前記トランジスタにＰＭＯＳトランジスタを用い、前記電圧可変容量素子が電圧を印加すると容量が大きくなる素子の場合は、前記トランジスタにＮＭＯＳトランジスタを用いることを特徴とする請求項１に記載の電圧制御型発振器。
   
   

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