JP2002237722A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JP2002237722A JP2002237722A JP2001031018A JP2001031018A JP2002237722A JP 2002237722 A JP2002237722 A JP 2002237722A JP 2001031018 A JP2001031018 A JP 2001031018A JP 2001031018 A JP2001031018 A JP 2001031018A JP 2002237722 A JP2002237722 A JP 2002237722A
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- voltage controlled
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Abstract
(57)【要約】
【課題】 発振起動時間の短縮化が図られた電圧制御発
振回路を提供する。 【解決手段】 電源投入時に、発振起動認識回路１７か
ら‘Ｌ’レベルの信号ＳＴを出力してＰＭＯＳトランジ
スタ１８，トランスミッションゲート１９をオン，オフ
してバリキャップ１４＿１，１４＿２に電源電圧Ｖｄｄ
を印加して発振起動時間を短縮し、発振起動後には、発
振起動認識回路１７から‘Ｈ’レベルの信号ＳＴを出力
してＰＭＯＳトランジスタ１８，トランスミッションゲ
ート１９をオフ，オンしてバリキャップ１４＿１，１４
＿２に制御電圧Ｖｃを印加して通常の発振周波数の信号
を出力する。
振回路を提供する。 【解決手段】 電源投入時に、発振起動認識回路１７か
ら‘Ｌ’レベルの信号ＳＴを出力してＰＭＯＳトランジ
スタ１８，トランスミッションゲート１９をオン，オフ
してバリキャップ１４＿１，１４＿２に電源電圧Ｖｄｄ
を印加して発振起動時間を短縮し、発振起動後には、発
振起動認識回路１７から‘Ｈ’レベルの信号ＳＴを出力
してＰＭＯＳトランジスタ１８，トランスミッションゲ
ート１９をオフ，オンしてバリキャップ１４＿１，１４
＿２に制御電圧Ｖｃを印加して通常の発振周波数の信号
を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧可変容量が組
み込まれた電圧制御発振回路に関する。
み込まれた電圧制御発振回路に関する。
【０００２】
【従来の技術】従来より、水晶発振子および印加電圧の
大きさに応じて容量が変化する可変容量ダイオード（バ
リキャップと称する）を備えた電圧制御発振回路（ＶＣ
ＸＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘ‘ｔ
ａｌ Ｏｓｃｉｌｌａｔｏｒ）が知られている。
大きさに応じて容量が変化する可変容量ダイオード（バ
リキャップと称する）を備えた電圧制御発振回路（ＶＣ
ＸＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘ‘ｔ
ａｌ Ｏｓｃｉｌｌａｔｏｒ）が知られている。
【０００３】図２は、従来の電圧制御発振回路の構成を
示す図である。
示す図である。
【０００４】図２に示す電圧制御発振回路１００には、
２つの端子１１＿１，１１＿２と、それら２つの端子１
１＿１，１１＿２に接続された水晶発振子１２と、端子
１１＿１とグラウンドＧＮＤとの間に直列接続されたキ
ャパシタ１３＿１およびバリキャップ１４＿１と、端子
１１＿２とグラウンドＧＮＤとの間に直列接続されたキ
ャパシタ１３＿２およびバリキャップ１４＿２とが備え
られている。また、この電圧制御発振回路１００には、
キャパシタ１３＿１およびバリキャップ１４＿１の接続
点と、キャパシタ１３＿２およびバリキャップ１４＿２
の接続点との間に、直列接続された抵抗素子１５＿１，
１５＿２が備えられている。さらに、電圧制御発振回路
１００には、抵抗素子１５＿１，１５＿２の接続点に接
続された制御端子１１＿３が備えられている。この制御
端子１１＿３には、所定の制御電圧Ｖｃが印加される。
２つの端子１１＿１，１１＿２と、それら２つの端子１
１＿１，１１＿２に接続された水晶発振子１２と、端子
１１＿１とグラウンドＧＮＤとの間に直列接続されたキ
ャパシタ１３＿１およびバリキャップ１４＿１と、端子
１１＿２とグラウンドＧＮＤとの間に直列接続されたキ
ャパシタ１３＿２およびバリキャップ１４＿２とが備え
られている。また、この電圧制御発振回路１００には、
キャパシタ１３＿１およびバリキャップ１４＿１の接続
点と、キャパシタ１３＿２およびバリキャップ１４＿２
の接続点との間に、直列接続された抵抗素子１５＿１，
１５＿２が備えられている。さらに、電圧制御発振回路
１００には、抵抗素子１５＿１，１５＿２の接続点に接
続された制御端子１１＿３が備えられている。この制御
端子１１＿３には、所定の制御電圧Ｖｃが印加される。
【０００５】また、電圧制御発振回路１００には、端子
１１＿１，１１＿２間に直列接続された抵抗素子１５＿
３，１５＿４と、入力側が端子１１＿１に接続されると
ともに出力側が抵抗素子１５＿３，１５＿４の接続点に
接続されたインバータ１６＿１と、そのインバータ１６
＿１の出力側に直列接続されたインバータ１６＿２，１
６＿３と、インバータ１６＿３の出力側に接続された出
力端子１１＿４とが備えられている。
１１＿１，１１＿２間に直列接続された抵抗素子１５＿
３，１５＿４と、入力側が端子１１＿１に接続されると
ともに出力側が抵抗素子１５＿３，１５＿４の接続点に
接続されたインバータ１６＿１と、そのインバータ１６
＿１の出力側に直列接続されたインバータ１６＿２，１
６＿３と、インバータ１６＿３の出力側に接続された出
力端子１１＿４とが備えられている。
【０００６】このように構成された電圧制御発振回路１
００に電源が投入されると、制御端子１１＿３に所定の
制御電圧Ｖｃが印加される。この制御電圧Ｖｃは、抵抗
素子１５＿１，１５＿２を経由してバリキャップ１４＿
１，１４＿２に印加され、これにより制御電圧Ｖｃの大
きさに応じてバリキャップ１４＿１，１４＿２の容量値
が変化し、水晶発振子１２固有の共振による発振周波数
が、例えば±１００ｐｐｍ〜±１５０ｐｐｍの範囲内で
変化する。このようにして、所定の制御電圧Ｖｃの大き
さに応じた発振周波数の信号がインバータ１６＿１から
出力され、インバータ１６＿２，１６＿３を経由して波
形整形され増幅されて出力端子１１＿４から外部に出力
される。
００に電源が投入されると、制御端子１１＿３に所定の
制御電圧Ｖｃが印加される。この制御電圧Ｖｃは、抵抗
素子１５＿１，１５＿２を経由してバリキャップ１４＿
１，１４＿２に印加され、これにより制御電圧Ｖｃの大
きさに応じてバリキャップ１４＿１，１４＿２の容量値
が変化し、水晶発振子１２固有の共振による発振周波数
が、例えば±１００ｐｐｍ〜±１５０ｐｐｍの範囲内で
変化する。このようにして、所定の制御電圧Ｖｃの大き
さに応じた発振周波数の信号がインバータ１６＿１から
出力され、インバータ１６＿２，１６＿３を経由して波
形整形され増幅されて出力端子１１＿４から外部に出力
される。
【０００７】
【発明が解決しようとする課題】上述した電圧制御発振
回路１００では、制御端子１１＿３に印加される所定の
制御電圧Ｖｃが比較的小さい場合、バリキャップ１４＿
１，１４＿２の容量値は比較的大きくなり、従って発振
起動に長い時間を必要とするという問題を抱えている。
回路１００では、制御端子１１＿３に印加される所定の
制御電圧Ｖｃが比較的小さい場合、バリキャップ１４＿
１，１４＿２の容量値は比較的大きくなり、従って発振
起動に長い時間を必要とするという問題を抱えている。
【０００８】本発明は、上記事情に鑑み、発振起動時間
の短縮化が図られた電圧制御発振回路を提供することを
目的とする。
の短縮化が図られた電圧制御発振回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の電圧制御発振回路は、電圧可変容量が組み込まれた
電圧制御発振回路において、電源投入時に、上記電圧可
変容量に通常発振時における制御電圧よりも発振余裕度
が高まる開始電圧を与える開始電圧付与手段と、発振起
動後に、上記電圧可変容量に、上記開始電圧に代えて上
記制御電圧を与える制御電圧付与手段とを備えたことを
特徴とする。
明の電圧制御発振回路は、電圧可変容量が組み込まれた
電圧制御発振回路において、電源投入時に、上記電圧可
変容量に通常発振時における制御電圧よりも発振余裕度
が高まる開始電圧を与える開始電圧付与手段と、発振起
動後に、上記電圧可変容量に、上記開始電圧に代えて上
記制御電圧を与える制御電圧付与手段とを備えたことを
特徴とする。
【００１０】電圧可変容量が組み込まれた電圧制御発振
回路において、電圧可変容量（例えばバリキャップ）に
比較的大きな制御電圧が印加されると、その電圧可変容
量の値は比較的小さくなる。このため、発振起動時間は
比較的短くなり発振余裕度は高まる。一方、電圧可変容
量に比較的小さな制御電圧が印加されると、その電圧可
変容量の値は比較的大きくなる。このため、発振起動時
間は比較的長くなり発振余裕度は低くなる。このよう
に、上記電圧制御発振回路における発振余裕度は、電圧
可変容量に印加される制御電圧の大きさに依存する。本
発明は、このような観点に着目してなされたものであ
る。
回路において、電圧可変容量（例えばバリキャップ）に
比較的大きな制御電圧が印加されると、その電圧可変容
量の値は比較的小さくなる。このため、発振起動時間は
比較的短くなり発振余裕度は高まる。一方、電圧可変容
量に比較的小さな制御電圧が印加されると、その電圧可
変容量の値は比較的大きくなる。このため、発振起動時
間は比較的長くなり発振余裕度は低くなる。このよう
に、上記電圧制御発振回路における発振余裕度は、電圧
可変容量に印加される制御電圧の大きさに依存する。本
発明は、このような観点に着目してなされたものであ
る。
【００１１】本発明の電圧制御発振回路は、電源投入時
には、電圧可変容量に通常発振時における制御電圧より
も発振余裕度が高まる開始電圧が与えられるため、比較
的小さな電圧可変容量の値に基づいて発振起動が行なわ
れることとなり、従って発振起動時間が短くて済む。ま
た、発振起動後には、上記電圧可変容量に上記制御電圧
が与えられるため、その制御電圧の大きさに見合った通
常の発振周波数の信号が出力される。
には、電圧可変容量に通常発振時における制御電圧より
も発振余裕度が高まる開始電圧が与えられるため、比較
的小さな電圧可変容量の値に基づいて発振起動が行なわ
れることとなり、従って発振起動時間が短くて済む。ま
た、発振起動後には、上記電圧可変容量に上記制御電圧
が与えられるため、その制御電圧の大きさに見合った通
常の発振周波数の信号が出力される。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１３】図１は、本発明の一実施形態の電圧制御発
振回路の回路図である。
振回路の回路図である。
【００１４】尚、前述した図２に示す電圧制御発振回路
１００と同じ構成要素には同一の符号を付し、重複説明
は省く。
１００と同じ構成要素には同一の符号を付し、重複説明
は省く。
【００１５】図１に示す電圧制御発振回路１０には、図
２に示す電圧制御発振回路１００の構成要素に加え、入
力側がインバータ１６＿２，１６＿３の接続点に接続さ
れた発振起動認識回路１７と、ゲートが発振起動認識回
路１７の出力側に接続されるとともにソースが電源電圧
Ｖｄｄを供給する電源に接続され且つドレインが抵抗素
子１５＿１，１５＿２の接続点に接続されたＰＭＯＳト
ランジスタ１８と、抵抗素子１５＿１，１５＿２の接続
点と制御端子１１＿３との間に配置されたトランスミッ
ションゲート１９と、インバータ１６＿４とが備えられ
ている。
２に示す電圧制御発振回路１００の構成要素に加え、入
力側がインバータ１６＿２，１６＿３の接続点に接続さ
れた発振起動認識回路１７と、ゲートが発振起動認識回
路１７の出力側に接続されるとともにソースが電源電圧
Ｖｄｄを供給する電源に接続され且つドレインが抵抗素
子１５＿１，１５＿２の接続点に接続されたＰＭＯＳト
ランジスタ１８と、抵抗素子１５＿１，１５＿２の接続
点と制御端子１１＿３との間に配置されたトランスミッ
ションゲート１９と、インバータ１６＿４とが備えられ
ている。
【００１６】トランスミッションゲート１９は、ゲート
が発振起動認識回路１７の出力側および上記インバータ
１６＿４の入力側に接続されたＮＭＯＳトランジスタ１
９＿１と、ゲートが上記インバータ１６＿４の出力側に
接続されたＰＭＯＳトランジスタ１９＿２から構成され
ている。尚、発振起動認識回路１７、ＰＭＯＳトランジ
スタ１８、トランスミッションゲート１９、およびイン
バータ１６＿４が、本発明にいう開始電圧付与手段およ
び制御電圧付与手段双方の役割を担うこととなる。以
下、図１に示す電圧制御発振回路１０の動作について説
明する。
が発振起動認識回路１７の出力側および上記インバータ
１６＿４の入力側に接続されたＮＭＯＳトランジスタ１
９＿１と、ゲートが上記インバータ１６＿４の出力側に
接続されたＰＭＯＳトランジスタ１９＿２から構成され
ている。尚、発振起動認識回路１７、ＰＭＯＳトランジ
スタ１８、トランスミッションゲート１９、およびイン
バータ１６＿４が、本発明にいう開始電圧付与手段およ
び制御電圧付与手段双方の役割を担うこととなる。以
下、図１に示す電圧制御発振回路１０の動作について説
明する。
【００１７】この電圧制御発振回路１０に電源が投入さ
れると、この電圧制御発振回路１０全体に電源電圧Ｖｄ
ｄが印加されるとともに制御端子１１＿３に所定の制御
電圧Ｖｃ（例えばＶｄｄ／２）が印加される。電源が投
入された時点では、発振起動認識回路１７からは‘Ｌ’
レベルの信号ＳＴが出力される。この‘Ｌ’レベルの信
号ＳＴはＰＭＯＳトランジスタ１８のゲートに入力さ
れ、これによりＰＭＯＳトランジスタ１８はオン状態に
なる。また、この‘Ｌ’レベルの信号ＳＴはトランスミ
ッションゲート１９を構成するＮＭＯＳトランジスタ１
９＿１のゲートに入力される。このため、そのＮＭＯＳ
トランジスタ１９＿１はオフ状態になる。さらに、この
‘Ｌ’レベルの信号ＳＴはインバータ１６＿４で‘Ｈ’
レベルに変換されてＰＭＯＳトランジスタ１９＿２のゲ
ートに入力される。このため、そのＰＭＯＳトランジス
タ１９＿２もオフ状態になる。従って、トランスミッシ
ョンゲート１９はオフ状態になる。このようにして、抵
抗素子１５＿１，１５＿２の接続点には、ＰＭＯＳトラ
ンジスタ１８を経由して制御電圧Ｖｃよりも高い開始電
圧である電源電圧Ｖｄｄが印加される。この電源電圧Ｖ
ｄｄは、抵抗素子１５＿１，１５＿２を経由してバリキ
ャップ１４＿１，１４＿２に印加される。バリキャップ
１４＿１，１４＿２には、このように十分に大きな電源
電圧Ｖｄｄが印加されるため、バリキャップ１４＿１，
１４＿２の容量値は小さくなり、従って電源が投入され
た時点から発振が起動するまでの発振起動時間が短くて
済み、発振余裕度が高まる。
れると、この電圧制御発振回路１０全体に電源電圧Ｖｄ
ｄが印加されるとともに制御端子１１＿３に所定の制御
電圧Ｖｃ（例えばＶｄｄ／２）が印加される。電源が投
入された時点では、発振起動認識回路１７からは‘Ｌ’
レベルの信号ＳＴが出力される。この‘Ｌ’レベルの信
号ＳＴはＰＭＯＳトランジスタ１８のゲートに入力さ
れ、これによりＰＭＯＳトランジスタ１８はオン状態に
なる。また、この‘Ｌ’レベルの信号ＳＴはトランスミ
ッションゲート１９を構成するＮＭＯＳトランジスタ１
９＿１のゲートに入力される。このため、そのＮＭＯＳ
トランジスタ１９＿１はオフ状態になる。さらに、この
‘Ｌ’レベルの信号ＳＴはインバータ１６＿４で‘Ｈ’
レベルに変換されてＰＭＯＳトランジスタ１９＿２のゲ
ートに入力される。このため、そのＰＭＯＳトランジス
タ１９＿２もオフ状態になる。従って、トランスミッシ
ョンゲート１９はオフ状態になる。このようにして、抵
抗素子１５＿１，１５＿２の接続点には、ＰＭＯＳトラ
ンジスタ１８を経由して制御電圧Ｖｃよりも高い開始電
圧である電源電圧Ｖｄｄが印加される。この電源電圧Ｖ
ｄｄは、抵抗素子１５＿１，１５＿２を経由してバリキ
ャップ１４＿１，１４＿２に印加される。バリキャップ
１４＿１，１４＿２には、このように十分に大きな電源
電圧Ｖｄｄが印加されるため、バリキャップ１４＿１，
１４＿２の容量値は小さくなり、従って電源が投入され
た時点から発振が起動するまでの発振起動時間が短くて
済み、発振余裕度が高まる。
【００１８】電圧制御発振回路１０において発振が起動
した後、発振起動認識回路１７には、インバータ１６＿
２からの発振周波数の信号が入力される。発振起動認識
回路１７は、この信号の発振周波数をカウントし、所定
の値に達した時点で‘Ｈ’レベルの信号ＳＴを出力す
る。この‘Ｈ’レベルの信号ＳＴはＰＭＯＳトランジス
タ１８のゲートに入力され、これによりＰＭＯＳトラン
ジスタ１８はオフ状態になる。また、この‘Ｈ’レベル
の信号ＳＴはＮＭＯＳトランジスタ１９＿１のゲートに
入力されるため、そのＮＭＯＳトランジスタ１９＿１は
オン状態になる。さらに、この‘Ｈ’レベルの信号ＳＴ
はインバータ１６＿４で‘Ｌ’レベルに変換されてＰＭ
ＯＳトランジスタ１９＿２のゲートに入力されるため、
そのＰＭＯＳトランジスタ１９＿２もオン状態になる。
従って、トランスミッションゲート１９はオン状態にな
る。すると、制御端子１１＿３に印加されている制御電
圧Ｖｃが、トランスミッションゲート１９を経由して抵
抗素子１５＿１，１５＿２の接続点に印加され、さらに
抵抗素子１５＿１，１５＿２を経由してバリキャップ１
４＿１，１４＿２に印加される。バリキャップ１４＿
１，１４＿２は、その制御電圧Ｖｃの大きさに見合った
容量値になり、これによりその容量値に基づいた発振周
波数の信号がインバータ１６＿１から出力され、さらに
インバータ１６＿２，１６＿３で波形整形され増幅され
て出力端子１１＿４から外部に出力される。
した後、発振起動認識回路１７には、インバータ１６＿
２からの発振周波数の信号が入力される。発振起動認識
回路１７は、この信号の発振周波数をカウントし、所定
の値に達した時点で‘Ｈ’レベルの信号ＳＴを出力す
る。この‘Ｈ’レベルの信号ＳＴはＰＭＯＳトランジス
タ１８のゲートに入力され、これによりＰＭＯＳトラン
ジスタ１８はオフ状態になる。また、この‘Ｈ’レベル
の信号ＳＴはＮＭＯＳトランジスタ１９＿１のゲートに
入力されるため、そのＮＭＯＳトランジスタ１９＿１は
オン状態になる。さらに、この‘Ｈ’レベルの信号ＳＴ
はインバータ１６＿４で‘Ｌ’レベルに変換されてＰＭ
ＯＳトランジスタ１９＿２のゲートに入力されるため、
そのＰＭＯＳトランジスタ１９＿２もオン状態になる。
従って、トランスミッションゲート１９はオン状態にな
る。すると、制御端子１１＿３に印加されている制御電
圧Ｖｃが、トランスミッションゲート１９を経由して抵
抗素子１５＿１，１５＿２の接続点に印加され、さらに
抵抗素子１５＿１，１５＿２を経由してバリキャップ１
４＿１，１４＿２に印加される。バリキャップ１４＿
１，１４＿２は、その制御電圧Ｖｃの大きさに見合った
容量値になり、これによりその容量値に基づいた発振周
波数の信号がインバータ１６＿１から出力され、さらに
インバータ１６＿２，１６＿３で波形整形され増幅され
て出力端子１１＿４から外部に出力される。
【００１９】本実施形態の電圧制御発振回路１０は、電
源投入時に、発振起動認識回路１７から‘Ｌ’レベルの
信号ＳＴが出力され、これによりバリキャップ１４＿
１，１４＿２に電源電圧Ｖｄｄが印加されるため、比較
的小さなバリキャップ１４＿１，１４＿２の容量値に基
づいて発振起動が行なわれることとなり、従って発振起
動時間が短くて済み発振余裕度が高まる。また、発振起
動後には、発振起動認識回路１７から‘Ｈ’レベルの信
号ＳＴが出力されるため、バリキャップ１４＿１，１４
＿２に電源電圧Ｖｄｄに代えて制御電圧Ｖｃが印加され
て比較的大きなバリキャップ１４＿１，１４＿２の容量
値に基づいて発振が行なわれる。従って、制御電圧Ｖｃ
の大きさに見合った通常の発振周波数の信号が出力され
ることとなる。
源投入時に、発振起動認識回路１７から‘Ｌ’レベルの
信号ＳＴが出力され、これによりバリキャップ１４＿
１，１４＿２に電源電圧Ｖｄｄが印加されるため、比較
的小さなバリキャップ１４＿１，１４＿２の容量値に基
づいて発振起動が行なわれることとなり、従って発振起
動時間が短くて済み発振余裕度が高まる。また、発振起
動後には、発振起動認識回路１７から‘Ｈ’レベルの信
号ＳＴが出力されるため、バリキャップ１４＿１，１４
＿２に電源電圧Ｖｄｄに代えて制御電圧Ｖｃが印加され
て比較的大きなバリキャップ１４＿１，１４＿２の容量
値に基づいて発振が行なわれる。従って、制御電圧Ｖｃ
の大きさに見合った通常の発振周波数の信号が出力され
ることとなる。
【００２０】本実施形態の電圧制御発振回路１０におけ
る発振起動時間は、抵抗素子１５＿１，１５＿２の接続
点における電圧が、０Ｖの場合は１ｍｓ程度であり、電
源電圧Ｖｄｄの場合は０．５ｍｓ程度である。従って、
発振起動時間を最大で０．５ｍｓ程度短縮することがで
きる。また、発振が起動すれば発振状態がロックされて
安定化するため、発振起動時の余裕度の高まりに伴って
通常発振時の余裕度も高まることとなる。
る発振起動時間は、抵抗素子１５＿１，１５＿２の接続
点における電圧が、０Ｖの場合は１ｍｓ程度であり、電
源電圧Ｖｄｄの場合は０．５ｍｓ程度である。従って、
発振起動時間を最大で０．５ｍｓ程度短縮することがで
きる。また、発振が起動すれば発振状態がロックされて
安定化するため、発振起動時の余裕度の高まりに伴って
通常発振時の余裕度も高まることとなる。
【００２１】尚、本実施形態では、発振起動認識回路１
７は、カウンタの例で説明したが、これに限られるもの
ではなく、電源が投入された時点から所定時間経過後に
発振起動を認識させる信号を出力する、いわゆるパワー
オンリセット回路構成でもよい。
７は、カウンタの例で説明したが、これに限られるもの
ではなく、電源が投入された時点から所定時間経過後に
発振起動を認識させる信号を出力する、いわゆるパワー
オンリセット回路構成でもよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
発振起動時間の短縮化が図られる。
発振起動時間の短縮化が図られる。
【図１】本発明の一実施形態の電圧制御発振回路の回路
図である。
図である。
【図２】従来の電圧制御発振回路の構成を示す図であ
る。
る。
１０ 電圧制御発振回路 １１＿１,１１＿２,１１＿３,１１＿４ 端子 １２ 水晶振動子 １３＿１,１３＿２ キャパシタ １４＿１,１４＿２ バリキャップ １５＿１,１５＿２,１５＿３,１５＿４ 抵抗素子 １６＿１,１６＿２,１６＿３，１６＿４ インバータ １７ 発振起動認識回路 １８，１９＿２ ＰＭＯＳトランジスタ １９ トランスミッションゲート １９＿１ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】 電圧可変容量が組み込まれた電圧制御発
振回路において、 電源投入時に、前記電圧可変容量に通常発振時における
制御電圧よりも発振余裕度が高まる開始電圧を与える開
始電圧付与手段と、発振起動後に、前記電圧可変容量
に、前記開始電圧に代えて前記制御電圧を与える制御電
圧付与手段とを備えたことを特徴とする電圧制御発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031018A JP2002237722A (ja) | 2001-02-07 | 2001-02-07 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031018A JP2002237722A (ja) | 2001-02-07 | 2001-02-07 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237722A true JP2002237722A (ja) | 2002-08-23 |
Family
ID=18895158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031018A Withdrawn JP2002237722A (ja) | 2001-02-07 | 2001-02-07 | 電圧制御発振回路 |
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008507894A (ja) * | 2004-07-21 | 2008-03-13 | ソニー エリクソン モバイル コミュニケーションズ， エービー | Ｖｃｘｏの起動時間を短縮するための方法と装置 |
| US7369006B2 (en) | 2005-04-07 | 2008-05-06 | Matsushita Electric Industrial Co., Ltd. | Applied voltage control circuit for voltage controlled oscillation circuit |
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| JP2013150033A (ja) * | 2012-01-17 | 2013-08-01 | Seiko Npc Corp | 電圧制御型発振器 |
| JP2013232827A (ja) * | 2012-05-01 | 2013-11-14 | Seiko Npc Corp | 発振回路 |
-
2001
- 2001-02-07 JP JP2001031018A patent/JP2002237722A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008507894A (ja) * | 2004-07-21 | 2008-03-13 | ソニー エリクソン モバイル コミュニケーションズ， エービー | Ｖｃｘｏの起動時間を短縮するための方法と装置 |
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| CN1761149B (zh) * | 2004-10-01 | 2012-01-18 | 松下电器产业株式会社 | 振荡器起动控制电路 |
| US7369006B2 (en) | 2005-04-07 | 2008-05-06 | Matsushita Electric Industrial Co., Ltd. | Applied voltage control circuit for voltage controlled oscillation circuit |
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