DE2528287A1

DE2528287A1 - Gemeinsam gesteuerter rahmendetektor fuer eine zeitmultiplexanlage

Info

Publication number: DE2528287A1
Application number: DE19752528287
Authority: DE
Inventors: John Robert Colton; Robert Bruce Heick; Henry Mann
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-07-01
Filing date: 1975-06-25
Publication date: 1976-01-22
Also published as: CH598729A5; US3903371A; FR2277472A1; SE400685B; NL7507755A; CA1041236A; SE7507174L; JPS5125912A; BE830616A; FR2277472B1; IT1044512B; GB1506759A

Description

BLUMBACH · WESER · BERGEN · KRÄMER ZWIRNER · HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Patentconsult 8 München 60 Radedcesiraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237

Western Electric Company

^lnCorP°^rafed Colton, J.R. 3-5-15

New York, N.Y. ](Χλ7, USA

Ge.neinsa τι gesteuerter Rahmendetektor für eine Zeitmultiplexanlage

Die Erfindung betrifft einen gemeinsam gesteuerten Rahmendetektor für eine Zeitnultiplexanlage mit -mehreren Digitalgruppen von Zeitnultiplexkanälen , die im Zeitmultiplexverfahren auf eine gemeinsame Verbindung zusammengeführt sind, wobei jede Digitalgruppe ein angeglichenes Rahmenbitmuster enthält.

Bei der digitalen Übertragung ist es Üblich, einen V\arkierimpuls(d.h., ein Rah nenbit) in einer im voraus zugeordneten Position im digitalen Datenbitstrom vorzusehen, um die Empfangseinrichtung in Synchronismus mit der Sendeeinrichtun j zu halten. Eine solche Synchronisation ist für die richtige Wiederherstellung einer Nachricht und im Fall einer Zeitmultiplexanlage für eine richtige Verteilung der verschiedenen Nachrichten auf die jeweiligen Teilnehmer wesentlich. Zu diesem Zweck enthält eine digitale Über-

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trogungsailoge notwendigerweise Rahmendetektorschaltungen zur Überwachung und Bestimmung des Rahmensynchron-oder Rahmensynchronverlustzustandes eines ankommenden digitalen Datenbltstromes. Wenn die Rahmensynchronisation des digitalen Bitstroms bezüglich eines örtlich erzeugten Rahmenmusters verloren geht, so leitet die Rahmenanzeigeschaltung eine Rahmenerneuerungsoperation zur Wiedergewinnung der Rahmensynchronisation ein. Dabei handelt es sich um ein Übliches Verfahren auf dem Gebiet der digitalen Nachrichtenübertragung .

In der Vergangenheit haben digitale Datenendstellen fUr Pulscodemodulation (PC νΛ) die Rahmenanzeige sowie die Rahmenneubildung, die Signalentnahme und ähnliches auf der Grundlage sogenannter "Digruppen" durchgeführt, wood eine Dlgruppe oder Digitalgruppe eine Vielzahl von Zeitmultiplex-PC A-Nachrichten sowie Multiplex-Rahmen-und Signalgabebits umfassen. Es wird dazu verwiesen auf den Aufsatz ""The D3 Channel Bank" von W, 3. Gaunt und J. B. Evans, Jr., in Bell Laboratories Record, August 1972, Seiten 229-233 sowie die dort aufgeführten Literaturstellen. Die Aufteilung der genannten Funktionen nach Digitalgruppen hat zu einem zweckmüßigen Aufbau von Endstellen geführt.

AU zunehmendem Digitalverkehr finden sich Vorschläge zum v\ultiplexen einer

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Vielzahl von Digitalgruppen zur Übertragung zu einer entfernten Steile Über eine gemeinsame übertragungseinrichtung oder alternativ zum V\ulrlplexen einer Ziel -zahl von empfangenen Digitalgruppen auf eine gemeinsame Sammelleitung In einer Vermittlungszentrale. Diese beiden Fälle sind in mancher Hinsicht analog und werfen das gleiche Problem mit Bezug auf eine Rahmenanzeige auf. Nach dem Üblichen /erfahren würde man caran denken, die Rahmenanzeige je Digitalgruppe unter Verwendung mehrerer Rahmendetektoren dir el· zu führen, um die Vielzahl von Multiplex-Digitalgruppen zu Überwachen. Dieses /erfahren hat jedoch den offensichtlichen Nachteil, daß es kompliziert ist und einen hohen Aufwand für die Anzeigeschaltungen erfordert.

In der US-Patentschrift 3 770 897 (6.November 1973) wird die Durchfuhrung der Rahmenanzeige und von Operationen zur Wiedergewinnung der Synchronisation für eine Vielzahl von Multiplex-Digitalgruppen auf zeitlich gemeinsamer Grundlage (timesharing) vorgeschlagen. Dieser Vorschlag stellt jedoch nur eine Variation des oben angegebenen Verfahrens auf der Grundlage von Digitalgruppen dar. Die Anlage nach der genannten Patentschrift arbeitet nach Art einer sequentiellen Einrichtung, die die Multiplexgruppen auf exklusive, sich gegenseitig ausschließende Weise Überwacht. D.h., jede Digitalgruppe wird getrennt, während einer Anzahl von Rahmen Überwacht, um den Zustand der

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Rahmensynchronisation bzw. des Rahmensynchronverlustes festzustellen. Während jedoch eine gegebene Digitalgruppe auf diese Weise Überwacht wird, werden die anderen Digitalgruppen unbeobachtet gelassen .

Die Erfindung hat sich die Aufgabe gestellt, die Nachteile der bekannten Anlagen zu vermeiden. Zur Lösung der Aufgabe geht sie aus von einem Rahmende tektor der eingangs genannten Art und ist gekennzeichnet durch eine Einrich ■ tun9 einschließlich eines gemeinsam benutzten Umlaufspeichers zur Speicherung des Rahmen musterzustandes jeder Digitalgruppe, eine Einrichtung, die den ge speicherten Rahmenmusterzustand jeder Digitalgruppe in Übereinstimmung mir Änderungen auf den neuesten Stand bringt, die die Multiplexanlage in jede der Digitalgruppen einführt, eine Einrichtung zum Vergleichen des gespeicherten Rahmenmusterzustandes jeder Digitalgruppe mit den Rahmenbits der Gruppe, wenn diese auf der gemeinsamen Verbindung auftreten, und zum Erzeugen eines Fehlersignals, wenn der Vergleich negativ ausgeht, eine Einrichtung einschließlich eines gemeinsam benutzten Umlaufspeichers zur Aufzeichnung eines Fehlerzählwertes für jede Digitalgruppe, eine Einrichtung zur Erhöhung des Fehlerzählwertes für jede Digitalgruppe aufgrund eines erzeugten Fehlersignals izw, zur Verringerung des Fehlerzählwertes bei Nichtvorhandensein eines Fehlersignals, und eine Einrichtung zur Erzeugung eines Rahmensynchronverlustsignals, wenn der Fehlerzählwert fUr eine Digitalgruppe einen vorbestimmten Schwellenwert erreicht.

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Ein solcher gemeinsam gesteuerter Rahmendetektor läßt sich beispielsweise mit /orteil in einer großen Zeitmultiplex-Vermittlungsanlage verwenden, wie *J«r Bell-System-No. 4ESS. Die Vielzahl der zu einem No. 4 ESS-Zermittlungsamt übertragenen PCM-Digitalgruppen wird mit jeweils einem Rahmen gespeichert und dann aus dem Speicher in einer solchen Folge gelesen, daß eine Vielzahl (5) von η-Kanal-Digitalgruppen (n = 24) im .Multiplexverfahren auf eine gemeinsame Sammelleitung gefuhrt wird.

Der gemeinsam gesteuerte Rahmendetektor nach der Erfindung Überwacht am AuI-tiplexpunkt kontinuierlich alle Digitalgruppen (und prüft Zeitlagen) im Zeitmultiplexverfahren. Der Rahmenmusterzustand jeder Digitalgruppe wird in einem gemeinsam benutzten Umlaufspeicher gespeichert, der kontinuierlich in Jbereinstimmung mit Änderungen auf den neuesten Stand gebracht wird, die die Vermittlungsanlage zur Synchronisation und Rahmenneubildung in jede Digitalgruppe einfuhrt. Der gespeicherte Rahmenmusterzustand jeder Digitalgruppe wird mit den Digitalgruppen-Rahmenbits beim Eintreffen jeder Digitalgruppe auf der VUj I tip I ex-S amme I leitung verglichen. Wenn dieser /ergleich negativ ausfällt, wird ein Fehlersignal erzeugt. Ein gemeinsam benutzter Zeitsteuerungsfeh I erspei eher zählt linear die Fehlersignale für jede Digitalgruppe. Wenn der P eh I erzähl wert für eine gegebene Digitalgruppe einen vorbestimmten Schwellenwert erreicht, wird ein Rahmensynchronverlustsignal (out-of-frame signal)

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erzeugt und zu einer Rahmenwiedergewinnungseinrichtung Übertragen, um eine Rahmenwiedergewinnungsoperation für die aus der Synchronisation gelaufene Digitalgruppe einzuleiten. Ein Rahmenzustandsspeicher zeichnet im Echrzeitverfahren fUr jede üigitalgruppe den Rahmensynchron zustand bzw. RahrrsensyT-chronverlustzustand auf.

Die Erfindung schafft die 'Möglichkeit, daß WartungsprUfungen schnell durchgeführt werden können und daß unter Verwendung von PrüL.eitlagen die von ailen Digitalgruppen geteilte gemeinsame Steuerschaltung im Betrieb kontinuierlich geprüft werden kann, so daß Fehler schnell festgestellt werden können. Außerdem ermöglicht die Lösung mit gemeinsamer Steuerung wesentliche Einsparungen bei der Schaltungsauslegung und die Schaltungen sind besser für eine integrierte Technik geeignet.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 und 2 in der Anordnung nach FJg. 3 ein vereinfachtes Blockschaltbild

für einen Teil einer Zeitmultiplex-Vermittlungseinrichtung nach den Grundgedanken der Erfindung!

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Fig. 4 das Datenformat für eine typische ankommende

v4u IH ρ I ex I ei Hing,

Fig. 5 vom Amtstaktgeber erzeugte Kurvenfor-nen, die

in den verschiedenen Schaltungen des Rahmen detektors nach der Erfindung benutzt werden,

Fig. 6 ein genaueres Schaltbild des Rah^rnen-nuster>Zu-

standsspeichers nach Fig. 2,

fig. 7 ein Zustandsdiagramm zur Beschreibung der Arbeits

weise für die Schaltungsanordnung nach Hc;. 6,

Hg. 8 das Schaltbild der Rah men muster -PrUf ei nricntuny

nach Fig. 2,

Hg. 9 das Schaltbild einer einzelnen Speicherzelle , aus

denen alle 6-Bit-Schieberegister nach Fig. 2 zusammengesetzt sind,

Fig. 10 ein genaueres Schaltbild des Fehlerzeitsteuerungs-

Speichers nach Fig. 2

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Fig. 11 das Schaltbild des Speichers für den Rahmensynchro-

nisation*zustand gemäß Fig. 2,

Fig. 12 ein Zustandsdiagramm zur Erläuterung der Betriebs

weise für die Schaltungsanordnung nach Fig.

In den Fig. 1 und 2 ist ein Teil einer Zeitmultiplex-Vermittlungsanlage dargestellt, die Rahmendetektorschalrungen nach den Grundgedanken der Erfindung enthält. Zur Erläuterung beinhaltet die Anlage gemäß Fig. 1 und 2 viele Merkmale des oben genannten Vermittlungssystems No. 4 ESS. Es sei dazu hingewiesen auf den Aufsatz "No. 4 ESS - Long Distance Switching for the Future" von G. D. Johnton in Bell Laboratories Record, September 1973, Seiten 226-232. Es sei jedoch angemtrkt, daß die Vermittlungsanlage selbst nicht Teil der vorliegenden Erfindung bildet und daß die erfindungsgemäßen Grundgedanken in Verbindung mit anderen und unterschiedlichen Zeitmultiplex-Vermittlungsanlagen benutzt werden können. Außerdem kann, wie oben angedeutet, die Erfindung in dem analogen Fall Anwendung finden, bei dem eine Vielzahl von Digitalgruppen im Multiplexverfahren zur Übertragung zu einer entfernten Steile Über eine gemeinsame Übertragungseinrichtung zusammengeführt wird. Die ankommende Übertragungsleitung 11 fuhrt eine Digitalgruppe getrennter und spezieller Nachrichten im Zeitmultiplexverfahren. Zur ErI äuterung sei angenommen, daß die Über die Leitung 11 Übertragenen Daten ein Format besitzen, das dem Format

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der zu einem No. 4 ESS-Amt Über eine Π-Übertragungsleitung übertragenen Daten entspricht. (Vergleiche b ispielsweise den Aufsatz " The D3 Channel iank'¹ von W. B. Gaunt et al, in Bell Laboratories Record, August 1972, Seiten 229-233). Dieses Datenformat ist abgekürzt in der auseinandergezogenen Ansicht der Digitalgruppe der Ziffer 2 in Fig. 4 (obenj dargestellt. Das Format besteht aus 24 8-Bit-Wörrem und einem Rahmenbit, also insgesamt 193 Bits je Rahmen. Die 24 Wörter stellen in typischer Weise 24 getrennte Nachrichten in 24 getrennten Kanälen 0-23 dar. Die Wörter sind PCNA codiert und das niedrigst -stellige Bitj[ d.h. das achte Bit eines Kanals) istp riodisch Zeichengabezwecken zugeordnet. Diese Zuordnung wird im einzelne-, in dem obsn angegebenen \ufsatz von Gaunt et al beschrieben, hat aber für die vorliegende Erfindung keine 3edeutung. Die PC Λ-codierten Datenwörter können codierte Sprach- oder */ldeoinformationen, Digitaldaten aus einem Datengerät und ähnliches darsteilen. Für die vorliegenden Zwecke ist es praktisch, das 193. Bit/d.h. das Rahmenbit) als Teil des letzten Wortes (W23) eines Rahmens anzusehen. Gemäß Fig. 4 und der nachfolgenden Beschreibung sind fünf Digitalgruppen von je 24 Kanälen im Multiplexverfahren auf eine Sammelleitung mit 128 Zeltlager» geführt. Von diesen 128 Zeitlagen oder Kanälen werden 120 Zeit lagen ( 5 χ 24 = 120) für den Nachrichtenverkehr benutzt. Acht Zeitlagen sind als Reserve vorgesehen und können zur Wartungsprüfung und für ähnliche Zwecke verwendet werden.

Die empfangene Digitalgruppe wird an die Taktwiedergewinnungsschaltung 12

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und den Datenwandler 13 abgegeben. Die Schaltung 12 gewinnt die Zeitsteuerung der ankommenden Π-Leitung 11 wieder und erzeugt koinzidente Taktinptjls mit der Frequenz (1,544 N^Hz) der onkommenden Leitung. Diese Taktimpulse wer den dem Datenwandler 13 und der Schreibadressenschaltung 14 zugeführt·. Der Datenwandler 13 regeneriert die ankommenden, bei der Übertragung verschlechterten Bits und wandelt sie aus einem bipolaren In ein unipolares Format um. Außerdem setzt der Datenwandler 13 jedes der aufeinanderfolgenden Digitalwörter(W0-W23) in paralleles Bitformat um. Alle Datenwörter mit Ausnahme des letzten Wortes (W23) sind 8-Bit-Wörter und demgemäß ist das D9-BH auf der entsprechend bezeichneten Ausgangsleitung des Wandlers 13 normalerweise eine logische oder binäre 0. Das 193. oder Rahmenbit (D9-Bit) wird als Teil des letzten Wortes (W23) angesehen, so daß beim Auftreten des Wortes Λ23 dieses D9-8?t eine binäre 1 bzw. 0 entsprechend dem Rahmenmuster sein wird. Das U9-3it wird in den Speicher zusammen mit den Datenbits Dl - DS des Datenwortes W23 eingeschrieben.

Der Datenwandler 13 enthält außerdem einen Üblichen Paritätsgenerator (nicht gezeigt), der die Anzahl der beispielsweise 1-Bits in einem Datenwort zählt und falls erforderlich zur Erzielung ungerader Parität zum Zwecke der Prüfung ein Paritätsbit P addiert. Die Paritätsprüfung selbst wird zu einem späteren Zeitpunkt der /ermittlungsoperation durchgeführt und braucht daher im Augen-

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blick nicht betrachtet zu wer en.

Die Ausgangstaktimpulse der Taktwiedergewinnungsschaltung 12 werden seriell an die Schreibadressenschaltung 14 gegeben, die Ziffern- und Wortzähler umfaßt. Der Wortzähler der Schaltung 14 zählt vierundzwanzig Wörter und beginnt dann seinen Zyklus neu. Nimmt man den Zustand der Rahmensynchronität an, so zählt dieser Wortzähler von 0 bis 23 i η zeitlicher Koinzidenz mit dem Auft reten der Datenwörter WO - W23 am Ausgang des Datenwandlers 13. Der Wortzähler gibt also die "Adresse" (beispielsweise die Position im Rahmen) jedes Datenwortes an. Entsprechend der binären Notierung sind wenigstens 5 Bits zur Darstellung eines Zählwertes 24 erforderlich. Diese 5 Bits auf den Ausgangsleitungei 15 werden zum Einschreiben der Datenwörter in die entsprechende Position in den Datenspeichern benutzt.

Die Datenspeicher A und S sind je als Speicher mit beliebigem Zugriff für 24 Wörter mit je 10 Bits organisiert. Wenn die Digitalgruppe rahmensynchronisiert ist, speichert der A- und B-Datenspeicher je einen vollständigen Datenrahmen einschließlich des Rahmenbits sowie eines Paritätsbits fUr jeden Kanal des Rahmens. Entsprechend der symbolischen Darstellung in FIg. 1 werden die Datenwörter WO - W 23 in aufeinanderfolgenden Zeilen jedes Speichers zusammen mit einem D9-Bit (das eine binäre 0 für alle Wörter außer dem letzten Wort ist) und einem Paritätsbit P. Aufeinanderfolgende Rahmen ankommender

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werden abwechselnd in Jen A- und 3-Speicher geschrieben.

Jeder Datenspeicher beinhaltet einen statischen v\OS-(metal oxide semiconductor) Speicher mit beliebigem Zugriff und üblicher Adressen-Decodierlogik. In der Praxis stellen die A- und 3-Speichermatrlx einfach nur getrennte Teile einer größeren Speichermairix dar. Datenspeicher sind selbstverständlich allgemein bekannt und eine Anzahl bekannter Speicheranordnungen läßt sich mit /orteil Jm vorliegenden Fall verwenden.

Wie oben angegeben, werden die aufeinanderfolgenden Rahmen der ankommenden Daten abwechselnd in den A- und 3-Sp ei eher geschrieben. Die i^chreibadresseninformation mit fünf Bits auf den Leitungen 15 dient zur Bezeichnung des Speicherolatzes oder der Zeile für das parallele Ausgangsdatenwort vom Datenwandler 13. Aufeinanderfolgende Datenwörter werden in aufeinanderfolgende Speicherplätze entsprechend der von 0 bis 23 weitergeschalteten 5-Blt-Schreibadresse eingeschrieben.

Der Schreib-A/Schrelb-B-Ausgang WA/\iVB (von write A/write B) der Schreibadressenschaltung 14 betätigt und wählt daher abwechselnd den Datenspeicher (A oder B) In den die 24 Wörter jedes Rahmens eingeschrieben werden. Wenn also die Kurvenform WA/VVB aufeinanderfolgend wechselnd, so werden die aufeinanderfolgend ankommenden Digitalgruppen-Rahmen abwechselnd in den

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-13 -A- und B-Sp ei eher geschrieben.

Die Übertragungsfrequenz auf der Leitung ist gegeben zu 1,544 MHz. Bs sind 193 Bits je Rahmen vorhanden und die Dauer jedes Leitungsrahmens betragt 125 Mikrosekunden, die in Kanäle mit je 5,18 MikroSekunden unterteilt sind. Diese Rahmendauer stellt die Interne Rahmendauer des Vermittlungsamtes mit entsprechend 125 MikroSekunden dar. Der Amtsrahmen mit 125 MikroSekunden ist in 128 Zeitabschnitte unterteilt, die im folgenden als Zeitlagen oder Kanäle bezeichnet werden. Fünf Digitalgruppen mit 24 Kanälen sind jeweils multi -plext auf eine Sammelleitung mit 128 Zeitlagen, und zwar auf eine noch zu beschreibende Weise, wobei 8 Reservezeitlagen verbleiben. Diese Reservezeitlagen werden für WartungsprUfingen benutzt, beispielsweisewird die letzte Reservezeitlage zur Prüfung des zentral gesteuerten Rahmendetektors während des Betriebes benutzt. Jeder Schreibzyklus erfordert einen vollständigen Rahmen (124 MikroSekunden). Da jedoch fünf Digitalgruppen entsprechend der Darstellung in Fig. 4 während der gleichen Zeitdauer (125 Mikro-Sekunden) auf eine gemeinsame San melleitung multiplext sind, beträgt der Lesezyklus ffjr «ine gegebene Digitalgruppe nur etwa 20 Prozent der fUr einen Schreibzyklus erforderlichen Zeit.

Es soll jetzt unter Bezugnahme auf Fig. 1 und 2 der Lesezyklus beschrieben werden. Neben anderen Zeitsteuerungssignalen erzeugt der Amts taktgeber

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(nicht gezeigt) Taktsignale GWC(generated word code), die zur Definition der 123 Zeitlagen des Amtsrahmens dienen. Diese GWC-Taktsignale werden über 7 Leitungen 21 (2 = 128) zur Lesed coderlogik 22 übertragen. Die Schaltung decodiert die Faktsignale derart, daß die fünf Ausgangsleitungen 25 fUr fünf aufeinanderfolgende Zyklen von 0 bis 23 zählen. In binärer Schreibweise sind wenigstens fünf Bits für einen Zählwert von 24 erforderlich. Dieser Zählwert oder diese 5^Bit-Adresseninformation auf den Leitungen 25 wird benutzt, um die Datenwörter aus den entsprechenden Stellen in allen Datenspeichern zu lesen. Nachdem 5 aufeinanderfolgende Zählzyklen von 0 bis 23 auf den Leitungen festgestellt worden sind, wird die Operation für eine Periode von 8 Zeitlagen (d.h., die 8 Reservezeitlagen 120-127) unterbrochen und wiederholt sich dann. Die "Speicherleseauswahl"-Leitung 24 wird für einen vorbestimmten Zyklus der 5 Zyklen erregt und veranlaßt das Auslesen der dem Speicher A und B zugeordneten Digitalgruppe. Es sind 4 weitere"Speicherleseauswahl"-Leitungen (nicht gezeigt) vorhanden und jede wird entsprechend während eines gegebenen Zyklus der 5 Zyklen erregt, um das Auslesen einer gegebenen Digitalgruppe zu veranlassen.

Die Auslaikteuerschaltung 20 erzeugt ein Ausgangssignal RA/RB (read A/read 3), das zum abwechselnden Lesen der Speicher A und B dient. Dieses Ausgangssignal stellt daher Feil der Leseadresseninformation für die Speicher A und B dar.

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2 b 2 8

Die Ausgangskurvenform RA/Ri} der Auslaßsteuers haltung 26 ist so ausgelegt, daß Daten typisch auf abwechselnde Weis« aus den Speichern A und B gelesen werden. Das Lesen ist mit Bezug auf das Einschreiben phasenverschoben , derart, daß das Lesen eines Speichen gleichzeitig mit dem Einschreiben in den anderen Speicher stattfindet. Wenn jedoch der Lesezyklus um einen vor bestimmten Betrag in einer der beiden Richtungen mit Bezug auf den Schreibzyklus auswandert oder triftet, dann beeinflußt die Auslaßsteuerschaltung 26 den Lesezykius derart, daß ein Datenrahmen ausgelassen oder doppelt gelesen wird, abhängig von der Richtung der Verschiebung zwischen dem Lese- und Schreibzyklus. Aus der vorstehenden Beschreibung ergibt sich, daß die Decodier logik 22 allen 5 Digitalgruppen gemeinsam ist, die im vUiltiplexverfahren zusammengeführt werden, daß aber eine Auslaßsteuerschaltung 26 je Dig! talgruppe vorgesehen werden muß.

Die wiedergewonnene Zeitsteuerung, die zum Einschreiben in die Datenspeicher fUr eine gegebene Leitung benutzt wird, Ist im allgemeinen nicht synchron mit der zum Lesen dieser Speicher verwendeten Amtszeitsteuerung, so daß eine größere oder kleinere Zahl von Informationen in die Speichereingeschrieben werden kann, als aus ihnen gelesen wird. Die Auslaßsteuer schaltung 26 nimmt sich dieses Problems an, indem sie entweder einen Rahmen von Daten wegläßt oder doppelt liest, und zwar in Abhängigkeit von der relativen Verschiebung zwischen den Lese-und Schreibzyklen. Genauer ge-

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2 b 2 8 2 8

sagt, wenn die wiedergewonnene Frequenz der Leitung, die zum Einschreiben in die Datenspeicher benutzt wird, größer ist ats die zum Lesen dieser Speicher verwendete Amtsfrequenz, so wird die Kurven form des Lesesignals RA/R8 in einer gegebenen Richtung mit Bezug auf die Kurvenform des Schreibsignals WA/W3 triften. Diese Bedingung wird als negativer Schlupf bezeichnet. Nach einem vorbestimmten Betrag an negativem Schlupf beeinflußt die Auslallsteuerschaltung oder Schlupfsteuerschaltung 26 den Lesezyklus, um das Auslassen eines Datenrahmens zu bewirken (d.h., ein Rahmen von Daten im Speicher B wird weggelassen). Danach wird der A- und B-Speieher wiederum kontinuierlich und abwechselnd gelesen.

Alternativ kann die wiedergewonnene Frequenz der Leitung etwas niedriger sein als die Amtsfrequenz, so daß die Kurvenform des Lesesignals sich in entgegengesetzter Richtung mit Bezug auf die Kurvenform des Schreibsignals bewegt. Dieser Umstand wird als positiver Schlupf bezeichnet. Nach einem vorbestimmten Betrag an positivem Schlupf beeinflußt die Auslaßsteuerschaltung 26 den Lesezyklus derart, daß ein doppeltes Lesen eines gegebenen Datenrahmens bewirkt wird (d.h., ein Rahmen von Daten im Speicher A wird wiederholt). Danach wird der A- und B-Spelcher wiederum kontinuierlich und abwechselnd gelesen.

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Die Bestimmung dieses Schlupfes oder dieser Trift sowie seiner Richtung wird durch vergleichen des Schreibzyklus (WA/WS) für die Digitalgruppe mit vorbestimmten Zeitlagen-Takrsignalen des Lesezyklus (z.B. TSOO, TS05 und fSl3) bewirkt, die aus der Leselogikschaltung 22 abgeleitet werden. Eine Schlupfoperation wird durch ein Signal auf der Schlupfausgan jsleitung der Schaltung 26 angezeigt, und ein positives Schlupfausgangssignal (+) oder ein negatives jchLpfausgangssignal (+) geben an, ob ein Rahmen wiederholt oder weggelassen worden ist.

Die beschriebene Schlupfoperation fuhrt zu einer Synchronisation in einem Vermittlungsamt eines im wesentlichen asynchronen Nachrichtennetzwerkes bei mini.naler Beeinflussung des übertragenen Signals. Ein Rahmen von Multiplex daten umfaßt eine /lelzahl bestimmter Nachrichtenwörter in , astimmten Multi plexkanölen des Rahmens, so daß ein verlorenes oder dupliziertes Dighalwort je Nachricht nicht von 3edeutung ist. Außerdem ist die Häufigkeit für das Λ eg lassen oder Doppeltlesen eines Rahmens klein und es wird immer gcinau ein Datenrahmen beeinflußt.

V,enn die 5 "Speicherleseauswahl" Leitungen (beispielsweise die Leitung 24) des Decoders 22 nacheinander erregt werden, werden die Datenspeicher der 5 Digitalgruppen nacheinander gelesen und die Oigitalgruppen fm Multiplexer 27 zur Bildung eines Multiplex-Birstroms gemäß Fig. 4 zusammengefügt, es

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werden also die 24 Kanäle der Digitalgruppe 1 gelesen, dann die 24 Kanüle der Digitalgruppe 2 usw. für die anderen drei Digitalgruppen. Die 8 Reservezeit lagen (SP) trennen die i-aten des Kanals 23 der Digitalgruppe 5 vom Kanal 0 der Digitalgruppe 1. Die Datenwörter werden aus dem Speicher parallel gelesen und bleiben im Parallel format auf der gemeinsamen Sammelleitung 23.

Mit Ausnahme der Auslaß- oder Schlupfsteuerschaltung 26 werden die einzelnen Schaltungen, die oben erläutert worden sind, und in Form von Blockschaltbildern in Fig. T gezeigt werden, als bekannt und ausführlich in der Literatur beschrieben angesehen. Die Schlupfsteuerschaltung ist im einzelnen in der US»Patentschrift 3 867 579 beschrieben.

Die Zeitmultipiex-Digitaldatengruppen werden an ein Vermittlungsnetzwerk (nicht gezeigt) über die gemeinsame Multiplex-Sammelleitung 28 abgegeben. Der Rahmendetektor 20 überwacht kontinuierlich und unabhängig am V\ultiplexpunkt alle Digitalgruppen (und PrUfzeltlagenJ , die eine Prüf -Digitalgruppe bilden) auf Zeitmultiplexgrundlage. Kurz gesagt, überprüft der Rahmendetektor 20 jede Digitalgruppe hinsichtlich der Rahmensynchronisation durch /ergleichen ihrer Rahmenbits mit einem örtlich erzeugten Rahmenmuster. Wenn der Vergleich positiv ausfällt, ist die Digitalgruppe rahmen synchronisiert und es braucht keine Korrekturma/3hahme unternommen zu werden. Wenn der Vergleich jedoch negativ ausgeht, wird ein Rahmensynchroni -

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sari ons verlustzustand angezeigt und durch Aussenden eines geeigneten Signals an die Rahmenneubildungsschaltung 30 wird ein Such- oder Wiedergewinnung*- verfahren eingeleitet. Die Rahmenneubildungsschaltung 30 sendet daraufhin ein "Schiebeadressen"-Signal zur Rahmenneubildungs-Schiebelogik 31 (Fig. 1), um die Zahloperation der Schreibadressenschaltung 14 kurzzeitig zu unterbrechen. Dieser Such Vorgang setzt sich fort, und der Zähl Vorgang der Schaltung 14 wird kontinuierlich unterbrochen, bis die Rahmensyn dn ronisation wieder erreicht Ist, d.h., die Digitalgruppen-Rahrnenbits auf der Sammelleitung fuhren wieder zu einem positiven Vergleich mit dem ortlich erzeugten Rahmen muster.

Die Rahmenneubildungsschaltung 30 kann eine zeitlich gemeinsam benutzte Schaltung bekannter Art sein, da der Verlust der Rahmensyrschronisation eine verhältnismäßig selten auftretende Erscheinung ist. Alternativ kann naturlich eine Rahmenneubildun jsschaltung je Digitalgruppe vorgesehen sein. Solche Rahmenneubildungsschaltungen sind in vielerlei Ausbildung oekannt, so daß keine genauere Erläuterung in Verbindung mit der vorliegenden Erfindung erforderlich scheint. Außerdem bildet der Umstand der Rahmenneubildung oder Wiedergewinnung der Rahmensynchronisation nicht Teil der vorliegenden Er findung. Wie bei den meisten Rahmenneubildungskonzepten werden die Daten in typischer Weise während des Vorgangs der Rahmenneubildung Über die Datenendstelle Übertragen.

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Es sei jetzt auf den gemeinsam gesteuerten Rah me η detektor nach der Erfindung eingegangen. Der Rahmenmusterzustand jeder Digitalgruppe wird in einem gemeinsam benutzten Umf aufspei eher gespeichert, der kontinuierlich entsprechend Änderungen auf den neuesten Stand gebracht wird, die die \/ermittlungsanlage zum Zweck der Synchronisation (d.h., + oder + SLIP) und zur Rahmenneubildung in jedes Digitalgruppensignal einführt. Dieser Vorgang wird vom Rahmenmusterzustandsspeicher 32 ausgeführt, derein Paar von Schieberegistern 33 mit 6 Bits, welche den erforderlichen Speicher darstellen, und der Logik 34 gebildet wird, die die gespeicherte Zustandsinformation für jede Digitalgruppe nach 3edarf auf den neuesten Stand bringt oder ändert. Die Rahmenmuster-PrUfeinrichtung 35 vergleicht den gespeicherten Rahmen musterzustand jeder Digitalgrupp6 mit den Digjtalgruppen-Rahmenbits (D9) beim Auftreten jeder Digitalgruppe auf der Mu IHp lex-Sammelleitung 28. Wenn dieser Vergleich negativ ausgeht, wird ein Fehlersignal (E) erzeugt. Ein gemeinsamer Fehler-Zeitsteuerungsspeicher 36 zählt linear die Fehlersignale für jede Digitalgruppe. Wenn der Feh I erzähl wert einer gegebenen Digitatgruppe einen vorbestimmten Schwellenwert (E = 15) erreicht oder Übersteigt, wird eine Rahmensynchronisatloni-Verlustanzeige erzeugt. Der Speicher 36 weist 4 6-Bit-Schieberegister 37 und eine Fehleraddierlogik 38 auf. Vier Bits werden zur Speicherung eines Fehlerzählwertes bis zum Wert 15 benötigt, so daß vier parallele Schieberegister erforderlich sind. Die Fehieraddierlogik 38 zählt den gespeicherten Fehlerzäh !wert für jede Digitalgruppe vorwärts oder rückwärts. Der Speicher 40 für den Rahmensynchronisationszustand

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zeichnet im Echtzeltbetrieb den Rahmensynchronisations- oder Rahmensynchronisationsverlustzustand für jede Digitalgruppe (und die PrUfzeitlagen) auf. Die Echtzeit-Aufzeichnung ist in dem 6-Bit-Schieberegister 41 gespeichert. \v'enn eine bestimmte Digitalgruppe rahmensynchronisiert ist, so bleibt Ihr Rahmenzu-Standsspeichersignal im Rahmensynchronlsationszustand (IF von in-frame), bis der Fehler-Zeitsteuerungsspeicher 36 den Schwellenwert für den Fehlerzähl wert erreicht. Zu diesem Zeitpunkt spricht die Zustandsänderungsloglk 42 auf ein Signal vom Speicher 36 an und ändert den gespeicherten Zustand für die Digitalgruppe InTF. Nach der Wiedergewinnung der Rahmensynchronisation sendet der Speicher 36 ein geeignetes Signal zur Logikschaltung 42/ um den gespeicherten Zustand für die Digitalgruppe zurück auf IF zu ändern. Der ge speicherte Rahmensynchronisations-/erlustzustand (IF) einer Digitalgruppe leitet einen Rahmenneubildun jsvorgang entsprechend der oben kurz beschriebenen Art ein.

Die ankommende Π -Übertragungsleitung, beispielsweise die Leitung U₇ überträgt Rahmeninformationen in der 193. Impulsposition jedes zweiten Rahmens. Das sich ergebende Rahmenmuster sieht also wie folgt aus: 1 χ Q χ 1 χ ο

Die sich abwechselnden Bits 1 und 0 stellen natürlich die gültigen Rahmenbits dar. Diejenigen Rahmen, welche keine gültigen Rahmenbits enthalten, wer-

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den Zeichengabe-Unterrahmen genannt, und die 193. Bits dieser Rahmen werden zur Übertragung von Zeichengabeinformationen benutzt, die für die vorliegende fcrläuterung keine folie spielen.

tin örtliches Kahmenmuster wird direkt aus dem Amtstaktgeber (nicht gezeigt) abgeleitet. vVie in I ig. 5 gezeigt, liegt das Rahmenmuster FPl für zwei Rahmen auf H bzw. L. Die Kurvenform f-Pl stellt einfach nur die Invertierung von I^:P1 dar. Außerdem {st eine Kurvenform EF verfügbar, um ungerade und gerade Rahmen zu bezeichnen. Seide Kurvenformen FPl und EF ändern ihren Zustand am Anfang der Zeitiage 0 (TSO) des Amtszykius von 125 Mikrosekunden.

Die Kurvenform fPl durchläuft einen vollen Zyklus in vier Rahmen, während die Kurvenform EF für jeden Rahmen wechselt. Aui3erdem kann während einer Periode von 4 Rahmen das Rahmenmuster einer rahmens_/ η ironisierten üigitalgruppe in einer der folgenden vier Hrten angegeben werden:

0—Λ--1—X—

X—0— X—1 —

1 —x—o—x— X-I -χ—o—

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Λαη erkennt demgemäß, daO der Rahmen musterzustand einer Digitalgruppe an hand der Amtskurvenformen LF (ungerade/gerade) und FPl (oder FPl).

Zwei Zustandsvariable werden benutzt, um den Zustand des Rahmeninusters für jede Digitalgruppe (und Prüf-Digitalgruppe) zu definieren. Die erste Zuftandsvariable definiert das Rahmenmuster einer Digitalgruppe in Form von ungeraden (0) oder geraden (1) Rahmen der E.F-Kurvenform. D.h., die D9-Rahmenbits einer Digitalgruppe können entweder in den ungeraden oder den ge.aien Rahmen von tr auftreten, nicht aber in oeiden, da gllltige Rahmenbits in jedem zweiten Rühmen Übertragen werden. Die zweite Zustandsvariable definiert das Rahmenmuster der Digitalgruppe in Form der FRl oder FPl -Kurvenformen. D.h., das Rahmenmuster der Digitalgruppe kann PPI (0) oder FPl (1) in Abhängigkeit davon entsprechen, ob das Rahmenmuster 01010... oder der Kehrwert 10101... ist. Es sei beispielsweise die D9~-Kurvenform in Fig. 5 betrachtet, die die 193. oder D9-ßirs der Digitalgruppe 2 darstellt. Die 0- und 1 -Bits sind gültige Rahmenoirs und treten in den geraden (0) Rahmen von EF auf. Die dazwischen liegenden Zeichengabe-Bits (X) treten in geraden Rahmen auf und werden nicht beachtet. Das Muster 0101... der Rahmenbits entspricht den Zuständen L und H der Kurven form FPl. Wenn demgemäß die ungeraden Rahmen von EF als 0 und FPl ebenfalls als 0 (FPl = 1) bezeichnet werden, dann lauten die beiden Zustands variablen für die Digitalgruppe 00. Vv'en η als weiteres Beispiel angenommen wird, daß das Rahmenmuster D9_? in Fig. 5 um einen Rahmen nach rechts

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verschoben wird, dann wurden die beiden Zustands variablen 01 sein. Wenn sie um zwei Rahmen nach rechts geschoben würden, lauten die beiden Zustandsvariablen 10.

Die folgende fabelle faßt die vier möglichen Zustande des Rahmenmusters einer Digitalgruppe am .and der Kurvenformen ungerade/gerade (EF) und FPl (oder f'l'l) zusammen:

Zustand	FPl/FPl	Ungerade/Gerade
0	0	0
1	0	1
•2.	1	0
3	1	1

Zu jedem gegebenen Zeitpunkt kann der Rahmenmusterzustand einer gegebenen Digitalgruppe einen der vier angegebenen Zustünde annehmen. Die jeweiligen Zustände der 'Multiplex-Digitalgruppen (und der Prüf-Digitalgruppe) sind völlig willkürlich. D.h., jede Digifalgruppe kann in irgendeinem Zustand unabhängig vom Rahmenmusterzusfana¹ der anderen Multiplex-Digitalgruppen sein .

Die beiden Zusrandsvariablen, die den Rahmenmusterzustand für jede der Digitalgruppen (tmd die Prüf-DIg ftalgruppe) definieren, sind in den beiden 6-Bit~Schieberegistern 33 in Fig. 2 und 6 gespeichert. Zur Speicherung des Rahmenmusterzu-

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Standes für alle fünf Digitalgruppen und die Prüf-DIgitalgruppe (die als Digitalgruppe mit 8 Zeitlagen, d.h., eine virtuelle Digitalgruppe behandelt wird) sind zwei Register mit einer Linge von je 6 Bits erforderlich. Zu jedem Zeitpunkt spei ehern die Zellen der Register 33 zeitweilig die beiden Zusrandsvariablen ({ede Variable ist entweder eine binäre 1 oder 0) für eine gegebene Digitalgruppe. Der Inhalt der Register 33 wird durch Fakfsignale (CLK) verschoben, die aus dem Amtstakt abgeleitet werden und die gespeicherten Daten am Beginn der Zeitlagen 0, 24, 43, 72, 96 und 12 Overs chi eben. Am Anfang der Zeitlage 0 des Amtszyklus oder -rjhmsns erscheint also beispielsweise der binärcodierte Rahmenzustand der Digitalgruppe 1 am Ausgang der Schieberegister 33, und der gespeicherte Zustand der anderen Digitalgruppen wird um eine Zellenposition in Richtung zum Ausgang verschoben. Der binärcodierte Zustand der Digital -gruppe 1 wird dann, falls erforderlich, auf die noch zu beschreibende Welse durch die Logikschaltung 34 auf den neuesten Stand gebracht und zum Eingang der Register 33 zurückgegeben, wo er dann nachfolgend wiederum in Richtung zum Registerausgang verschoben wird. Am Beginn der Zeitlage 24 des Amtszyklus wird der binärcodierte Rahmenzustand der Digitalgruppe 2 zum Ausgang der Schieberegister 33 gebracht, von wo er zur Logikschaltung 34 Übertragen wird. Gleichzeitig wird der gespeicherte Zustand der anderen Digitalgruppen In den Registern 33 jeweils um eine Zellenposition vorgeschoben. Auf diese Weise werden die beiden Zustandsvariablen aller Digitalgruppen

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einschließlich der PrUf-"Digitalgruppe" kontinuierlich durch die Schieberegister 33 geschoben und dann über die Logikschaltung 34 zurück zu deren Eingangsstufen gekoppelt.

Die Schieberegister 33 sowie auch die Schieberegister 37 und 41 sind je aus Speicherzellen gebildet, von denen jede Zelle entsprechend der Darstellung in Fig. 9 aufgebaut ist. Eine typische Speicherzelle besteht jeweils aus einem Paar von in Rethegeschalteten Flipflops 91, 92 und die logischen Takrgarter 93. Ein Datenbit (d.h., eine Zustande variable, wird in das Eingangsflipflop 92 während jedes der letzten Digitalgruppen-Zeltlagen eingegeben und vom Flipflop 92 zum Ausgangsfllpflop 91 während jede der ersten Digitalgruppen-Zeitlagen verschoben. Die Verschiebung tritt also während der Zeitlagen 0, 24, 48, 72, 96 und 120 des Amtszyklus auf, während das Einschreiben für jede Zelle während der vorhergehenden Zeitlagen 127, 23, 47, 71, 95 und 119 des Amtszyklus stattfindet.

Der Rahmenrnusrer-Zustandsspeicher 32 und insbesondere die Logik 34 sind in dem Schaltbild gemäß Fig. 6 genauer dargestellt. Wie oben erläutert, kann die Auslaßsreuerschaltung 26 In Fig. 1 einen Datenrahmen weglassen oder doppelt lesen und dadurch Änderungen in das Rahmenmuster einer Digitalgruppe einfuhren. Eine solche Änderung muß natürlich In dem Rahmenmusterzustand

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2 b 2 8 2 8 7

berücksichtigt werden, der im Speicher 32 gespeichert ist. Außerdem kann nach einer Rahmenneubildungsoperation das Rahmenmuster der Kehrwert des Musters vor dieser Operation sein, so daß der im Speicher 32 gespeicherte Rahmenmusterzustand ebenfalls entsprechend geändert werden muß.

Ein auftretender Schlupf führt zu Übergängen zwischen den vier Rahmenmusterzuständen. Das benutzte Verfahren zum Ausgleich der Auswirkungen des Schlupfes auf den Rahmendetektor besteht aus zwei Regeln. 1) Wenn ein ochlup auftritt, ist der Kehrwert der Ungerade/Gerade-Zustandsvariabl en für diese Digitalgruppe zu bilden. 2) Wenn der Schlupf in positiver Richtung liegt (ein Rahmen wird wiederholt) und die Ungerade/Gerade-Zustandsvariable gerade war, ist die Rahmenmusterzustandsvariable (FP1/FP1) zu ändern, wenn der Schlupf in negativer Richtung liegt (ein Rahmen wird ausgelassen) und die Ungerade/Gerade-Zustandsvariable ungerade war, ist die Rahmenmusterzustandsvariable zu ändern, im anderen Fall bleibt die Rahmenmusterzustandsvariable die gleiche.

Die oben angegebene Regel läßt sich leichter ani and der beiden nachfolgend« in /erbinduny mit den Kurvenformen in Fig. 5 art^ecpbenfln Beispielen verstehen:

0—X—l —χ 0—Xyr-1 —

0—0 X 1—X o—X--

0—χ—ι —-χ—ο—X—1 —

0—1 —X—0—X—1 — X—

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Die erste Zeile der beiden obigen Beispiele zeigt ein typisches Rahmenmuster (z.B. D9 ) . In der zweiten Zeile des Beispiels 1) ist ein positiver Schlupf angenommen und demgemäß ein Rahmen und sein 193. Bit D9 (0) wiederholt. Dadurch wird im Effekt das gesamte Rahmenmuster um einen Rahmen nach rechts geschoben. in der zweiten Zeile des Beispiels 2) ist ein negativer Schlupf angenommen und folglich ein Rahmen und sein 193. Bit D9 (X) weggelassen. Dadurch wird das gesamte Rahmenmuster um einen Rahmen nach links geschoben. Für beide Schlupfbedingungen ergibt sich ohne weiteres, daß die gespeicherte Ungerade/Gerade-Zustandtvariable für die Digitalgruppe umgekehrt werden muß. D.h., wenn die D9-Rahmenblts während ungerader Rahmen von EF aufgetreten sind, werden sie jetzt (nach einem Schlupf-Vorgang) während der geraden Rahmen auftreten und umgekehrt.

Bezüglich der zweiten Angabe des obigen Verf ahrens ergibt sich, daß, wenn die Ungerade/Gerade-Zustandsvariable ungerade ist (d.h., die D9-Rahmenbits treten während ungerader Rahmen von EF auf), eine Verschiebung des Rahmenmusters um einen Rahmen nach rechts (aufgrund eines positiven Schlupfes) eine Änderung der Rahmenmuster-Zustandsvarlablen (FPl/TpT) nicht erforderlich macht. Wenn jedoch die Ungerade/Gerdde-Zustandsvariable gerade ist (d.h., die D9-Rahmenbirs treten während gerader Rahmen von EF auf), so macht eine Verschiebung des Rahmenmusters um einen Rahmen nach rechts eine Änderung

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der Rahmen nuster-Zustandsvariable.n erforderlich. Auf entsprechende Weise ergibt sich aus Fig. 5/ daß, wenn die Lngerade/Gerade-Zustandsvariable ungerade ist (d.h., die D9-Rahmenbits treten während ungerader Rih-nen von EF auf) eine Verschiebung des Rahrnenmusters u'i einen Pih-nen nach links (aufgrund eines negativen Schlupfes entsprechend denn oben angegebenen Beispiel 2) eine Änderung der Rah nen nusrer-Zustandsvariablen (HPl/FPl) erforderlich nacht.

Das Zustandsdiagra η η für die oben angegebene Rah nendetektor-/erfahrensvorschrift ist in Fig. 7 gezeigt. Die beiden nit I ngerade/Cerade- und FPl/fPl bezeichneten Zustandsvariablen sind durch die oben in der Tabelle enthaltenen vier Zustände O₇ 1,2 und 3 dargestellt. Für jeden dieser vier Zustände ergibt sich, daß, wenn ein negativer Schlupf auftritt (SLIP · +), die Lngerade/Oerade-Zustandsvariable geändert wird, und daß die Rahmen nuster-Zustandsvariable (FP1/FP1) geändert wird, wenn der alte Zustand ungerade war. Wenn oeispielsweise ein Digitalgruppen-Rahmennusterzustand zufällig der Zustand ΰ ist und ein negativer Schlupf auftritt (SLIP . + ), diel· lgerade/Gerade-Zusrandsvariable und die Rah-nen.nuster-Zustandsvariable beide geändert werden und der neue Rahnenmusterzustand daher der Zustand 3 ist. Wenn entsprechend der Rah.-nenmusterzustand zufällig der Zustand 2 ist, so führt ein negativer Schlupf zu einer Änderung zun Zustand 1. Wenn alternativ der Rarmennnusterzustand

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entweder der Zustand 1 oder 3 ist (d.h., die Ungerade/Cerade-Zustandsvariable ist gerade), so bleiof die Rahmennusrer-Zustandsvariable (FPl/FPT) gleich, wooei der Zustand 1 in den Zustand 0 und der Zustand 3 in den Zustand 2 geändert werden.

Wenn ein positiver Schlupf auftritt (SLIP · +), so wird die Ungerade/G erode-Zustandsvariabte geändert und die Rahmen nuster-Zustands variable (FPl/TPl) wird geändert, wenn der alte Zustand gerade war. Als weiteres Beispiel ergibt sich demgemäß, daß, wenn ein D'gitalgruppen-Rjhmenmusterzustand zufällig der Zustand 1 ist und ein positiver Schlupf auftritt (SLIP · +), die Üngerade/Gerade-Zustandsvariabie und die Rahmenmuster-Zustand* variable beide geändert werden und der neue Rahmenmusterzustand daher der Zustand 2 ist. tntsprechend führt, wenn der Rahmenmusterzustand der Zustand 3 ist, ein positiver Schlupf zu einer Änderung auf den Zustand 0. Wenn alternativ der Rahmenmusterzustand entweder der Zustand 0 oder der Zustand 2 ist, (d.h., die Unjerade/Gerade -Zustandsvariable ist ungerade), so bleibt die Rahmenmusterzustandsvariable (FP1/FP1) die gleiche, wobei aufgrund eines positiven Schlupfes (SLIP * +) der Zustand 0 in den Zustand 1 und der Zustand 2 in den Zustand 3 geändert werden.

Bei Nichtvorhandensein von Schlupf oder ei nes Signals von der Rahmenneubi I dungsschal rung (CHFP),das Rähmenmusrer zu ändern, bleibt die Digitalgruppe im gleichen Zustand. Wenn also entsprechend Fig. 7 weder ein Schlup noch

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eine Änderung des Rahnenmusters angezeigt werden (d.h., SLIP ■ CHrP), so bleiot der Digitalgruppenzustand der gleiche. Das ΓιίρηαΙ CHrf wird durch die Rahmenneubildungsschaltung 30 als Ergebnis einer Rahsnenneuoildungsoperation erzeugt, um die Ralvnennuster-Zustands variable zu ändern, wahrend die üngerade/Gerade-Zustandsvariable gleich gehalten wird. V>enn das Rahmennuster vor der Rahmenneubildung verschieden von dem Ajster nach V\iedergewinnung der Rahnnensynchronisation ist, so erzeugt die Rahnenneubildungsschaltunof 30 ein Signal CHhP. Wenn demgenäß entsprechend Fig. 7 der Rah-nenniusterzustand entweder 1 oder 3 ist und der Rahmenmuster-Zustandsspeicher 32 ein Signal CHFP erhält, so wird der Zustand auf 3 bzw. 1 geändert. Wenn der Rahmenmusterzustand entweder 0 oder 2 ist, so ändert ein CHFP-bignal den Zustand auf 2 bzw. 0.

Fig. 6 zeigt die Schaltungsanordnung zur Verwirklichung des Zusrandsdiagranrms nach Fig. 7. Das binäre Ausgangssignal der Schieberegister 33 wird an einen Umsetzer 6i gegeben, der den Binärcode in einen l-aus-4-Code umsetzt. Die Kombinationslogik (d.h., die nichtminimale UND/ODER-Gatter logik) bestimmt den nächsten Rahmenmusterzustand für eine Digitalgruppe auf der Grundlage des augenblicklichen Zustand es und der Eingangssignal SLIP, +, + und CHFP. Die

AAAA

mit einer Spitze versehenen Ziffern (d.h., 0, 1, 2, 3) stellen den nächsten Rahmenmusterzustand für eine Digitalgruppe dar, der der gleiche wie der augenblickliche Zustand sein kann und dies auch Üblicherweise ist. Zur Er-

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■ f ι«-

-32--

läuterung se» die trzeucun 7 des nächsten ftahmenmusterzustandes betrachtet, der mit Obezefchnet ist. Entsprechend dem Zusrandsdiagranm in Fig. 7 wird der Rehmenmusferzustand 0 (in Fig. 6 O) unter 4 unterschiedlichen Bedingungen erzeugt. Zum ersten bleibt, wenn weder ein Schlupf noch eine Änderung des Rah men musters angezeigt wird (d.h., SUP, CHFP), der Digitalgruppenzustand im gleichen Zustand (0). Diese Funktion bewirkt das UND-G jtter 62. Wenn der augenblickliche Zustand der Digitalgruppe der Zustand 1 ist, und ein negativer Schlupf auftritt (SLIP · + ), so wird das UND-Gatter 63 betätigt und der Rahmenmusterzusfand für diese Digitalgruppe auf 0 geändert. vVenn die Digitalgruppe Im Augenblick im Zustand 2 Ist, so betätigt bei Nichtvorhandensein eines Schlupfes (SÜP), ein Signal CHFP das UND-Gatter 64, und der Üicifalgruppen-Rah-nen.-nusterzustand wird auf diese Weise auf 0 geändert. Schließlich wird, wenn der augenblickliche Digitalgruppenzustand 3 ist und ein positiver Schlupf auftritt (SLIP · +) das UND-Gatter 65 betätigt, um'den Rahmenmusterzustand auf den Zustand 0 zu ändern.

Die Erzeugung der Ranmenmusterzusrände 1,2 und 3 (in Fig. 6: 1, 2 und 3) d'Jrfte sich anhand der ooigen Erläuterung und eines Vergleichs der Logikschaltung in Fig. 6 mit dem Zustandsdlagranim In Fig. 7 ergeben. Der Umsetzer wandelt den l-aus-4-Code in den Binärcode um, der dann in das doppelte Schieberegister 33 mit je 6 Bits gegeben wird. Der Rahmenmusterzustand für jede Digiratgruppe wird also während der ersten Digitalgruppen-Zeit lage

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(ζ.3. rSO) aus den Registern 33 herausgeschooen, in der Kombinationslogik falls nötig geändert und dann während der letzten Digitalgruppen-Zeitlage (z.B. TS23) wieder in die Eingangszeilen der Register 33 eingegeben. Auf diese Weise läuft der Rahmenmusterzustand aller Digitalgruppen und der PrUf-Zeitlagen kontinuierlich im Zustandsspeicher 32 um und wird periodisch in Abhängigkeit von Schlupf- und Chi P-Signalen auf den neueste«! Stand gebracht.

Wie in rig. 6 gezeigt, wird eine Rahmenimpuls -Rahmenanzeige (rPi^:) immer dann erzeugt, wenn ein». Digitalgruppe den Zustand 1 oder 3 bei tr = 1 oder den Zustand 0 oder 2 Dei EF = 0 (EF = 1) hat. Wenn also die Digitalgruppe im Zustand 1 oder 3 ist, und EF auf H ist (EF = 1), dann ist dus UND-Gatter 68 betätigt und erzeugt dos FPf--Signal. Wenn die Digitalgruppe im Zustand 0 oder 2 ist, und if auf L liegt (EF = 0) υ nd "E? = 1), dann ist das UND -Gatter 09 betätigt und erzeugt das FPF-Signal. eine Rahmenimpuls-Sah'nenanzeije (FPF) für eine Digitalgruppe ist definiert als Übereinstimmung des Zustarides von EF und der Ungerade/Gerade-Zustandsvarlablen für diese Digitalgruppe. Wie der Name sagt, wird ein Rahmenimpuls-Rahmensignal (FPF) zur Unterscheidung derjenigen Rahmen, die Rahmenbits enthalten, von denjenigen Rahmen/ d.h. Zeichengabe-ünterrahmen) benutzt, die keine Rahmenbits enthalten.

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, ■ ■ ■ " -34·- '

Das binärcodierte Ausgangssicjn.il der Schieberegister 33 wird an die im einzelnen in Fig. 8 dargestellte Rahmenmuster-fVUfschaltun-j 35 übertragen. Der Umsetzer 81 wandelt das binärcodierte Signal in einen 1-aus-4-Code auf die gleiche Weise wie der Umsetzer 61 in Fig. 6 um. In der Praxis wird kein getrenntes l-aus-4~Godesigna! in der Prüfschaltung 35 erzeugt, sondern das ^usgangssignal des Umsetzers 61 benutzt. Die D9-8its werden mit einem örtlich erzeugten Rahmenmuster Fl verglichen, das FPl ist, wenn das Rahmenmuster einer Digitalgruppe im Zustand 1 oder 0 ist, und TpT lautet, wenn das tahmenmuster die Zustände 2 oder 3 hat. Wenn beispielsweise der Rahmenmusterzustand einer Digitalgruppe zu 0 oder 1 angenommen wird, so ist das UND-Gatter 32 betätigt, und die D9-ßits der Digitalgruppe werden mit FPI verglichen, das, wie oben ausgeführt, alle zwei Rahmen seine Polarität wechselt. Wenn die Digitalgruppe rahmensynchronisiert ist, wechseln ihre D9-Rahmenbirs auf der Sammelleitung 28 ihre Polarität ebenfalls jeden zweiten Rahmen (01010...). Wenn demgenäß Fl mit D9 Übereinstimmt, wie dies zumeist der Fall sein wird, ist kein Fehler vorhanden. Wenn dagegen Fl nicht mit D9 Übereinstimmt, (d.hi, Fl y+) D9 = 1), so wird ein Fehlersignal (E) erzeugt. Dm /ergleich führt das Exklusiv-üDER-Gatter 83 durch, wobei(+, das Boolesche Symbol für diese Operation darstellt.

Auf den ersten Blick erscheint dieser Rahmenvergleich ziemlich grob und nicht in der Lage, kleine Änderungen oder Phasenverschiebungen der Rahmensynchro-

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-3S--

nisution (beispielsweise solche im Bereich von mehreren ßitpositionen) festzustellen. Wegen der Art und V. eise, in der die Daten gespeichert und parallel ausgelesen werden, ergibt sich jedoch, daii sogar eine Verschiebung der L>9-Rahmenbits um 1 Bit zu einem Fehlersignal _(k) führt. D.h., wenn die L)9-Rahmenbits um nur eine deposition verschoben sind, erscheinen sie beim Auslesen auf einer anderen Ausgangsleituny als der D9-Ausyangsleituny. 3emgen au erfolgt eine Rahmenprüfuny mit einem anderen Bit, wahrscheinlich einem Uateibit, und im brgebnis erzeugt die Prüfschaltung 35 Hehlersignale (E).

Ein Fehlersignal (t) kann natürlich auch während der Zeichengaoe-Jnterrahmenerzeugt werden, da die 09" -bits (/») in diesem fall nicht auf genau die gleiche Weise als ί^:Ρ1 oder H'l wechseln. Λ ie sich im folgenden jedoch noch zeigen wird, werden diese Hehlersignale jedoch von der v'orwendung des rfr !signals unterschieden, das die Rahmenimpuls-Rahmen kennzeichnet, d.h., nur diejenigen ι ehlersignale (b), welche während eines Rahmenimpuls-Rahmens erzeugt werden, werden in Betrocht gezogen.

Die Hehlersignale (t) der Rahmenmuster-PrUfschaltung 35 werden an den in l^:ig. 10 im einzelnen dargestellten Fehlerzeitsteuerungsspeicher 36 Usertragen. Dieser Speicher enthält vier 6-Bit-Schieberegister 37, einen 4-dit-Binaraddierer 101 und eine Kombinationslogik (d.h., die nichtminimale UNü/OütR-Gatter-

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schalturigJ.Dje iiegister J7 speichern den binärcodierten Zählwert von 0 bis für jede der fünf Digitalgruppen und die PrUf-Digitalgruppe (d.h., eine scheinbare Digitalgruppe mit 8 Zeitlagen). Es sind selbstverständlich vier tJifs erforderlich, um einen Zählwert bis zu 15 zu speichern, so daß vier parallele Schieberegister vorhanden sein müssen. Zu jedem beliebigen Zeitpunkt speichern die entsprechenden ZeIien .der Register den Zählwert für eine gegebene Digitalgruppe. Das "/erschi eben und Einschreiben der Register 37 erfolgt durch Taktsignal (CLK) auf genau die gleiche Weise wie bei den Schieberegistern 33. Jede der Zellen des Registers 37 ist ebenfalls in Fig. 9 gezeigt. Zur Speicherung des FeWerzählwertes für alle fünf Digitalgruppen und die scheinbare Digitalgruppe müssen die Register 37 eine Länge von 6 Bits haben. Der Binäraddierer 101 wird zur Erhöhung oder Erniedrigung des für jede Digitalgruppe angesammelten Fehlerzählwer es benutzt. Die Kombinationslogik gibt Sgnale an den Binäraddierer TQV, um 7 Zählwerte (+7) zu oder einen Zählwert (-1) von dem angesammeii-en Zäh !wert für jede Digitalgruppe zu addieren bzw. zu subtrahieren. Die Subtraktion eines Zählwertes wind durch Addition des Zweier-Komplements von OCN)I (oder ill 1} durchgeführt. Der Binäraddierer 101 kann auch durch die Übergeordnete Leitung "Einstellen auf 15" in den Zustand Uli gebracht werden. Binäraddierer sind bekannt, so daß eine genauere Erläuterung nicht erforderlich erscheint. Außerdem Jft für den Fachmann klar, daß die Erfindung in keiner Weis«,ciuf die angegebene Zählwert-Erhöhung (+7) und Zählwert-Erniedrigung (-1) beschränkt Ut. Abhängig von den statistischen Eigenschaften

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des empfangenen Signals, vorhergesehener Fehler und ähnlicher Eigenschaften, können andere und unterschiedliche Zählwert-Erhöhungen und/oder Zählwert-Verringerungen vorgesehen werden.

Die UND-ODER-Komblnationslogik d ent zur Erhöhung oder Erniedrigung des gespeicherten Fehlerzählwertes in Abhängigkeit von Fehlersignalen (E), die von der Rahmenmuster-Prüfeinrichtung 35 geliefert wenden. Die weiteren Eingangssignale der Kombinationslogik umfassen eine Rahmenimpuls-Rahmenanzeige (FPF) und Rahmensynchronisationssignale (IF) oder Rahmensynchronisationsveriustsignale (IF) , die aus dem Rahmensynchronisations-Zustandsspeicher 40 abgeleitet sind. Wenn eine bestimmte Digitalgruppe rahmensynchronisiert ist (IF) und ein Fehler (E = 1) durch die RahmenprUfeinrichtung 35 während eines Rahmenimpulsrahmens (FPF) fUr diese Digitalgruppe aufgezeichnet wird, addiert die Kombinationslogik sieben Zählwerte (+7) zum Stand des Fehlerzeit-Steuerungsspeichers. Diese Funktion erfüllt das UND-Gatter 102. Wenn eine bestimmte Digitalgruppe r hmensynchronisiert ist, (IF) und kein Fehler (E~) durch die RahmenmusterprUfeinrichrung 35 während eines Rahmenimpulsrahmens (FPF) aufgezeichnet ist, wird ein Zählwert (-1) vom Zustand des Fehlerzeitsteuerungsspeichers subtrahiert, falls der Speicher nicht bereits im Zustand mit nur O-Werten (T MIN) ist. Dieses /erringerungssignal (-1) wird durch das UND-Gatter 103 geliefert, dessen Ausgang über das ODER-Gatter 104 und das UND-Gatter 105 mit dem Binäraddierer 101 verbunden ist. Wenn

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der Ausgang der Schieberegister 37 sich im Zustand mit nur O-Werten befindet, (TO = Tl = T2 « T3 = 0), so wird das UND-Gatter 106 zur Erzeugung eines Signals T NAIN veranlaßt. Dieses Signal zeigt daher an, daß der Feh I erzähl wert fUr die Digitalgruppe 0 ist. Ein negativer Zählwert (-1) wUrde zu diesem Zeitpunkt einen Ibertrag aus der niedrigststelligen Zelle der Schieberegister 37 bewirken, der verhindert werden muß. Zu diesem Zweck ist der Inverter 107 vorgesehen. Wenn der Zustand mit nur O-Werten vorhanden ist (Γ v\IN = 1), dann schaltet das Ausgangssignal des Inverters 107 das UND-Gatter 105 ab und verhindert damit die Subtraktion eines Zählwertes. Das UND-Gatter 105 ist dann und nur dann abgeschaltet, wenn der Fehlerzählwert 0 ist (T MIN = 1). Wenn die Addition eines +7-Zählwertes zum Fehlerzeitsteuerungsspeicher einen ibertrag aus der hochststeiligen Zelle bewirkt, so vf rd ein Überlaufsignal (OV) erzeugt und der Binäraddierer 101 mit Hilfe des Steuersignals "Einstellen auf 15" in den Zustand 1111 eingestellt. Dieses Signal "Einstellen auf 15" erzeugt das UND-Gatter 103. Wenn der Fehlerzählwert des Zeitsteuerungsspeichers sich im Zustand mit nur 1-Werten befindet (1111), so wird das UND-Gatter 109 zur Erzeugung der Anzeige T MAX veranlaßt. Die Signale T MIN und Γ MAX werden an den Rahmensynchronisations-Zustandsspeicher 40 zu einem noch zu beschreibenden Zweck gegeben.

Wenn eine bestimmte Digitalgruppe während eines Rahmenimpulsrahmens (FPF), beispielsweise während einer Rahmenneubildungsoperation aus der Rqhmensynchro-

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nisation ist (TP), die RahmenmusterprUfeinrichtung 35 aber keinen Fehler aufzeichnet (E), so wird ein Zählwert vom Inhalt des Fehlerzeitsteuerungsspeichers abgezogen. Dieses Verringerungssignal erzeugt das UND-Gatter 111, das mit dem Binäraddierer 101 über das ODER-Gatter 104 und das UND-Gatter 105 verbunden ist. Der Feh I erzähl wert wird auf diese Weise kontinuierlich auf 0 verringert und dann wird das UND-Gatter auf die beschriebene Weise abgeschaltet. Wenn jedoch eine Musterverletzung auftritt (E = 1) während der Fehlerzählwert für die Digitalgruppe mit Rahmensynchronisationsverlust (TF) gerade auf 0 verringert wird, so wird das UND-Gatter 112 veranlaßt, ein Signal "Einstellen auf 15" an den Binäraddierer 101 zu geben. Während der Unterrahmen (FPF) läuft der Inhalt des Fehlerzeitsteuerungsspeichers um.

Während eines Rahmensynchronisations-Verlustzustandes (IF) einer Digitalgruppe kann der Fehlerzäh !wert im Fehlerzeitsteuerungsspeicher alternativ unJ möglicherweise bevorzugt durch Schiebesignale (SHIFT) von der Rahmenneubildungsschaltung 30 erhöht und erniedrigt werden. Ein Signal SHIFT zeigt an, daß die Rahmenneubildungsschaltung weiter "Sucht" und die Digitalgruppe daher immer noch aus der Rahmensynchronisation ist. Dagegen zeigt der Kehrwert (SHIFT) an, daß die Rahmensynchronisation wiedergewonnen sein kann. Demgemäß kann ein Signal SHIFT zusammen mit der geeigneten Kombinationslogik oenutzt werden, um ein Signal "Einstellen auf 15" zu erzeugen, während ein Signal SHIFT den Fehlerzählwert um 1 verringert (-1).

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Der Hehlerzählwert fUr jede Digitalgruppe einschließlich der scheinbaren Digitalgruppe wird aus den Registern 37 während der ersten Zeitlage, nämlich der Digitalgruppen-Z ftlage (beispielsweise TSO) unter Taktsteuerung herausgeschoben, nach Bedarf durch Addition oder Subtraktion im Binärzähler 101 geändert und dann wieder unter Faktsteuerurig in d«e cinoTigszeilen der Register 37 während der letzten Zeitlage, nämlich der Digitalgruppen-Zeitlage, (z.B. TS23) eingegeben.

Der im einzelnen in Flg. 11 dargestellte Rahmensynchronisations-Zustandjspelcher 40 speichert den Rahmensynchronisattonszustand (IF) oder den Rahmen -synchronfsatiomverlustzustand (W) für jede aktive Digitalgruppe sowie die scheinbare Digitalgruppe auf. Diese Aufzeichnung wird im 6-Bit-Schieberegister 41 gespeichert, das auf die gleiche Welse wie die oben beschriebenen 6-Sit-Schleberegister 33 und 37 mit Taktslgnalen (CLK) versorgt wird und aufgebaut Ist. Für eine rahmensynchronisierte Digitalgruppe wird ein Bit 1 gespeichert (IF = 1), während für eine Digitalgruppe mit Rahmensynchronisatlonsverlust ein Bit 0 gespeichert wird (TF = 0). Wenn eine bestimmte Digitalgruppe rahmen synchronisiert ist (IF), bleibt sie In diesem Zustand, bis der Fehlerzeitsteuerungsspelcher 36 den Zustand 1111 (T MAX) erreicht. Zu diesem Zeitpunkt wird der Zustand für dl« Digitalgruppe geändert in TF. Solange also, bis der Fehlerzeirsteuerungsspeicher den maximalen Zählwert (T MAX = 1) erreicht, werden die Bits IF = 1 vom Ausgang des Schieberegisters 41 zu seinem Eingang

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-41 über das betätigte UND-Gatter Ho und das C-D^R-Gatter 117 gekoppelt. Wenn der maximale Fehl erzählwert erreicht ist (Γ MAX = 1, und T vVAX = 0), so ist das UND-Üutter 116 abgeschaltet, und der Zustand der Digitalgruppe vj rd zu diesem Zeitpunkt geändert auf FT(O). Wenn eine Digitalgruppe aus der Rahmensynchronisation ist (TF), bleibt sie in diesem Zustand, bis die Rahmenneubildungsschaltung das richtige Rahmenbit festgestellt und fünfzehn aufeinanderfolgende Rahmenbits ohne Musterverletzung gezählt hat. Dies fuhrt zu einem Zählwert 0000 (Γ v\|N) des Fehlerzeitsteuerungsspeichers, wodurch der Zustand der Digitalgruppe geändert wird in If. FUr eine Digitalgruppe mit Rahmensynchronisationsverlust (TF/ ist also normalerweise das UND-Gatter 113 abgeschaltet, so damals Ergebnis die AnzeigeTP"(0) für diese Digitalgruppe umläuft. Wenn jedoch Γ MIN - 1 ist (d.h., die Rahmensynchronisation ist wiedergewonnen worden), so wird Jas UND-Gatter 118 betätigt und ändert in Verbindung mit dem Inverter 119 den für die Digitalgruppe gespeicherten Zustand in li^: (1). vVährend der Unternahmen (FPF) einer Digitalgruppe läuft der Zustand fUr diese Digitalgruppe über das UND-Gatter 121 um. Beispielsweise läuft für eint r 'hmensynchronisierte Digitalgruppe das Ausgangsbit 1 des Schieberegisters 41 über des betätigte UND-Gatter 121 um. Für eine Digitalgruppe mit Rahmensynchronisationsverlust (W) fuhrt jedoch das binäre Eingangssignal 0 des UND-Gatters 121 zu einer Einfügung einer binären 0 in das Schieberegister 41.

Fig. 12 zeigt das Zustandsdiagramm für den Rahmensynchronisations-Zustands-

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speicher. Jede Dfgitalgruppe kann in einem der beiden Zustünde IF und IF sein. Wem der Zustand einer Dtgitalgruppe IF ist, dann bleibt die Digitalgruppe in diesem Zustand während der Unterrahmen (FPF,sowie während der Rahmenimpulsrahmen (FPF), solange der Fehlerzählwert kleiner als 15 (Γ MAX) ist. Der liool^vsche ^:\usdruck, der diese beiden Bedingungen zur kontinuierlichen Beibehaltung von IF summiert, lautet: (FPF · T MAX) + FPF.Wenn der Fehlerzeitsteuerungsspeicher den maximalen Zählwert 15 (FPF · T MAX) erreicht, so wird der Zustand der Digitalgruppe geändert in IF. Auf entsprechende Weise bleibt, wenn der Zustand einer DigiralgruppeTFlst, die Digitalgruppe in diesem Zustand während der Unrerrahmen (£PF) sowie vährend der Rahmenimpulsrahmen (FPF), bis der Feh I erzähl wert auf 0000 (T MIN) geht. Zu diesem Zeitpunkt wird der Zustand der Digitalgruppe geändert in IF.

Das in den Fig. 1 und 2 dargestellte System ist selbsrsynchronisierend. Wenn eine Digitalgruppe auf die Leitung gegeben wird, so kann ihr Rahmenmuster mit dem Rahmenmusterzustand im Zustandsspeicher 32 übereinstimmen oder nicht. Das gespeicherte Rahmenmuster ist in einem von vier beliebigen Zuständen, so daß es unwahrscheinlich ist, daß das Rahmenmuster der Digital gruppe mit dem gespeicherten Zustand übereinstimmt. Demgemäß wird die Rahmenmuster-PrUfeinrichtung 35 sofort Fehlersignale (E) erzeugen, die eine Rahmenneubildungsoperation einleiten. Die Rahmenneubildungsschaltung 30 »•nterbricht nacheinander die Zähloperation der Schreibadressenschaltung,

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und in verhältnismäßig kurzer Zeit (im Mittel kleiner als 25 ms) wird die Rahmensynchronisation erreicht und das Rahmenmuster in Übereinstimmung mit dem gespeicherten Rahmenmusterzustand gebracht.

Ein besonderer Vorteil des gemeinsam gesteuerten Rahmendetektors nach der Erfindung besteht darin, daß sich die Wartungsprüfung besonders einfach durchführen läßt. Beispielsweise kann ein Prüfvektor (d.h. Dl-D8-PrUfdatenbits und ein D9-Prüfbit) in die letzte Zeitlage (TS 127) der scheinbaren Digitalgruppe eingeben und die Funktion des Rahmendetektors auf diese Weise während des Betriebs an gewählten Punkten überwacht werden. Die Einfügung des PrUfvektors am v\ultiplexpunkt erfolgt dadurch, daß beispielsweise die in einem Festwertspeicher (ROM) gespeicherten Bits unter Taktsteuerung eingegeben werden. Die P ruf bits können natürlich auch unter Steuerung eines zentralen v'erarbeiters eingegeben werden. Es zeigt sich ferner, daß die Prüfbits verwendet werden können, um einen + oder + Schlupf zu bewirken, einen Rahmen -verlustzustand (TF)für die PrUfdigitalgruppe zu veranlassen und ähnliches. Die gemeinsame Steuerschaltung wird an gewählten Punkten überwqcht (beispielsweise dem Ausgang T MAX oder T MIN des Fehlerzeitsteuerungsspeichers 36, dem Ausgang IF/TF des Zustandsspeichers 40, usw.) und Fehler lassen sich so schnell feststellen und isolieren. V/ich Hg ist außerdem, daß diese Wartungsmaßnahmen kontin-: ierlich durchgeführt werden können, während sich die Anlage Im η >rmalen Betrieb befindet.

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Claims

BLUMBACH . WESER . BERGEN · KRAMER PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237 -44- PATENiANSP R(J CHE

1.) Gemeinsam gesteuerter R thmendetektor für eine ZeltmulHplexanlage

mit mehreren Digitalgruppen von Zeitmultiplexkanälen, die im Zeitmultiplexverfahren auf eine gemeinsame Verbindung zusammengeführt sind, wobei jede Oigitalgruppe ein angeglichenes Rahmenbltmuster enthält,

gekennzeichnet durch

eine Einrichtung (32) einschließlich eines gemeinsam benutzten Umlaufsspeichers (33) zur Speicherung des Rahmenmusrerzustandes jeder Digitalgruppe,

eine Einrichtung (34), die den gespeicherten Rahmen musterzustand jeder Digitalgruppe in Jbereinstimmung mit Änderungen auf den neuesten Stand bringt, die die Vtuiriplexanlage in jede der Digitalgruppen einführt,

eine Einrichtung (35) zum Vergleichen des gespeicherten Rahmenmusterzustandes jeder Digitalgruppe mit den Rahmenbits der Gruppe,

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wenn diese auf der gemeinsamen Verbindunq auftreten, und zum Erzeugen eines Fehlersignals, wenn der Vergleich negativ ausgeht, eine Einrichtung (36) einschlie(3llch eines gemeinsam benutzten Umlaufspeichers (37) zur Aufzeichnung eines Fehlerzählwertes für jede Digitalgruppe,

eine Einrichtung (38) zur Erhöhung des Fehlerzählwertes fUr jede Digitalgruppe aufgrund eines erzeugten Fehlersignals bzw. zur Verringerung des Fehlerzählwertes bei Nichtvorhandensein eines Fehlersignals, und

eine Einrichtung (40) zur Erzeugung eines Rahmensynchronverlustsignals, wenn der Fehlerzählwert ftjr eine Digitalgruppe einen vorbestimmten Schwellenwert erreicht.

2. Rahmendetektor nach Anspruch 1,
dadurch gekennzeichnet, daß die Einrichtung (40) zur Erzeugung eines Rahmens) η ;hronverlustsignals so ausgelegt ist, daß sie eine Echtzeit-Aufzeichnung des Rahmensynchronzustandes oder Rahmensynchronveriustzusrandes für jede Digitalgruppe vornimmt.

3. Rahmendetektor nach Anspruch 2,
dadurch gekennzeichnet,

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dad die fcinrichrung (40) zur Erzeugung eines Rahmensynchronverlustsigrtals eine Hinrichtung (42) aufweist, in welcher die Aufzeichnung eines fchmensynchronzustandes einer Digitalgruppe in den Rahmensynchron verlustzustand unter Ansprechen auf das Rahmensynchronverlustsignal geändert wird und daß die Einrichtung (40) zur vornähme einer Echtzeir-Aufzeichnung einen gemeinsam benutzten Umlaufspeicher (41) aufweist.

4. Rahmendetektor nach Anspruch 3,
dadurch gekennzeichnet, daß die gemeinsam benutzten Umlaufspeicher (33, '37, 41) Schieberegister aufweisen, die in zeitlicher Übereinstimmung mit dem Auftreten der Digitalgruppen auf der Multiplex-Übertragungsverblndun j getaktet werden.

5. Rahmendetektor nach Anspruch 4,
dadurch gekennzeichnet, daß jedes der Schieberegister der gemeinsam benutzten Umlaufspeicher Zellen aufweist, deren Zahl die Anzahl der Multiplex-Digital gruppen um 1 Übersteigt.

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6. Rahmendetekfor nach Anspruch 5 , dadurch gekennzeichnet, daß die Einrichtung (38) zur Erhöhung des Fehlerzäh !wertes um erhöht wird (in 101, Fig. 10) aufgrund eines Fehlersignals, und um 1 in Abwesenheit eines Fehlersignals verringert wird.

7. Rahmendetektor nach Anspruch 6, dadurch gekennzei chnet, daß eine Einrichtung vorgesehen ist, um eine Rahmensynchronisationsanzeige (Signal T-MIN in Fig. 10) zu erzeugen, wenn der Fehlerzählwert für eine Digitalgruppe ein vorbestimmfes Minimum erreicht.

8. Rahmendetektor nach Anspruch 7, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, um die Aufzeichnung eines Rahmensynchronverlustzustandes aufgrund der Rahmensynchronisations anzeige in den Rahmensynchronzustand zu ändern.

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