DE2552221C3

DE2552221C3 -

Info

Publication number: DE2552221C3
Application number: DE2552221A
Authority: DE
Inventors: John Robert Freehold Colton; Robert Bruce Eatontown Heick; Henry Holmdel Mann
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-11-22
Filing date: 1975-11-21
Publication date: 1981-01-15
Also published as: FR2292385A1; SE7512751L; JPS5175316A; DE2552221B2; DE2552221A1; NL7513638A; JPS5737158B2; FR2292385B1; GB1517750A; IT1050923B; CA1043464A; US3928726A; BE835678A; ES442866A1; SE416507B

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Rahmensynchronisation für eine Zeitmultiplexanlage, bei der jeweils die Kanäle eines Rahmens zusammen mit der zugehörigen Rahmensynchronisierinformation je Eingangsleitung eine Datenbitgruppe bilden und die Rahmensynchronisierinformationen mehrerer Rahmen ein Rahmenmuster darstellen, bei der eine Vielzahl von Datenbitgruppen auf eine gemeinsame Datenübertra gungsleitung gegeben wird, mit einer Schaltungsanordnung zur Erkennung der Rahmenmuster und zur Synchronisierung der Rahmen, insbesondere für eine PCM'Fernsprechvermittlungsanlage. Eine solche Schaltungsanordnung ist bekannt (Aufsatz »D 2 Channel Bank« in the Bell System Technical Journal, Band 51, Nr, 8, Oktober 1972, Seiten 1701 —1711).

Bei der digitalen Datenübertragung ist es üblich, einen Markierimpuls, d. h. ein Rahmenbit, in vorgegebener Position in einen digitalen Dalenbitstrom zur Aufrechterhaltung der Synchronisation zwischen der

Empfangseinrichtung und der Sendeeinrichtung einzufügen. Eine solche Synchronisation ist für die richtige Wiederherstellung einer Nachricht und im Fall einer Zeitmultiplexanlage für die richtige Verteilung der verschiedenen Nachrichten zu den vorgesehenen Teilnehmern wesentlich. Zu diesem Zweck enthält eine digitale Übertragungsanlage notwendigerweise Rahmendetektorsohaltungen zur Überwachung und Feststellung des Irn-Rahmen- oder Rahmenverlustzustandes eines ankommenden Datenbitstroms. Wenn der Bitstrom gegenüber einem örtlich erzeugten Rahmenmuster aus dem Rahmen läuft, d. h. ein Synchronisationsverlust auftritt, durchläuft eine Rahmensynchronisationsschaltung eine Rahmenwiedergewinnungsoperation zur Wiedererlangung der Rahmensynchronisation.

Bisher haben PCM-Datenendstellen sowohl die Rahmensynchronisation als auch die Signalgewinnung usw. auf der Grundlage von Digitalgruppen — abgekürzt auch Digrappen genannt — durchgeführt So'che Digrappen unifassen eine Vielzahl von Zciimu! tiplex-PCM-Nachrichten und Rahmen- sowie Zeichengabebits. Es wird dazu auf den Aufsatz »The D 3 Channel Bank« von W. B. Gaunt und J. B. Evans, Jr, in »Bell Laboratories Record«, August 1972, Seiten 229 — 233, sowie die dort genannten Literaturstellen verwiesen.

Bei zunehmendem Digitalverkehr findet man jetzt nicht selten Vorschläge, eine Vielzahl von Digruppen zur Übertragung zu einer entfernten Stelle im Multiplexverfahren auf eine gemeinsame Übertragungseinrichtung oder alternativ eine Vielzahl von ankommenden Digruppen in einer Vermittlungszentrale auf eine gemeinsame Sammelleitung zu geben. Die beiden Fälle sind in gewissem Umfang analog und bieten das gleiche Problem mit Bezug auf die Rahmensynchronisation. Aufgrund der üblichen Praxis würde man versuchen, die Rahmensynchronisationswiedergewinnung je Digruppe durchzuführen, und zwar unter Ver ./endung einer Vielzahl von Schaltungsanordnungen zur Rahmensynchronisation, um für jede der Vielzahl von Digruppen die Rahmensynchronisation aufrecht zu erhalten. Der Nachteil einer solchen Lösung ist ihre Kompliziertheit und die redundante Anwahl von Rahmensynchronisationsschaltungen.

Schaltangsanordnungen zur Herstellung der Rahmensynchronisation für eine einzelne Digitalgruppe sind bekannt (DE-OS 19 60 492). In der US-PS 37 70 S97 (6.11.1973) scheint empfohlen zu sein, die Rahmensynchronisation für tLehrere, im Multiplexverfahren zusammengeführte Digitalgruppen gemeinsam durchzuführen. Es handelt sich aber in Wirklichkeit um eine Abwandlung der oben beschriebenen Lösung auf der Grundlage von Digruppen. Die in der vorgenannten Patentschrift beschriebene Anlage arbeitet nach Art einer sequentiellen Anordnung, die die Multiplex-Gruppen einzeln und exklusiv überwacht und eine Rahmensynchronisation durchführt Jede Digitalgruppe wird also getrennt über eine Anzahl von Rahmen bearbeitet, um festzustellen, ob Rahmensynchronisation vorliegt, und gegebenenfalls die Rahmensynchronisation herzustellen. Während aber eine gegebene Digruppe auf diese Weise bearbeitet wird, werden die anderen Digruppen ignoriert.

Ausgehend von einer Schaltungsanordnung der eingangs genannten Art hat sich die Erfindung die Aufgabe gestellt, gleichzeitig eine Rahmensynchronisierung für alle DatenbUgruppen mit einer gemeinsamen Schaltung auf wirksame Weise zu ermöglichen. Die Lösung ist gekennzeichnet durch eine zentrale Syncbronisationssteuerung zum Zwecke der Rahmensynchronisation, die für sämtliche ankommenden Leitungen das Rahmenbitmuster erkennt, durch einen ersten Speicher zur Aufnahme einer vorbestimmten Anzahl Bits aus jeder Datenbitgruppe, die normalerweie das die Rahmensynchronisation liefernde Bit enthält, eine gemeinsam benutzte Vergleichseinrichtung zum Vergleich des Wertes jeder der im ersten Speicher gespeicherten Bits mit dem Wert des entsprechenden Bit in der entsprechenden Gruppe einen oder mehrere Rahmen später, um mögliche Rahmenmuster uruer den verglichenen Bitwerten festzustellen, einen zweiten Speicher, der für jede Bitgruppe aufzeichnet, welche sich entsprechenden Bits Vergleichswerte liefern, die das Rahmenmuster verletzen, und demgemäß als Bits identifiziert, die keine Rahmeninformation liefern und für welche solche Rahmenmusterverletzungen nicht auftreten, einen Schiebedecoder, r¹', unter Ansprechen auf das Ausgangssigna! der Verg!e:ch<-.einrichtung und der Aufzeichnung im zweiten Speicher für jede Bitgruppe bestimmt, ob eine und welche Verschiebung zur Rahmensynchronisation der Gruppe erforderlich ist und d'irch eine Schiebeeinrichtung zum Verschieben der für eine Gruppe im ersten Speicher gespeicherten Bitsm zum Verschieben der Aufzeichnung für diese Gruppe im zweiten Speicher und zum Verschieben der multipiexierten Bits dieser Gruppe entsprechend einer Ziffernschiebebestimmung für diese Gruppe durch den Schiebedecoder.

Damit kann eine Rahmenneusynchronisation im gleichen Zeitrahmen für alle von einer Vielzahl von Zeitmultiplexgruppen durchgeführt werden. Die Zeitmuliiplexgruppen können alle kontinuierlich überwacht und während desselben Zeitrahmens eines Vermittlungsamtes rahmensynchronisiert gehalten werden, obwohl jede Gruppe unabhängig bearbei'et wiH.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird zweckmäßig in einer sehr großen Zeitmultiplex-Vsrmittlungsanlage eingesetzt, beispielsweise in der elektronischen Vermittlungsanlage Bell System ESS 4. Die große Zahl von zu einem ESS 4-Amt übertragenen PCM-Datengruppen wird in einem Umfang von jeweils einem Rahmen gespeichert und dann aus dem Speicher sequentiell so ausgelesen, daß eine Vielzahl (5) von n-kanaligen (77=24) Digitalgruppen auf eine gemeinsame Sammelleitung multiplexier*. wird.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Es sei noch erwähnt, daß Einrichtungen vorgesehen sein können, mit denen sich Wartungsprüfungen durchfühlen lassen. Unter Verwendung von Prüfzeitlagen können die gemeinsam von allen Digruppen benutzten Steue^rschaltungen im Betrieb kontinuierlich geprüft werden, und Fehler lassen sich auf diese Weise schnell feststellen.

Die erfindungsgemäße Lösung auf der Grundlags einer gemeinsa nen Steuerung führt nicht nur zu wesentlichen Einsparungen auch der Kompliziertheit der Schaltung, sondern die Schaltungen lassen sich außerdem leichter in Form integrierter Schaltungen verwirklichen.

Nachfolgend soll das Ausführungsbeispiel der Erfindung anhand du Zeichnungen näher beschrieben werden. Es zeigt

Fig. 1—3 in der Anordnung gemäß Fig.4 das vereinfachte Blockschaltbild eines Abschnittes einer ZeitmuUipIex-Vermittlungsanlage mit den Einrichtun-

gen nach der Erfindung;

Fig.5 das Dalenformal einer typischen, ankommenden Multiplexleitung;

Fig,6 das Schaltbild einer einzelnen Speicherzelle, aus denen alle 6-Bit-Schieberegister in den Zeichnungen aufgebaut sind;

Fig.7 das genauere Schaltbild des ZeitsteUerüngsfehlerspeichers gemäß Fi g. 2;

Fig.8 das Schaltbild des Altdaten-Speichers gemäß

g;

Fig.9 das Schaltbild des Eignungsspeichers gemäß Fig. 3;

Fig. 10 das genauere Schaltbild des Schiebedecoders gemäß Fig. 3;

Fig. 11 das Schaltbild des Rahmenneusynchronisations-Komparators gemäß F i g. 3;

Fig. 12 das Schaltbild der Rahmenneusynchronisations-Schlupfkompensationsschaltung gemäß F i g. 3:

Fig. 13 das Schaltbild des Schiebeadressendecoders gemäß Fig. 3;

Fig. 14 die Logikschaltung zur Erzeugung des vom Rahmendetektor gemäß- F i g. 2 benutzten CHFP-Signals;

Fig. 15 ein Blockschaltbild zur Erläuterung der Art und Weise, wie die Schreibadresse für die Empfangsdalenspeicher verschoben wird;

Fig. 16a— 16e Kurvenformen, die erläutern, welchen Einfluß das Verschieben der Schreibadresse für die Empfangsdatenspeicher einer Digitalgruppe hat, die aus der Rahmensynchronisation ist;

Fig. 17 ein Flußdiagramm für den Algorithmus der Rahmenneusynchronisationsschaliung nach der Erfindung.

In den F i g. 1 - 3 ist ein Teil einer Zeitmultiplex-Vermittlungsanlage dargestellt, die eine Rahmenneusynchronisationsschaltung nach der Erfindung enthält. Zur Erläuterung beinhaltet die Anlage gemäß Fig. 1-3 viele Merkmale und Möglichkeiten der Nr. 4 ESS-Vermittlungsanlage. Es wird dazu auf den Aufsatz »No. 4 ESS-Long Distance Switching for the Future« von G. D. Johnson, Bell Laboratories Record, September 1973, Seilen 225 — 232 verwiegen. Es sei jedoch darauf hingewiesen, daß die hier offenbarten Grundgedanken der Erfindung auch bei anderen und unterschiedlichen Zeitmulliplex-Vermittlungsanlagen benutzt werden können. Darüber hinaus kann, wie oben angegeben, die Erfindung auch im analogen Fall angewendet werden, bei dem eine Vielzahl von Digruppen zur Aussendung zu einer entfernten Stelle über eine gemeinsame Übertragungseinrichtung multiplext werden. Die ankommende Übertragungsleitung Ii führt aufeinanderfolgende Rahmen einer Digitalgruppe (Digruppe) getrennter und besonderer Nachrichten im typischen Zeitmultiplexverfahren. Wiederum sei zur Erläuterung angenommen, daß die über die Leitung 11 übertragenen Daten ein Format besitzen, das dem Format der zu einem Nr. 4 ESS-Amt über eine Π-Übertragungsleitung übertragenen Daten entspricht (dazu sei beispielsweise hingewiesen auf den Aufsatz »The D 3 Channel Bank« von W. B. Gaunt et al. Bell Laboratories Record, ω August 1972, Seiten 229-233). Dieses Datenformat ist in abgekürzter Form als auseinandergezogene Ansicht eines Rahmens der Digruppe 2 in F i g. 5 dargestellt Das Format besteht aus 24 8-Bit-Wörtern und einem Rahmenbit für insgesamt 193 Bits je Rahmen. Die 24 Wörter stellen vierundzwanzig getrennte und bestimmte Nachrichten auf vierundzwanzig getrennte und besonderen Kanälen 0 — 23 dar. Es handelt sich dabei um PCM-Wörler, und das niedrigstellige Bit (d. h. das achte Bit) eines Kanals ist periodisch für Zeichengabezwecke vorgesehen. Dies wird im einzelnen in dem oben angegebenen Aufsatz von Gaunt et al erläutert. Die PCM-Datenwörter können codierte Sprach- oder Videoinformationen, Digitaldaten aus einem Datenge' rät, usw. darstellen. Im vorliegenden Zusammenhang ist es zweckmäßig, das 193. Datenbit (d. Iu das Rahmenbit) als Teil des letzten Wortes (^23) eines Rahmens anzusehen; Wie in Fig;5 angedeutet und nachfolgend genauer beschrieben ist, sind fünf Digruppen von 24 Kanälen auf eine Sammelleitung mit 128 Zeitlagcn multiplext. Von diesen 128 Zeillagen oder Kanälen werden 120 Zeitlagen (5x24=120) für den Nachrichtenverkehr benutzt. Acht Zeitlagen stellen eine Reserve dar. die für Wartungsprüfungen und ähnliches verwendet werden können.

Die ankommende Dinruppe wird an die Taktwiedergewinnungsschaltung 12 und an den Datenwandler 13 gegeben. In der Schaltung 12 wird der Leitungstakt der ankommenden Π-Leitung 11 wiedergewonnen und es werden koinzidente Taktimpulse mit der Frequenz (I344 MHz) der ankommenden Leitung erzeugt. Diese Taktimpulse gehen zum Datenwandler 13 und zur Schreibadressenschaltung 14. Der Daten wandler 13 regeneriert die bei der Übertragung verschlechterten Bits und wandelt sie außerdem aus einem bipolaren in ein unipolares Format um. Darüber hinaus setzt der Datenwandler 13 jedes der aufeinanderfolgenden Digitalwörter (WO-W23} in ein Parallelbit-Format Um. Alle Datenwörter, mit Ausnahme des letzten (W23) sind 8-Bit-Wörter. und demgemäß ist das Bit D 9 auf der entsprechend bezeichneten Ausgangsleitung des Wandlers 13 normalerweise eine logische oder binäre 0. Das 193. oder Rahmenbit (D 9) wird als Teil des letzten Wortes (W23) angesehen, so daß beim Auftreten des Wortes W23 dieses D9-Bit eine binäre 1 oder 0 entsprechend dem Rahmenmuster sein kann. Das D9-Bit wird zusammen mit den Datenbits Dl —D 8 des Datenwortes IV 23 in den Speicher eingeschrieben.

Der Datenwandler 13 enthält außerdem einen üblichen Fariiätsgenerator (niciit gezeigt), der die Anzahl beispielsweise der 1-Bis in einem Datenwort zählt und ein Paritätsbit P hinzugefügt, wenn es für eine »ungeradew-ParitätsprüFung erforderlich ist. Die Paritätsprüfung selbst wird später während der Vermittlungsoperation geprüft und kann daher im vorliegenden Zusammenhang unbeachtet bleiben.

Die Ausgangstaktimpulse der Taktwiedergewinnungsschaltung 12 werden seriell an die Schreibad^rissenschaltung 14 gegeben, die Ziffern- und Wortzähler enthält. Der Wortzähler der Schaltung 12 zählt vierund.zwanzig Wörter und kehrt dann in seinen Anfangszustand zurück. Nimmt man einen Im-Rahmen-Zustand an, so zählt der Wortzähler von 0 bis 23 in Koinzidenz mit dem Auftreten der Datenwörter W0—W23 am Ausgang des Datenwandlers 13. Demgemäß gibt der Wortzähler die »Adresse« (d. h, die Position innerhalb des Rahmens) jedes Datenwortes an. Im Binärsystem sind wenigstens fünf Bits erforderlich, um einen Zählwert 24 anzugeben. Genau diese fünf Bits auf den Ausgangsleitungen 15 werden benutzt um die Datenwörter in die richtigen Plätze der Datenspeicher einzuschreiben.

Die Datensⁿeicher A und S sind ie als Sⁿeicher mit wahlfreiem Zugriff mit vierundzwanzig Wörtern und zehn Bits je Wort organisiert Wenn die Digruppe in Rahmensynchronisation ist speichern die Empfangsda-

tenspeicher A und B je einen Vollständigen Datenrahmen einschließlich des Rahmenbits und zuzüglich eines Paritätsbits für jedert Kanal des Rahmens. Entsprechend der symbolischen Darstellung in Fig. ί sind die Datenwörter WO— W23 in aufeinanderfolgenden Zei-(en jedes Speichers zusammen mil einem Z?9-Bit (das immer e|3e binäre 0 für alle Wörter mit Ausnahme des letzten Wertes ist) und einem Paritätsbit (P)gespeichert. Aufeinanderfolgende Rahmen ankommender Daten werden abwechselnd in die Speicher A, und B geschrieben.

leder Empfangsdatenspeicher enthält einen statischen MOS-(metal oxide semiconductorJ-Speicher mit wahlfreiem Zugang und üblichen Adressendecodierlogik. In der Praxis stellen die A- und ß-Speichermatritzen einfach getrennte Teile einer größeren Speichermatrix dar. Datenspeicher sind selbstverständlich bekannt und es kann eine Anzahl üblicher Anordnungen zweckmäßig benutzt wenden.

Wie oben angegeben, werden die aufeinanderfolgenden Rahmen ankommender Daten abwechselnd in die A- und ß-S.peicher eingeschrieben. Die 5-Bit-Schreibadresseninformation auf den Leitungen 15 bezeichnet den Speicherplatz oder die Zeile für das parallele Datenwort am Ausgang des Datenwandlers 13. Aufeinanderfolgende Datenwörter werden in aufeinanderfolgende Speicherplätze eingeschrieben, da die 5-Bit-Schreibadresse nacheinander von 0 bis 23 weitergeschiiltet wird.

Der Ausgang HM/IVB (Schreiben /i/Schreiben finder Schreibadressenschaltung 14 betätigt und wählt abwechselnd je Rahmen den Datenspeicher (A oder B), in den die vierundzwanzig Wörter jedes Rahmens eingeschrieben werden. Wenn demgemäß die Ausgangsspannung WA/WB aufeinanderfolgend wechselt. werden die aufeinanderfolgend eintreffenden Digruppenrahmen abwechselnd in die Speicher A und B eingeschrieben.

Die Übertragungsfrequenz auf der Leitung ist 1,544 MHz, es sind 193 Bits je Rahmen vorhanden und die Dauer jedes Leitungsrahmens beträgt 125 us, die je in Kanüle von 5,iS jis unierieih sind. Diese Rahmendauer legt wiederum die interne Rahmendauer des Vermittlungsamtes mit entsprechend 125 |is fest Der Amtsrahmen mit 125 us ist in 128 Zeitabschnitte unterteilt, die nachfolgend als Zeitlagen oder Kanäle bezeichnet sind. Fünf Digruppen mit je vierundzwanzig Kanälen sind auf eine Sammelleitung mit 128 Zeitlagen auf eine noch zu beschreibende Weise multiplext wobei acht Reservezeitlagen verbleiben. Diese Reservezeitlagen werden für Wartungsprüfungen benutzt Beispielsweise wird die letzte Reservezeitlage verwendet, um die gemeinsam gesteuerte Rahmenneusynchronisationsschaltung im Betrieb zu prüfen, jeder Schreibzyklus benötigt einen vollständigen Rahmen (125 us). Da jedoch fünf Digruppen auf eine gemeinsame Sammelleitung während der gleichen Zeitdauer (125 us) entsprechend der Darstellung in F i g. 5 multiplext sind, beträgt die zum Lesen aller vierundzwanzig Wörter einer gegebenen Digruppe erforderliche Zeit nur etwa 20 Prozent der zum Schreiben dieser Wörter benutzten Zeit

Unter Rückkehr zu den Fig. 1-3 soll jetzt der Lesezyklus beschrieben werden. Neben weiteren Zeitsteuerungssignalen erzeugt der Taktgeber (nicht gezeigt) der Anlage, (des Amtes) G WC-Taktsignale (generated word code = erzeugter Wortcode), die zur Definition der 128 Zeitlagen des Amtsrahmens dienen.

Diese C WC-Taktsignale werden über sieben Adern 21 (2⁷ = l28) zur Lesedecodierlogik 22 gegeben. Die Schaltung 22 decodiert die Taktsignale derart, daß die fünf Ausgangsleitungen 25 in fünf aufeinanderfolgenden Zyklen einen Zählwert vort 0—23 durchlaufen. Im Binärsystem sind wenigstens fünf Bits für einen Zählweft Von 24 erforderlich. Dieser Zählwert in Form einer S^Bit'Adresseninformation auf den Leitungen 25 wird benutzt* um die Datenwörter aus den entsprechen^ den Plätzen in allen Dateripeichern zu lesen. Nachdem fünf aufeinanderfolgende Zählzyklen 0—23 auf den Leitungen 25 festgestellt sind, wird die Operation für eine Zeitspanne von acht Zeitlagen (d. h, für die Reservezeitlagen 120—127) unterbrochen und wiederholt sich dann. Die »Speicherleseauswahlleitung« 24 wird für einen vorbestimmten Zyklus der fünf Zyklen erregt und veranlaßt das Auslesen der speziellen

Dicrninnp Hip Hpn Snpirhprn A und ß 7iigpnrrlnpt ict Fc

sind vier weitere »Speicherauslesewahlleitungen« (nicht gezeigt) vorhanden, die je während eines gegebenen Zyklus der fünf Zyklen erregt werden, um das Auslesen einer gegebenen Digruppe zu veranlassen.

Die Schlupfsteuerschaltung 26 erzeugt ein Ausgangssignal RA/RB (Lesen /VLesen B), das abwechselnd das Auslesen aus den Speichern A und B veranlaßt. Dieses Ausgangssignal bildet demgemäß Teil der Leseadresseninformation für die Speicher A und B. Die Ausgangsspannung RA/RB der Schlupfsteuerschaltung 26 ist so beschaffen, daß Daten typischerweise abwechselnd aus den Speichern A und B gelesen werden, und daß das Auslesen im allgemeinen phasenverschoben mit Bezug auf das Einschreiben ist. derart, daß das Auslesen eines Speichers gleichzeitig mit dem Einschreiben in den anderen Speicher erfolgt. Wenn jedoch der Lesezyklus um einen vorbestimmten Betrag in einer der beiden Richtungen mit Bezug auf den Schreibzyklus driftet oder schlüpft, so beeinflußt die Schlupfsteuerschaltung 26 den Lesezyklus derart, daß abhängig von der relativen Driftrichtung zwischen dem Lese- und Schreibzyklus ein Datenrahmen ignoriert bzw. doppelt gelesen wird. Wie die obige Erläuterung erkennen lälit, ist die Decodierlogik 22 für alle fünf Multiplex-Digruppen gemeinsam. Dagegen muß eine Schlupfsteuerschaltung je Digruppe vorgesehen sein.

Die von der Übertragungsleitung wiedergewonnene Zeitsteuerung, die zum Einschreiben in die Datenspeicher für eine gegebene Leitung benutzt wird, ist möglicherweise nicht synchron mit der zum Lesen dieser Speicher benutzten Amtszeitsteuerung, so daß folglich mehr oder weniger Informationen in die Speicher eingeschrieben werden können, als aus ihnen abgelesen wird. Die Schlupfsteuerschaltung 26 nimmt sich dieses Problems an, indem sie abhängig von der relativen Drift zwischen dem Lese- und Schreibzyklus einen Datenrahmen ignoriert oder doppelt liest Genauer gesagt wenn die von der Leitung wiedergewonnene Taktfrequenz, die zum Einschreiben in die Datenspeicher benutzt wird, größer ist als die zum Lesen dieser Speicher verwendete Amtstaktfrequenz, so verschiebt sich die Lesekurvenform RA/RB nach Art eines Schlupfes in einer gegebenen Richtung relativ zu der Schreibkurvenform WA/WB. Dies wird als negativer Schlupf bezeichnet Nach Auftreten eines vorbestimmten Betrages von negativem Schlupf beeinflußt die Schlüpfsteuerschaitüng 26 den Lesezyklüs derart daß ein Datenrahmen weggelassen wird (Ah, ein Datenrahmen im Speicher B wird zum Verschwinden gebracht). Danach werden die Speicher A und B wieder

45

50

55

60

kontinuierlich abwechselnd gelesen.

Alternativ kann natürlich die von der Leitung wiedergewonnene Taktfrequenz etwas kleiner als die Amtstaktfrequenz seid, so daß dann die Lesekurvenform in entgegengesetzter Richtung mit Bezug auf die Schreibkurvenform verschoben wird. Diesen Umstand bezeichnet man als positiven Schlupf. Nach einem vorbestimmten¹ Betrag an positivem Schlupf veranlaßt die Schlupfsteuerschaltung den Lesezyklus, eine Doppellesung eines gegebenen Datenrahmens vorzunehmen (d. h., ein Datenrahmen im Speicher A wird wiederholt). Danach werden die Speicher A und B wiederum kontinuierlich und abwechselnd gelesen.

Die Feststellung dieses Schlupfes oder dieser Drift sowie deren Richtung wird durch einen Vergleich des Schreibzyklus (WA/WB) für die Digruppe mit vorbestimmten Zeitlagen-Taktsignalen (beispielsweise TSOQ, ausgeht, liegt ein Rahmenverlustzustand vor, und es wird ein »Suchverfahren« durch Aussenden eines entsprechenden Signals zur Rahmenneusynchronisationsschaltung 30 eingeleitet. Diese erzeugt daraufhin ein »Schiebeadrassensignal« und überträgt es zur RahmenneusynchiOnisatiofis-Schiebelogik 31 in Fig. 1, um den Zählvorgang der Schreibadressenschaltung 14 zu verändern, beispielsweise indem der Zählwert um einen gegebenen Betrag weitergeschaltet wird. Der Suchvorgang läuft weiter und der Zählwert der Schaltung 14 wird schrittweise verändert, bis wiederum ein tm-Rahmen-Zustand festgestellt wird, d.h., die Digruppen-Rahmenbits auf der Sammelleitung 28 wieder mit Erfolg mit dem örtlich erzeugten Rahmenmuster verglichen werden.

Der Rahmendetektor 20 ist im einzelnen in der DE-OS 25 28 287. Bezüglich der Schaltungseinzelheiten

ΤΟΠ¹» itnrl T*C 1fi\ Hoc I oca7vMiic vnrnpnnmmpn Hif* anc iinH pinpr vnllctünrlicrf^n Prlälltpriincx r\f*r

der Leselogikschaltung 22 abgeleitet werden. Eine Schlupfoperation wird durch ein Signal auf der Schlupfausgangsleitung der Schaltung 26 angegeben, und ein positives ( + ) oder negatives (±) Schlupfausgangssignal gibt an, ob ein Rahmen wiederholt oder weggelassen werden soll.

Die beschriebene Schlupfoperation erzielt eine Synchronisation in einem Vermittlungsamt eines im wesentlichen asynchronen Nachrichtenübertragungsnetzwerkes mit einer minimalen Gesamtbeeinflussung der übertragenen Signale. Ein Rahmen von Multiplexdaten enthält eine Vielzahl von bestimmten Nachrichtenwörtern in bestimmten Multiplexkanälen des Rahmens, so daß ein verlorenes oder verdoppeltes Digitalwort je Nachricht nicht von Bedeutung ist Außerdem ist die Häufigkeit beim Weglassen eines Rahmens oder Doppeltlesen eines Rahmens klein, und es ist immer genau ein Datenrahmen betroffen.

Da die fünf »Speicherleseauswahlieitungen« (beispielsweise die Leitung 24) des Decodierers 22 nacheinander erregt werden, werden die Datenspeicher der fünf Digruppen nacheinander gelesen und die Digruppen im Multiplier 27 so zusammengefügt, daß sie einen Multiplex-Bitstrom entsprechend der Darstellung in F i g. 5 bilden. Es werden also die vierundzwanzig Kanäle der Digruppe 1 gelesen, dann die vierundzwanzig Kanäle der Digruppe 2, usw. für die anderen drei Digruppen. Die acht Reservezeitlagen (SP) trennen die Daten des Kanals 23 der Digruppe 5 von den Daten des Kanals 0 der Digruppe 1. Die Datenwörter werden aus dem Speicher parallel ausgelesen und bleiben auf der gemeinsamen Sammelleitung 28 im Parallelformat.

Mit Ausnahme der Schlupfsteuerschaltung 26 sind die einzelnen, oben genannten und in Fig. 1 in Blockform gezeigten Schaltungen bekannt und in der Literatur beschrieben. Die Schlupfsteuerschaltung ist im einzelnen in der Deutschen Patentanmeldung P 24 59 838.7 vom 18. IZ 1974 erläutert

Die Zeitmultiplex-Datengruppen werden über eine gemeinsame Multiplex-Sammelleitung 28 einem Koppelfeld (nicht gezeigt) zugeführt Der Rahmendetektor 20 überwacht am Multiplexpunkt kontinuierlich und unabhängig alle Digruppen (und die virtuelle Digruppe der Prüfzeitlagen) auf einer Zeitmultiplexgrundlage. Der Rahmendetektor 20 prüft jede Digruppe hinsichtlich der Rahmensynchronisation durch Vergleich ihrer Rahmenbits mit einem örtlich erzeugten Rahmenmuster. Wenn der Vergleich positiv ausgeht, ist die Digruppe im Rahmen und eine Korrektur ist nicht erforderlich. Wenn der Vergleich jedoch negativ des Rahmendetektors wird demgemäß auf die vorgenannte Patentanmeldung verwiesen. Da jedoch der Rahmendetektor 20 mit der nachfolgend beschriebenen Rahmenneusynchronisationsschaltung zusammenarbeitet, sollen einige Einzelheiten hinsichtlich der Arbeitsweise des Rahmendetektors zweckmäßig erläutert werden.

Es sei demgemäß jetzt kurz auf den Rahmendetektor 20 eingegangen. Der Rahmenmusterzustand jeder Multiplex-Digruppe wird in einem gemeinsam verwendeten Umlaufspeicher aufgenommen, der kontinuierlich entsprechend Änderungen auf den neuesten Stand gebracht wird, die durch die Vermittlungsanlage zur Synchronisation, d. h., + oder ± Schlupf) und zur Rahmenneusynchronisation in jede Digruppe eingeführt werden. Diese Operation wird durch den Rahmenmusterzustandsspeicher 32 durchgeführt der zwei 6-Bit-Schieberegister 33, die den erforderlichen Speicher darstellen, und die Neuzustands-Logik 34 enthält, die je nach Bedarf die gespeicherte Zustandsinformation jeder Digruppe auf den neuesten Stand bringt oder ändert Der Rahmenmusterprüfer 35 vergleicht den gespeicherten Rahmenmusterzustand jeder Digruppe mit den Digruppen-Rahmenbits (D 9), wenn jede Digruppe auf der Multiplex-Sammelleitung 28 erscheint Wenn dieser Vergleich negativ ausgeht wird ein Fehlersignal (E) erzeugt. Ein gemeinsam benutzter Zeitsteuerungsfehlerspeicher 36 zählt linear die Fehlersignale für jede Digruppe, und wenn der Fehlerzählwert einer gegebenen Digruppe einen vorbestimmten Schwellenwert (E-15) erreicht oder überschreitet, so wird eine Rahmenverlustanzeige erzeugt Der Zeitsteuerungsfehlerspeicher 36 weist vier 6-Bit-Schieberegister 37 und die Fehleradditionslogik 38 auf. Es sind vier Bits erforderlich, um einen Fehlerzählwert bis zu 15 zu speichern, und demgemäß sind vier parallele Schieberegister nötig. Die Fehleradditionslogik 38 sorgt für eine Vorwärts- oder Rückwärtszählung des gespeicherten Zählwertes für jede Digruppe. Der Im-Rahmen-Zustandsspeicher 40 enthält eine Realzeit-Aufzeichnung des Im-Rahmen- oder Aus-dem-Rahmen-Zustand für jede Digruppe (und die virtuelle Digruppe der Prüfzeitlagen). Die Realzeit-Aufzeichnung wird im 6-Bit-Schieberegister 41 gespeichert Wenn eine bestimmte Digruppe im Rahmen ist, bleibt ihr Rahmenzustands-Speichersignal im Im-Rahmen-Zustand (IF), bis der Zeitsteuerungsfehierspeicher 36 den Fehierzähiwert-Schwellenwert erreicht Dann spricht die Zustandsänderungslogik 42 auf ein Signal vorn Zeitsteuerungsfehlerspeicher36 an und ändert den gespeicherten

Ii.

Zustand für die Digruppe auf IF. Nachdem die Rahmensynchronisalion auf die noch zu beschreibende Weise wiedergewonnen ist, sendet der Zeitste'jerungsfehlerspeicher 36 eirt Signal zur Logikschauung 42, um den gespeicherten Zustand der Digruppe zurück auf IF zu bringen. Eine Rahmenimpuls-Rahmenanzeige (FPF) vom Rahmenmusterzustandsspeicher 32 und das IF/IF-Zustandssigna! vom Im-Rahmen-Zustandsspeicher 40 werden zur Rahmenheusynchronisationsschaltung 30 auf eine nachfolgend noch genauer zu beschreibende Weise und zu einem noch zu beschreibenden Zweck übertragen.

Die ankommenden Tl-Übertragungsleitüngen, beispielsweise die Leitung 11, übertragen Rahmeninformationen in der 193. Zeitlage jedes zweiten Rahmens. Demgemäß ergibt sich das folgende Rahmenmuster:

1 X 0 X 1 X -0

Die abwechselnden 1- und O-Bits sind dabei die gültigen Rahmenbits. Diejenigen Rahmen, welche keine gültigen Rahmenbits enthalten, werden Zeichengabe-Unterrahmen genannt und die 193. Bits dieser Rahmen werden zur Übertragung von Zeichengabeinformatiojien benutzt, die im vorliegenden Zusammenhang imrioo^ntol nloiKon uÄnnan Tn etner Ραγιλ^ο *jr\rt tr ta*·

Rahmen kann das Rahmenmuster einer rahmensynchrorten äigruppe eine der vier Möglichkeiten annehmen:

0—X—l—X— X—0—X—1—
1—X—0—X—
X—1—X—0—

Es ergibt sich, daß zwei Zustandsvariable (d. h, zwei Datenbits) benutzt werden können, um den Zustand des Rahmenmusters für jede rahmensynchrone Digruppe (und die Prüfdigruppe) zu definieren. Die nachfolgende Tabelle faßt die vier möglichen Zustände des Rahmenmusters einer Digruppe anhand dieser beiden Zustandsvariablen zusammen:

Zustand

Zustandsvariable

0
1
2
3

00
01
tü

Zu jedem Zeitpunkt kann der Rahmenmusterzustand einer gegebenen Digruppe in einem der vier in der Tabelle angegebenen Zustände sein. Der jeweilige Zustand der Multiplex-Digruppen (und der Prüfdigruppe) ist völlig willkürlich. Das heißt, jede Digruppe kann in jedem Zustand ohne Rücksicht auf die Rahmenmusterzustände der anderen Multiplex-Gruppen sein.

Die beiden Zustandsvariablen (d. h, zwei Bits), die den Rahmenmusterzuutand für jede der Digruppen (und die Prüfdigruppe) definieren, sind in den beiden 6-Bit-Schieberegistern 33 in Fig.2 gespeichert. Zur Speicherung des Rahmenmusterzustandes für alle fünf Digruppen und die Prüfdigruppe (die als Digruppe mit acht Zeitlagen behandelt wird) sind zwei Register mit einer Länge von sechs Bits erforderlich. Zu jedem Zeitpunkt speichern die Zellen des Registerpaares 33 zeitweilig die beiden Zustandsvariablen (jede Variable ist entweder eine binäre 1 oder 0) für eine gegebene Digruppe. Die Register 33 werden durch Taktsignale (CLK) weitergeschaltet, die aus dem Amtstakt abgeleitet sind und die gespeicherten Daten am Anfang der Zeitlagen 0,24,48, 72, 96 und 120 weiterschieben. Beispielsweise wird also zu Beginn der Zeitlage 0 des Amtszyklus oder Rahmens der binär codierte Rahmenzustand der Digruppe % am Ausgang der Schieberegister 33 erscheinen und der gespeicherte Zustand der anderen Digruppen wird um eine Zellenposition in Richtung zum Ausgang verschoben. Der binär codierte Zustand der Digruppe ; wird dann durch die Logikschaltung 34 auf den neuesten Stand gebracht, falls dies erforderlich ist, und zwar auf a.„ ;„ a_s~ »gnnnptgrj nc r>c 25 28 287 beschriebene." Weise, und dann zum Eingang des Registers 33 2urückg2geben, wo er dann nachfolgend wiederum in Richtung zum Registerausgang weitergeschoben wird. Am Anfang der Zeitlage 24 des Amtszyklus wird der binärcodierte Rahmenzustand der Digruppe 2 zum Ausgang des Schieberegisters 33 weitergeschaltet und von dort zur Neuzustands-Logik 34 gegeben. Gleichzeitig wird der gespeicherte Zustand der anderen Digruppen in den Registern 33 je um eine Zellenposition weitergeschaltet.
Auf diese Weise werden die beiden Zustandsvariablen für alle Digruppen einschließlich der Prüfdigruppe kontinuierlich durch die Schieberegister 33 weitergeschaltet und dann über die Neuzustands-Logik 34 zu deren Eingangsstufen rückgekoppelt
Die Schieberegister 33 sowie die Schiebergister 37 und 41 des Rahmendetektors 20 weisen je sechs hintereinander geschaltete Speicherzellen auf, die jeweils entsprechend der Darstellung in Fig.6 aufgebaut sind. Eine typische Speicherzelle besteht aus einem Paar von hintereinander geschalteten Flipflops 61, 62 und der Taktgatterlogik 63. Ein Datenbit (d. h, eine Zustandsvariable) wird während jeder der letzten Digruppen-Zeitlagen in das Eingangsflipflop 62 eingegeben und während jeder der ersten Digruppen-Zeitlagen vom Flipflop 62 zum Ausgangsflipflop 61

übertragen. Diese Übertragung findet demgemäß während der Zeitlagen 0, 24, 48, 72, 96 und 120 des Amtszyklus statt, während das Eingeben für jede Zellen während der vorhergehenden Zeitlagen 127, 23, 47, 71, 95 und 119 des Amtszyklus auftritt Der Rahmenmusterzustand für jede Digruppe wird demgemäß unter Takteinfluß während der ersten Zeitlage einer Digruppe (beispielsweise TSO) aus den Registern 33 ausgeschoben, falls nötig in der Logik 34 abgeändert und dann während der letzten Digruppen-Zeitlage (beispielsweise TS 23) in die Eingangszellen der Register 33 eingeschrieben. Der Rahmenmusterzustand aller Digruppen läuft demgemäß kontinuierlich im Zustandsspeicher 32 um und wird periodisch je nach Bedarf auf dem neuesten Stand gebracht

Die Taktbeeinflussung der Schieberegister 33 und der Zellenaufbau ist im einzelnen erläutert worden, weil die im Altdaten-Speicher 43 und im Eignungsspeicher 45 der Rahmenneusynchronisationsschaltung 30 benutzten Schieberegister genau auf die gleiche Weise angesteuert werden und aufgebaut sind.

Die Neuzustands-Logik 34 ist im einzelnen in der oben genannten DE-OS 25 28 287 beschrieben.
Wie oben erläutert, kann die Schlupfsteuerung 26 in

F i g. 1 so betrieben werden, daß sie einen Datenrahmen wegläßt oder doppelt liest und demgemäß Änderungen des Rahmenmusters einer Digruppe bewirkt Eine solche Änderung muß natürlich bei der in der Schaltung 32 gespeicherten Äahmenmuster-Zustandsinformation in Betracht gezogen werden. Außerdem kann nach einer Rahmenneusynchronisationsoperation das Rahmenmuster einer Digruppe von dem Muster vor Einleitung der Operation abweichen, so daß auch hier wiederum der gleiche Umstand bei der gespeicherten Rahmenmuster- to Zustandsinformation in Betracht gezogen werden muß. Die Rahmenneusynchronisationsschaltung 30 erzeugt ein Signal CHPF(change framing pattern= Rahmenmuster ändern), wenn der im Zustandsspeicher 32 gespeicherte Rahmenmusterzustand geändert werden muß. Die Erzeugung dieses Signals soll später im einzelnen beschrieben werden. Die Neuzustands-Logik 34 dient demgemäß zur Änderung der im Rahmenmuster-Zustandsspeicher 32 gespeicherten Zustandsvariablen entsprechend den Eingangssignalen SLIP und/oder CHFP. In Abwesenheit der beiden vorgenannten Signale von der Rahmenneusynchronisationss .haltung 30 bleibt der gespeicherte Digruppenzustand der gleiche.

Die Logikschsltung 34 erzeugt ein Rahmenimpuls-Rahmensignal (FPF), das dazu dient, diejenigen Rahmen einer Digruppe, welche Rahmenbits enthalten, von de· jenigen Rahmen (d. h„ Zeichengabe-Unterrahinen) zu unterscheiden, die keine Rihmenbits enthalten. Ein Signal FPF wird für jede Digruppe erzeugt, wenn der Rahmenbildungs-Impulsrahmen der Digruppe auf der Multiplex-Sammelleitung 28 erscheint.

Die beiden binärcodierten Zustandsvariablen am Ausgang des Schieberegisters 33 werden der Rahmenmuster-Prüfschaltung 35 zugeführt, die die Zustandsvariablen jeder Digruppe mit den Rahmenbits D9 der Digruppe vergleicht, wenn diese auf der Multiplex-Sammelleitung 28 erscheinen. Die Vergleichsfuriktion wird mit Hilfe eines Exklusiv-ODER-Gatters durchgeführt Wenn der Vergleich negativ ausgeht (Anzeige für einen möglichen Rahmenverlustzustand), so wird ein Fehlersignal (E) erzeugt. Im anderen Fall ist E=O. während eines Rahmenbildungs-Impulsrahmens (FPF). Wie sich später noch ergibt, werden nur diejenigen Fehlersignale E in Betracht gezogen, die während eines Rahmenbildungs-Impulsrahmens erzeugt werden.

Das Signal der beiden Zustandsvariablen für eine gegebene Digruppe hat zeitlich im wesentlichen die gleiche Länge wie ein Rahmen der Digruppe. wenn dieser auf der Multiplex-Sammtlleitung 28 erseheint. Demgemäß erscheint auf den ersten Blick dieser Rahmenvergleich ein grober Vergleich zu sein, der kaum kleine Änderungen oder Phasenverschiebungen bei der Rahmenbildung (beispielsweise solche in einem Bereich von mehreren Bit-Positionen) erfaßt. Wegen der Art und Weise jedoch, wie die Daten parallel eingeschrieben und ausgelesen werden, ergibt sich, daß selbst eine Verlagerung von einem Bit für die D9 Rahmenbits zu einem Fehlersignal (E) führt. Das heißt, wenn die D9=Rahmenbits um eine Bit-Posilion verschoben sind, erscheinen sie beim Auslesen auf einet¹ anderen Ausgangsleitung als der D9-Ausgangsleitung. Die Rahmenprüfung erfolgt dann mit einem anderen Bit, und zwar höchstwahrscheinlich einem Datenbit, so daß als Ergebnis Fehlersignale (E) von der Prüfschaltung 35 erzeugt Werde«.

Die Fehlersignale (E) von der Rahmenmuster-Prüfschaltung 35 werden zum Zeilsleuererungsfehlerspeicher 36 gegeben, der in F i g. 7 genauer dargestellt ist Der Speicher besteht aus vier 6-Bit-Schieberegistern 37, einem 4-Bit-Binäraddierer 71 und einer Kombinationslogik (d. L, der UND-ODER-Gatterschaltung in F i g. 7). Die Register 37 nehmen den bLnärcodierten Zählwert zwischen 0 und 15 für jede der Fünf Digruppen und die Prüfdigruppe auf. Für einen dezimalen Fehlerzählwert bis 15 sind vier Bits erforderlich, so da£ vier parallele Schieberegister benötigt werden. Zu jedem Zeitpunkt speichern die Zellen der Register 37 den Fehlerzählwert für eine gegebene Digruppe. Die Register 37 werden weitergeschaltet und eingeschrieben durch Taktsignale (CLK) auf genau die gleiche Weise wie die Schieberegister 33. Jede der Zellen der Register 37 ist ebenfalls entsprechend der Darstellung in F i g. 6 aufgebaut Um den Fehlerzählwert für alle fünf ankommenden Digruppen und die Prüfgruppe zu speichern, müssen die Register 37 eine Länge von sechs Bits haben. Der Binäraddierer 71 erhöht oder verringert den angesammelten Fehlerzählwert für jede Digruppe. Die Kombinationslogik gibt Signale an den Binäraddierer 71 derart, daß sieben Zählwerte (+ 7) zu dem angesammelten Zählwert für jede Digruppe addiert oder ein Zählwert ( — 1) von dem Zählwert subtrahiert werden. Die Subtraktion eines Zählwertes wird durch Addition des Zwe.ier-Komplements von 0001 (oder 1111) durchgeführt Der Binäraddierer 71 kann außerdem durch Oberwinden der »Einstellen-auf-15«-Leitung in den Zustand 1111 eingestellt werden. Binäraddierer sind bekannt so daß keine genauere Erläuterung erforderlich erscheint Außerdem dürfte klar sein, daß die angegebene Erhöhung des Zahlwertes ( + 7) und Verringerung des Zähl wertes (-1) nur als Beispiel gedacht ist Abhängig von der statistischen Verteilung der ankommenden Signale, vorhergesehenen Fehlern usw. können andere und unterschiedliche Erhöhungen und/oder Verringerungen des Zählwertes vorgesehen sein.

Während eine gegebene Digruppe rahmensynchron ist bewirkt die UND-ODER-Logik eine Erhöhung oder Verringerung des gespeicherten Fehlerzählwertes unter dem Einfluß von Fehlersignalen (EX die von der Rahmenmuster-Prüfschaltung 35 geliefert werden. Die anderen Eingangssignale der Kombinationslogik sind eine RahmenbildungsRahmenimpulsangabejT⁷/^, die Im-Rahmen-f/f? oder Aus-dem-Rahmen-(7F>Signale. die aus dem Im-Rahmen-Zustandsspeicher 40 abgeleitet werden, und Schiebesignale aus der Rahmenneusynchronisationsschaltung 30 in Fig. 3. Wenn eine bestimmte Digruppe im Rahmen ist (IF) und ein Fehler Cf=I) durch die Rahmenprüfschaltung 35 während eines Rahmenbildungs-Impulsrahmens (FPF) für diese Digruppe gespeichert ist so addiert die Kombinationslogik sieben Zählwerte (+ 7) zum Wert des Zeitsteuerungsfehlerspeichers. Diese Funktion führt das UND-Gatter 72 durch. Wenn eine bestimmte Digruppe im Rahmen ist (IF)und die Rahmenmusterprüfschaltung 35 während eines Rahmenbildungs-Impulsrahmens (FPF) keinen Fehler speichert (E). so wird ein Zählwert ( - 1) vom Wert des Zeilsteuerungsfehlerspejchers abgezogen, falls sich der Speichef nicht bereits im Zustand (TMlN)mit nur 0-Werten befindet Dieses Dekrementsignal (^ 1) wird durch das UND-Gatter 73 bereitgestellt, dessen Ausgang über das ODER^Gatter 74 und das UND-Gatter 75 mit dem Binäraddierer 7< Verbunden ist Wenn der Ausgang des Schieberegisters 37 im Zustand mit nur O-Wertefi ist (Π = Γ2=Γ3=0), so kann das UND-Gatter 76

ein TAiW-Signal erzeugen. Dieses Signal zeigt daher an, daß der Fehlerzählwert für die Digruppe O ist Ein Dekrement-Signal (-1) würde zu diesem Zeitpunkt einen Obertrag aus der niedrigstelligen Zelle in den Schieberegistern 37 bewirken, der verhindert werden muß. Zu diesem Zweck ist der Inverter 77 vorgesehen. Wenn ein Zustand mit nur O-Werten vorhanden ist (TMIN=X), so schaltet das Ausgangssigna! des Inverters 77 das UND-Gatter 75 ab und verhindert demgemäß die Subtraktion eines Zählwertes. Das UND-Gatter 75 wird dann und nur dann abgeschaltet, wenn der Zählwert 0 ist (TMIN= 1). Wenn die Addition eines Zählwertes +7 zum Inhalt des Zeitsteuererungsfehlerspeichers einen Übertrag aus der höchststelligen Zelle bewirkt, so wird ein Oberlaufsignal (OV) erzeugt und der Binäraddierer 71 mit Hilfe des Steuersignals »Einstellen auf 15« in den Zustand 1111 eingestellt Dieses Signal »Einstellen auf 15« erzeugt das UND-Gatter 78. Wenn der Zählwert des Zeitsteuerungsfehlerspeichers im Zustand mit nur !-Werten ist (!!!!), so erzeugt das UND-Gatter 79 die Anzeige TMAX. Die Signale TMIN und TMAX werden zum Im-Rahmen-Zustandsspeicher 40 gegeben.

Wenn eine bestimmte Digruppe während eines Rahmenbildungs-Impulsrahmens (FPF) aus der Rahmensynchronisation ist (IF), d. h., während einer Rahmenneusynchronisationsoperation, so wird der Zählwert des Zeitsteuerungsfehlerspeichers 36 durch Schiebesignale von der Rahmenneusynchronisationsschaitung 30 erhöht oder erniedrigt. Die Schiebesignale (SHi, SH2...SH8) zeigen den Umstand an, daß die Schaltung 30 weiterhin »sucht« und die Digruppe demgenviß weiterhin aus der Rahmensynchronisation ist. Dagegen zeigt das Schiebesignal SHO an, daß die Rahmensynchronisation wiedergewonnen sein kann. Die Erzeugung dieser Schiebesignale durch die Rahmenneusynchronisationsschaltung 30 und die Bedeutung der Signale sollen später genauer beschrieben werden. Jedes der Schiebesignale SH1 — SH8 kann in Verbindung mit der jeweiligen Kombinationslogik zur Erzeugung eines Signals »Einstellen auf 15« benutzt werden, während ein Schiebesignal 5W0 den Fehlerzählwert um 1 verringert (- 1).

Wenn demgemäß eine bestimmte Digruppe während eines Rahmenimpuls-Rahmens (FPF) aus der Rahmensynchronisation (FF)\sl und die Rahrr.enneusynchronisationsschaltung 30 ein Signal 5W0 erzeugt (das eine mögliche Rahmenwiedergewinnung anzeigt), so wird ein Zählwert vom Stand des Zeitsteuerungs-Fehlerzählers abgezogen. Dieses Dekrement-Signal wird durch das UND-Gatter 68 erzeugt, das über das ODER-Gatter 74 und das UND-Gatter 75 mit dem Binäraddierer 71 verbunden lit. Der Fehlerzählwert wird auf diese Weise kontinuierlich auf 0 verringert. Dan.ι wird das UND-Gatter 75 auf die beschriebene Weise abgeschaltet. Wenn jedoch eines der Schiebesignale SHi-SHB durch die Rahmenneusynchronisationsschaltung dann erzeugt wird, wenn der Fehlerzählwert für die aus der Rahmensynchronisation (IF) gekommene Digruppe auf 0 verringert wird, so wird das UND-Gatter 69 betätigt, um ein Signal »Einstellen auf 15« an den Binäraddierer 71 zu Übertragen. Während der Unterrahmen (FPF) !luft der Stand des Zehsteuerungs^Fehlerzählers um.

Der Fehlerzahl wert jeder Digruppe einschließlich der Prüfdigruppe wird während der ersten, der Digruppen-Zeitlage (z. B. T50), unter Takteinfluß aus dem Register 37 geschoben, durch Addition oder Subtraktion im Binäraddierer 71 je nach Bedarf abgeändert und dann Während der letzten Digruppen-Zeitlage (z. B, TS23) in die Eingangszellen des Registers 37 eingegeben.

Der Im-Rahmen-Zustandsspeicher 40 speichert den Im-Rahmen^Zustand (IF) oder den Aus-dem-Rahmen-Zustand (IF) für jede aktive Digruppe sowie die Prüfdigruppe. Diese Aufzeichnung findet im 6-Bit-Schieberegister 41 statt, das auf die gleiche Weise mit Taktsignaien (CLK) versorgt und ebenso aufgebaut ist, wie die oben beschriebenen 6-Bit-Schieberegister 33 und 37. For eine rahmensynchrone Digruppe wird ein 1-BIt (IF=\) und für eine aus der Rahmensynchronisation gekommene Digruppe ein O-Bit gespeichert (IF=Q). Wenn eine bestimmte Digruppe im Rahmen ist (IF), so bleibt der gespeicherte Digruppenzustand im Zustand Im-Rahmen, bis der Zeitsteuerungs-Fehlerspeicher 36 den Zustand 1111 (TMAX) erreicht Zu diesem Zeitpunkt wird der gespeicherte Zustand für die Digruppe durch die Logikschaltung 42 geändert auf JF. Wenn_eine Digruppe aus der Rahmensynchronisaüon

ist (IFl so bleibt sie in diesem Zustand, bis die Rahmenneusynchronisationsschaitung das richtige Rahmenbit gefunden hat und fünfzehn aufeinanderfolgende Rahmenbits ohne Musterverletzung gewählt hat Dies führt dann natürlich zu einem Zähl wert 0000 (TMIN)

des Zeitsteuerungs-Fehlerzählers, der bewirkt daß der gespeicherte Zustand für die Digruppe mit Hilfe der Zustandsänderungslogik 42 geändert wird auf IF. Während der Unterrahmen (FPF) einer Digruppe läuft der Zustand für die Digruppe um.

Eine zentral gesteuerte Rahmenneusynchronisationsschaltung mit variabler Verschiebung ist als Block in F i g. 3 und genauer in den F i g. 8—14 dargestellt. Es sei zunächst auf Fig.3 eingegangen. Die Rahmenneusynchronisationsschaltung 30 überwacht kontinuierlich am Multiplexpunkt alle Digruppen und sorgt für die Durchführung einer Rahmenneusynchronisationsoperation im gleichen Rahmen für alle Zeitmultiplex-Digruppen, die aus der Rahmensynchronisation gekommen sind. Der Altdaten-Speicher enthält einen Speicher 43 mit acht 6-Bit-Schieberegistern und einer Kombinationslogik 44, die fest mit den Leitungen Dl —D9 auf der gemeinsamen Sammelleitung 28 verbunden ist (es sei daran erinnert, daß die Daten aus den Speichern A und B in F i g. 1 parallel ausgelesen werden). Der Hilfsdatenspeicher 47 und der Rahmenneusynchronisations-Komparator 48 sind ebenfalls über entsprechende Leitungen zu noch zu beschreibenden Zwecken mit der gemeinsamen Sammelleitung 28 verbunden. Der Altdaten-Speicher speichert eine gegebene Anzahl (8)

w gewählter Datenbits (z. B. die Bits D2-D9 von Γ523) jeder Digruppe für Rahmenvergleichszwecke während zweier Rahmen. Die Logik 44 des Altdaten-Speichers verschiebt die gespeicherten Daten in Abhängigkeil von Schiebesignalen, die durch den Schiebedecoder 49 erzeugt werden, während einer Rahmenneusynchronisationsoperation und bringt ferner die gespeicherten Daten in Abhängigkeit von Signalen INH. INVund REC auf den neuesten Stand, die durch die Rahmenneusynchronisations-Schlupfkompensationsschaltung 52 erzeugt werden. Der Rahmenneusynehronisations-Komparator 48 vergleicht für jede Digruppe die Ausgangssignale des Altdaten-Speichers (Φ 2—Φ 9) mit neuen Daten (D2-^D9), die zeitlich um zwei Rahmen später liegen. Die Ergebnisse der Datenbitvergleiche (d. h. die

6$ Bits C2—C9) werden an die Eignungsspeicherlogik 46 und an den Schiebedecoder 49 gegeben. Der Eignungsspeicher besteht aus einem Speicher 45, der sieben 6-Bit-Schieberegister sowie eine Kombinationslogik 46

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aufweist und für jede Digruppe aufzeichnet, bei welchen der verglichenen Datenbits Rahmenmusterverletzungen aufgetreten sind und welche Bits geeignete Kondidaten für das Rahmenbit bleiben. Der Eignungsspeicher zeichnet im Effekt das Ergebnis der augenblicklichen Gruppe von Vergleichern (d. h_n C2—C9) sowie der vorhergehenden Vergleiche auf. Wie bei dem Altdaten-Speicher werden die Daten im Eignungsspeicher auf eine noch zu beschreibende Weise und in Abhängigkeit von Schiebesignalen verschoben, die der Schiebedecoder 49 während einer Rahmenneusynchronisationsoperation erzeugt Der Schiebedecoder 49 bestimmt auf der Grundlage der augenblicklichen Gruppe von Vergleichen (C2— C9) und der vergangenen Eignungswerte (S2—SS), wieviele Datenbitverschiebungen, wenn überhaupt, die Rahmenneusynchronisationsschaltung durchführen soll, um zum nächsten Kandidaten für das Rahmenbit zu kommen. Nachdem die Anzahl ·. in Verschiebungen festgelegt worden ist, werden der Altdaten-Speicher, der Eignungsspeicher und die Schreibadressenlogik für die aus der Rahmensynchronisation gekommene Digruppe in Vorbereitung tuf die nächste Gruppe von Datenbitvergleichen um die festgelegte Anzahl von Bits verschoben. Diese Operation läuft schrittweise weiter und die Vergleichs- sowie die Schiebeoperation werden nacheinander wiederholt, bis das Rahmenbit wiedergewonnen ist. Der Hilfsdatenipeicher 47 besteht aus sieben Speicherzellen, die die Bits D2—D& der vorhergehenden Zeitlage (beispielsweise TS 22) m deren eventueller Verschiebung in den Altdaten-Speicher speichern. Der Schiebeadressendecoder 51 wandelt die Anzahl Jer Verschiebungen in einen Binärcode um uid betätigt außerdem die Rahmenneusynchronisations-Sci· =belogik 31 für jeweils eine und nur eine Digruppe zu einem gegebenen Zeitpunkt Der Schiebeadressendecoder 51 erzeugt also das richtige Schiebeadressensignal und gibt es an die richtige Digruppen-Empfangslogikschaltung. Wie der Name sagt, kompensiert die Schlupfkompensationsichaltung 52 die Auswirungen eines Schlupfes bei der Rahmenneusynchronisationsschaltung. Die Kompensationsschaltung erzeugt Umlaufsignale (RECX Spensignale (INH) und Invertiersignale (INV), die die Altdaten-Speicherlogik 44 benutzt, um die gespeicherten Daten auf den neuesten Stand zu bringen. Das Signal /yVWwird außerdem der Eignungsspeicher-Logik 46 und dem Schiebeadressendecoder 51 zu noch zu erläuternden Zwecken zugeführt.

Es sei jetzt auf die Einzelschaltbilder in den F i g. 8 — 14 eingegangen. Die erste Ziffer oder die ersten beiden Ziffern einer Bezugszahl geben dort die Figur an, in der sich das entsprechende Bauteil befindet. Wenn eine gegebene Digruppe rahmensynchron ist, befinden sich das angenommene Rahmenbit D9 und die Ditenbits D2-DS des Kanals 23 für diese Digruppe im Altdaten-Speicher 43 gemäß Fig. 3 und 8. Zur Aufnahme der Bits D2— D9 sind acht parallele Schieberegister erforderlich, die wiederum je eine Länge von sechs Bits haben. Zu jedem Zeitpunkt speichern die entsprechenden Zellen der Schieberegister acht Bits einer gegebenen Digruppe. Die acht 6-Bit-Schieberegister des Altdaten-Speichers werden auf genau die gleiche Weise mit Taktsignalen versorgt und sind genauso aufgebaut wie die oben beschriebenen 6'Bit'Schieberegister. Demgemäß werden die gespeicherten Datenbits jeder Digruppe einschließlich der Prüfdigruppe aus den acht Schieberegistern 43 während der ersten Digruppen'Zeitlage (beispielsweise 750) herausgeschoben, falls erforderlich, in der Altdaten-Speicheriogik 44 auf den neuesten Stand gebracht und dann während der letzten DigruppenzeitJage (z. B. TS 23) in die Eingangszellen der Schieberegister wieder eingegeben.

Zur Vereinfachung soll zu Anfang die Arbeitsweise der Rahmenneusynchronisationsschaltung unter vollständiger Nichtbeachtung der Auswirkungen eines Schlupfes beschrieben werden. Diese werden dann

to später eingeführt Für den zu Anfang angenommenen Im-Rahmen-Zustand einer Digruppe werden die Bits D 2— D 9 der Zeitlage 7523 dieser Digruppe in den Altdaten-Speicher über die UND-Gatter 801 in Fig.8 eingegeben. Wie später erläutert wird, ist für eine rahmensynchrone Digruppe das Schiebesignal SHQ -1. Dadurch können die Gatter 801 die Bits D 2—D 9 über die ODER-Gatter 802, die UND-Gatter 803 und die ODER-Gatter 804 zu den acht Schieberegistern 43-2 bis 43-9 übertragen. Für die zu Anfang angenommene

Bedingung, daß kein Schlupf vorhanden ist sind die Schlupfkompensationssignale INH und INV Null. Da ein Schlupf verhältnismäßig selten auftritt, ist der normale Zustand INH= INV= 1. Bei fehlendem Schlupf sind demgemäß die UND-Gatter 803 während jedes Rahmenimpuls-Rahmens (FPF=\) betätigt und geben die Bits D2—D9 an die entsprechenden acht Schieberegister, die dann während der letzten Digruppen-Zeitlage (TS 23) geladen werden.

Die Bits im Altdaten-Speicher 43 laufen während der Zeichengabe-Uiiierrahmen (FPF=O) über die UND-Gatter 805 um (REC). Entsprechend der Darstellung in Fig. 12 wird ohne Schlupf (INV=Y) während der Unterrahmen (FPF= 1) ein Signal REC= 1 mit Hilfe des UND-Gatters 1201 erzeugt Dieses Umlaufsignal (REC) betätigt die UND-Gatter 805, wodurch der Ausgang des Altdaten-Speichers (Φ 2— Φ 9) zu den Eingangszellen dieses Speichers über die Gatter 805 und 804 rückgekoppelt ist. Außerdem werden, während eine Digruppe rahmensynchron ist i-Werte in den Eignungsspeicher gegeben, um zu Anfang alle Bits D2—D8 zu geeigneten Kandidaten für das richtige Rahmenbit zu machen, und zwar für den Fall, daß die Digruppe aus der Rahmensynchronisation geht. Diese Anfangseinsteil¹ mg wird durch das Im-Rahmen-Signal (IF) eingeleitet, das an die ODER-Gatter 901 de/ Eignungsspeicher-Logik in Fig.9 angelegt wird. Wie bei den vorhergehend beschriebenen Schieberegistern werden die sieben Schieberegister 45-2 bis 45-8 des Eignungsspeichers 45 während der letzten Digruppen-Zeitlage (TSH) geladen. Die sieben 6-Bit-Schieberegister, die die Eignungs-Datenbits für jede Digruppe speichern, werden genau auf die gleiche Weise mit Taktsignalen versorgt und sind auf die gleiche Weise aufgebaut wie die oben beschriebenen 6-Bit-Schiebere gister.

Wenn eine Digruppe aus der Rahmensynchronisation geht, sucht die Rahmenneusynchronisationsschaltung während der Rahmenimpuls-Rahmen (FPF)V.anim\i\et lieh nach dem Rahmenbit. Bei NichtVorhandensein von

6ö Sehlupf während der Rahmenneusynehronisation bleibt das Signal FPFunverändert, d. h., es ist FPF= 1 in jedem zweiten Rahmen. Die Rahmenneusynchronisationsope^ ration führt jedoch auf eine noch zu beschreibende Weise zu Änderungen im Schreibadressenzyklus, wodurch ein Schlupf zustände kommen kann, der entsprechend der obigen Erläuterung das zeitliche Auftreten des /W-Impulses um einen Rahmen ändern kann. Der Rahmendetektor 20 in Fig,2 steuert die

Erzeugung des Signals FPF, und die Schlupflcompensationsschaltung in Fig. 12 kompensiert die Auswirkungen des Schlupfes in der Rabmenneusynchronisationsschaltung. Wie oben angegeben, soll bei der nachfolgenden Erläuterung zu Anfang kein Schlupfzustand angenommen werden. Die Auswirkungen eines Schlupfes werden später eingeführt

Während der Rahmenneusynchronisieruqg (IF=O, /F=I) Iaufen mehrere Vorgänge gleichzeitig ab, wenn FPF=X ist Die gespeicherten Altdaten Φ 9 und Φ 2 -Φ 8 werden durch paarweise Exklusiv-ODER-Operationen mit Neudaten D 9 und D 2—DS verglichen. Das Ergebnis vorhergehender Vergleiche ist in Form von Eignungssignalen S2—S8 aus dem Eignungsspeicher verfügbar. Auf der Grundlage der vorliegenden und der vorhergehenden Information bestimmt der Schiebedecoder die Anzahl von Verschiebungen, die die Rahmenneusynchronisationsschaltung durchführen soll, um zum nächsten Kandidaten für das Rahmenbit weiterzugeben. Der Vergleich der gespeicherten Altdaten Φ 9 und Φ 2—Φ 8 mit neuen Datf.n DS und D 2—DS wird durch den Rahmenneusynchronisations-Komparator in F i g. 11 durchgeführt der acht Exklusiv-ODER-Gatter 1101 enthält

Im Effekt vergleicht die Rahmenneusynchronisations-Komparatorlogik die Bits D2—D9, die im Augenblick auf der Sammelleitung 28 sind, mit den entsprechenden Bits, die zwei Rahmen früher aufgetreten sind. Wenn während der Rahmenneusynchronisation ZJ 9 von Φ 9 abweicht, liegt ein gültiges Rahmenmuster vor (es sei daran erinnert, daß das Rahmenmuster 10101 ... laute;) und C9=l. Außerdem wird ein Signal SHQ erzeugt (CV = SHO, Fig. 10). Unter dieser Bedingung führt die Rahmenneusynchronisationsschaltung keine Verschiebungen durch, die neuen Datenbits D9 und D2—D8 werden über die UND-Gatter 801 in den Altdaten-Speicher eingegeben und die neuen Eignungswerte 52—58 werden aus den alten Eignungswerten 52—58 und den Vergleicbrergebnissen C2—CS bestimmt und dann in den Eignungsspeicher 45 gegeben. Außerdem wird der Zeitsteuerungs-Fehlerspeicher 36 in Fig.2 um einen Zählwert verringert, um den positiven Vergleich aufzuzeichnen. Man beachte, daß, obwohl eine Rahmenneusynchronisation für eine Digruppe durch den scheinbaren Rahmenverlustzustsid dieser Digruppe eingeleitet worden ist, ein gültiger Rahmenvergleich (O = 1) zwischen den Bits D 9 und Φ 9 auftreten kann. Das kann einfach nur zufällig sein oder es ist die Rahmensynchronisation tatsächlich überhaupt nicht verlorengegangen, sondern es hat nur aufgrund von Rauschs'örungen oder anderer Unregelmäßigkeiten den Anschein gehabt, als ob ein solcher Synchronisationsverlust aufgetreten ist.

Die Eignungscaten im Eignungsspeicher zeichnen für jede Digruppe auf, für welche der verglichenen Datenbits (D2—DS) Rahmenmusterverletzungen aufgetreten sind und welche als geeignete Kandidaten für das Rahmenbit verbleiben. Zusätzlich zu dem Vergleich der Bits D 9 Φ 9 werden die gespeicherten Altdatenbits Φ 2—Φ 8 mit den Neudatenbits D2—D& in den Exklusiv-ODER-Gattern 1101 des Rahmenneusynchronisations-Komparators in Fig. 11 verglichen. Wenn eines der Datenbits D2—D8 bei dem vorliegenden Vergleich sich von Φ 2—Φ 8 unterscheidet und bei den vorhergehenden Vergleichen geeignet war, dann läßt »ich sagen, daß sie sin gültiges Rahmenmuster zeigen und demgemäß geeignete Kandidaten für das Rahmenbit bleiben. Das Ergebnis dieser Vergleiche wird an die Eignungsspeicher-Logik 46 in Fig.9, und zwar an, die UND-Gatter 902 gegeben. Die Bits 52—58 sind, wie oben angegeben, zu Anfang alle 1-Werte, und es wird angenommen, daß C9=l ist Demgemäß wird mit 5//0 = l und 52 des 58 = 1 wenigstens zu Anfang jedes der UND-Gatter 902 betätigt, wenn und nur wenn sein Vergleichseingangssignal (d.h., C2, C3... CS) eine binäre 1 ist Wenn beispielsweise D 8_von Φ 8 abweicht ist C8= 1 und das neue Eignungsbit 58 ist eine binäre 1.

ίο Die UND-Gatter 902 sind mit den Eingangszellen der sieben Schieberegister 45 über die ODER-Gatter 901, 903 und die UND-Gatter 904 verbunden, die während jedes Rahmenimpuls-Rahmens (FPF) betätigt sind. Wenn eines der neuen Datenbits D 2—DS das gleiche wie Φ 2—Φ 8 ist so wird eine Rahmenmusterverletzung angezeigt, und das Vergleichsbit bzw. die Vergleichsbits ergeben sich zu Cj=O. Unter dieser Bedingung wird das bzw. werden die gespeicherten Eignungsbits in eine binäre Null geändert Wenn beis"->^:°lsweise D 8 gleich Φ8ί5ί50 wird C8 = 0 und das oberste UND-Gatter902 in Fig.9 wird betätigt, um das neue Lignungsbit 58 in eine binäre Null zu ändern. Wenn ein Eignungsbit Sj zu einer binären Null gemacht wird, so ist ein -päterer gültiger Rahmenvergleich (C₁=X) nicht möglich, da jedei der UND-Gatter 902 außerdem ein Eignungsbit S₁ mit dem Binärwert Eins benötigt um betätigt zu sein. Wenn also ein oder mehrere Eignungsbits auf 0 eingestellt sind, bleiben sie in diesem Zustand unabhängig von späteren anscheinend gültigen Rahmenvergleichen.

Wenn während der Rahmensynchronisation die Bits D 9 und Φ 9 gleich sind, so wird durch C9 = 0 eine Rahmenmusterverletzung angezeigt und die Rahmenneusynchronisationsschaitung führt eine Verschiebung zwischen einem und acht Bits durch. Die Zahl der Verschiebungen wird durch den Schiebedecoder gemäß Fig. 10 bestimmt Mit C9 = 0 wird SHO = O und 5//0=l. Wenn jetzt DS geeignet ist (d. h„ 58= 1) und wenn der augenblickliche Vergleich positiv ausgeht [CS= X), dann wird eine Verschiebung um 1 (SH 1 = 1) durch die Betätigung des UND-Gatters 1001 angegeben. Wenn eine Verschiebung um 1 nicht angezeigt wird, (SHX=SHO=X) und Dl geeignet ist ₍'S7=1) und C7=X ist, so wird eine Verschiebung rrn zwei angezeigt (SH2= I)₁USw. Wenn SHQ bis SHl=X ist so wird eine Verschiebung um acht durch die Betätigung des UND-Gatters 1008 angegeben. Dies ist die Maximalzahl vcn Verschiebungen, die auf einmal durchgeführt werden kann. Die Schiebesignale SHX-SHS sind nur bei der Rahmen neusyRchronisation von Bedeutung. Wenn beispielsweise eines der Signale SHX-SHS zufällig durch den Schiebedecoder 49 erzeugt wird, während sich eine Digruppe in der Rahmensynchronisation befindet, so wird das Signal durch den später noch zu beschreibenden Schiebeadressendecoder 51 ignoriert.

Nachdem die Anzahl von Verschiebungen für eine Digruppe bestimmt worden iyt, müssen der Altdaten-Speicher, der Eignungsspeicher und die Schreibadres-

6ö sensehaltung 14 für die Datenspeicher A und B der Digruppe um diese Zahl Von Ziffern in Vorbereitung auf das nächste Intervall FPF=X verschoben werden. Außerdem wird der Zeitsteuerungs-Fehlerspeicher 36 zu Anfang auf se-?en maximalen Zählwert eingestellt.

Die Daten im Altdaten-Speicher werden mit Hilfe ihrer Kombinationslogik 44 verschoben. Statt D,- in den Speicherplatz j führt die Kombinationslogik D₁ in den Platz /+1, wobei t die Anzahl der zu verschiebenden

Ziffern ist. Wenn beispielsweise der Schiebedecoder 49 das Schiebesignal SH1 erzeugt, so wird das Bit D 8 über das UND-Gatter 811 in das Schieberegister 43-9 statt in das Schieberegister 43-8 eingegeben und jedes der anderen Datenbits D2— D 7 wird entsprechend um eine Schieberegislerposition nach oben bewegt. Gleichzeitig wird das Bit D 1 des Kanals 23 der Digfuppe über das UND-Gatter 812 in das Schieberegister 43-2 übertragen. Alternativ werden, wenn das Schiebesignal SH2 erzeugt wird, die Datenbits um zwei Regislerpositionen nach oben verschoben (beispielsweise Dl vom Register 43-7 zum Register 43-9), usw.

Da bis zu acht neue Ziffern durch die Schiebeoperation in den Altdaten-Speicher gegeben werden können, müssen Dl des Kanals 23 und D2— D8 des Kanals 22 für diese Digruppe verfügbar sein. Während der letzten Zeitlage (TS23) im Lesezyklus erscheint DX auf der

MiiItinlpv-^ammpllAitiincT 3R unH ti'i Γ)£ ctptipn ur»m

IO

15 der ODER-Gatter 903 angelegt werden. Die Schreibadresse für die Datenspeicher der aus der Rr.hmensynchronisation gekommenen Digruppe wird mit Hilfe des Schiebeadressendecoders 51 auf eine nachfolgend genauer zu beschreibende Weise verschoben.

Für jedes Intervall FPF= 1 wird das Anfangsbit im Schieberegister 43-9 des Altdaten-Speichers willkürlich als gültiges Rahmenbit angenommen. Wenn diese Bitposition dem abwechselnden Rahmenmuster für fünfzehn Rahmen genügt, so zählt der Zeitsteuerungs-Fehlerspeicher 36 rückwärts auf TMIN und der lm-Rahmen-Zustandsspeicher 40 in Fig.2 registriert einen Im-Rahmen-Zustand /7F=I), wodurch das Ende der Rahmenneusynchronisierung angegeben wird. Wenn jedoch das Anfangsbit dem abwechselnden Rahmenmuster nicht genügt, so wird ein Schiebesignal erzeugt, um das nächslwahrscheinliche Rahmenbit in die

Anfancrcn^cittnn »»ι hrinopn Πργ hpcrhriphpnp Vnrdanu

Hilfsdatenspeicher 47 zur Verfügung, der im wesentlichen mit einer Verzögerung von einer Zeitlage durch den Amtstakt angesteuert wird. Der Hilfsdatenspeicher 47 besteht aus sieben Speicherzellen mit einem Aufbau entsprechend Fig.6, die die Datenbits D2—D& der vorhergehenden Zeitlage 7522 speichern. Die Datenbits werden in die Eingangsflipflops der Speicherzellen während der Zeitlage 7*522 eingegeben und dann zu den Ausgangsflipflops zu Beginn der Zeitlage 7523 übertragen. Die 7522-Datenbits (D2-DB) sind demgemäß im Effekt um eine Zeitlage verzögert worden und stehen während der Zeitlage 7523 für eine mögliche Eingabe in den Altdaten-Speicher zur Verfügung. Wenn das Schiebesignal SHB durch den Schiebedecoder 49 erzeugt wird, so wird das Bit D1 der Zeitlage 7523 in das Schieberegister 43-9 über das betätigte UND-Gatter 813 eingegeben, das Bit DB der Zeitlage 22 wird über das UND-Gatter 814... Jn das Schieberegister 43-8 eingegeben und das Bit D 2 der Zeitlage TS22 wird über das betätigte UND-Gatter 815 in das Schieberegister 43-2 übertragen.

Auf eine zur oben beschriebenen Schiebeoperation analoge Weise werden die Eigriungswerte mit Hilfe der dem hignungsspeicner 45 zugeordneten K.omDinations-Iogik 46 verschoben. Statt also das neu berechnete Eignungsbit 5, in Stelle j zu geben, führt die Kombinationslogik das Bit in die Stelle j+1, wobei t die Anzahl von Ziffernverschiebungen ist Wenn beispiels weise der Schiebedecoder 49 das Schiebesignal SHi erzeugt, so wird das neu berechnete Eignungsbit 57 über das UND-Gatter 907 in das Schieberegister 45-8 statt in das Schieberegister^-? jibertragen, und jedes der anderen Eignungsbits 52—56 wird entsprechend um eine Schieberegisterposition nach oben bewegt Wenn das Schiebesignal 57-/2 erzeugt wird, so werden die Eignungsbits um zwei Registerpositionen verschoben, usw. Die neuen Daten (Dl und 02—DB), die gerade in den Altdaten-Speicher gegeben worden sind, werden zu Anfang im Speicher 45 geeignet gemacht, indem eine 1 in die entsprechende Stelle des Eignungsspeichers eingegeben wird. Beispielsweise bringt das Signal SH1 das Bit DI des Kanals 23 in das βο Schieberegister 43-2 des Altdaten-Speichers. Dann muß eine 1 in das entsprechende Register 45-2 des Eignungsspeichers eingeschrieben werden. Dies wird erreicht indem das Bit SH 1 = 1 an das unterste ODER-Gatter SG3 in F i g. 9 übertragen wird. Für die Schiebesignale SH 7 oder SHB werden 1-Werte in das jeweilige Eignungs-Schieberegister dadurch eingegeben, daß Signale SH 7 oder SHS an den Eingang jedes läuft kontinuierlich und die Vergleichs- und Schiebeoperationen werden wiederholt, bis das richtige Rahmenbit in der Anfangsposition (d. h., dem Schieberegister 43-9) des Altdaten-Speichers 43 erscheint.

Während der Rahmenneusynchronisation (IF= 1) wird ein Schiebesignal 5W0 immer dann erzeugt, wenn D9 von Φ 9 abweicht, wodurch dann wenigstens versuchsweise ein gültiges Rahmenmuster angezeigt wird. Wein die Rahmenmuster-Prüfschaltung 35 zu diesem Zeitpunkt ein Fehlersignal (E) erzeugt, so wird dadurch angezeigt, daß das abwechselnde Muster der D9-Bits außer Phase mit der örtlich erzeugten, für diese Digruppe benutzten Kurvenform ist. In diesem Fall wird das UND-Gatter 1401 in F i g. 14 betätigt, um ein Signal CHFP zu erzeugen, das den im Zustandsspeicher 32 gespeicherten Rahmenmusterzustand ändert, wie oben beschrieben. Wenn also der Im-Rahmen-Zustand für eine Digruppe schließlich erreicht ist, so ist die Rahmenmuster-Zustandsvariable für das gefundene Rahmenbit richtig.

Zur Kompensation der Auswirkungen eines Schlupfes durchläuft der Rahmenmuster-Zustandsspeicher 32 in Fig.2 Übergänge zwischen seinen Zuständen, wie oben beschrieben. Die Auswirkung dieser übergange auf die Rahmenneusynchronisationsschaltung ist eine Änderung der Lage des Signals FPF auf die des nächsten gültigen Rahmenimpuls-Rahmens nach dem Schlupf. Unter gewissen Schlupfbedingungen ist jedoch eine weitere Kompensation erforderlich. Wenn ein negativer Schlupf mit Rahmenbits im B-Speicher auftritt, so gehen ein Rahmenbit (D 9) und eine Gruppe von Bits D 2— D 8 für den Kanal 23 vollständig verlegen. In diesem Fall muß die Rahmenneusynchronisationsschaltung den Inhalt des Altdaten-Speichers komplementieren, damit die gespeicherten Daten (Φ 2—Φ 9) für den nächsten Vergleich richtig sind. Dies ist erforderlich, weil jedes der aufeinanderfolgenden Rahmenbits normalerweise das Komplement des vorhergehenden Rahmenbits ist, der negative Schlupf aber das komplementäre Muster der aufeinanderfolgenden Rahmenbits kurzzeitig ändert Bei Auftreten eines positiven Schlupfes mit Rahmenbits im Λ-Speicher werden ein redundantes Rahmenbit D 9 und eine Gruppe von Datenbits D 2—DB dem Multiplex-Bitstrom hinzugefügt Diesen Fall gleicht die Rahmenneusynchronisationsschalöing durch Nichtbeachten der redundanter, information aus. Für alle anderen Schlupfbedingungen ist keine weitere Kompensation erforderlich.

Die Schaltungen zur Durchführung der oben angege-

bellen, zusätzlichen Kompensation soll jetzt mit Bezug auf Fig.8, 9 und 12 beschrieben werden. Wenn ein negativer Schlupf (f · SLtP) während eines Intervalls FPF= 1 auftritt, so bedeutet dies, daß die Rahmenbits im ß-Speicher sind, das Rahmenbit D 9 und die Datenbits D 2—DS des Kanals 23 demgemäß verlorengegangen sind un,·^ Jer Inhalt des Altdaten-Speichers komplementiert werden muß, um diesen Schlupf zu kompensieren. Für die vorstehenden Bedingungen wird das UND-Gatter 1202 in Fig. 12 2ur Erzeugung des Signals INV= \ lö betätigt. Während der Rahmenneusynchronisation gilt (IF). und wenn INV= 1 ist, werden die Daten Φ 2—Φ 9 invertiert (Φ~2—Φ~9) und dann über die UND-Gatter 817 in den Altdaten-Speicher gegeben.

Wenn ein positiver Schlupf (+ ■ SLIP) während eines Intervalls FPF= \ auftritt, so bedeutet dies, daß die Rahmenbits im A-Speicher sind, ein redundantes P.shrnep.bit TJB* sowie eins Gru""s ve™ Bits D1 DS zum Multiplex-Bitstrom hinzugefügt worden sind, und die Rahmenneusynchronisationsschaltung eine Korn- 2ö pensation vornehmen muß, indem sie die redundante Information von der Betrachtung ausschließt. Unter diesen Bedingungen wird das UND-Gatter 1203 zur Erzeugung des Signals DEL (von delete) = 1 betätigt Dieses Signal DEL wird an das ODER-Galter 1204 gegeben, um das Signal Ä£C(von recirculate = umlaufen)=! zu erzeugen, das bewirkt, daß die richtigen Daten über das UND-Gatter 805 im Altdaten-Speicher umlaufen.

Gerr?ß Fig. 12 ist, wenn INV= 1 oder DEL= 1 ist, INH (von inhibit = sperren) =1. Dies führt zu einem Umlaufen der gespeicherten Eignungswerte und einer Sperrung der Betätigungsgatter des Decoders 51 in Fig. 13. Gernäß Fig.9 wird das Signal INH= \ über ODER-Gatter 911 zu den UND-Gattern 912 übertragen, um diese zu betätigen und die gespeicherten Eignungswerte S 2—58 umlaufen zu lassen. Zu diesem Zeitpunkt ist INH=Q, so daß die UND-Gatter 904 abgeschaltet sind. Für beide oben beschriebenen Schlupfbedingungen bleibt der Eignungsspeicher also unverändert und die gespeicherten Bits laufen einfach nur um. Auüerdem werden für INH=O die Betätigungsgatter 1301-1306 des Schiebeadressendecoders 51 abgeschaltet Nach Durchführung einer Schlupfoperation und Kompensation der Rahmenneusynchronisationsschaltung auf die beschriebene Weise geht das Schlupfsignal auf 0 und demgemäß wird

DEL=INV=INH=O.

Die oben beschriebene Kompensation für die angegebenen Schlupfbedingungen ist nur erforderlich und nur von Bedeutung während der Rahmenneusynchronisation. Während der normalen Situation mit Rahmensynchronisation ist die Rahmenneusynchronisationsschaltung im Effekt abgeschaltet Bei Rahmensynchronisation ist IF= 1, JP= 0, so daß die Betätigungsgatter 1301—1306 des Decoders 51 abgeschaltet sind. Außerdem werden bei IF=X kontinuierlich 1-Werte in den Eignungsspeicher über die ODER-Gatter 901 eingegeben.

Die Schreibadresse für die Empfangsdatenspeicher der aus dem Rahmen gekommenen Digruppe oder Digruppen wird mit Hilfe des Schiebeadressendecoders in Fig. 13 verschoben. Der Decoder 51 enthält einen Schiebeadressen-Unisetzer 13iö, der die Anzahl der zu verschiebenden Ziffern in einen Binärcode umsetzt und die Gatter 1301—1306 betätigt, die die zu verschiebende Digruppe bzw. die zu verschiebenden Digruppen auswählt. Wenn beispielsweise die erste der Multiplex-Digruppen (DG^i) aus der Rahmensynchronisation gekommen ist (IF) und ein Schiebesignal SHi-SHB durch die Rahmenneusynchronisationsschaltung erzeugt worden ist (SH0=1), dann wird das «-Gatter 1301 während der Zeitlage TS23 eines Rahmenimpuls-Rahmens (FPF) betätigt, falls die Rahmenneusynchronisationsschaltung dann nicht hinsichtlich des Schlupfes kompensiert ist (INV= 1 oder DEL=* \ und INH=O). Weiterhin als Beispiel wird ohne Vorhandensein von Schlupf (INH= 1) die Schreibadresse der aus der Rahmensynchronisation (TF=I) gekommenen Digrup· pe 5 (DG 5) zwischen eins und acht Ziffern verschoben (SHO= 1), und zwar während der Zeitlage TS119 eines Rahmenimpuls-Rahmens (FPF=\). Für die angegebenen Bedingungen ist das UND-Gatter 1305 natürlich betätigt.

fangsdatenspeicher einer aus der Rahmensynchronisation gekommenen Digruppe schaltet die Daten so weiter, daß möglicherweise immer die gleiche Zeitlage (z. B. das »Fenster« TS23) zur Rahmenneusynchronisation benutzt wird. Im Effekt werden die Daten während des Suchvorgangs in Richtung auf eine stationäre Zeitlage oder ein Fenster bewegt wobei die Richtung dieser Bewegung in Richtung abnehmender Kanalnummern verläuft. Das Ergebnis dieser Verschiebung ist eine relative Bewegung zwischen den Schreib- und Lesezyklen für die Digruppe. Da die Schreibadresse immer um die erforderliche Anzahl von Verschiebungen vorgerückt wird, scheinen sich die Schreibzyklen zeitlich mit Bezug auf die stationären Lesezyklen rückwärts zu bewegen. Die Rahmenneusynchronisationsschaltung erhöht demgemäß die Frequenz des Schreibtaktes mit Bezug auf den Lesetakt, wodurch die Bedingungen eines negativen Schlupfes simuliert werden. Ob bei der Rahmenneusynchronisation ein Schlupf eingeführt wird, hängt von der ursprünglichen Ausrichtung der Schreib- und Lesezyklen, der Beziehung zwischen der von der Leitung wiedergewonnenen Taktfrequenz und der Amtstaktfrequenz, der zur Rahmenneusynchronisation erforderlichen Zeit und der Anzahl von Verschiebungen ab, die zur Auffindung des Rahmenbits erforderlich sind. Wenn die Rahmenneusynchronisationsschaltung die maximale Anzahl (385) von Bits durchsucht bevor das Rahmenbit festgestellt wird, können bis zu zwei Schlupfvorgänge in negativer Richtung eingeführt werden. Da die Maximalzahl von Verschiebungen acht Ziffern ist ist die Verschiebung des Schreibzyklus angemessen, und der Schlupfvorgang kann durch die natürliche Beziehung zwischen der Leitungs- und der Amtsfrequenz gehemmt oder unterstützt werden.

Statt die Daten weiterzuschalten, dürfte für den Fachmann erkennbar sein, daß die Schiebesignale auch als Sperrsignale benutzt werden können, um die Schreibzyklen zu verzögern. Dadurch würde die Frequenz des Schreibtaktes mit Bezug auf den Lesetakt verringert, wodurch die Bedingungen eines positiven Schlupfes simmuliert werden. Wie noch beschrieben werden soll, wird die Schreibadresse dadurch verschoben, daß sie um die erforderliche Anzahl von Schiebewerten weitergeschaltet wird. Man kann jedoch auch eine Schaltung vorsehen, die die Schreibadresse durch Verzögern um die erforderliche Anzahl von Schiebevorgängen verschiebt (dh, die Zähloperation sperrt). Die speziellen Mittel, die hier für das Verschieben der Schreibadresse aufgrund von Schiebe-

Signalen, die von der Rahmenneusynchronisationsschaltüng nach der Erfindung erzeugt werden, beschrieben werden, stellen demgemäß lediglich ein Beispiel dar.

Die Schiebeadressensignale werden vom Schiebeadressendecode.r51 in Fi g. 3 zur Rahmenneusynchronisations-Schiebelogik 31 in Fig. 1 gegeben. Die Schiebelogik 31 ist Je Digruppe vorhanden und weist gemäß Fig. 15 vier Speicherflipflops 1501 — 1504. auf. Beispielsweise wird das Signal »Betätigte Digruppe Eins« im Flipflop 1501 gespeichert, und die binärcodierte Schiebeadresse SADQ, SADi. SAD2 (die zwischen eins und acht Bits verschiebt) ist in den Flipflops 1502—1504 gespeichert. Die Schreibadressenschaltung 14 weist einen Ziffernzähier 1505 und eine Wortzähler 1506 auf. Die Taktimpulse von der Taktwiedergewinnungsschaltung 12 werden an den Eingang des Ziffernzählers 1505 gegeben. Der Zähler 1505 zählt normalerweise von 0 his 7 und kehrt dann in den Anfangszustand zurück. Das Übertrags-Ausgangssignal der höchststelligen Zelle des Zählers 1505 wird als Taktsignal an den Wortzähler 1506 gegeben. Der Zählwert im Wortzähler 1506 wird also für jeden Zyklus des Ziffernzählers 1501 erhöht. Der Wortzähler 1506 zählt über vierundzwanzig Wörter (WO- W23) und kehrt dann in den Anfangszustand zurück. Dieser Zählwert auf den Ausgangsleitungen 15 wird benutzt, um die Datenwörter in die entsprechenden Positionen der Datenspeicher einzuschreiben. Während des letzten Wortes (W23) des Wortzählerzyklus wird ein Signal zurück zum Ziffernzähler 1505 gegeben, um dessen Zählzyklus so zu stören, daß er von 0 auf 8 zählt Der Ziffernzähier zählt demgemäß von 0 auf 7 für dreiundzwanzig Zyklen und dann von 0 auf 8 für den vierundzwanzigsten Zyklus (d. h^den W23-Zyklus).

Gewählte Zustände des Ziffern- und Wortzählers werden zur Betätigung der Gatterlogik 1510 benutzt, um den Inhalt der Flipflop-Speicher 1501 — 1504 auszulesen und die Zähler 1505 und 1506 dementsprechend einzustellen. Genauer gesagt, wird die Gatterlogik 1510 während des letzten Zählwertes des Ziffernzählzyklus (Ziffer 7) für alle Wörter mit Ausnahme von W 23 betätigt Der Booische AusdrucK datur lautet: Ziffer 7 · W23. Während W23 wird der Ziffernzähler

1505 durch das Rückkopplungssignal vom Wortzähler

1506 gestört und es ist zweckmäßig, die Zähler zu diesem Zeitpunkt nicht zu stören. Das ist der Grund für das W23-Eingangssignal zur Gatterlogik 1510. Während des Zählwertes 7 wird die in den Flipflops 1501 — 1504 gespeicherte Schiebeinformation benutzt lim den Ziffernzähier 1505 vorzubereiten, derart, daß mit dem nächsten Eingangstaktimpuls der Zählwert um einen Betrag weitergeschaltet wird, der der erforderlichen Zahl von Ziffern für die Verschiebung entspricht Beispielsweise bereitet das gespeicherte Schiebesignal SHl den Ziffernzähier so vor, daß der nächste Eingangstaktimpuls den Zählwert auf 1 statt auf 0 wie bei Abwesenheit eines Schiebesignals weiterschaltet Das Signal SH2 bereitet den Ziffernzähier während des Zählwertes 7 so vor, daß der nächste Eingangstaktimpuls den Zählwert sofort auf 2 bringt, usw. Das Signal SHi bereitet den Wortzähler 1506 so vor, daß er beim nächsten Eingangstaktsignal vom Zähler 1505 um einen zusätzlichen Zählwert weiterschaltet

Ein Signal SH 8 ändert lediglich den Zählwert im Wortzähler und hai keinen Einfluß auf den Ziffernzähier. Nach Durchführung einer Schiebeoperalkin wird ein Digruppen-Betätigungsflipflop 1501 gelöscht um jetzt jedes weitere Vorlaufen des Schreibzyklus zu verhindern. Das Einschreiben in die Flipflops 1502—1504 ist zerstörend, d. h., ein neues Schiebe-Einschreiben zerstört die vorher gespeicherte Schiebeinformation.
Fi g. J6 zeigt den Einfluß einer plötzlichen Änderung

(d. h., Verschiebung) der Schreibadresse für die Empfangsdatenspeicher einer Digruppe, die nicht rahmensynchron ist. In jedem Fall wird während des WM-Teils jeder Schreibzyklus-Kurvenform WA/WB ein Rahmen von Daten in den Speicher A und während des WB-Teils ein Rahmen in den Speicher B geschrieben. Die RA/RB- Kurvenformen entsprechen dem Lesezyklus für die Digruppe. Während des /M-Teils jeder RA/RB-Kurvenform wird ein Rahmen von Daten aus dem Speicher A und während des /?ß-Teils aus dem Speicher B gelesen. Außerdem wird in jedem Fall die Verschiebung durch den Pfeil und das zugeordnete Symbol SH gekennzeichnet, so daß der gestrichelte Bereich die Zeit vor der Durchführung der Adressenverschiebung angibt. Die vertikalen Teile, die jeder RA/RB- Kurvenform zugeordnet sind, geben die operative Zeitlage oder das Fenster (z.B. TS23) der Rahmenneusynchronisationsschaltung an und demgemäß implizit auch Rahmenimpuls-Rahmen FPF. Fig. 16a zeigt eine Verschiebung während einer Lesephase A zu einem Zeitpunkt, zu dem in einen Empfangsspeicher eingeschrieben und der andere gelesen wird. Die Pfeile von der RA/RB-Kurvenform in Richtung auf die WA/Wß-Kurvenformen beziehen den Rahmen, der gelesen wird, auf den Rahmen, der eingeschrieben wird. Aus F i g. 16a erkennt man, daß das geamte Einschreiben (WA) in den Speicher A richtig zwischen den FPF-Angaben erfolgt, so daß das nächste FPF-Intervall nach der Verschiebung die korrigierte Information (d. h, die verschobenen Datenbits) an richtigen Stelle (d. h„ der Zeile W 23) des Datenspeichers findet Fig. 16b und 16c zeigen die Auswirkung von Verschiebungen, die kurz vor und während eines Schlupfes in negativer Richtung stattfinden. Gemäß Fig. 16b wird in den letzten Kanal (d.h, W23) des -Α-Speichers mit der korrigierten Information (d. h„ den verschobenen Datenbits) zwischen den i-'PF-Perioden eingeschrieben (wA), so daü die korrigierte information für die der Verschiebung folgenden FPF-Periode zur Verfügung steht Gemäß Fig. 16c tritt ein negativer Schlupf während eines FPF-Intervails auf und demgemäß wird ein Datenrahmen im Speicher B entsprehend den von RA/Rb zu WA/WB gerichteten Pfeilen zum Verschwinden gebracht Da in den letzten Kanal, (d. h. W23) des Α-Speichers vor der Zeitlage 7S23 des

so nächsten Intervalls FPF= 1 eingeschrieben wird, steht die korrigierte Information für den FPF-Impuls nach der Verschiebung zur Verfugung. Die F i g. 16d und 16e zeigen die Auswirkung von Verschiebungen, die kurz vor und während eines Schlupfes in positiver Richtung auftreten. Gemäß Fig. 16d wird in den letzten Kanal des Α-Speichers kurz vor 7S23 der FPF-Periode eingeschrieben, die der Verschiebung folgt wodurch richtige Daten sichergestellt werden. Gemäß Fig. 16e tritt ein positiver Schlupf während einer FPF-Periode auf, so daß ein Datenrahmen im Speicher A wiederholt wird. Da die Rahmenneusynchronisationsschaltung das nächste (redundante) FPF-Intervall ausläßt wird in den Kanal 23 des Α-Speichers mit den korrigierten (d.h. verschobenen) Daten vor dem nächsten effektiven FFF-Intervaü eingeschrieben, so daß korrigierte Daten sichergestellt sind. Insgesamt xeigen die Diagramme in F i g. 16 in jedem FaU, daß der letzte Kanal (d. k, W23) in den Speicher mit der korrigierten Information (d. h.,

den verschobenen Datenbits) zu einem Zeitpunkt eingeschMeben wird, der dem Auslesen und Rahmenneusynchronisieren dieses Kanals während des nächsten /W-lntervalls vorausgeht, d. h„ während dei Zeitlage TS23 des FPF-Intervalls. Außerdem gilt dies unabhängig von der Anzahl der verschobenen Ziffern oder dem Auftreten von Schlupf.

Fig. 17 zeigt ein Flußdiagramm für den Algorithmus der Rahmenneusynchronisationsschaltung nach der Erfindung. Der dargestellte Algorithmus betrifft nur eine einzige Einheit (d. h., eine einzige Digruppe), und es sei daran erinnert, daß die Rahmenneusynchronisationsschaltung die gleiche Neusynchronisierung für alle Digruppen gleichzeitig im gleichen Zeitrahmen durchführt. Wenn die Anlage in der Rahmensynchronisation ist, werden die ankommenden Rahmenbits (D9) entsprechend dem Kästchen 1701 im Flußdiagramm mit einem örtlich erzeugten Rahmpnmusfpr (FPi) verglichen. Geht der Vergleich positiv aus, so wird der Zählwert 'τι Fehlerspeicher verringert oder auf Null gehalten. Wenn der Vergleich negativ ausgeht, so wird der Zählwert im Fehlerspeicher erhöht. Diese Vergleichsoperation führt der Rahmenmusterprüfer 35 durch, und die Zählwertverringerung bzw. -erhöhung wird von der Fehleradditionslogik 38 vorgenommen. Der Vergleichsvorgang läuft weiter, bis der Zählwert im Fehlerspeicher ein Maximum (TMAX) erreicht Zu diesem Zeitpunkt wird ein Rahmenverlustzustand (IF) ingezeigt und ein Suchvorgang eingeleitet Wie im Flußdiagramm angegeben, läuft die Im-Rahmen-Verarbeitung solange weiter, wie der Fehlerspeicher keinen Rahmenverlustzustand anzeigt Wenn jedoch der Rahmenverlustzustand angegeben wird, wird die Rahmenneusynchronisierung entsprechend dem »Ja«- Zweig des Entscheidungskästchens 1702 eingeleitet Während des Suchvorgangs werden das angenommene Rahmenbit und sieben Datenbits (die angenommenen Bits D2—DS des Kanals 23) in den Altdaten-Speicher 43 in Fig.3 eingegeben. Nach Durchlauf von zwei Rahmen wird das neu empfangene, angenommene Rahmenbit mit dem alten (Φ 9) im Komparator 48 verglichen, wie aas fcntscheidungskästchen 1703 im Flußdiagramm zeigt Wenn der Vergleich positiv ausgeht, wird entsprechend dem Kästchen 1704 der Inhalt des Fehlerspeichers verringert Außerdem werden die weiteren Bits im Altdaten-Speicher (Φ2—Φ S) paarweise mit ihren neu empfangenen Gegenstücken (D2—DS) verglichen, um festzuhalten, weiche dieser Bits weiterhin als Rahmenbit geeignet sind. Dieser Vergleich wird dadurch das Kästchen 1707 angegeben, und die Schleife mit positivem Vergleich wird wiederholt durchlaufen, bis zum Zählwert 0 des Fehierspeichers. W^nn das angenommene Rahmenbit für eine ausreichende Anzahl (15) von Vergleichen geeignet ist, erreicht der Zählwert des Fehlerspeichers 0, und die Rahmenneusynchronisationsschaltung wird in den Im-Rahmen-Zustand zurückgebracht wie das Entscheidungskästchen 1705 im Flußdiagramm angibt Wenn ein Vergleich mit dem angenommenen Rahmenbit während des Rahmenverlustzustandes negativ ausgeht (Entscheidungskästchen 1703), so läuft die Rahmenneusynchronisationsschaltung durch die restlichen gespeicherten Bits, um das nächste geeignete Bit aufzufinden, wie im Kästchen 1706 angegeben. Die Rahmenneusynchronisationsschaitung verschiebt sich also zum nächsten, nach geeigneten Bit und die Schleife wird erneut zum Kästchen 1708 durchlaufen. Wenn sich alle Bits als ungeeignet herausstellen, werden acht nei^e Bits in den Altdaten-Speicher eingegeben und der Vorgang wiederholt

Bei diesem Algorithmus werden Daten über die Endstelle während der Rahmenneusynchronisation übertragen. Die Rahmensynchronisation wird wieder hergestellt, wenn das gültige Rahraenbit das Anfaftgsbit in der Rahmenneusynchronisationsschaltung wird.

Die in den Fig. 1—3 dargestellte Anlage hi selbstsynchronisierend. Wenn eine Digruppe aktiviert oder auf die Leitung gegeben wird, kann ihr Rahmenmuster dem Rahmenmusterzustand im Zustandsspeicher 32 entsprechen oder nicht. Der gespeicherte Rahmenmusterzustand ist in einem von vier beliebigen Zuständen, so daß es unwahrscheinlich ist, daß das Rahmenmuster der Digruppe an den jeweiligen Zustand angepaßt ist Demgemäß erzeugt der Rahmenmusterprüfer 35 sofort Fehlersignale (E), die eine RahmpnnpnsVnrhrnnicaiinn einleiten. Die RähmeFineU-synchronisationsschaltung 30 schaltet nacheinander die

Zähloperation der Schreibadressenschaltung weiter und in verhältnismäßig kurzer Zeit (im Mittel etwa 25 ms) wird ein Im-Rahmen-Zustand erreicht und das Rahmenmuster in Übereinstimmung mit dem gespeicherten Rahmenmusterzustand gebracht

Ein besonderer Vorteil bei der zentral gesteuerten Rahmenneusynchronisationsschaltung nach der Erfindung besteht darin, daß Wartungsprüfungen sich sehr leicht durchführen lassen. Beispielsweise kann ein Prüfvektor (d. h, Prüfdatenbits D1 - D 8 und ein Prüfbit D9) in die letzte Zeitlage (TS21) der Prüfdigruppe eingesetzt werden und das richtige Arbeiten der zentralen Steuerschaltung auf diese Weise im Betrieb an gewählten Punkten überwacht werden. Der Prüfvektor wird am Multiplexpunkt dadurch eingegeben, daß beispielsweise die in einem Nurlesespeicher (ROM) gespeicherten Bits unter Takteinfluß zugeführt werden. Die Prüfbits können natürlich auch unter Steuerung eines zentralen Verarbeiters eingegeben werden. Weiterhin besteht die Möglichkeit, daß Prüfbits vorgesehen sind, die einen_ + oder + Schlupf, einen Rahmenverlustzustand (IF) der Prüfdigruppe, usw. simulieren. Die zentral gesteuerte Rahmenneusynchronisationsschaltung wird an gewählten Punkten überwacht (beispielsweise am Ausgang C₁ des Komparators 48, am Ausgang S₁ des Schiebedecoders 49, am Ausgang des Schiebeadressendecoders 51, usw.), und Fehler lassen sich so leicht feststellen und isolieren. Wichtig ist dabei, daß diese Wartungsvorgänge kontinuierlich durchgeführt werden können, während sich die Anlagenbauteile im normalen Betrieb befinden.

Die stationäre Zeitlage oder das Fenster, hinter das die Daten bei der Rahmenneusynchronisierung bewegt werden, kann hinsichtlich seiner Größe zur Anpassung an die Bedürfnisse eines speziellen Anwendungsfalls geändert werden. Dadurch werden natürlich zusätzlich Schieberegister für den Altdaten-Speicher und den Eignungsspeicher sowie zusätzliche Logikschaltungen erforderlich, wenn die Größe des Fensters zunimmt Alternativ werden weniger Schieberegister und weniger logische Schaltungen benötigt wenn die Größe des Fensters abnimmt Bei größerem Fenster, d. h., wenn mehr Datenbits gleichzeitig geprüft werden, erzielt man auf Kosten komplizierterer Schaltungen eine schnellere Rahmenneusynchronisation. Wenn das Fenster kleiner wird, so verringert sich die Kompliziertheit der Schaltung, aber auf Kosten der Zeit zur Wiedergewinnung der Rahmensynchronisation. Die erläuterten Schaltungen stellen für die beabsichtigte Verwendung

einen zweckmäßigen Kompromiß zwischen der Kompliziertheit und der Zeit zur Wiedergewinnung der Rahmensynchronisation dar.

Anhand der vorstehenden Erläuterung dürfte außerdem klar sein, daß die Rahmenneusynchronisationsschaltung sich in gleicher Weise bei einem Multiplex-Bitstrom anwenden läßt, der eine kleinere oder größere

Zahl von Multiplex-Digitalgruppen aufweist Die einzige praktische Beschränkung Hinsichtlich der Zahl von Digitalgeuppen, die von der Rahmenneusynchronisationsschaltung verarbeitet werden kann, ist die Bitfrequenz der Digruppen und die obere Grenze für die Betriebsgeschwindigkeit der Logikschaltungen.

Hierzu 10 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Rahrnensynchronisation für eine Zeitmultiplexanlage, bei der jeweils die Kanäle eines Rahmens zusammen mit der zugehörigen Rahmensynchronisierinformation je Eingangsleitung eine Datenbitgruppe bilden und die Rahmensynchronisierinformationen mehrerer Rahmen ein Rahmenmuster darstellen, bei der eine Vielzahl von Datenbitgruppen auf eine gemeinsame Datenübertragungsleitung gegeben wird, mit einer Schaltungsanordnung zur Erkennung der Rahmenmuster und zur Synchronisierung der Rahmen, insbesondere für eine PCM-Fernsprech Vermittlungsanlage, gekennzeichnet durch

eine zentrale Synchronisationssteuerung zum Zwecke der Rahmensynchronisation, die für Sämtliche .inkommenden Leitungen das Rahmenbitriusier erkennt, durch einen ersten Speicher (44) zur Aufnahme einer vorbestimmten Anzahl Bits aus jeder Datenbitgruppe," die normalerweise das die Rahmensynchronisation liefernde Bit enthält,
eine gemeinsam benutzte Vergleichseinrichtung (48) ium Vergleich des Werte? jeder der im ersten Speicher gespeicherten Bits mit dem Wert des entsprechenden Bit in der entsprechenden Gruppe einen oder mehrere Rahmen später, um mögliche Rahmenmuster unter den verglichenen Bitwerten festzustell *i, einen zweiten Speicher (46). der für jede Bitgruppe aufzeichnet, weiche sich entsprechenden Bits Vergleichswerte liefern, die das Rahmenmuster verletlen, und demgemäß als Bits .dentifiziert, die keine Rahmeninformation liefern und für weiche solche Rahmenmusterverletzungen nicht auftreten,
einen Schiebedecoder (49), der unter Ansprechen auf das Ausgangssignal der Vergleichseinrichtung (48) ■nd der Aufzeichnung im zweiten Speicher (46) für jede Bitgruppe bestimmt, ob eine und welche -to Verschiebung zur Rahmensynchronisation der Gruppe erforderlich ist,

■nd durch eine Schiebeeinrichtung (802 und 801,811, •13,814,815; 903 und 902,701; 31) zum Verschieben der für eine Gruppe im ersten Speicher (44) gespeicherten Bits, /um Verschieben der Aufzeichnung für diese Gruppe im zweiten Speicher (46) und ium Verschieben der multiplexierten Bits dieser Gruppe entsprechend einer Ziffernschiebebestim-Hung für diese Gruppe durch den Schiebedecoder (49).

2. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß der erste und der Speicher (44, 46) Schieberegister (43-2 bis 43-8, 45-2 bis 45-7) enthalten, die so angeordnet sind, daß sie koinzident mit dem Erscheinen der Datenbitgruppen auf der Übertragungsleitung (28) mit Taktsignalen angeiteuert werden.

3. Schaltungsanordnung nach Anspruch 2. dadurch gekennzeichnet, daß jedes der Schieberegister (43-2 bis 43-8, 45-2 bis 45-7) eine Anzahl von Stufen (Fig.6) aufweist, die uni Eins größer ist als die Anzahl der Datenbitgruppen.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schiebedecoder (49) so ausgelegt isi, daß er Ziffernschiebeahgaben für eine aus der Rähmensynchronisation gekommene Datenbitgruppe wiederholt solange erzeugt, bis das richtige Rahmenbit der Gruppe eine vorbestimmte Position im ersten Speicher einnimmt.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Einrichtung (52) zur Kompensation von Rahmenmusteränderungen, die in jede der Datenbitgruppen bei der Rahmenneusynchronisierung eingeführt werden, und diejenigen, die die Zeitmultiplexanlage für Synchronisationszwecke einführt.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Rahmenbits sich in jedem zweiten Rahmen jeder Datenbitgruppe befinden und der erste Speicher (44) so ausgelegt ist, daß er die gewählten Datenbits jeder Datenbitgruppe für zwei Rahmen zu Rahmenvergleichszwecken speichert, und daß die Vergleichseinrichtung (48) demgemäß für jede Gruppe Datenbits vergleicht, die zwei Rahmen auseinanderüegen.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Ziffernschiebebestimmung des Schiebedecoders (49) dazu dient, um eine der Ziffernschiebebestimmung entsprechende Zahl von Bits einer nicht rahmensynchronen Dutenbitgruppe in den ersten Speicher (44) zu schieben.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Ziffernschiebebestimmung des Schiebedecoders (49) den zweiten Speicher (46) auf die neuen Bits vorbereitet.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß fünf Datenbitgruppen auf die gemeinsame Übertragungsleitung (28) multiplexiert sind und daß die Rahmensynchronisation für jede der fünf Datenbitgruppen und eine Prüfgruppe gleichzeitig im gleichen Zeitrahmen au/recht; ird.

10. Schaltungsanordnung nach einem Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Speicherung von Datenbits im ersten Speicher (44), die Aufzeichnung im zweiten Speicher (46) und die Verschiebung der Bits einer nicht rahmensynchronen Datenbitgruppe wäh end der letzten Zeitlage der Datenbitgruppe stattfindet.